KR20230078421A - 집적 회로 칩 - Google Patents

집적 회로 칩 Download PDF

Info

Publication number
KR20230078421A
KR20230078421A KR1020210166199A KR20210166199A KR20230078421A KR 20230078421 A KR20230078421 A KR 20230078421A KR 1020210166199 A KR1020210166199 A KR 1020210166199A KR 20210166199 A KR20210166199 A KR 20210166199A KR 20230078421 A KR20230078421 A KR 20230078421A
Authority
KR
South Korea
Prior art keywords
signal
data
flip
chip
strobe
Prior art date
Application number
KR1020210166199A
Other languages
English (en)
Inventor
이창권
김지환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210166199A priority Critical patent/KR20230078421A/ko
Priority to US17/693,979 priority patent/US11749319B2/en
Priority to CN202210419798.8A priority patent/CN116189743A/zh
Priority to TW111129306A priority patent/TW202322132A/zh
Publication of KR20230078421A publication Critical patent/KR20230078421A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

집적 회로 칩은, 다수의 층간 채널들; 적어도 하나의 데이터 패드; 다수의 스트로브 신호들에 따라 상기 다수의 층간 채널들로부터 전달되는 다수의 층간 데이터를 정렬하여 다수의 내부 데이터로 전송 경로에 전달하며, 칩 아이디 신호에 따라 상기 다수의 층간 데이터를 선택적으로 반전하여 상기 다수의 내부 데이터로 출력하는 제 1 전송 회로; 및 상기 전송 경로로 전달되는 상기 다수의 내부 데이터를 직렬화하여 상기 적어도 하나의 데이터 패드를 통해 출력하는 제 2 전송 회로를 포함할 수 있다.

Description

집적 회로 칩 {INTEGRATED CIRCUIT CHIP}
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 적층형 반도체 장치를 구성할 수 있는 집적 회로 칩에 관한 것이다.
반도체 기술이 비약적으로 발전하면서 반도체 장치의 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 집적 회로가 구현되는 반도체 칩들을 와이어나 범프를 이용해 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 반도체 칩을 수직으로 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수개의 반도체 칩들을 수직으로 적층하는 적층형 반도체 장치를 통해 구현될 수 있다. 그리고, 이처럼 수직방향으로 탑재된 반도체 칩들은 관통 실리콘 비아(TSV, Through Silicon Via, 이하, '관통 전극'이라고 한다.)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
한편, 적층형 반도체 장치가 적층된 후 스택 레벨에서 테스트하는 방법 외에도, 적층형 반도체 장치가 적층되기 전 웨이퍼 레벨에서의 각 반도체 칩들을 테스트하기 위한 방법이 요구된다.
본 발명의 실시예들은, 적층형 반도체 장치를 구성하기 위한 베이스 칩을 웨이퍼 레벨에서 테스트할 수 있는 기술을 제공할 수 있다.
본 발명의 일 실시예에 따른 집적 회로 칩은, 다수의 층간 채널들; 적어도 하나의 데이터 패드; 다수의 스트로브 신호들에 따라 상기 다수의 층간 채널들로부터 전달되는 다수의 층간 데이터를 정렬하여 다수의 내부 데이터로 전송 경로에 전달하며, 칩 아이디 신호에 따라 상기 다수의 층간 데이터를 선택적으로 반전하여 상기 다수의 내부 데이터로 출력하는 제 1 전송 회로; 및 상기 전송 경로로 전달되는 상기 다수의 내부 데이터를 직렬화하여 상기 적어도 하나의 데이터 패드를 통해 출력하는 제 2 전송 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따른 집적 회로 칩은, 적어도 네 개의 층간 채널들; 적어도 하나의 데이터 패드; 다수의 스트로브 신호들에 따라 칩 아이디 신호를 디코딩하여 제 1 플립 신호 및 제 2 플립 신호를 생성하는 반전 제어 회로; 상기 제 1 플립 신호 및 상기 제 2 플립 신호에 따라 상기 적어도 네 개의 층간 채널들을 통해 전달되는 제 1 내지 제 4 층간 데이터를 선택적으로 반전하여 제 1 내지 제 4 반전 데이터로 출력하는 반전 회로; 상기 다수의 스트로브 신호들에 따라 상기 제 1 내지 제 4 반전 데이터를 래치하여 제 1 내지 제 4 내부 데이터로 전송 경로에 전달하는 래치 회로; 및 상기 전송 경로로 전달되는 상기 제 1 내지 제 4 내부 데이터를 직렬화하여 상기 적어도 하나의 데이터 패드를 통해 출력하는 전송 회로를 포함할 수 있다.
본 발명의 실시예들에 따르면, 커맨드/어드레스 신호에 따라 생성된 칩 아이디 신호에 따라 다양한 테스트 패턴을 생성하고, 생성된 테스트 패턴을 이용하여 베이스 칩의 리드 경로를 웨이퍼 레벨에서 테스트함으로써 베이스 칩 및 해당 베이스 칩이 포함될 적층형 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1 은 본 발명의 실시예에 따른 적층형 반도체 장치를 포함하는 메모리 시스템의 구성도 이다.
도 2 는 본 발명의 실시예에 따른 도 1 의 베이스 칩의 구성을 나타내는 도면 이다.
도 3 은 도 2 의 타이밍 제어 회로의 동작 파형도 이다.
도 4 는 본 발명의 실시예에 따라 칩 아이디 신호에 따라 층간 데이터의 반전 동작을 설명하기 위한 테이블 이다.
도 5 는 도 2 의 제 1 전송 회로의 상세 블록도 이다.
도 6a 및 도 6b 는 도 5 의 반전 제어 회로의 상세 회로도 이다.
도 7 은 도 5 의 반전 회로 및 래치 회로의 상세 회로도 이다.
도 8 은 본 발명의 실시예에 따른 웨이퍼 레벨에서의 베이스 칩의 리드 테스트 동작을 설명하기 위한 타이밍도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예에 따른 반도체 메모리 시스템은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 다수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로도 구현될 수 있다. 이하에서는, 적층형 반도체 장치의 일례로 반도체 메모리 시스템을 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 적층형 메모리 장치(110)를 포함하는 메모리 시스템(100)의 구성도 이다.
도 1 을 참조하면, 메모리 시스템(100)은 적층형 메모리 장치(110), 프로세서(120), 인터포저(Interposer, 130) 및 패키지 기판(Package Substrate, 140)을 포함할 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있다.
인터포저(130) 상부에는 적층형 메모리 장치(110)와 프로세서(120)가 형성될 수 있다.
프로세서(120)는 메모리 컨트롤러(MC, 121)와 메모리 컨트롤러(121)의 인터페이스를 위한 파이(PHY) 인터페이스(122)를 포함할 수 있다. PHY 인터페이스(122)는 메모리 컨트롤러(121)가 적층형 메모리 장치(110)와 통신하기 위해 사용될 수 있다. 프로세서(120)는 GPU(Graphic Processing Unit), CPU(Central Processing Unit), AP(Application Processor)와 같은 다양한 프로세서들 중 하나일 수 있다.
적층형 메모리 장치(110)는 베이스 칩(114) 및 베이스 칩(114) 상에 적층되어 형성된 코어 칩들(112_0~112_3)을 포함할 수 있다. 이와 같이 다수의 칩들이 적층되어 형성되는 적층형 메모리 장치(110)의 일 예로 고대역 메모리(HBM: High Bandwidth Memory)가 있을 수 있다.
코어 칩들(112_0~112_3) 각각은 데이터를 저장하기 위한 셀 어레이 및 셀 어레이에 데이터를 라이트하고 셀 어레이로부터 데이터를 리드하기 위한 회로들을 포함할 수 있다. 베이스 칩(114)은 코어 칩들(112_0~112_3)과 베이스 칩(114)과의 인터페이스를 위한 회로들, 베이스 칩(114)과 메모리 컨트롤러(121)와의 인터페이스를 위한 회로들을 포함할 수 있다. 베이스 칩(114)을 베이스 다이(base die)라고 부르고, 코어 칩들(112_0~112_3)을 코어 다이(core die)라고 부르기도 한다. 적층된 코어 칩들(112_0~112_3) 간에는 다수의 실리콘 관통 비아들(TSV, Through Silicon Via)이 형성되고 이를 통해 코어 칩들(112_0~112_3)과 베이스 칩(114) 간에 커맨드(command), 어드레스(address) 및 데이터가 전달될 수 있다.
베이스 칩(114)의 PHY 인터페이스(116)는 베이스 칩(114)과 메모리 컨트롤러(121) 간의 통신을 위한 인터페이스이고, 다이렉트 억세스(DA, Direct Access) 인터페이스(117)는 적층형 메모리 장치(110)의 테스트를 위한 인터페이스일 수 있다. PHY 인터페이스(116)는 마이크로 범프(micro bump)들을 통해 인터포저(130)와 연결되고 인터포저(130)는 내부의 배선들(미도시)을 통해 베이스 칩(114)의 PHY 인터페이스(116)와 메모리 컨트롤러(121)의 PHY 인터페이스(122)를 전기적으로 연결시킬 수 있다. 즉, PHY 인터페이스들(116, 122)은 인터포저(130)를 통해 전기적으로 연결되어 통신할 수 있다. PHY 인터페이스(116)는 1000개 이상의 마이크로 범프들을 통해 인터포저(130)와 연결되는데 마이크로 범프들의 물리적인 개수가 대단히 많아 PHY 인터페이스(116)를 이용해 적층형 메모리 장치(110)를 테스트하는 것은 현실적으로 대단히 어렵다. 이러한 이유로 마이크로 범프들보다 상대적으로 물리적인 사이즈가 크고 개수가 적은 다이렉트 억세스 패드들을 이용해 인터페이스되는 DA 인터페이스(117)가 적층형 메모리 장치(110)의 테스트에 사용될 수 있다.
패키지 기판(140)에는 적층형 메모리 장치(110)와 프로세서(120)에 전원을 공급하기 위한 솔더 볼(solder ball)들 및 프로세서(120)가 외부(예, 그래픽 카드 상의 다른 칩들)와 통신하기 위한 솔더 볼들이 형성될 수 있다. 패키지 기판(140)은 예를 들어, 그래픽 카드(graphic card)와 연결될 수 있다.
한편, 베이스 칩과 코어 칩들은 개별적으로 제작된 후에 결합 및 적층될 수 있으며, 결합되기 이전에 개별적으로 테스트될 수 있다. 즉, 베이스 칩도 코어 칩들과 결합되기 이전의 웨이퍼 레벨에서 데이터를 입출력하여 불량 발생 여부를 테스트할 수 있다. 하지만, 베이스 칩에는 데이터를 저장하기 위한 셀 어레이가 구비되어 있지 않기 때문에, 다양한 패턴의 데이터에 대한 입출력 라인을 테스트하는 데에 한계가 있다.
이하, 제안 발명에서는, 적층형 반도체 장치를 구성하기 위한 베이스 칩을 웨이퍼 레벨에서 테스트할 수 있는 방법을 설명하고자 한다.
도 2 는 본 발명의 실시예에 따른 도 1 의 베이스 칩(114)의 구성을 나타내는 도면 이다.
도 2 를 참조하면, 베이스 칩(114)에는, 데이터 패드(DQ_P), 스트로브 패드(DQS_P), 클럭 패드(CK_P) 및 커맨드/어드레스 패드(CA_P)가 배치될 수 있다. 데이터 패드(DQ_P), 스트로브 패드(DQS_P), 클럭 패드(CK_P), 및 커맨드/어드레스 패드(CA_P)는, 도 1 의 PHY 인터페이스(116) 영역에 배치될 수 있다. 데이터 패드(DQ_P), 스트로브 패드(DQS_P), 클럭 패드(CK_P), 및 커맨드/어드레스 패드(CA_P)에는 마이크로 범프(micro bump)가 연결되어 인터포저(130)와 접속되고, 인터포저(130)를 통해 프로세서(120)의 PHY 인터페이스(122)와 접속될 수 있다.
데이터 패드(DQ_P)는, 외부 장치. 즉 메모리 컨트롤러(121)와 데이터(DQ)를 송수신하기 위해 구비되는 패드일 수 있다. 베이스 칩(114)의 PHY 인터페이스(116) 영역에는 데이터 패드(DQ_P)가 다수 개 존재할 수 있는데, 도 2 에서는 하나의 데이터 패드(DQ_P)만을 도시했다.
스트로브 패드(DQS_P)는, 메모리 컨트롤러(121)와 스트로브 신호(DQS)를 송수신하기 위해 구비되는 패드일 수 있다.
클럭 패드(CK_P)는, 메모리 컨트롤러(121)로부터 클럭 신호(CK)를 수신하기 위해 구비되는 패드일 수 있다.
커맨드/어드레스 패드(CA_P)는, 메모리 컨트롤러(121)로부터 커맨드/어드레스 신호(C/A)를 수신하기 위해 구비되는 패드일 수 있다. 베이스 칩(114)의 PHY 인터페이스(116) 영역에는 커맨드/어드레스 패드(CA_P)가 다수 개 존재할 수 있는데, 도 2 에서는 하나의 커맨드/어드레스 패드(CA_P)만을 도시했다.
또한, 베이스 칩(114)에는, 데이터 패드(DA_DQ_P), 스트로브 패드(DA_DQS_P), 클럭 패드(DA_CK_P), 커맨드/어드레스 패드(DA_CA_P), 및 제 1 내지 제 4 선택 회로(292~298)가 배치될 수 있다. 데이터 패드(DA_DQ_P), 스트로브 패드(DA_DQS_P), 클럭 패드(DA_CK_P) 및 커맨드/어드레스 패드(DA_CA_P)는, 도 1 의 DA 인터페이스(117) 영역에 배치될 수 있다. 즉, 데이터 패드(DA_DQ_P), 스트로브 패드(DA_DQS_P), 클럭 패드(DA_CK_P) 및 커맨드/어드레스 패드(DA_CA_P)는 다이렉트 억세스 패드들로 구성되어 외부 테스트 장치와 접속될 수 있다.
데이터 패드(DA_DQ_P)는, 외부 장치, 즉, 테스트 장치와 데이터(DQ)를 송수신하기 위해 구비되는 패드일 수 있다. DA 인터페이스(117) 영역에는 데이터 패드(DA_DQ_P)가 다수 개 존재할 수 있는데, 도 2 에서는 하나의 데이터 패드(DA_DQ_P)만을 도시했다.
스트로브 패드(DA_DQS_P)는, 테스트 장치와 스트로브 신호(DQS)를 송수신하기 위해 구비되는 패드일 수 있다.
클럭 패드(DA_CK_P)는, 테스트 장치로부터 클럭 신호(CK)를 수신하기 위해 구비되는 패드일 수 있다.
커맨드/어드레스 패드(DA_CA_P)는, 테스트 장치로부터 커맨드/어드레스 신호(C/A)를 수신하기 위해 구비되는 패드일 수 있다. DA 인터페이스(117) 영역에는 커맨드/어드레스 패드(DA_CA_P)가 다수 개 존재할 수 있는데, 도 2 에서는 하나의 커맨드/어드레스 패드(DA_CA_P)만을 도시했다.
제 1 선택 회로(292)는, DA 모드 시 활성화되는 DA 모드 신호(DA_EN)에 따라 데이터 패드(DQ_P) 또는 데이터 패드(DA_DQ_P)를 통해 입력되는 신호를 선택하여 데이터(DQ)로 내부로 전달하거나, 내부에서 출력되는 신호를 데이터 패드(DQ_P) 또는 데이터 패드(DA_DQ_P)로 전달할 수 있다. 참고로, DA 모드는 DA 인터페이스(117) 영역을 통해 테스트 장치로부터 입력 신호들을 수신하기 위한 모드로, 예를 들어, 테스트 동작 등을 포함할 수 있다. 즉, DA 모드 신호(DA_EN)는 테스트 동작 시 활성화될 수 있다. 제 1 선택 회로(292)는, DA 모드 시, 테스트 장치로부터 데이터 패드(DA_DQ_P)를 통해 입력되는 신호를 선택하여 데이터(DQ)로 내부에 전달하거나, 내부에서 출력되는 신호를 데이터 패드(DA_DQ_P)를 통해 테스트 장치로 전달할 수 있다.
제 2 선택 회로(294)는, DA 모드 신호(DA_EN)에 따라, 스트로브 패드(DQS_P) 또는 스트로브 패드(DA_DQS_P)를 통해 입력되는 신호를 선택하여 스트로브 신호(DQS)로 내부로 전달하거나, 내부에서 출력되는 스트로브 신호(DQS)를 스트로브 패드(DQS_P) 또는 스트로브 패드(DA_DQS_P)로 전달할 수 있다. 제 2 선택 회로(294)는, DA 모드 시, 테스트 장치로부터 스트로브 패드(DA_DQS_P)를 통해 입력되는 신호를 스트로브 신호(DQS)로 내부에 전달하거나, 내부에서 출력되는 스트로브 신호(DQS)를 스트로브 패드(DA_DQS_P)를 통해 테스트 장치로 전달할 수 있다.
제 3 선택 회로(296)는, DA 모드 신호(DA_EN)에 따라, 클럭 패드(CK_P) 또는 클럭 패드(DA_CK_P)를 통해 입력되는 신호를 선택하여 클럭 신호(CK)로 내부로 전달할 수 있다. 제 3 선택 회로(296)는, DA 모드 시, 테스트 장치로부터 클럭 패드(DA_CK_P)를 통해 입력되는 신호를 클럭 신호(CK)로 내부에 전달할 수 있다.
제 4 선택 회로(298)는, DA 모드 신호(DA_EN)에 따라, 커맨드/어드레스 패드(CA_P) 또는 커맨드/어드레스 패드(DA_CA_P)를 통해 입력되는 신호를 선택하여 커맨드/어드레스 신호(C/A)로 내부로 전달할 수 있다. 제 4 선택 회로(298)는, DA 모드 시, 테스트 장치로부터 커맨드/어드레스 패드(DA_CA_P)를 통해 입력되는 신호를 커맨드/어드레스 신호(C/A)로 내부에 전달할 수 있다.
베이스 칩(114)은, 다수의 층간 채널들(TSVR1, TSVR2, TSVF1, TSVF2) 및 다수의 층간 채널들(TSVR1, TSVR2, TSVF1, TSVF2)을 각각 구동하기 위한 다수의 층간 구동 회로들(200A~200D)을 포함할 수 있다. 또한, 베이스 칩(114)은, 제 2 전송 회로(242), 제 2 수신 회로(244), 제 3 전송 회로(252), 제 3 수신 회로(254), 클럭 버퍼(256), 커맨드/어드레스(CA) 버퍼(258), 커맨드 디코더(260), 스트로브 신호 생성 회로(270) 및 타이밍 제어 회로(280)를 포함할 수 있다.
다수의 층간 채널들(TSVR1, TSVR2, TSVF1, TSVF2) 및 다수의 층간 구동 회로들(200A~200D)은, 도 1 의 PHY 인터페이스(116) 영역과 DA 인터페이스(117) 영역 사이의 관통 전극(TSV) 영역에 배치될 수 있다. 다수의 층간 채널들(TSVR1, TSVR2, TSVF1, TSVF2)은, 베이스 칩(114)에 적층된 칩들, 즉 코어 칩들(112), 과 데이터를 송수신하기 위한 채널일 수 있다. 층간 채널들(TSVR1, TSVR2, TSVF1, TSVF2)은, 관통 전극들 또는 관통 전극들과 연결된 접속부들을 포함할 수 있다. 베이스 칩(114)에는 수많은 층간 채널들이 존재할 수 있는데, 도 2 에서는, 하나의 데이터 패드(DQ_P)(또는 데이터 패드(DA_DQ_P))에 대응하는 4 개의 층간 채널들(TSVR1, TSVR2, TSVF1, TSVF2) 및 그에 대응되는 4 개의 층간 구동 회로들(200A~200D)이 도시되어 있다. 하지만 제안 발명은 이에 한정되지 않으며, 적어도 하나에 데이터 패드에 대응되는 적어도 두 개의 층간 채널들 및 층간 구동 회로들이 구비될 수 있다.
제 1 내지 제 4 층간 구동 회로(200A~200D)는 제 1 전송 회로(210), 제 1 수신 회로(220) 및 층간 래치 회로(230)를 각각 포함할 수 있다. 제 1 전송 회로(210)는, 제 1 내지 제 4 층간 구동 회로(200A~200D) 각각에 배치되는 제 1 내지 제 4 전송기(210A~210D)를 포함하고, 제 1 수신 회로(220)는 제 1 내지 제 4 층간 구동 회로(200A~200D) 각각에 배치되는 제 1 내지 제 4 수신기(220A~220D)를 포함하고, 층간 래치 회로(230)는 제 1 내지 제 4 층간 구동 회로(200A~200D) 각각에 배치되는 제 1 내지 제 4 래치 회로(230A~230D)를 포함할 수 있다.
제 1 전송 회로(210)는, 리드 스트로브 신호(RDQS)에 따라 제 1 내지 제 4 층간 채널(TSVR1, TSVR2, TSVF1, TSVF2)로부터 각각 전달되는 제 1 내지 제 4 층간 데이터(TSV_D1~TSV_D4)를 정렬하여 제 1 내지 제 4 내부 데이터(TIO<0:4>)로 전송 경로(TIO)에 전달할 수 있다. 특히, 제 1 전송 회로(210)는, 칩 아이디 신호(SID<1:0>)에 따라 제 1 내지 제 4 층간 데이터(TSV_D1~TSV_D4)의 위상을 선택적으로 반전하여 제 1 내지 제 4 내부 데이터(TIO<0:4>)로 전달할 수 있다. 제 1 전송 회로(210)의 상세 구성 및 동작에 대해서는 도 5 내지 도 7 에서 설명하기로 한다.
제 1 수신 회로(220)는, 라이트 스트로브 신호(WDQS)에 따라 전송 경로(TIO)를 통해 전달되는 제 1 내지 제 4 내부 데이터(TIO<0:4>)를 수신하여 제 1 내지 제 4 층간 데이터(TSV_D1~TSV_D4)로 제 1 내지 제 4 층간 채널(TSVR1, TSVR2, TSVF1, TSVF2)에 제공할 수 있다.
층간 래치 회로(230)는, 제 1 내지 제 4 층간 채널(TSVR1, TSVR2, TSVF1, TSVF2)의 제 1 내지 제 4 층간 데이터(TSV_D1~TSV_D4)를 저장 및 유지할 수 있다. 층간 래치 회로(230)의 제 1 내지 제 4 래치 회로(230A~230D)은 각각 직렬 연결되어 입력단과 출력단이 대응되는 층간 채널에 연결된 두 개의 인버터들(INV1, INV2)을 포함할 수 있다.
제 2 전송 회로(242)는, 전송 경로(TIO)를 통해 전달되는 제 1 내지 제 4 내부 데이터(TIO<0:4>)를 제 1 선택 회로(292)를 통해 데이터 패드(DQ_P) 또는 데이터 패드(DA_DQ_P)로 출력할 수 있다. 제 2 전송 회로(242)는, 리드 스트로브 신호(RDQS)에 따라 제 1 내지 제 4 내부 데이터(TIO<0:4>)를 직렬화하여 출력할 수 있다.
제 2 수신 회로(244)는, 제 1 선택 회로(292)를 통해 데이터 패드(DQ_P) 또는 데이터 패드(DA_DQ_P)로부터 전달되는 데이터(DQ)를 수신하여 제 1 내지 제 4 내부 데이터(TIO<0:4>)로 전송 경로(TIO)에 전달할 수 있다. 제 2 수신 회로(244)는, 라이트 스트로브 신호(WDQS)에 따라 데이터(DQ)를 병렬화하여 제 1 내지 제 4 내부 데이터(TIO<0:4>)로 전달할 수 있다.
제 3 전송 회로(252)는, 리드 스트로브 신호(RDQS)를 제 2 선택 회로(294)를 통해 스트로브 패드(DQS_P) 또는 스트로브 패드(DA_DQS_P)로 전달할 수 있다.
제 3 수신 회로(254)는, 제 2 선택 회로(294)를 통해 스트로브 패드(DQS_P) 또는 스트로브 패드(DA_DQS_P)로부터 전달되는 스트로브 신호(DQS)를 라이트 스트로브 신호(WDQS)로 수신할 수 있다.
클럭 버퍼(256)는, 제 3 선택 회로(296)를 통해 클럭 패드(CK_P) 또는 클럭 패드(DA_CK_P)로부터 클럭(CK)을 수신할 수 있다. 클럭 버퍼(256)는, 클럭(CK)을 버퍼링하여 내부 클럭(CLK)을 생성할 수 있다. 실시예에 따라, 차동 방식으로 시스템 클럭들(CK_t, CK_c)이 전송될 수 있고, 베이스 칩(114)는 차동 클럭들(CK_t, CK_c)을 각각 수신하는 클럭 버퍼들을 포함할 수 있다.
CA 버퍼(258)는, 클럭(CK)에 기초하여 제 4 선택 회로(298)를 통해 커맨드/어드레스 패드(CA_P) 또는 커맨드/어드레스 패드(DA_CA_P)로부터 커맨드/어드레스 신호(C/A)를 수신할 수 있다. CA 버퍼(258)는, 클럭(CK)을 이용하여 커맨드/어드레스 신호(C/A)를 샘플링하여 내부 커맨드/어드레스 신호(ICA)를 출력할 수 있다.
커맨드 디코더(260)는, 내부 커맨드/어드레스 신호(ICA)를 디코딩하여 동작에 필요한 다양한 커맨드를 생성할 수 있다. 제안 발명의 실시예에서, 커맨드 디코더(260)는, 내부 커맨드/어드레스 신호(ICA)를 디코딩하여 리드 커맨드(RD) 및 예비 아이디 신호(PID<1:0>)를 생성할 수 있다. 예를 들어, 커맨드 디코더(260)는, 내부 커맨드/어드레스 신호(ICA)의 일부 비트들을 디코딩하여 예비 아이디 신호(PID<1:0>)를 생성할 수 있다. 예비 아이디 신호(PID<1:0>)는, 적층될 칩들 중 하나를 선택하기 위해 제공되는 신호일 수 있다. 예를 들어, 예비 아이디 신호(PID<1:0>)는, 2-비트로 구성되어 4 개의 적층된 칩들 중 하나를 선택할 수 있다.
스트로브 신호 생성 회로(270)는, 리드 커맨드(RD)가 입력되면, 내부 클럭(CLK)을 토대로 리드 스트로브 신호(RDQS)를 생성할 수 있다. 스트로브 신호 생성 회로(270)는, 서로 다른 위상을 가지는 제 1 내지 제 4 스트로브 신호(RDQSI, RDQSIB, RDQSQ, RDQSQB)를 생성하고, 제 1 내지 제 4 스트로브 신호(RDQSI, RDQSIB, RDQSQ, RDQSQB)를 토대로 리드 스트로브 신호(RDQS)를 생성할 수 있다. 예를 들어, 제 1 스트로브 신호(RDQSI) 및 제 2 스트로브 신호(RDQSIB)는 서로 반대되는 위상을 가지고, 제 3 스트로브 신호(RDQSQ) 및 제 4 스트로브 신호(RDQSQB)는 서로 반대되는 위상을 가질 수 있다. 제 1 스트로브 신호(RDQSI), 제 3 스트로브 신호(RDQSQ), 제 2 스트로브 신호(RDQSIB) 및 제 4 스트로브 신호(RDQSQB)는 90도씩 차이나는 위상을 가질 수 있다. 스트로브 신호 생성 회로(270)는, 제 1 스트로브 신호(RDQSI)에 따라 활성화되고, 제 3 스트로브 신호(RDQSQ)에 따라 비활성화되고, 제 2 스트로브 신호(RDQSIB)에 따라 활성화되고, 제 4 비트(RDQSQB)에 따라 비활성되는 리드 스트로브 신호(RDQS)를 생성할 수 있다.
타이밍 제어 회로(280)는, 리드 레이턴시(RL, READ LATENCY)에 대응되는 시간만큼 예비 아이디 신호(PID<1:0>)를 지연하고, 리드 스트로브 신호(RDQS)에 따라 지연된 예비 아이디 신호(PID<1:0>)를 정렬하여 칩 아이디 신호(SID<1:0>)로 출력할 수 있다. 도 3 을 참조하면, 칩 아이디 신호(SID<1:0>)는, 외부에서 입력되는 커맨드/어드레스 신호(C/A)를 디코딩하여 생성된 예비 아이디 신호(PID<1:0>)를 리드 레이턴시(RL) 만큼 지연되며, 제 1 내지 제 4 스트로브 신호(RDQSI, RDQSIB, RDQSQ, RDQSQB)에 따라 정렬될 수 있다. 커맨드 디코더(260) 및 타이밍 제어 회로(280)를 아이디 생성 회로로 정의할 수 있다.
한편, 웨이퍼 레벨에서의 테스트 동작 동안, 코어 칩들(112) 없이 베이스 칩(114)만으로 라이트 테스트 동작이 수행된 이후에 리드 테스트 동작이 수행될 수 있다. 이 때, 층간 래치 회로(230)가 층간 채널들(TSVR1, TSVR2, TSVF1, TSVF2)로 전송되는 층간 데이터(TSV_D1~TSV_D4)를 저장 및 유지하고 있기 때문에, 층간 채널들(TSVR1, TSVR2, TSVF1, TSVF2)에는 라이트 테스트 동작 시에 가장 마지막으로 라이트된 데이터가 계속 실려 있게 된다. 이 상태에서 리드 테스트 동작이 수행되면 데이터의 위상의 변동없는 매우 단조로운 단일 패턴의 데이터만이 전송 경로(TIO)를 통해 전송되므로, 리드 동작에 대한 특성 및 리드 테스트 동작에 관여하는 전송 회로들(210, 242)이 제대로 동작하는지 검증하는데 어려움이 있을 수 있다.
제안 발명의 실시예에서, 웨이퍼 레벨의 테스트 동작 시, 타이밍 제어 회로(280)는, 테스트 장치로부터 제공되는 클럭(CK) 및 커맨드/어드레스 신호(C/A)를 토대로 칩 아이디 신호(SID<1:0>)를 생성할 수 있다. 제 1 전송 회로(210)는, 칩 아이디 신호(SID<1:0>)에 따라 제 1 내지 제 4 층간 데이터(TSV_D1~TSV_D4)의 위상을 선택적으로 반전하여 제 1 내지 제 4 내부 데이터(TIO<0:4>)로 전달하고, 제 2 전송 회로(242)는, 전송 경로(TIO)를 통해 전달되는 제 1 내지 제 4 내부 데이터(TIO<0:4>)를 데이터 패드(DA_DQ_P)를 통해 테스트 장치로 출력할 수 있다. 테스트 장치는, 칩 아이디 신호(SID<1:0>)의 값을 이미 알고 있으므로, 출력되는 데이터(DQ)를 이용하여 리드 동작에 관여하는 전송 회로들(210, 242)이 제대로 동작하는 지를 검증가능하다. 즉, 커맨드/어드레스 신호(C/A)에 따라 생성된 칩 아이디 신호(SID<1:0>)에 따라 층간 데이터의 적어도 일부 비트들을 반전하여 다양한 테스트 패턴을 생성하고, 생성된 테스트 패턴을 이용하여 베이스 칩(114)의 리드 경로를 웨이퍼 레벨에서 테스트함으로써 베이스 칩(114) 및 해당 베이스 칩(114)이 포함될 적층형 메모리 장치(110)의 신뢰성을 향상시킬 수 있다.
특히, 제안 발명의 실시예에서는, 칩 아이디 신호(SID<1:0>)가 다수의 비트들, 예를 들어, 제 1 비트(SID<0>) 및 제 2 비트(SID<1>)를 포함하는 경우, 제 1 전송 회로(210)는, 제 1 비트(SID<0>) 및 제 2 비트(SID<1>) 중 어느 하나가 하이 비트가 되면, 리드 스트로브 신호(RDQS) 중 제 1 및 제 2 스트로브 신호(RDQSI, RDQSIB)에 따라 제 1 및 제 2 층간 데이터(TSV_D1, TSV_D2)의 위상을 반전하여 제 1 및 제 2 내부 데이터(TIO<0:1>)로 출력하거나, 제 3 및 제 4 스트로브 신호(RDQSQ, RDQSQB)에 따라 제 3 및 제 4 층간 데이터(TSV_D3, TSV_D4)의 위상을 반전하여 제 3 및 제 4 내부 데이터(TIO<2:3>)로 출력할 수 있다.
도 4 는 본 발명의 실시예에 따라 칩 아이디 신호(SID<1:0>)에 따라 층간 데이터(TSV_Dx, x 는 1~4)의 반전 동작을 설명하기 위한 테이블이 도시되어 있다.
도 4 를 참조하면, “00”의 칩 아이디 신호(SID<1:0>)가 입력되는 경우, 로직 하이 레벨의 층간 데이터(TSV_Dx)는 대응되는 두 개의 스트로브 신호들에 따라 “11”의 내부 데이터로 순차적으로 출력되고, 로직 로우 레벨의 층간 데이터(TSV_Dx)는 “00”의 내부 데이터로 순차적으로 출력될 수 있다. “01”의 칩 아이디 신호(SID<1:0>)가 입력되면, 즉, 칩 아이디 신호(SID<1:0>)의 제 1 비트(SID<0>)가 하이 비트가 되는 경우, 로직 하이 레벨의 층간 데이터(TSV_Dx)는 대응되는 두 개의 스트로브 신호들에 따라 “01”의 내부 데이터로 순차적으로 출력되고, 로직 로우 레벨의 층간 데이터(TSV_Dx)는 “10”의 내부 데이터로 순차적으로 출력될 수 있다. 또한, “10”의 칩 아이디 신호(SID<1:0>)가 입력되면, 즉, 칩 아이디 신호(SID<1:0>)의 제 2 비트(SID<1>)가 하이 비트가 되는 경우, 로직 하이 레벨의 층간 데이터(TSV_Dx)는 대응되는 두 개의 스트로브 신호들에 따라 “10”의 내부 데이터로 순차적으로 출력되고, 로직 로우 레벨의 층간 데이터(TSV_Dx)는 “01”의 내부 데이터로 순차적으로 출력될 수 있다. 또한, “11”의 칩 아이디 신호(SID<1:0>)가 입력되면, 로직 하이 레벨의 층간 데이터(TSV_Dx)는 대응되는 두 개의 스트로브 신호들에 따라 “00”의 내부 데이터로 순차적으로 출력되고, 로직 로우 레벨의 층간 데이터(TSV_Dx)는 “11”의 내부 데이터로 순차적으로 출력될 수 있다.
다시 말해서, 입력된 칩 아이디 신호(SID<1:0>) 가 '00' 일 경우, 층간 데이터(TSV_Dx)를 내부 테이터로 출력 하고, 입력된 칩 아이디 신호(SID<1:0>) 가 '01' 또는 '10' 일 경우, 층간 데이터(TSV_Dx)의 일부를 반전하여 내부 테이터로 출력하고, 입력된 칩 아이디 신호(SID<1:0>) 가 '11' 일 경우, 층간 데이터(TSV_Dx) 모두를 반전하여 내부 테이터로 출력한다.
이하에서는, 도 5 내지 도 7을 참조하여, 제 1 전송 회로(210)의 상세 구성을 설명하기로 한다.
도 5 는 도 2 의 제 1 전송 회로(210)의 상세 블록도 이다.
도 5 를 참조하면, 제 1 전송 회로(210)는 반전 제어 회로(310), 반전 회로(320) 및 래치 회로(330)를 포함할 수 있다. 반전 회로(320)는 제 1 내지 제 4 전송기(210A~210D) 각각에 배치되는 제 1 내지 제 4 반전부(320A~320D)를 포함하고, 래치 회로(330)는 제 1 내지 제 4 전송기(210A~210D) 각각에 배치되는 제 1 내지 제 4 래치부(330A~330D)를 포함할 수 있다. 참고로, 제 1 전송 회로(210)는, 제 1 내지 제 4 전송기(210A~210D)를 포함하며, 제 1 전송기(210A)는, 반전 제어 회로(310), 제 1 반전부(320A) 및 제 1 래치부(330A)를 포함하고, 제 2 내지 제 4 전송기(210B~210D)는 각각 제 2 내지 제 4 반전부(320B~320D) 및 제 2 내지 제 4 래치부(330B~330D)를 포함할 수 있다.
반전 제어 회로(310)는, 제 1 내지 제 4 스트로브 신호(RDQSI, RDQSIB, RDQSQ, RDQSQB)에 따라 칩 아이디 신호(SID<1:0>)를 디코딩하여 제 1 플립 신호(FLIP_EN1) 및 제 2 플립 신호(FLIP_EN2)를 생성할 수 있다. 한편, 도 5 에서는, 반전 제어 회로(310)가 제 1 전송 회로(210A)에 포함되는 경우를 예로 들어 설명하였지만, 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 반전 제어 회로(310)는, 베이스 칩(114) 내에서 제 1 전송 회로(210)의 외부에 구비될 수도 있고, 제 1 내지 제 4 전송기(210A~210D) 각각에 중복하여 배치될 수도 있다.
반전 회로(320)는, 제 1 플립 신호(FLIP_EN1)에 따라 제 1 및 제 2 층간 데이터(TSV_D1, TSV_D2)를 각각 반전하고, 제 2 플립 신호(FLIP_EN2)에 따라 제 3 및 제 4 층간 데이터(TSV_D3, TSV_D4)를 각각 반전하여 제 1 내지 제 4 반전 데이터(IDATA1~IDATA4)로 출력할 수 있다. 보다 자세하게, 제 1 반전부(320A)는, 제 1 플립 신호(FLIP_EN1)에 따라 제 1 층간 데이터(TSV_D1)의 위상을 반전하여 제 1 반전 데이터(IDATA1)를 출력할 수 있다. 제 2 반전부(320B)는, 제 1 플립 신호(FLIP_EN1)에 따라 제 2 층간 데이터(TSV_D2)의 위상을 반전하여 제 2 반전 데이터(IDATA2)를 출력할 수 있다. 제 3 반전부(320C)는, 제 2 플립 신호(FLIP_EN2)에 따라 제 3 층간 데이터(TSV_D3)의 위상을 반전하여 제 3 반전 데이터(IDATA3)를 출력할 수 있다. 제 4 반전부(320D)는, 제 2 플립 신호(FLIP_EN2)에 따라 제 4 층간 데이터(TSV_D4)의 위상을 반전하여 제 4 반전 데이터(IDATA4)를 출력할 수 있다.
래치 회로(330)는, 제 1 내지 제 4 스트로브 신호(RDQSI, RDQSIB, RDQSQ, RDQSQB)에 따라 제 1 내지 제 4 반전 데이터(IDATA1~IDATA4)를 래치하여 제 1 내지 제 4 내부 데이터(TIO<0:4>)로 전송 경로(TIO)에 전달할 수 있다. 보다 자세하게, 제 1 래치부(330A)는, 제 1 및 제 2 스트로브 신호(RDQSI, RDQSIB)에 따라 제 1 반전 데이터(IDATA1)를 래치하여 제 1 내부 데이터(TIO<0>)로 전송 경로(TIO)에 전달할 수 있다. 제 2 래치부(330B)는, 제 1 및 제 2 스트로브 신호(RDQSI, RDQSIB)에 따라 제 2 반전 데이터(IDATA2)를 래치하여 제 2 내부 데이터(TIO<1>)로 전송 경로(TIO)에 전달할 수 있다. 제 3 래치부(330C)는, 제 3 및 제 4 스트로브 신호(RDQSQ, RDQSQB)에 따라 제 3 반전 데이터(IDATA3)를 래치하여 제 3 내부 데이터(TIO<2>)로 전송 경로(TIO)에 전달할 수 있다. 제 4 래치부(330D)는, 제 3 및 제 4 스트로브 신호(RDQSQ, RDQSQB)에 따라 제 4 반전 데이터(IDATA4)를 래치하여 제 4 내부 데이터(TIO<3>)로 전송 경로(TIO)에 전달할 수 있다.
도 6 은 도 5 의 반전 제어 회로(310)의 상세 회로도 이다.
도 6 을 참조하면, 반전 제어 회로(310)는, 제 1 신호 생성 회로(312) 및 제 2 신호 생성 회로(314)를 포함할 수 있다.
제 1 신호 생성 회로(312)는, 제 1 플립플롭(3122), 제 2 플립플롭(3124), 제 1 반전 전달부(3126), 제 2 반전 전달부(3128) 및 제 1 인버터 래치(3129)를 포함할 수 있다.
제 1 플립플롭(3122)은, 제 1 스트로브 신호(RDQSI)에 따라 제 1 비트(SID<0>)를 래치하고, 제 2 플립플롭(3124)은, 제 1 스트로브 신호(RDQSI)에 따라 제 2 비트(SID<1>)를 래치할 수 있다. 제 1 반전 전달부(3126)는, 제 1 스트로브 신호(RDQSI)에 따라 제 1 플립플롭(3122)의 출력을 반전하여 제 1 공통 노드(C_N1)로 출력할 수 있다. 제 1 반전 전달부(3126)는, 제 1 스트로브 신호(RDQSI)를 반전하는 인버터(INV3)와, 제 1 스트로브 신호(RDQSI) 및 인버터(INV3)의 출력에 따라 제 1 플립플롭(3122)의 출력을 반전하여 제 1 공통 노드(C_N1)로 전달하는 삼상-인버터(T_INV1)로 구현될 수 있다. 삼상-인버터(T_INV1)는, 제 1 스트로브 신호(RDQSI)가 활성화되는 구간 동안 제 1 플립플롭(3122)의 출력을 반전하여 제 1 공통 노드(C_N1)로 전달할 수 있다. 제 2 반전 전달부(3128)는, 제 2 스트로브 신호(RDQSIB)에 따라 제 2 플립플롭(3124)의 출력을 반전하여 제 1 공통 노드(C_N1)로 출력할 수 있다. 제 2 반전 전달부(3128)는, 제 1 반전 전달부(3126)와 실질적으로 동일한 구성을 가질 수 있다. 제 1 인버터 래치(3129)는, 제 1 공통 노드(C_N1)의 신호를 반전 래치하여 제 1 플립 신호(FLIP_EN1)를 생성할 수 있다. 제 1 인버터 래치(3129)는, 제 1 공통 노드(C_N1)와 출력단에 병렬 연결된 두 개의 인버터들(INV4, INV5)을 포함할 수 있다.
상기의 구성으로, 제 1 신호 생성 회로(312)는, 제 1 스트로브 신호(RDQSI)에 따라 칩 아이디 신호(SID<1:0>)의 제 1 비트(SID<0>) 및 제 2 비트(SID<1>)를 각각 래치하고, 제 1 및 제 2 스트로브 신호(RDQSI, RDQSIB)에 따라 래치된 비트들을 순차적으로 출력하여 제 1 플립 신호(FLIP_EN1)를 생성할 수 있다.
제 2 신호 생성 회로(314)는, 제 3 플립플롭(3142), 제 4 플립플롭(3144), 제 3 반전 전달부(3146), 제 4 반전 전달부(3148) 및 제 2 인버터 래치(3149)를 포함할 수 있다.
제 3 플립플롭(3142)은, 제 3 스트로브 신호(RDQSQ)에 따라 제 1 비트(SID<0>)를 래치하고, 제 4 플립플롭(3144)은, 제 3 스트로브 신호(RDQSQ)에 따라 제 2 비트(SID<1>)를 래치할 수 있다. 제 3 반전 전달부(3146)는, 제 3 스트로브 신호(RDQSQ)에 따라 제 3 플립플롭(3142)의 출력을 반전하여 제 2 공통 노드(C_N2)로 출력할 수 있다. 제 4 반전 전달부(3148)는, 제 4 스트로브 신호(RDQSQB)에 따라 제 4 플립플롭(3144)의 출력을 반전하여 제 2 공통 노드(C_N2)로 출력할 수 있다. 제 3 반전 전달부(3146) 및 제 4 반전 전달부(3148)는, 제 1 반전 전달부(3142)와 실질적으로 동일한 구성을 가질 수 있다. 제 2 인버터 래치(3149)는, 제 2 공통 노드(C_N2)의 신호를 반전 래치하여 제 2 플립 신호(FLIP_EN2)를 생성할 수 있다. 제 2 인버터 래치(3149)는, 제 1 인버터 래치(3129)와 실질적으로 동일한 구성을 가질 수 있다.
상기의 구성으로, 제 2 신호 생성 회로(314)는, 제 3 스트로브 신호(RDQSQ)에 따라 칩 아이디 신호(SID<1:0>)의 제 1 비트(SID<0>) 및 제 2 비트(SID<1>)를 각각 래치하고, 제 3 및 제 4 스트로브 신호(RDQSQ, RDQSQB)에 따라 래치된 비트들을 순차적으로 출력하여 제 2 플립 신호(FLIP_EN2)를 생성할 수 있다.
도 7 은 도 5 의 반전 회로(320) 및 래치 회로(330)의 상세 회로도 이다. 도 7 에는 제 1 반전부(320A) 및 제 1 래치부(330A) 만이 도시되어 있으며, 나머지 반전부들(320B~320D) 및 래치부들(330B~330D)은 도 7 에 도시된 제 1 반전부(320A) 및 제 1 래치부(330A)와 실질적으로 동일한 구성을 가질 수 있다.
도 7 을 참조하면, 제 1 반전부(320A)는, 인버터(INV6), 반전 파트(322), 및 전달 파트(324)를 포함할 수 있다.
인버터(INV6)는, 제 1 플립 신호(FLIP_EN1)를 반전시켜 반전된 플립 신호(FLIP_ENB)를 생성할 수 있다.
반전 파트(322)는, 제 1 플립 신호(FLIP_EN1) 및 반전된 플립 신호(FLIP_ENB)에 따라, 제 1 층간 데이터(TSV_D1)를 반전하여 제 1 반전 데이터(IDATA1)로 출력할 수 있다. 반전 파트(322)는, 제 1 플립 신호(FLIP_EN1)가 로직 하이 레벨로 활성화되면 제 1 층간 데이터(TSV_D1)를 반전하여 제 1 반전 데이터(IDATA1)로 출력할 수 있다. 반전 파트(322)는, 삼상-인버터로 구현될 수 있다.
전달 파트(324)는, 제 1 플립 신호(FLIP_EN1) 및 반전된 플립 신호(FLIP_ENB)에 따라, 제 1 층간 데이터(TSV_D1)를 그대로 제 1 반전 데이터(IDATA1)로 출력할 수 있다. 전달 파트(324)는, 반전된 플립 신호(FLIP_ENB)가 로직 하이 레벨로 활성화되면 제 1 층간 데이터(TSV_D1)를 그대로 제 1 반전 데이터(IDATA1)로 출력할 수 있다. 반전 파트(322) 및 전달 파트(324)는 서로 상보적으로 동작하여, 반전 파트(322) 및 전달 파트(324) 중 하나만이 제 1 층간 데이터(TSV_D1)를 제 1 반전 데이터(IDATA1)로 출력할 수 있다. 전달 파트(324)는 트랜스퍼 게이트로 구현될 수 있다.
상기의 구성으로, 제 1 반전부(320A)는, 제 1 플립 신호(FLIP_EN1)가 로직 하이 레벨로 활성화되는 경우, 제 1 층간 데이터(TSV_D1)의 위상을 반전하여 제 1 반전 데이터(IDATA1)로 출력할 수 있다. 반면, 제 1 반전부(320A)는, 제 1 플립 신호(FLIP_EN1)가 로직 로우 레벨로 비활성화되는 경우, 제 1 층간 데이터(TSV_D1)의 위상을 반전하지 않고 그대로 제 1 반전 데이터(IDATA1)로 출력할 수 있다.
제 1 래치부(330A)는, 제 1 구간 래치(332), 제 2 구간 래치(334) 및 래치 출력부(336)를 포함할 수 있다.
제 1 구간 래치(332)는, 제 1 스트로브 신호(RDQSI)에 따라 제 1 반전 데이터(IDATA1)를 래치하여 제 3 공통 노드(C_N3)로 출력할 수 있다. 제 2 구간 래치(334)는, 제 2 스트로브 신호(RDQSIB)에 따라 제 1 반전 데이터(IDATA1)를 래치하여 제 3 공통 노드(C_N3)로 출력할 수 있다. 래치 출력부(336)는, 제 3 공통 노드(C_N3)의 신호를 다시 한번 래치하여 제 1 내부 데이터(TIO<0>)로 전송 경로(TIO)에 출력할 수 있다. 래치 출력부(336)는, 인버터 래치(3362)와 인버터(INV7)로 구현될 수 있다. 인버터 래치(3362)는, 제 3 공통 노드(C_N3)와 출력단(즉, 전송 경로(TIO)의 일단)에 병렬 연결된 두 개의 인버터들(INV8, INV9)을 포함할 수 있다.
상기의 구성으로, 제 1 래치부(330A)는, 제 1 및 제 2 스트로브 신호(RDQSI, RDQSIB)에 따라 제 1 반전 데이터(IDATA1)를 순차적으로 래치하여 제 1 내부 데이터(TIO<0>)로 전송 경로(TIO)에 전달할 수 있다.
이하, 도 2 내지 도 8 을 참조하여 본 발명의 따른 웨이퍼 레벨에서의 베이스 칩(114)의 리드 테스트 동작을 설명하기로 한다.
도 8 은 본 발명의 실시예에 따른 리드 테스트 동작을 설명하기 위한 타이밍도 이다.
도 8 을 참조하면, 라이트 테스트 동작 시에 층간 채널들(TSVR1, TSVR2, TSVF1, TSVF2)에 가장 마지막으로 라이트된 데이터가 각각 “L”, “H”, “H”, “H”인 경우, 제 1 내지 제 4 층간 데이터(TSV_D1~TSV_D4)의 로직 레벨은 각각 “L”, “H”, “H”, “H”가 된다. 도 8 에는, 설명의 편의를 위해, “00”, “01”, “10”, “11”의 칩 아이디 신호(SID<1:0>)가 순차적으로 제공되는 경우가 도시되어 있다. 테스트 동작 시 DA 모드 신호(DA_EN)가 활성화되어, 테스트 장치로부터 DA 인터페이스(117) 영역에 배치된 데이터 패드(DA_DQ_P), 스트로브 패드(DA_DQS_P), 클럭 패드(DA_CK_P) 및 커맨드/어드레스 패드(DA_CA_P)를 통해 데이터(DQ), 스트로브 신호(DQS), 클럭 신호(CK) 및 커맨드/어드레스 신호(C/A)가 각각 수신될 수 있다.
먼저, CA 버퍼(258)는, 클럭(CK)을 이용하여 커맨드/어드레스 신호(C/A)를 샘플링하여 내부 커맨드/어드레스 신호(ICA)를 출력할 수 있다. 커맨드 디코더(260)는, 내부 커맨드/어드레스 신호(ICA)를 디코딩하여 리드 커맨드(RD) 및 예비 아이디 신호(PID<1:0>)를 생성할 수 있다. 스트로브 신호 생성 회로(270)는, 리드 커맨드(RD)가 입력되면, 내부 클럭(CLK)을 토대로 제 1 내지 제 4 스트로브 신호(RDQSI, RDQSIB, RDQSQ, RDQSQB)를 생성하고, 제 1 내지 제 4 스트로브 신호(RDQSI, RDQSIB, RDQSQ, RDQSQB)를 토대로 리드 스트로브 신호(RDQS)를 생성할 수 있다. 타이밍 제어 회로(280)는, 리드 레이턴시(RL)에 대응되는 시간만큼 예비 아이디 신호(PID<1:0>)를 지연하고, 리드 스트로브 신호(RDQS)에 따라 지연된 예비 아이디 신호(PID<1:0>)를 정렬하여 칩 아이디 신호(SID<1:0>)로 출력할 수 있다.
반전 제어 회로(310)의 제 1 신호 생성 회로(312)는, 제 1 스트로브 신호(RDQSI)에 따라 칩 아이디 신호(SID<1:0>)의 제 1 비트(SID<0>) 및 제 2 비트(SID<1>)를 각각 래치하고, 제 1 및 제 2 스트로브 신호(RDQSI, RDQSIB)에 따라 래치된 비트들을 순차적으로 출력하여 제 1 플립 신호(FLIP_EN1)를 생성할 수 있다. 또한, 제 2 신호 생성 회로(314)는, 제 3 스트로브 신호(RDQSQ)에 따라 칩 아이디 신호(SID<1:0>)의 제 1 비트(SID<0>) 및 제 2 비트(SID<1>)를 각각 래치하고, 제 3 및 제 4 스트로브 신호(RDQSQ, RDQSQB)에 따라 래치된 비트들을 순차적으로 출력하여 제 2 플립 신호(FLIP_EN2)를 생성할 수 있다.
“01”의 칩 아이디 신호(SID<1:0>)가 입력되면, 제 1 스트로브 신호(RDQSI)의 라이징 에지에 동기되는 제 1 타이밍(T1)에 제 1 비트(SID<0>)에 대응되는 제 1 플립 신호(FLIP_EN1)가 로직 하이 레벨로 활성화되고, 제 3 스트로브 신호(RDQSQ)의 라이징 에지에 동기되는 제 2 타이밍(T2)에 제 1 비트(SID<0>)에 대응되는 제 2 플립 신호(FLIP_EN2)가 로직 하이 레벨로 활성화될 수 있다. 또한, “10”의 칩 아이디 신호(SID<1:0>)가 입력되면, 제 2 스트로브 신호(RDQSIB)의 라이징 에지에 동기되는 제 3 타이밍(T3)에 제 2 비트(SID<1>)에 대응되는 제 1 플립 신호(FLIP_EN1)가 로직 하이 레벨로 활성화되고, 제 4 스트로브 신호(RDQSQB)의 라이징 에지에 동기되는 제 4 타이밍(T4)에 제 2 비트(SID<1>)에 대응되는 제 2 플립 신호(FLIP_EN2)가 로직 하이 레벨로 활성화될 수 있다. 또한, “11”의 칩 아이디 신호(SID<1:0>)가 입력되면, 제 1 내지 제 4 스트로브 신호(RDQSI, RDQSIB, RDQSQ, RDQSQB)의 라이징 에지에 동기되어 제 1 플립 신호(FLIP_EN1) 및 제 2 플립 신호(FLIP_EN2)는 로직 하이 레벨을 유지할 수 있다.
제 1 및 제 2 반전부(320A, 320B)는, 제 1 플립 신호(FLIP_EN1)에 따라, 제 1 층간 데이터(TSV_D1)의 위상을 반전하여 제 1 반전 데이터(IDATA1)를 출력하고, 제 2 층간 데이터(TSV_D2)의 위상을 반전하여 제 2 반전 데이터(IDATA2)를 출력할 수 있다. 제 3 및 제 4 반전부(320C, 320D)는, 제 2 플립 신호(FLIP_EN2)에 따라 제 3 층간 데이터(TSV_D3)의 위상을 반전하여 제 3 반전 데이터(IDATA3)를 출력하고, 제 4 층간 데이터(TSV_D4)의 위상을 반전하여 제 4 반전 데이터(IDATA4)를 출력할 수 있다.
제 1 내지 제 4 래치부(330A~330D)는, 제 1 내지 제 4 스트로브 신호(RDQSI, RDQSIB, RDQSQ, RDQSQB)에 따라 제 1 내지 제 4 반전 데이터(IDATA1~IDATA4)를 래치하여 제 1 내지 제 4 내부 데이터(TIO<0:4>)로 전송 경로(TIO)에 전달할 수 있다. 제 2 전송 회로(242)는, 전송 경로(TIO)를 통해 전달되는 제 1 내지 제 4 내부 데이터(TIO<0:4>)를 제 1 선택 회로(292)를 통해 데이터 패드(DA_DQ_P)로 출력할 수 있다. 테스트 장치는, 출력되는 데이터(DQ)를 이용하여 리드 동작에 관여하는 전송 회로들(210, 242)이 제대로 동작하는 지를 검증가능하다.
상기와 같이, 제안 발명의 실시예에서는, 커맨드/어드레스 신호(C/A)를 디코딩하여 생성된 칩 아이디 신호(SID<1:0>)에 따라 층간 데이터 중 일부 비트들을 선택적으로 반전하여 다양한 테스트 패턴을 생성할 수 있다. 생성된 테스트 패턴을 이용하여 베이스 칩(114)의 리드 경로를 웨이퍼 레벨에서 테스트함으로써 베이스 칩(114) 및 해당 베이스 칩(114)이 포함될 적층형 메모리 장치(110)의 신뢰성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (17)

  1. 다수의 층간 채널들;
    적어도 하나의 데이터 패드;
    커맨드/어드레스 신호를 디코딩하여 칩 아이디 신호를 생성하는 아이디 생성 회로;
    다수의 스트로브 신호들에 따라 상기 다수의 층간 채널들로부터 전달되는 다수의 층간 데이터를 정렬하여 다수의 내부 데이터로 전송 경로에 전달하며, 상기 칩 아이디 신호에 따라 상기 다수의 층간 데이터를 선택적으로 반전하여 상기 다수의 내부 데이터로 출력하는 제 1 전송 회로; 및
    상기 전송 경로로 전달되는 상기 다수의 내부 데이터를 직렬화하여 상기 적어도 하나의 데이터 패드를 통해 출력하는 제 2 전송 회로
    를 포함하는 집적 회로 칩.
  2. 제 1 항에 있어서,
    상기 아이디 생성 회로는,
    상기 커맨드/어드레스 신호를 디코딩하여 예비 아이디 신호를 생성하는 커맨드 디코더; 및
    상기 예비 아이디 신호를 소정 시간 지연시키고, 지연된 신호를 상기 다수의 스트로브 신호들에 따라 정렬하여 상기 칩 아이디 신호로 출력하는 타이밍 제어 회로
    를 포함하는 집적 회로 칩.
  3. 제 1 항에 있어서,
    상기 칩 아이디 신호는 다수의 비트들을 포함하고,
    상기 제 1 전송 회로는,
    상기 다수의 비트들 중 어느 하나가 하이 비트가 되면,
    상기 다수의 스트로브 신호들 중 제 1 및 제 2 스트로브 신호에 따라 상기 다수의 층간 데이터 중 제 1 및 제 2 층간 데이터를 반전하여 상기 다수의 내부 데이터 중 제 1 및 제 2 내부 데이터로 출력하거나, 상기 다수의 스트로브 신호들 중 제 3 및 제 4 스트로브 신호에 따라 상기 다수의 층간 데이터 중 제 3 및 제 4 층간 데이터를 반전하여 상기 다수의 내부 데이터 중 제 3 및 제 4 내부 데이터로 출력하는
    집적 회로 칩,
  4. 제 1 항에 있어서,
    상기 제 1 전송 회로는,
    제 1 내지 제 4 스트로브 신호에 따라 상기 칩 아이디 신호를 디코딩하여 제 1 및 제 2 플립 신호를 생성하는 반전 제어 회로;
    상기 제 1 플립 신호에 따라 제 1 및 제 2 층간 데이터의 위상을 각각 반전하고, 상기 제 2 플립 신호에 따라 제 3 및 제 4 층간 데이터의 위상을 각각 반전하여 제 1 내지 제 4 반전 데이터를 생성하는 반전 회로; 및
    상기 제 1 내지 제 4 스트로브 신호에 따라 상기 제 1 내지 제 4 반전 데이터를 래치하여 제 1 내지 제 4 내부 데이터로 상기 전송 경로에 전달하는 래치 회로
    를 포함하는 집적 회로 칩.
  5. 제 4 항에 있어서,
    상기 반전 제어 회로는,
    상기 제 1 스트로브 신호에 따라 상기 칩 아이디 신호의 제 1 비트 및 제 2 비트를 각각 래치하고, 상기 제 1 및 제 2 스트로브 신호에 따라 래치된 비트들을 순차적으로 출력하여 상기 제 1 플립 신호를 생성하는 제 1 신호 생성 회로; 및
    상기 제 3 스트로브 신호에 따라 상기 칩 아이디 신호의 상기 제 1 비트 및 상기 제 2 비트를 각각 래치하고, 상기 제 3 및 제 4 스트로브 신호에 따라 래치된 비트들을 순차적으로 출력하여 상기 제 2 플립 신호를 생성하는 제 2 신호 생성 회로
    를 포함하는 집적 회로 칩.
  6. 제 1 항에 있어서,
    상기 집적 회로 칩은,
    HBM(High Bandwidth Memory)의 베이스 칩을 포함하는 집적 회로 칩.
  7. 제 1 항에 있어서,
    상기 적어도 두 개의 층간 채널들은,
    적층될 칩 간의 통신을 위한 관통 전극을 포함하고,
    상기 적어도 하나의 데이터 패드는,
    외부 장치와의 데이터를 주고받기 위한 패드인 집적 회로 칩.
  8. 적어도 네 개의 층간 채널들;
    적어도 하나의 데이터 패드;
    다수의 스트로브 신호들에 따라 칩 아이디 신호를 디코딩하여 제 1 플립 신호 및 제 2 플립 신호를 생성하는 반전 제어 회로;
    상기 제 1 플립 신호 및 상기 제 2 플립 신호에 따라 상기 적어도 네 개의 층간 채널들을 통해 전달되는 제 1 내지 제 4 층간 데이터를 선택적으로 반전하여 제 1 내지 제 4 반전 데이터로 출력하는 반전 회로;
    상기 다수의 스트로브 신호들에 따라 상기 제 1 내지 제 4 반전 데이터를 래치하여 제 1 내지 제 4 내부 데이터로 전송 경로에 전달하는 래치 회로; 및
    상기 전송 경로로 전달되는 상기 제 1 내지 제 4 내부 데이터를 직렬화하여 상기 적어도 하나의 데이터 패드를 통해 출력하는 전송 회로
    를 포함하는 집적 회로 칩.
  9. 제 8 항에 있어서,
    상기 칩 아이디 신호는,
    커맨드/어드레스 신호를 디코딩하여 생성되며, 상기 제 1 내지 제 4 스트로브 신호에 따라 정렬되는 집적 회로 칩.
  10. 제 8 항에 있어서,
    커맨드/어드레스 신호를 디코딩하여 리드 커맨드 및 예비 아이디 신호를 생성하는 커맨드 디코더;
    상기 리드 커맨드가 입력되면, 클럭 신호를 토대로 상기 다수의 스트로브 신호들을 생성하는 스트로브 신호 생성 회로; 및
    상기 예비 아이디 신호를 소정 시간 지연시키고, 지연된 신호를 상기 다수의 스트로브 신호들에 따라 정렬하여 상기 칩 아이디 신호로 출력하는 타이밍 제어 회로
    를 더 포함하는 집적 회로 칩.
  11. 제 8 항에 있어서,
    상기 다수의 스트로브 신호들은 서로 다른 위상을 가지는 제 1 내지 제 4 스트로브 신호를 포함하고,
    상기 반전 제어 회로는,
    상기 제 1 스트로브 신호에 따라 상기 칩 아이디 신호의 제 1 비트 및 제 2 비트를 각각 래치하고, 상기 제 1 및 제 2 스트로브 신호에 따라 래치된 비트들을 순차적으로 출력하여 상기 제 1 플립 신호를 생성하는 제 1 신호 생성 회로; 및
    상기 제 3 스트로브 신호에 따라 상기 칩 아이디 신호의 상기 제 1 비트 및 상기 제 2 비트를 각각 래치하고, 상기 제 3 및 제 4 스트로브 신호에 따라 래치된 비트들을 순차적으로 출력하여 상기 제 2 플립 신호를 생성하는 제 2 신호 생성 회로
    를 포함하는 집적 회로 칩.
  12. 제 11 항에 있어서,
    상기 제 1 신호 생성 회로는,
    상기 제 1 스트로브 신호에 따라 상기 제 1 비트 및 상기 제 2 비트를 각각 래치하는 제 1 및 제 2 플립플롭;
    상기 제 1 스트로브 신호에 따라 상기 제 1 플립플롭의 출력을 반전하여 제 1 공통 노드로 출력하는 제 1 반전 전달부;
    상기 제 2 스트로브 신호에 따라 상기 제 2 플립플롭의 출력을 반전하여 상기 제 1 공통 노드로 출력하는 제 2 반전 전달부; 및
    상기 제 1 공통 노드의 신호를 반전 래치하여 상기 제 1 플립 신호를 생성하는 제 1 인버터 래치
    를 포함하는 집적 회로 칩.
  13. 제 11 항에 있어서,
    상기 제 2 신호 생성 회로는,
    상기 제 3 스트로브 신호에 따라 상기 제 1 비트 및 상기 제 2 비트를 각각 래치하는 제 3 및 제 4 플립플롭;
    상기 제 3 스트로브 신호에 따라 상기 제 3 플립플롭의 출력을 반전하여 제 2 공통 노드로 출력하는 제 1 반전 전달부;
    상기 제 4 스트로브 신호에 따라 상기 제 4 플립플롭의 출력을 반전하여 상기 제 2 공통 노드로 출력하는 제 2 반전 전달부; 및
    상기 제 2 공통 노드의 신호를 반전 래치하여 상기 제 2 플립 신호를 생성하는 제 2 인버터 래치
    를 포함하는 집적 회로 칩.
  14. 제 8 항에 있어서,
    상기 반전 회로는,
    상기 제 1 플립 신호가 활성화되면 상기 제 1 및 제 2 층간 데이터를 반전하여 상기 제 1 및 제 2 반전 데이터로 각각 출력하고, 상기 제 2 플립 신호가 활성화되면 상기 제 3 및 제 4 층간 데이터를 반전하여 상기 제 3 및 제 4 반전 데이터로 각각 출력하는 반전 파트; 및
    상기 제 1 플립 신호가 비활성화되면 상기 제 1 및 제 2 층간 데이터를 반전없이 상기 제 1 및 제 2 반전 데이터로 각각 출력하고, 상기 제 2 플립 신호가 비활성화되면 상기 제 3 및 제 4 층간 데이터를 반전없이 상기 제 3 및 제 4 반전 데이터로 각각 출력하는 전달 파트
    를 포함하는 집적 회로 칩.
  15. 제 8 항에 있어서,
    상기 다수의 스트로브 신호들은 서로 다른 위상을 가지는 제 1 내지 제 4 스트로브 신호를 포함하고,
    상기 래치 회로는,
    상기 제 1 및 제 2 스트로브 신호에 따라 상기 제 1 반전 데이터를 래치하여 상기 제 1 내부 데이터로 출력하고,
    상기 제 1 및 제 2 스트로브 신호에 따라 상기 제 2 반전 데이터를 래치하여 상기 제 2 내부 데이터로 출력하고,
    상기 제 3 및 제 4 스트로브 신호에 따라 상기 제 3 반전 데이터를 래치하여 상기 제 3 내부 데이터로 출력하고,
    상기 제 3 및 제 4 스트로브 신호에 따라 상기 제 4 반전 데이터를 래치하여 상기 제 4 내부 데이터로 출력하는
    집적 회로 칩.
  16. 제 8 항에 있어서,
    상기 집적 회로 칩은,
    HBM(High Bandwidth Memory)의 베이스 칩을 포함하는 집적 회로 칩.
  17. 제 8 항에 있어서,
    상기 적어도 네 개의 층간 채널들은,
    적층될 칩 간의 통신을 위한 관통 전극을 포함하고,
    상기 적어도 하나의 데이터 패드는,
    외부 장치와의 데이터를 주고받기 위한 패드인 집적 회로 칩.
KR1020210166199A 2021-11-26 2021-11-26 집적 회로 칩 KR20230078421A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210166199A KR20230078421A (ko) 2021-11-26 2021-11-26 집적 회로 칩
US17/693,979 US11749319B2 (en) 2021-11-26 2022-03-14 Integrated circuit chip
CN202210419798.8A CN116189743A (zh) 2021-11-26 2022-04-20 集成电路芯片及其操作方法
TW111129306A TW202322132A (zh) 2021-11-26 2022-08-04 積體電路晶片及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210166199A KR20230078421A (ko) 2021-11-26 2021-11-26 집적 회로 칩

Publications (1)

Publication Number Publication Date
KR20230078421A true KR20230078421A (ko) 2023-06-02

Family

ID=86446715

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210166199A KR20230078421A (ko) 2021-11-26 2021-11-26 집적 회로 칩

Country Status (4)

Country Link
US (1) US11749319B2 (ko)
KR (1) KR20230078421A (ko)
CN (1) CN116189743A (ko)
TW (1) TW202322132A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927397B1 (ko) 2007-06-08 2009-11-19 주식회사 하이닉스반도체 반도체 메모리장치 및 그 리드/라이트 방법
US8396682B2 (en) * 2009-10-16 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device
KR101751045B1 (ko) * 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
KR102433331B1 (ko) 2017-12-26 2022-08-18 에스케이하이닉스 주식회사 집적회로 칩
US11049584B2 (en) 2019-01-15 2021-06-29 Samsung Electronics Co., Ltd. Integrated circuit memory devices having buffer dies and test interface circuits therein that support testing and methods of testing same
KR20200112041A (ko) * 2019-03-20 2020-10-05 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 테스트 방법

Also Published As

Publication number Publication date
TW202322132A (zh) 2023-06-01
US20230170001A1 (en) 2023-06-01
US11749319B2 (en) 2023-09-05
CN116189743A (zh) 2023-05-30

Similar Documents

Publication Publication Date Title
US9851401B2 (en) Stacked memory device and semiconductor memory system including the same
US11037608B2 (en) Stacked memory device and memory system including the same
US20110164460A1 (en) Semiconductor device and method of controlling the same
US11049584B2 (en) Integrated circuit memory devices having buffer dies and test interface circuits therein that support testing and methods of testing same
TWI759537B (zh) 積體電路晶片
US10255957B2 (en) Semiconductor integrated circuit
KR20150047292A (ko) 반도체 장치 및 이의 테스트 방법
US20210193623A1 (en) Stacked semiconductor device and test method thereof
US11289174B2 (en) Stacked semiconductor device and semiconductor system including the same
CN113470707A (zh) 层叠式半导体器件及其操作方法
KR20210080928A (ko) 적층형 반도체 장치 및 이의 테스트 방법
KR20230078421A (ko) 집적 회로 칩
KR20230037859A (ko) 반도체 장치
US11416425B2 (en) Memory
US11568950B2 (en) Semiconductor device having micro-bumps and test method thereof
US20230298631A1 (en) Stacked semiconductor device
US10607965B2 (en) Stacked semiconductor device, system including the same and method of transferring signals in the same
CN118116434A (zh) 半导体存储器件及其操作方法