KR20200112041A - 적층형 반도체 장치 및 그의 테스트 방법 - Google Patents

적층형 반도체 장치 및 그의 테스트 방법 Download PDF

Info

Publication number
KR20200112041A
KR20200112041A KR1020190031886A KR20190031886A KR20200112041A KR 20200112041 A KR20200112041 A KR 20200112041A KR 1020190031886 A KR1020190031886 A KR 1020190031886A KR 20190031886 A KR20190031886 A KR 20190031886A KR 20200112041 A KR20200112041 A KR 20200112041A
Authority
KR
South Korea
Prior art keywords
signal
test
chip
command
address
Prior art date
Application number
KR1020190031886A
Other languages
English (en)
Inventor
이요셉
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190031886A priority Critical patent/KR20200112041A/ko
Priority to US16/668,129 priority patent/US11139041B2/en
Priority to CN201911273384.3A priority patent/CN111739875B/zh
Publication of KR20200112041A publication Critical patent/KR20200112041A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/38—Starting, stopping or resetting the counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

적층형 반도체 장치에 관한 것으로, 수직 방향으로 적층되며, 다수의 관통 전극들을 통해 연결되어 서로 구별되는 칩 아이디가 할당된 다수의 반도체 칩들을 포함하고, 상기 각 반도체 칩은, 외부 장치로부터 입력되는 커맨드, 어드레스 및 칩 선택 신호를 제 1 내지 제 3 관통 전극들로 각각 전달하고, 테스트 제어 신호에 따라 테스트 어드레스 및 상기 칩 아이디를 상기 제 2 및 제 3 관통 전극들로 각각 전달하는 신호 전달 회로; 상기 제 3 관통 전극을 통해 전달되는 신호와 상기 칩 아이디가 일치하는 경우, 상기 제 1 관통 전극을 통해 전달되는 신호 또는 테스트 커맨드를 내부 회로로 전달하는 커맨드 수신 회로; 및 상부 칩의 테스트 제어 신호의 비활성화에 따라 상기 테스트 제어 신호를 활성화시키고, 상기 테스트 제어 신호에 따라 상기 테스트 커맨드 및 상기 테스트 어드레스를 생성하는 테스트 제어 회로를 포함할 수 있다.

Description

적층형 반도체 장치 및 그의 테스트 방법 {STACKED SEMICONDUCTOR DEVICE AND TEST METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 적층형 반도체 장치의 내장형 자체 테스트(BIST: Built-In Self Test) 방법에 관한 것이다.
반도체 기술이 비약적으로 발전하면서 반도체 집적 장치에 대한 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 집적 회로가 구현되는 반도체 칩들을 와이어나 범프를 이용해 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 반도체 칩을 수직하게 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수개의 반도체 칩들을 수직으로 적층하는 적층형 반도체 장치를 통해 구현될 수 있다. 그리고, 이처럼 수직 방향으로 탑재된 반도체 칩들은 관통 실리콘 비아(Through Silicon Via:TSV, 이하, “관통 전극”이라고 한다)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
본 발명의 실시예들은, 적층된 다수의 반도체 칩들을 순차적으로 내장형 자체 테스트(BIST: Built-In Self Test)할 수 있는 적층형 반도체 장치를 제공하는 것이다.
본 발명의 실시예들은, 적층된 다수의 반도체 칩들을 독자적으로 BIST할 수 있는 적층형 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 적층형 반도체 장치는, 수직 방향으로 적층되며, 다수의 관통 전극들을 통해 연결되어 서로 구별되는 칩 아이디가 할당된 다수의 반도체 칩들을 포함하고, 상기 각 반도체 칩은, 외부 장치로부터 입력되는 커맨드, 어드레스 및 칩 선택 신호를 제 1 내지 제 3 관통 전극들로 각각 전달하고, 테스트 제어 신호에 따라 테스트 어드레스 및 상기 칩 아이디를 상기 제 2 및 제 3 관통 전극들로 각각 전달하는 신호 전달 회로; 상기 제 3 관통 전극을 통해 전달되는 신호와 상기 칩 아이디가 일치하는 경우, 상기 제 1 관통 전극을 통해 전달되는 신호 또는 테스트 커맨드를 내부 회로로 전달하는 커맨드 수신 회로; 및 상부 칩의 테스트 제어 신호의 비활성화에 따라 상기 테스트 제어 신호를 활성화시키고, 상기 테스트 제어 신호에 따라 상기 테스트 커맨드 및 상기 테스트 어드레스를 생성하는 테스트 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 적층형 반도체 장치는, 수직 방향으로 적층되며, 다수의 관통 전극들을 통해 연결되어 서로 구별되는 칩 아이디가 할당된 다수의 반도체 칩들을 포함하고, 상기 각 반도체 칩은, 상부 칩의 합산 신호와 해당 칩의 테스트 인에이블 신호를 합산하여 해당 칩의 합산 신호를 생성하고, 상기 해당 칩의 합산 신호의 비활성화에 따라 테스트 시작 신호를 활성화시키는 제어 신호 생성 회로; 상기 테스트 시작 신호에 따라 상기 테스트 인에이블 신호를 활성화시키고, 상기 테스트 인에이블 신호에 따라 테스트 어드레스 및 테스트 커맨드를 생성하는 커맨드/어드레스 생성 회로; 및 상기 테스트 어드레스 및 상기 테스트 커맨드에 따라 테스트 동작을 수행하는 내부 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 적층형 반도체 장치의 테스트 방법은, 수직 방향으로 적층되며, 다수의 관통 전극들을 통해 연결되어 서로 구별되는 칩 아이디가 할당된 다수의 반도체 칩들을 포함하는 적층형 메모리 장치에 있어서, 상기 각 반도체 칩은, 특정 커맨드 혹은 상부 칩의 테스트 제어 신호의 비활성화에 따라, 해당 칩의 테스트 제어 신호를 활성화시키는 단계; 상기 테스트 제어 신호에 따라서 테스트 커맨드 및 테스트 어드레스를 생성하고, 상기 테스트 어드레스 및 상기 테스트 커맨드에 따라 내부 회로의 테스트 동작을 수행하는 단계; 및 상기 테스트 동작의 완료에 따라 상기 테스트 제어 신호를 비활성화시키는 단계를 포함할 수 있다.
제안된 실시예에 따른 적층형 반도체 장치는, 적층된 다수의 반도체 칩들을 순차적으로 또는 독자적으로 BIST할 수 있어 순간적인 파워-드롭을 방지할 수 있다.
또한, 제안된 실시예에 따른 적층형 반도체 장치는, BIST를 위한 어드레스 선택 회로를 수신 회로에 배치하지 않고 전달 회로에 배치함으로써 BIST를 위해 추가적으로 배치되는 회로들에 따른 면적 증가를 최소화할 수 있다.
도 1 은 본 발명의 실시예에 따른 적층형 반도체 장치의 구성을 나타낸 도면이다.
도 2 는 도 1 의 제 1 반도체 칩의 송수신 회로 및 커맨드 수신 회로의 상세 구성을 도시한 블록도 이다.
도 3 은 도 2 의 신호 전달 회로의 상세 구성을 도시한 블록도 이다.
도 4 는 도 3 의 커맨드 전달 회로의 상세 구성을 도시한 블록도 이다.
도 5 는 일 실시예에 따른 도 3 의 어드레스 전달 회로의 상세 구성을 도시한 블록도 이다.
도 6 은 도 5 의 제 2 레이턴시 제어부의 상세 구성을 도시한 블록도 이다.
도 7 은 도 6 의 AL 부가부의 회로도 이다.
도 8 은 다른 실시예에 따른 도 3 의 어드레스 전달 회로의 상세 구성을 도시한 블록도 이다.
도 9 는 도 2 의 송신 제어 회로 및 수신 제어 회로의 상세 회로도 이다.
도 10 은 도 2 의 커맨드 수신 회로의 상세 회로도 이다.
도 11 은 도 1 의 제 1 반도체 칩의 테스트 제어 회로의 상세 구성을 도시한 블록도 이다.
도 12 는 도 11 의 합산 신호 생성부의 상세 회로도 이다.
도 13 은 도 11 의 제어 신호 생성부의 상세 회로도 이다.
도 14 는 본 발명의 실시예에 따른 적층형 반도체 장치의 테스트 동작을 설명하기 위한 동작 파형도 이다.
도 15 는 본 발명의 다른 실시예에 따른 테스트 제어 회로의 커맨드/어드레스 생성 회로의 구성을 도시한 도면 이다.
도 16 은 도 15 의 실시예에 따른 어드레스 전달 회로의 상세 구성을 도시한 블록도 이다.
도 17 은 도 15 의 실시예에 따른 커맨드 수신 회로의 상세 회로도 이다.
도 18 은 또 다른 실시예에 따른 어드레스 전달 회로의 상세 구성을 도시한 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 1 은 본 발명의 실시예에 따른 적층형 반도체 장치(100)의 구성을 나타낸 도면이다.
도 1 을 참조하면, 적층형 반도체 장치(100)는 수직 방향으로 적층되어 다수의 관통 전극들을 통해 전기적으로 연결된 제 1 내지 제 4 반도체 칩(110~140)을 포함한다. 제 1 내지 제 4 반도체 칩(110~140)은 동일한 타입으로 구현되며, 메모리 셀 어레이가 포함된 코어 영역을 갖는 메모리 칩라고 칭할 수 있다. 한편, 적층형 반도체 장치(100)는 4개의 칩들이 적층되어 있지만, 이에 한정되는 것은 아니다. 실시예에 따라, 제 1 내지 제 4 반도체 칩(110~140)은 프로세서와 메모리 칩들, 로직 칩과 메모리 칩들 또는 버퍼 칩과 메모리 칩들과 같이 이종의 타입으로 구현될 수 있다.
제 1 반도체 칩(110)은 외부 장치 예컨대, 메모리 컨트롤러(미도시)와의 인터페이스 기능을 수행하고, 메모리 컨트롤러로부터 제공되는 커맨드(CMD), 어드레스(ADDR<0:m>), 클럭(CLK) 및 데이터 등을 버퍼링하여 제 2 내지 제 4 반도체 칩(120~140)으로 전송하는 신호 분배 기능을 수행하는 마스터 칩으로서 동작할 수 있다. 제 1 반도체 칩(110)은 커맨드(CMD), 어드레스(ADDR<0:m>), 칩 선택 신호(C<0:1>), 클럭(CLK) 및 데이터에 기초하여 제 1 반도체 칩(110) 내 코어 영역의 메모리 셀 어레이로/로부터 독출 및/또는 기입 동작을 수행할 수 있다. 참고로, 칩 선택 신호(C<0:1>)은, 적층된 반도체 칩들 중 특정 반도체 칩을 선택하기 위한 신호로, 커맨드(CMD) 및 어드레스(ADDR<0:m>)와 함께 입력될 수 있다. 예를 들어, 메모리 컨트롤러는, 제 1 반도체 칩(110)을 선택하기 위해 “00”의 칩 선택 신호(C<0:1>)를 적층형 반도체 장치(100)로 전달하고, 제 4 반도체 칩(140)을 선택하기 위해 “11”의 칩 선택 신호(C<0:1>)를 적층형 반도체 장치(100)로 전달할 수 있다. 한편, 도 1 에 도시된 바와 같이, 제 1 반도체 칩(110)은, 외부 칩 선택 신호(CS_n), 클럭 인에이블 신호(CKE), 터미네이션 신호(ODT)를 추가로 입력받을 수 있다.
제 2 내지 제 4 반도체 칩(120~140)은 각각, 제 1 반도체 칩(110)으로부터 관통 전극들을 통해 전달되는 커맨드(CMD), 어드레스(ADDR<0:m>), 칩 선택 신호(C<0:1>), 클럭(CLK) 및 데이터에 기초하여 코어 영역의 메모리 셀 어레이로/로부터 독출 및/또는 기입 동작을 수행할 수 있다. 제 2 내지 제 4 반도체 칩(120~140)은 마스터 칩인 제 1 반도체 칩(110)에 대항하여 슬레이브 칩으로서 동작할 수 있다.
한편, 설명의 편의를 위해, 도 1 에는 데이터를 입력받기 위한 데이터 패드 및 데이터를 전달하기 위한 관통 전극이 생략되어 있다. 또한, 이하에서는, 데이터 입출력 동작은 설명하지 않고, 커맨드(CMD), 어드레스(ADDR<0:m>) 및 칩 선택 신호(C<0:1>)가 전달되는 동작을 중심으로 설명하기로 한다.
제 1 내지 제 4 반도체 칩(110~140)을 연결하는 관통 전극들은, 커맨드(CMD)를 전달하는 제 1 관통 전극들(CMD_TSV), 어드레스(ADDR<0:m>)를 전달하는 제 2 관통 전극들(ADDR_TSV<0:m>), 칩 선택 신호(C<0:1>)를 전달하는 제 3 관통 전극들(C_TSV<0:1>), 테스트 제어 신호(BIST_CTRL)를 전달하는 제 4 관통 전극들(SUM_TSV1~SUM_TSV3) 및 칩 아이디(S<0:1>)를 할당하기 위한 제 5 관통 전극들(S_TSV1<0:1>~S_TSV3<0:1>)을 포함할 수 있다.
제 1 내지 제 4 반도체 칩(110~140)은, 송수신(Transceiver, TX/RX) 회로(111~141), 커맨드 수신 회로(112~142), 아이디 할당부(113~143) 및 테스트 제어 회로(114~144)를 포함할 수 있다.
아이디 할당부(113~143)는 입력되는 신호를 +1 씩 증가시키는 합산기(ADDER)로 구현될 수 있다. 파워업(또는 부트업) 시, 마스터 칩인 제 1 반도체 칩(110)에는 “00”의 칩 아이디(S<0:1>)가 할당된다. 제 1 반도체 칩(110)의 아이디 할당부(113)는, “00”의 칩 아이디(S<0:1>)을 +1 증가시켜 제 5 관통 전극들(S_TSV1<0:1>)를 통해 “01”의 칩 아이디(S<0:1>)를 제 2 반도체 칩(120)으로 전달할 수 있다. 마찬가지로, 제 2 반도체 칩(120)의 아이디 할당부(123)는, 제 5 관통 전극들(S_TSV2<0:1>)를 통해 “10”의 칩 아이디(S<0:1>)를 제 3 반도체 칩(130)으로 전달하고, 제 3 반도체 칩(130)의 아이디 할당부(133)는, 제 5 관통 전극들(S_TSV3<0:1>)를 통해 “11”의 칩 아이디(S<0:1>)를 제 4 반도체 칩(140)으로 전달 할 수 있다. 이러한 방식으로, 제 1 내지 제 4 반도체 칩(110~140)에는 각각 고유한 칩 아이디(S<0:1>)가 할당될 수 있다. 본 발명은 이에 한정되지 않으며, 다양한 방법을 통해 반도체 칩들을 구별할 수 있는 칩 아이디(S<0:1>)를 생성할 수 있다.
송수신 회로(111~141)는, 칩 아이디(S<0:1>)에 따라, 제 1 내지 제 3 관통 전극들(CMD_TSV, ADDR_TSV<0:m>, C_TSV<0:1>)로/로부터 신호들(즉, 커맨드(CMD), 어드레스(ADDR<0:m>), 칩 선택 신호(C<0:1>))을 송/수신할 수 있다. 적층형 반도체 장치(100)의 경우, 노멀 동작 시, 마스터 칩인 제 1 반도체 칩(110)의 송수신 회로(111)는, 송신(TX) 회로 및 수신(RX) 회로로 동작하고, 제 2 내지 제 4 반도체 칩(120~140)의 송수신 회로(121~141)는 수신(RX) 회로로만 동작할 수 있다. 즉, 노멀 동작 시, 제 1 반도체 칩(110)의 송수신 회로(111)는, 메모리 컨트롤러로부터 커맨드(CMD), 어드레스(ADDR<0:m>), 칩 선택 신호(C<0:1>)를 입력받아 제 1 내지 제 3 관통 전극들(CMD_TSV, ADDR_TSV<0:m>, C_TSV<0:1>)로 각각 전달할 수 있다. 반면, 테스트 동작 시, 각 반도체 칩의 송수신 회로(111~141)는, 송신(TX) 회로 및 수신(RX) 회로로 동시에 동작할 수 있다. 즉, 테스트 동작 시, 반도체 칩의 송수신 회로(111~141)는, 테스트 제어 회로(114~144)로부터 전달되는 테스트 제어 신호(BIST_CTRL) 및 테스트 어드레스(BIST_ADD<0:m>)를 입력받고, 테스트 제어 신호(BIST_CTRL)에 따라 테스트 어드레스(BIST_ADD<0:m>) 및 칩 아이디(S<0:1>)를 제 2 및 제 3 관통 전극들(ADDR_TSV<0:m>, C_TSV<0:1>)으로 각각 전달하여, 테스트 동작, 즉 BIST가 수행되도록 할 수 있다.
커맨드 수신 회로(112~142)는. 제 3 관통 전극들(C_TSV<0:1>)을 통해 전달되는 칩 선택 신호(C<0:1>)와 할당된 칩 아이디(S<0:1>)가 일치하는 경우, 제 1 관통 전극들(CMD_TSV)을 통해 전달되는 커맨드(CMD) 또는 테스트 제어 회로(114~144)로부터 전달되는 테스트 커맨드(BIST_CMD)를 내부 회로(즉, 코어 영역)에 전달할 수 있다.
테스트 제어 회로(114~144)는, 상부 칩의 테스트 제어 신호(BIST_CTRL)의 비활성화에 따라 해당 반도체 칩의 테스트 제어 신호(BIST_CTRL)를 활성화시킬 수 있다. 또한, 테스트 제어 회로(114~144)는, 해당 반도체 칩의 테스트 제어 신호(BIST_CTRL)에 따라 테스트 커맨드(BIST_CMD) 및 테스트 어드레스(BIST_ADD<0:m>)를 생성할 수 있다. 특히, 제안 발명에서, 최상부 칩, 즉, 제 4 반도체 칩(140)의 테스트 제어 회로(144)는, 특정 커맨드(CMD)(예를 들어, MRS (mode Register Set) 커맨드)에 따라 해당 테스트 제어 신호(BIST_CTRL)를 생성하고, 이를 제 4 관통 전극들(SUM_TSV1~SUM_TSV3)을 통해 하부 칩들, 즉 제 3 내지 제 1 반도체 칩(130~110)로 전달할 수 있다. 따라서, 테스트 제어 회로(114~144)는, 제 4 관통 전극들(SUM_TSV1~SUM_TSV3)을 통해 상부 칩으로부터 전달되는 테스트 제어 신호(BIST_CTRL)를 이용하여 제 4 반도체 칩(140)에서 제 1 반도체 칩(110)의 순서로 모든 반도체 칩이 순차적으로 테스트되도록 제어할 수 있다. 또한, 테스트 제어 회로(114~144)는, 커맨드(CMD)(예를 들어, MRS 커맨드)에 따라 특정 반도체 칩의 테스트 제어 신호(BIST_CTRL)만을 활성화시킴으로써 각 반도체 칩이 독자적으로 테스트되도록 제어할 수 있다.
이하에서, 도면들을 참조하여 도 1 의 각 구성의 상세한 구성에 대해 설명하기로 한다.
참고로, 본 실시예에서, 테스트 제어 신호(BIST_CTRL)는, 테스트 인에이블 신호(BISTEN)와 합산 신호(BISTEN_SUM)를 포함할 수 있다. 테스트 인에이블 신호(BISTEN)는, 테스트 동작을 활성화시키기 위한 신호이고, 합산 신호(BISTEN_SUM)는, 최상부 칩인 제 4 반도체 칩(140)으로부터 해당 반도체 칩(예를 들어, 제 1 반도체 칩(110))까지의 테스트 인에이블 신호(BISTEN)를 순차적으로 합산하여 생성되는 신호로 제 4 관통 전극들(SUM_TSV1~SUM_TSV3)을 통해 상부 칩으로부터 하부 칩으로 전달될 수 있다. 테스트 커맨드(BIST_CMD)는, 로우 계열 테스트 커맨드(BIST_xxx)와 컬럼 계열 테스트 커맨드(BIST_yyy)를 포함할 수 있다. 테스트 어드레스(BIST_ADD<0:m>)는 테스트 로우 어드레스(BIST_RADD<0:m>) 및 테스트 컬럼 어드레스(BIST_CADD<0:m>)를 포함할 수 있다.
도 2 는 제 1 반도체 칩(110)의 송수신 회로(111) 및 커맨드 수신 회로(112)의 상세 구성을 도시한 블록도 이다.
도 2 를 참조하면, 송수신 회로(111)는, 신호 전달 회로(200), 송신 제어 회로(310) 및 수신 제어 회로(320)를 포함할 수 있다.
신호 전달 회로(200)는, 메모리 컨트롤러로부터 입력되는 외부 칩 선택 신호(CS_n), 커맨드(CMD), 어드레스(ADDR<0:m>), 칩 선택 신호(C<0:1>)를 입력받아 제 1 반도체 칩(110)으로 전달할 수 있다. 이 때, 커맨드(CMD)는, 액티브 신호(ACT_n), 로우 어드레스 스트로브 신호(RAS_n), 컬럼 어드레스 스트로브 신호(CAS_n), 라이트 인에이블 신호(WE_n)를 포함할 수 있다. 신호 전달 회로(200)는, 커맨드(CMD)를 디코딩하여 로우 계열 커맨드 및 컬럼 계열 커맨드를 생성하고, 컬럼 계열 커맨드에 레이턴시를 부가하여 지연된 컬럼 계열 커맨드를 출력할 수 있다. 로우 계열 커맨드는, MRS 커맨드(MRS), 액티브 커맨드(ACT), 프리차지 커맨드(PCG)를 포함하고, 컬럼 계열 커맨드는 리드 커맨드(RD), 라이트 커맨드(WT), 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)를 포함할 수 있다.
신호 전달 회로(200)는, 로우 계열 커맨드에 따라 어드레스(ADDR<0:m>) 및 칩 선택 신호(C<0:1>)를 래치하여 래치된 어드레스(ADDR_xxx<0:m>) 및 래치된 칩 선택 신호(C_xxx<0:1>)를 출력할 수 있다. 또한, 신호 전달 회로(200)는, 어드레스(ADDR<0:m>) 및 칩 선택 신호(C<0:1>)에 레이턴시를 부가하여 지연된 어드레스(ADDR_yyy<0:m>) 및 지연된 칩 선택 신호(C_yyy<0:1>)를 출력할 수 있다. 여기서, 도면 부호 “xxx”는 로우 계열 커맨드(MRS/ACT/PCG)를 의미하고, 도면 부호 “yyy”는 컬럼 계열 커맨드(RD/WT/RDA/WTA)를 의미할 수 있다.
한편, 신호 전달 회로(200)는, 테스트 인에이블 신호(BISTEN)에 따라 테스트 어드레스(BIST_ADD<0:m>)를 어드레스(ADDR<0:m>)와 먹싱하여 출력할 수 있다. 즉, 신호 전달 회로(200)는, 테스트 인에이블 신호(BISTEN)에 따라 테스트 로우 어드레스(BIST_RADD<0:m>)와 래치된 어드레스(ADDR_xxx<0:m>)를 먹싱하여 출력하고, 테스트 컬럼 어드레스(BIST_CADD<0:m>)와 지연된 어드레스(ADDR_yyy<0:m>)를 먹싱하여 출력할 수 있다. 또한, 신호 전달 회로(200)는, 테스트 인에이블 신호(BISTEN)에 따라 따라 칩 아이디(S<0:1>)와 칩 선택 신호(C<0:1>)를 먹싱하여 출력할 수 있다. 즉, 신호 전달 회로(200)는, 테스트 인에이블 신호(BISTEN)에 따라 칩 아이디(S<0:1>)와 래치된 칩 선택 신호(C_xxx<0:1>)를 먹싱하여 출력하고, 칩 아이디(S<0:1>)와 지연된 칩 선택 신호(C_yyy<0:1>)를 먹싱하여 출력할 수 있다.
송신 제어 회로(310)는, 테스트 인에이블 신호(BISTEN) 및 합산 신호(BISTEN_SUM)에 따라 신호 전달 회로(200)로부터 전달되는 신호들이 제 1 내지 제 3 관통 전극들(CMD_TSV, ADDR_TSV<0:m>, C_TSV<0:1>)로 전달되도록 제어할 수 있다. 제안 발명에서는, 노멀 동작 시, 제 1 반도체 칩의 송신 제어 회로(310)만이 인에이블되어, 신호 전달 회로(200)로부터 전달되는 신호들을 제 1 내지 제 3 관통 전극들(CMD_TSV, ADDR_TSV<0:m>, C_TSV<0:1>)로 전달할 수 있다. 반면, 테스트 동작 시, 테스트 인에이블 신호(BISTEN) 및 합산 신호(BISTEN_SUM)에 따라 선택된 송신 제어 회로가 인에이블되어, 신호 전달 회로(200)로부터 전달되는 신호들을 제 1 내지 제 3 관통 전극들(CMD_TSV, ADDR_TSV<0:m>, C_TSV<0:1>)로 전달할 수 있다.
수신 제어 회로(320)는, 제 1 내지 제 3 관통 전극들(CMD_TSV, ADDR_TSV<0:m>, C_TSV<0:1>)을 통해 전달되는 신호들이 수신되도록 제어할 수 있다. 수신 제어 회로(320)는, 제 1 관통 전극들(CMD_TSV)을 통해 전달되는 커맨드(TSV_xxx, TSV_yyy), 제 2 관통 전극들(ADDR_TSV<0:m>)을 통해 전달되는 어드레스(TSV_ADDR_xxx<0:m>, TSV_ADDR_yyy<0:m>), 제 3 관통 전극들(C_TSV<0:1>)을 통해 전달되는 칩 선택 신호(TSV_C_xxx<0:1>, TSV_C_yyy<0:1>)를 각각 수신할 수 있다.
커맨드 수신 회로(112)는. 수신 제어 회로(320)로부터 전달되는 칩 선택 신호(TSV_C_xxx<0:1>, TSV_C_yyy<0:1>)에 따라 테스트 제어 회로(114~144)로부터 전달되는 테스트 커맨드(BIST_xxx, BIST_yyy) 또는 수신 제어 회로(320)로부터 전달되는 커맨드(TSV_xxx, TSV_yyy)를 내부 커맨드(CMD_TOTAL)로 제 1 반도체 칩(110) 내부로 전달할 수 있다. 커맨드 수신 회로(112)는. 칩 선택 신호(TSV_C_xxx<0:1>, TSV_C_yyy<0:1>)와 할당된 칩 아이디(S<0:1>)를 비교하여 일치하는 경우, 커맨드(TSV_xxx, TSV_yyy) 또는 테스트 커맨드(BIST_xxx, BIST_yyy)를 반도체 칩(110)의 코어 영역(또는 내부 회로)으로 전달할 수 있다.
도 3 은 도 2 의 신호 전달 회로(200)의 상세 구성을 도시한 블록도 이다. 도 3 에는, 신호 전달 회로(200)이외에도 송신 제어 회로(310), 제 1 내지 제 3 관통 전극들(CMD_TSV, ADDR_TSV<0:m>, C_TSV<0:1>) 및 수신 제어 회로(320)가 개략적으로 도시되어 있다.
도 3 을 참조하면, 신호 전달 회로(200)는, 커맨드 전달 회로(220) 및 어드레스 전달 회로(230)를 포함할 수 있다.
커맨드 전달 회로(220)는 외부 칩 선택 신호(CS_n) 및 커맨드(CMD)를 입력받아 MRS 커맨드(MRS), 액티브 커맨드(ACT), 프리차지 커맨드(PCG), 리드 커맨드(RD_AL), 라이트 커맨드(WT_CWL), 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)를 생성하여 송신 제어 회로(310)로 전달할 수 있다.
송신 제어 회로(310)는, MRS 커맨드(MRS), 액티브 커맨드(ACT), 프리차지 커맨드(PCG), 리드 커맨드(RD_AL), 라이트 커맨드(WT_CWL), 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)를 제 1 관통 전극들(CMD_TSV)로 전달할 수 있다. 수신 제어 회로(320)는, 제 1 관통 전극들(CMD_TSV)을 통해서 전달된 MRS 커맨드(TSV_MRS), 액티브 커맨드(TSV_ACT), 프리차지 커맨드(TSV_PCG), 리드 커맨드(TSV_RD), 라이트 커맨드(TSV_WT), 리드 위드 오토프리차지 커맨드(TSV_RDA), 라이트 위드 오토프리차지 커맨드(TSV_WTA)를 수신할 수 있다. 송신 제어 회로(310) 및 수신 제어 회로(320)의 상세 구성 및 동작에 대해서는 도 9 에서 설명하기로 한다.
어드레스 전달 회로(230)는, MRS 커맨드(MRS), 액티브 커맨드(ACT), 프리차지 커맨드(PCG)에 따라 어드레스(ADDR<0:m>) 및 칩 선택 신호(C<0:1>)를 래치하여, 래치된 어드레스(ADDR_MRS<0:m>, ADDR_ACT<0:m>, ADDR_PCG<0:m>) 및 래치된 칩 선택 신호(C_MRS<0:1>, C_ACT<0:1>, C_PCG<0:1>)를 송신 제어 회로(310)로 전달할 수 있다. 또한, 어드레스 전달 회로(230)는, 어드레스(ADDR<0:m>) 및 칩 선택 신호(C<0:1>)에 레이턴시를 부가하여, 지연된 어드레스(ADDR_RD<0:m>, ADDR_WT<0:m>, ADDR_RDA<0:m>, ADDR_WTA<0:m>) 및 지연된 칩 선택 신호(C_RD<0:1>, C_WT<0:1>, C_RDA<0:1>, C_WTA<0:1>)를 송신 제어 회로(310)로 전달할 수 있다. 어드레스 전달 회로(230)는, 테스트 인에이블 신호(BISTEN)에 따라 테스트 로우 어드레스(BIST_RADD<0:m>)와 래치된 어드레스(ADDR_ACT<0:m>, ADDR_PCG<0:m>)를 먹싱하여 출력하고, 테스트 컬럼 어드레스(BIST_CADD<0:m>)와 지연된 어드레스(ADDR_RD<0:m>)를 먹싱하여 출력할 수 있다. 또한, 어드레스 전달 회로(230)는, 테스트 인에이블 신호(BISTEN)에 따라 칩 아이디(S<0:1>)와 래치된 칩 선택 신호(C_ACT<0:1>, C_PCG<0:1>) 및 지연된 칩 선택 신호(C_RD<0:1>)를 먹싱하여 출력할 수 있다.
송신 제어 회로(310)는, 어드레스(ADDR_MRS<0:m>, ADDR_ACT<0:m>, ADDR_PCG<0:m>, ADDR_RD<0:m>, ADDR_WT<0:m>, ADDR_RDA<0:m>, ADDR_WTA<0:m>)를 제 2 관통 전극들(ADDR_TSV<0:m>)로 전달할 수 있다. 수신 제어 회로(320)는, 제 2 관통 전극들(ADDR_TSV<0:m>)을 통해서 전달된 어드레스(TSV_ADDR_MRS<0:m>, TSV_ADDR_ACT<0:m>, TSV_ADDR_PCG<0:m>), 어드레스(TSV_ADDR_RD<0:m>, TSV_ADDR_WT<0:m>, TSV_ADDR_RDA<0:m>, TSV_ADDR_WTA<0:m>)를 수신할 수 있다. 마찬가지로, 송신 제어 회로(310)는, 칩 선택 신호(C_MRS<0:1>, C_ACT<0:1>, C_PCG<0:1>, C_RD<0:1>, C_WT<0:1>, C_RDA<0:1>, C_WTA<0:1>)를 제 3 관통 전극들(C_TSV<0:1>)로 전달할 수 있다. 수신 제어 회로(320)는, 제 3 관통 전극들(C_TSV<0:1>)을 통해서 전달된 칩 선택 신호(TSV_C_MRS<0:1>, TSV_C_ACT<0:1>, TSV_C_PCG<0:1>, TSV_C_RD<0:1>, TSV_C_WT<0:1>, TSV_C_RDA<0:1>, TSV_C_WTA<0:1>)를 수신할 수 있다.
도 4 는 도 3 의 커맨드 전달 회로(220)의 상세 구성을 도시한 블록도 이다.
도 4 를 참조하면, 커맨드 전달 회로(220)는, 커맨드 디코더(222)와 제 1 레이턴시 제어부(224)를 포함할 수 있다.
커맨드 디코더(222)는, 메모리 컨트롤러로부터 입력되는 외부 칩 선택 신호(CS_n), 커맨드(CMD)(즉, 액티브 신호(ACT_n), 로우 어드레스 스트로브 신호(RAS_n), 컬럼 어드레스 스트로브 신호(CAS_n), 라이트 인에이블 신호(WE_n))를 디코딩하여 로우 계열 커맨드와 컬럼 계열 커맨드를 생성할 수 있다.
제 1 레이턴시 제어부(224)는, 컬럼 계열 커맨드, 예컨대, 리드 커맨드(RD), 라이트 커맨드(WT)에 레이턴시를 부가하여 리드 커맨드(RD_AL), 라이트 커맨드(WT_CWL), 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)를 생성할 수 있다. 참고로, 리드 위드 오토프리차지 커맨드(RDA) 및 라이트 위드 오토프리차지 커맨드(WTA)는, 리드 커맨드(RD) 및 라이트 커맨드(WT)와 실질적으로 동일한 기능을 수행하지만, 리드 동작 또는 라이트 동작을 수행한 후 MRS 를 통한 레이턴시 규정을 준수하여 프리차지 커맨드를 자동 생성하는 점에서 차이점을 가진다.
보다 자세하게, 제 1 레이턴시 제어부(224)는, 애디티브 레이턴시(AL: Additive Latency) 부가부(2242), CAS 라이트 레이턴시 (CWL: (Column address strobe Write Latency) 부가부(2244), 리드-프리차지 (RTP: Read to Precharge) 부가부(2246) 및 라이트 리커버리(WR: Write Recovery) 부가부(2248)를 포함할 수 있다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부 회로와의 원활한 데이터 교환을 위하여 여러 가지 동작 타이밍이 설정되어 있다. 대표적으로 리드 레이턴시(RL: read latency) 또는 라이트 레이턴시(WL: write latency)가 있다. 리드 레이턴시(RL)는 리드 커맨드가 인가된 시점으로부터 유효한 데이터가 출력될 때까지 걸리는 시간을 정의한 것이고, 라이트 레이턴시(WL)는 라이트 커맨드 이후 데이터가 입력되는 시간을 정의한 것으로, 외부에서 인가되는 외부 클럭 신호의 한 주기를 단위 시간으로 한다. 애디티브 레이턴시(AL)를 채택한 메모리의 경우, 리드 레이턴시(RL)는 애디티브 레이턴시(AL)와 CAS 레이턴시(CL)의 합으로 정의되고, 라이트 레이턴시(WL)는 애디티브 레이턴시(AL)와 CAS 라이트 레이턴시 (CWL)의 합으로 정의될 수 있다. 이 때, CAS 레이턴시(CL)는 데이터 입출력과 관련된 파라미터이므로, 커맨드 전달 회로(220)의 리드 레이턴시(RL)는 애디티브 레이턴시(AL)에 따라 결정될 수 있다.
AL 부가부(2242)는, 애디티브 레이턴시(AL)에 대응되는 지연량을 가질 수 있다. AL 부가부(2242)는, 리드 커맨드(RD) 또는 라이트 커맨드(WT)가 입력되면, 해당 커맨드를 애디티브 레이턴시(AL) 만큼 지연시켜 리드 커맨드(RD_AL)로 출력할 수 있다. AL 부가부(2242)는, 입력 제어 신호(PIN) 및 출력 제어 신호(POUT)에 동기하여 동작할 수 있다. 입력 제어 신호(PIN)는, 리드 커맨드(RD) 혹은 라이트 커맨드(WT)를 디코딩하여 생성되는 신호로 커맨드 디코더(222)로부터 제공될 수 있으며, 출력 제어 신호(POUT)는, 입력 제어 신호(PIN)를 소정 시간 지연시켜 생성될 수 있다.
CWL 부가부(2244)는, CAS 라이트 레이턴시(CWL)에 대응되는 지연량을 가질 수 있다. CWL 부가부(2244)는, 리드 커맨드(RD_AL)를 CAS 라이트 레이턴시(CWL) 만큼 지연시켜 라이트 커맨드(WT_CWL)로 출력할 수 있다. RTP 부가부(2246)는, 리드-프리차지 시간(RTP)에 대응되는 지연량을 가질 수 있다. RTP 부가부(2246)는, 리드 커맨드(RD_AL)를 리드-프리차지 시간(RTP) 만큼 지연시켜 리드 위드 오토프리차지 커맨드(RDA)로 출력할 수 있다. WR 부가부(2248)는, 라이트 리커버리 시간(tWR)에 대응되는 지연량을 가질 수 있다. WR 부가부(2248)는, 라이트 커맨드(WT_CWL)를 라이트 리커버리 시간(tWR) 만큼 지연시켜 라이트 위드 오토프리차지 커맨드(WTA)로 출력할 수 있다.
도 5 는 도 3 의 어드레스 전달 회로(230)의 상세 구성을 도시한 블록도 이다.
도 5 를 참조하면, 어드레스 전달 회로(230)는 다수의 래치부들(231~236), 다수의 선택부들(237~240) 및 제 2 레이턴시 제어부(250)를 포함할 수 있다.
다수의 래치부들(231~236)은, 로우 계열 커맨드에 따라 입력되는 어드레스(ADDR<0:m>) 또는 칩 선택 신호(C<0:1>)를 래치할 수 있다. 예를 들어, 제 1 래치부(231) 및 제 2 래치부(232)는, MRS 커맨드(MRS)에 따라 어드레스(ADDR<0:m>) 및 칩 선택 신호(C<0:1>)를 각각 래치하고, 래치된 어드레스(ADDR_MRS<0:m>) 및 래치된 칩 선택 신호(C_MRS<0:1>)를 출력할 수 있다. 제 3 및 제 4 래치부(233, 234)는, 액티브 커맨드(ACT)에 따라 어드레스(ADDR<0:m>) 및 칩 선택 신호(C<0:1>)를 각각 래치하고, 래치된 어드레스(ADDR_ACT_P<0:m>) 및 래치된 칩 선택 신호(C_ACT_P<0:1>)를 출력할 수 있다. 제 5 및 제 6 래치부(235, 236)는, 프리차지 커맨드(PCG)에 따라 어드레스(ADDR<0:m>) 및 칩 선택 신호(C<0:1>)를 각각 래치하고, 래치된 어드레스(ADDR_PCG_P<0:m>) 및 래치된 칩 선택 신호(C_PCG_P<0:1>)를 출력할 수 있다.
다수의 선택부들(237~240)은, 테스트 인에이블 신호(BISTEN)에 따라, 테스트 로우 어드레스(BIST_RADD<0:m>)와 래치된 어드레스(ADDR_xxx<0:m>)를 먹싱하여 출력하고, 칩 아이디(S<0:1>)와 래치된 칩 선택 신호(C_xxx<0:1>)를 먹싱하여 출력할 수 있다. 예를 들어, 제 1 선택부(237)는, 테스트 인에이블 신호(BISTEN)에 따라 테스트 로우 어드레스(BIST_RADD<0:m>)와 래치된 어드레스(ADDR_ACT_P<0:m>) 중 하나를 선택하여 래치된 어드레스(ADDR_ACT<0:m>)로 출력할 수 있다. 바람직하게, 제 1 선택부(237)는, 테스트 인에이블 신호(BISTEN)가 활성화되면 테스트 로우 어드레스(BIST_RADD<0:m>)를 선택하여 래치된 어드레스(ADDR_ACT<0:m>)로 출력할 수 있다. 제 2 선택부(238)는, 테스트 인에이블 신호(BISTEN)에 따라 칩 아이디(S<0:1>)와 래치된 칩 선택 신호(C_ACT_P<0:1>) 중 하나를 선택하여 래치된 칩 선택 신호(C_ACT<0:1>)로 출력할 수 있다. 마찬가지로, 제 3 선택부(239)는, 테스트 인에이블 신호(BISTEN)에 따라 테스트 로우 어드레스(BIST_RADD<0:m>)와 래치된 어드레스(ADDR_PCG_P<0:m>) 중 하나를 선택하여 래치된 어드레스(ADDR_PCG<0:m>)로 출력할 수 있다. 제 4 선택부(240)는, 테스트 인에이블 신호(BISTEN)에 따라 칩 아이디(S<0:1>)와 래치된 칩 선택 신호(C_PCG_P<0:1>) 중 하나를 선택하여 래치된 칩 선택 신호(C_PCG<0:1>)로 출력할 수 있다. 참고로, MRS 커맨드(MRS)는 테스트 동작 시 모든 반도체 칩들에 전달되는 커맨드이므로, MRS 커맨드(MRS)에 대응되는 테스트 로우 어드레스(BIST_RADD<0:m>) 및 칩 아이디(S<0:1>)는 어드레스(ADDR_MRS<0:m>) 및 칩 선택 신호(C_MRS<0:1>와 먹싱되지 않는다.
제 2 레이턴시 제어부(250)는, 어드레스(ADDR<0:m>)에 레이턴시를 부가하여 지연된 어드레스(ADDR_RD<0:m>, ADDR_WT<0:m>, ADDR_RDA<0:m>, ADDR_WTA<0:m>)를 출력할 수 있다. 또한, 제 2 레이턴시 제어부(250)는, 칩 선택 신호(C<0:1>)에 레이턴시를 부가하여. 지연된 칩 선택 신호(C_RD<0:1>, C_WT<0:1>, C_RDA<0:1>, C_WTA<0:1>)를 출력할 수 있다. 제안 실시예에서, 제 2 레이턴시 제어부(250)는, 테스트 인에이블 신호(BISTEN)에 따라, 테스트 컬럼 어드레스(BIST_CADD<0:m>)와 지연된 어드레스(ADDR_RD<0:m>)를 먹싱하여 출력하고, 칩 아이디(S<0:1>)와 지연된 칩 선택 신호(C_RD<0:1>)를 먹싱하여 출력할 수 있다.
도 6 은 도 5 의 제 2 레이턴시 제어부(250)의 상세 구성을 도시한 블록도 이다.
도 6 을 참조하면, 제 2 레이턴시 제어부(250)는, 애디티브 레이턴시(AL: Additive Latency) 부가부(252), CAS 라이트 레이턴시 (CWL: CAS Write Latency) 부가부(254), 리드-프리차지 (RTP: Read to Precharge) 부가부(256) 및 라이트 리커버리(WR: Write Recovery) 부가부(258)를 포함할 수 있다.
AL 부가부(252)는, 애디티브 레이턴시(AL)에 대응되는 지연량을 가질 수 있다. AL 부가부(252)는, 어드레스(ADDR<0:m>)와 칩 선택 신호(C<0:1>)를 애디티브 레이턴시(AL) 만큼 각각 지연시켜 지연된 어드레스(ADDR_RD<0:m>)와 지연된 칩 선택 신호(C_RD<0:1>)로 출력할 수 있다. AL 부가부(252)는, 입력 제어 신호(PIN) 및 출력 제어 신호(POUT)에 동기하여 동작할 수 있다. 또한, 제안 실시예에서, AL 부가부(252)는, 테스트 인에이블 신호(BISTEN)에 따라, 테스트 컬럼 어드레스(BIST_CADD<0:m>)를 지연된 어드레스(ADDR_RD<0:m>)로 출력하고, 칩 아이디(S<0:1>)를 지연된 칩 선택 신호(C_RD<0:1>)로 출력할 수 있다.
CWL 부가부(254)는, CAS 라이트 레이턴시(CWL)에 대응되는 지연량을 가질 수 있다. CWL 부가부(254)는, 지연된 어드레스(ADDR_RD<0:m>)와 지연된 칩 선택 신호(C_RD<0:1>)를 CAS 라이트 레이턴시(CWL) 만큼 각각 지연시켜 지연된 어드레스(ADDR_WT<0:m>)와 지연된 칩 선택 신호(C_WT<0:1>)로 출력할 수 있다.
RTP 부가부(256)는, 리드-프리차지 시간(RTP)에 대응되는 지연량을 가질 수 있다. RTP 부가부(256)는, 지연된 어드레스(ADDR_RD<0:m>)와 지연된 칩 선택 신호(C_RD<0:1>)를 리드-프리차지 시간(RTP) 만큼 지연시켜 지연된 어드레스(ADDR_RDA<0:m>)와 지연된 칩 선택 신호(C_RDA<0:1>)로 출력할 수 있다.
WR 부가부(258)는, 라이트 리커버리 시간(tWR)에 대응되는 지연량을 가질 수 있다. WR 부가부(258)는, 지연된 어드레스(ADDR_WT<0:m>)와 지연된 칩 선택 신호(C_WT<0:1>)를 라이트 리커버리 시간(tWR) 만큼 지연시켜 지연된 어드레스(ADDR_WTA<0:>)와 지연된 칩 선택 신호(C_WTA<0:1>)로 출력할 수 있다.
도 7 은 도 6 의 AL 부가부(252)의 회로도 이다.
도 7 을 참조하면, AL 부가부(252)는, 제 1 먹싱부(2522) 및 제 2 먹싱부(2524)를 포함할 수 있다.
제 1 먹싱부(2522)는, 애디티브 레이턴시(AL)에 대응되는 지연량을 가지는 다수의 지연부(D1~D5)를 포함할 수 있다. 예를 들어, 제 1 먹싱부(2522)는, 어드레스(ADDR<0:m>)를 입력받아 지연된 어드레스(ADDR_RD<0:m>)를 출력하기 위한 제 1 내지 제 4 지연부(D1~D4)를 포함할 수 있다. 바람직하게, 제 1 지연부(D1)는 입력 제어 신호(PIN)에 따라 인에이블되고, 제 4 지연부(D4)는 출력 제어 신호(POUT)에 따라 인에이블 될 수 있다. 또한, 제 1 먹싱부(2522)는, 테스트 인에이블 신호(BISTEN)에 따라, 테스트 컬럼 어드레스(BIST_CADD<0:m>)와 지연된 어드레스(ADDR_RD<0:m>)를 먹싱하여 출력하기 위한 제 5 지연부(D5)를 포함할 수 있다. 제 5 지연부(D5)는, 테스트 컬럼 어드레스(BIST_CADD<0:m>)를 입력받아, 제 3 및 제 4 지연부(D3, D4)의 공통 노드(N1)에 출력할 수 있다. 바람직하게, 제 1 내지 제 5 지연부(D1~D5) 각각은 크로스-커플드 연결된 인버터 래치로 구성될 수 있으며, 제 1 내지 제 5 지연부(D1~D5) 각각의 지연량은 실질적으로 동일할 수 있다.
제 2 먹싱부(2524)도 제 1 먹싱부(2522)와 실질적으로 동일한 구성을 가질 수 있다. 제 2 먹싱부(2524)는, 애디티브 레이턴시(AL)에 대응되는 지연량을 가지는 다수의 지연부(D6~D7)를 포함할 수 있다. 예를 들어, 제 2 먹싱부(2524)는, 칩 선택 신호(C<0:1>)를 입력받아 지연된 칩 선택 신호(C_RD<0:1>)를 출력하기 위한 제 6 내지 제 9 지연부(D6~D9)와, 칩 아이디(S<0:1>)와 지연된 칩 선택 신호(C_RD<0:1>)를 먹싱하여 출력하기 위한 제 10 지연부(D10)를 포함할 수 있다. 제 10 지연부(D10)는, 칩 아이디(S<0:1>)를 입력받아, 제 8 및 제 9 지연부(D8, D9)의 공통 노드(N2)에 출력할 수 있다.
상기의 구성으로, AL 부가부(252)는, 노멀 동작 시, 어드레스(ADDR<0:m>) 및 칩 선택 신호(C<0:1>)를 애디티브 레이턴시(AL) 만큼 지연시켜 지연된 어드레스(ADDR_RD<0:m>) 및 지연된 칩 선택 신호(C_RD<0:1>)를 출력할 수 있다. 반면, AL 부가부(252)는, 테스트 동작 시, 테스트 컬럼 어드레스(BIST_CADD<0:m>) 및 칩 아이디(S<0:1>)를 지연된 어드레스(ADDR_RD<0:m>) 및 지연된 칩 선택 신호(C_RD<0:1>)로 출력할 수 있다.
도 8 은 다른 실시예에 따른 도 3 의 어드레스 전달 회로(230)의 상세 구성을 도시한 블록도 이다.
도 8 을 참조하면, 어드레스 전달 회로(230)는, 제 1 내지 제 3 선택부(241~243), 제 1 내지 제 6 래치부(231'~236') 및 제 2 레이턴시 제어부(250')를 포함할 수 있다.
제 1 선택부(241)는, 테스트 인에이블 신호(BISTEN)에 따라, 칩 아이디(S<0:1>)와 칩 선택 신호(C<0:1>)를 먹싱하여 칩 선택 신호(C_P<0:1>)를 출력할 수 있다. 예를 들어, 제 1 선택부(241)는, 테스트 인에이블 신호(BISTEN)에 따라 칩 아이디(S<0:1>)와 칩 선택 신호(C<0:1>) 중 하나를 선택하여 칩 선택 신호(C_P<0:1>)로 출력할 수 있다.
제 1 내지 제 6 래치부(231'~236')은, 로우 계열 커맨드에 따라 입력되는 어드레스(ADDR<0:m>) 또는 칩 선택 신호(C<0:1>)를 래치할 수 있다. 도 8 의 제 1 내지 제 6 래치부(231'~236')는 도 5 의 제 1 내지 제 6 래치부(231~236)와 실질적으로 동일한 구성을 가질 수 있다.
제 2 선택부(242)는, 테스트 인에이블 신호(BISTEN)에 따라 테스트 로우 어드레스(BIST_RADD<0:m>)와 래치된 어드레스(ADDR_ACT_P<0:m>) 중 하나를 선택하여 래치된 어드레스(ADDR_ACT<0:m>)로 출력할 수 있다. 제 3 선택부(243)는, 테스트 인에이블 신호(BISTEN)에 따라 테스트 로우 어드레스(BIST_RADD<0:m>)와 래치된 어드레스(ADDR_PCG_P<0:m>) 중 하나를 선택하여 래치된 어드레스(ADDR_PCG<0:m>)로 출력할 수 있다.
제 2 레이턴시 제어부(250')는, 어드레스(ADDR<0:m>)에 레이턴시를 부가하여 지연된 어드레스(ADDR_RD<0:m>, ADDR_WT<0:m>, ADDR_RDA<0:m>, ADDR_WTA<0:m>)를 출력할 수 있다. 또한, 제 2 레이턴시 제어부(250')는, 칩 선택 신호(C_P<0:1>)에 레이턴시를 부가하여. 지연된 칩 선택 신호(C_RD<0:1>, C_WT<0:1>, C_RDA<0:1>, C_WTA<0:1>)를 출력할 수 있다. 제안 실시예에서, 제 2 레이턴시 제어부(250')는, 테스트 인에이블 신호(BISTEN)에 따라, 테스트 컬럼 어드레스(BIST_CADD<0:m>)와 지연된 어드레스(ADDR_RD<0:m>)를 먹싱하여 출력할 수 있다. 한편, 도 8 의 제 2 레이턴시 제어부(250')는, 도 6 의 AL 부가부(252), CWL 부가부(254), RTP 부가부(256) 및 WR 부가부(258)를 포함할 수 있다. 이 때, 제 2 레이턴시 제어부(250')의 AL 부가부는, 도 7 의 구성에서 제 1 먹싱부(2522)만을 포함하도록 구성될 수 있다.
상기와 같이, 다른 실시예에 따른 어드레스 전달 회로(230)는, 선택부를 래치부 앞단에 배치함으로써 BIST에 따른 면적 증가를 추가적으로 감소시킬 수 있다.
도 9 는 도 2 의 송신 제어 회로(310) 및 수신 제어 회로(320)의 상세 회로도 이다. 설명의 편의를 위해, 도 9 에는, 하나의 관통 전극(TSV)를 구동하기 위한 제 1 내지 제 4 반도체 칩(110~140)의 송신 제어 회로(310_U) 및 수신 제어 회로(320_U)가 도시되어 있다.
도 9 를 참조하면, 송신 제어 회로(310_U)는, 테스트 인에이블 신호(BISTEN) 및 합산 신호(BISTEN_SUM)가 활성화되지 않는 노멀 동작 시, 칩 아이디(S<0:1>)가 "00"인 경우에만 활성화되어, 입력 신호(SIG)를 관통 전극(TSV)으로 전달할 수 있다. 반면, 송신 제어 회로(310_U)는, 테스트 인에이블 신호(BISTEN) 및 합산 신호(BISTEN_SUM)가 활성화되는 테스트 동작 시, 칩 아이디(S<0:1>)에 상관없이 인에이블되어 입력 신호(SIG)를 관통 전극(TSV)으로 전달할 수 있다. 수신 제어 회로(320_U)는, 관통 전극(TSV)을 통해 전달되는 신호를 버퍼링하여 해당 반도체 칩 내부의 코어 영역으로 전달할 수 있다. 바람직하게, 수신 제어 회로(320_U)는, 리셋 신호(RSTB)가 비활성화되는 구간에서 관통 전극(TSV)을 통해 전달되는 신호를 해당 반도체 칩 내부의 코어 영역으로 전달할 수 있다. 참고로, 리셋 신호(RSTB)는 로직 로우 레벨로 활성화되는 신호이다.
보다 상세하게, 송신 제어 회로(310_U)는, 제 1 및 제 2 노아 게이트(NR1, NR2), 선택부(S1), 인버터(INV1), 제 1 낸드 게이트(ND1), 제 1 풀업 트랜지스터(PU1) 및 제 1 풀다운 트랜지스터(PD1)를 포함할 수 있다.
제 1 노아 게이트(NR1)는, 칩 아이디(S<0:1>)의 각 비트를 로직 노아 연산하여 전달 제어 신호(TX_EN)를 생성할 수 있다. 즉, 제 1 노아 게이트(NR1)는, 칩 아이디(S<0:1>)가 “00”인 경우에 로직 하이 레벨로 활성화되는 신호를 생성할 수 있다. 선택부(S1)는, 합산 신호(BISTEN_SUM)에 따라 제 1 노아 게이트(NR1) 또는 테스트 인에이블 신호(BISTEN)를 선택하여 전달 제어 신호(TX_EN)로 출력할할 수 있다. 예를 들어, 선택부(S1)는, 합산 신호(BISTEN_SUM)가 로직 하이 레벨로 활성화되면 테스트 인에이블 신호(BISTEN)를 선택하여 전달 제어 신호(TX_EN)로 출력할 수 있다. 제 1 낸드 게이트(ND1)는, 전달 제어 신호(TX_EN)와 입력 신호(SIG)를 로직 낸드 연산하여 풀업 구동 신호(UP)를 생성할 수 있다. 제 2 노아 게이트(NR2)는, 인버터(INV1)를 통해 반전된 전달 제어 신호와 입력 신호(SIG)를 로직 노아 연산하여 풀다운 구동 신호(DN)를 생성할 수 있다. 제 1 풀업 트랜지스터(PU1) 및 제 1 풀다운 트랜지스터(PD1)는, 풀업 구동 신호(UP) 및 풀다운 구동 신호(DN)에 따라 관통 전극(TSV)을 구동할 수 있다.
수신 제어 회로(320_U)는, 제 2 낸드 게이트(ND2), 제 2 풀업 트랜지스터(PU2) 및 제 2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제 2 낸드 게이트(ND2)는 관통 전극(TSV)을 통해 전달되는 신호와 리셋 신호(RSTB)를 로직 낸드 연산할 수 있다. 제 2 풀업 트랜지스터(PU2) 및 제 2 풀다운 트랜지스터(PD2)는, 제 2 낸드 게이트(ND2)의 출력에 따라 출력 노드(OUT)를 구동할 수 있다.
도 10 은 도 2 의 커맨드 수신 회로(112)의 구성을 도시한 회로도 이다.
도 10 에서, 도면 부호 “TSV_C_ACT<0:1>”, “TSV_C_PCG<0:1>”는 도 2 의 수신 제어 회로(320)로부터 전달되는 칩 선택 신호(TSV_C_xxx<0:1>)에 대응되고, 도면 부호 “TSV_C_WT<0:1>”, “TSV_C_RD<0:1>”, “TSV_C_RDA<0:1>”, “TSV_C_WTA<0:1>”는 도 2 의 수신 제어 회로(320)로부터 전달되는 칩 선택 신호(TSV_C_yyy<0:1>)에 대응될 수 있다. 또한, 도면 부호 “TSV_ACT”, “TSV_PCG”는 수신 제어 회로(320)로부터 전달되는 커맨드(TSV_xxx)에 대응되고, 도면 부호 “TSV_WT”, “TSV_RD”, “TSV_WTA”, “TSV_RDA”는 도 2 의 수신 제어 회로(320)로부터 전달되는 커맨드(TSV_yyy)에 대응될 수 있다. 또한, 도면 부호 “BIST_ACT”, “BIST_PCG”는 수신 제어 회로(320)로부터 전달되는 테스트 커맨드(BIST_xxx)에 대응되고, 도면 부호 “BIST_WT”, “BIST_RD”는 수신 제어 회로(320)로부터 전달되는 테스트 커맨드(BIST_yyy)에 대응될 수 있다.
커맨드 수신 회로(112)는, 제 1 내지 제 6 전달부(1121~1126)를 포함할 수 있다. 제 1 내지 제 4 전달부(1121~1124)는 실질적으로 동일한 구성을 가지므로 제 1 전달부(1121)를 대표로 설명하기로 한다.
제 1 전달부(1121)는, 비교부(112A) 및 출력부(112B)를 포함할 수 있다.
비교부(112A)는, 칩 선택 신호(TSV_C_ACT<0:1>)와 칩 아이디(S<0:1>)의 각 비트를 비교하여, 칩 선택 신호(TSV_C_ACT<0:1>)와 할당된 칩 아이디(S<0:1>)의 각 비트가 서로 일치하는 경우 로직 하이 레벨의 비교 결과(COMP1)를 출력할 수 있다. 보다 자세하게, 비교부(112A)는, 칩 선택 신호(TSV_C_ACT<0:1>)와 할당된 칩 아이디(S<0:1>)의 각 비트를 로직 익스클루시브 노아 연산하는 제 1 및 제 2 XNOR 게이트(XNR1, XNR2) 및 제 1 및 제 2 XNOR 게이트(XNR1, XNR2)의 출력을 로직 앤드 연산하는 제 1 앤드 게이트(AD1)를 포함할 수 있다.
출력부(112B)는, 비교 결과(COMP1)에 따라 커맨드(TSV_ACT) 또는 테스트 커맨드(BIST_ACT)를 내부 커맨드(ACT_TOTAL)로 전달할 수 있다. 출력부(112B)는, 로직 하이 레벨의 비교 결과(COMP1)가 입력되면, 커맨드(TSV_ACT) 또는 테스트 커맨드(BIST_ACT)를 내부 커맨드(ACT_TOTAL)로 출력할 수 있다. 보다 상세하게, 출력부(112B)는, 커맨드(TSV_ACT) 또는 테스트 커맨드(BIST_ACT)를 로직 오아 연산하는 오아 게이트(OR1) 및 비교 결과(COMP1) 및 오아 게이트(OR1)의 출력을 로직 앤드 연산하는 제 2 앤드 게이트(AD2)를 포함할 수 있다.
한편, 테스트 동작 시 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)에 대응되는 테스트 커맨드는 생성되지 않는다. 따라서, 제 5 및 제 6 전달부(1125, 1126)는 제 1 전달부(1121)의 구성에서 오아 게이트(OR1)가 생략된 구성을 가질 수 있다.
상기의 구성으로, 커맨드 수신 회로(112)는, 칩 선택 신호(TSV_C_xxx<0:1>, TSV_C_yyy<0:1>)와 할당된 칩 아이디(S<0:1>)를 비교하여 일치하는 경우, 제 1 관통 전극들(CMD_TSV)을 통해 전달된 커맨드(TSV_xxx, TSV_yyy) 또는 내부 테스트 제어 회로(114)에서 생성된 테스트 커맨드(BIST_xxx, BIST_yyy)를 제 1 반도체 칩(110)의 코어 영역(또는 내부 회로)으로 전달할 수 있다. 테스트 동작 시, 칩 아이디(S<0:1>)가 칩 선택 신호(TSV_C_xxx<0:1>, TSV_C_yyy<0:1>)로 먹싱되어 전달되므로, 커맨드 수신 회로(112)는 테스트 커맨드(BIST_xxx, BIST_yyy)를 제 1 반도체 칩(110)의 코어 영역(또는 내부 회로)으로 전달할 수 있다. 한편, 제안 발명에 따른 커맨드 수신 회로(112)는, 칩 선택 신호와 칩 아이디의 비교 결과(COMP1) 비교한 후 비교 결과(COMP1)에 따라 커맨드 또는 테스트 커맨드를 최종적으로 내부 커맨드(CMD_TOTAL)로 전달함으로써 비교 동작에 따른 타이밍 병목(bottle neck)을 개선할 수 있다.
도 11 은 제 1 반도체 칩(110)의 테스트 제어 회로(114)의 상세 구성을 도시한 블록도 이다.
도 11 을 참조하면, 테스트 제어 회로(114)는, 제어 신호 생성 회로(410) 및 커맨드/어드레스 생성 회로(430)를 포함할 수 있다.
제어 신호 생성 회로(410)는, 제 4 관통 전극(SUM_TSV1)을 통해 제 2 반도체 칩(120)으로부터 전달되는 합산 신호와 해당 반도체 칩, 즉, 제 1 반도체 칩(110)의 테스트 인에이블 신호(BISTEN)를 합산하여 합산 신호(BISTEN_SUM)를 생성할 수 있다. 또한, 제어 신호 생성 회로(410)는, 상기 합산 신호(BISTEN_SUM)의 비활성화에 따라 테스트 시작 신호(BIST_START)를 활성화시킬 수 있다. 테스트 시작 신호(BIST_START)는 테스트 구간 직전에 펄싱하여 테스트 동작의 시작을 알리는 신호일 수 있다. 보다 자세하게, 제어 신호 생성 회로(410)는, 합산 신호 생성부(412) 및 제어 신호 생성부(414)를 포함할 수 있다.
합산 신호 생성부(412)는, 제 4 관통 전극(SUM_TSV1)을 통해 상부 칩, 즉, 제 2 반도체 칩(120)으로부터 전달되는 합산 신호와 해당 반도체 칩, 즉, 제 1 반도체 칩(110)의 테스트 인에이블 신호(BISTEN)에 따라 제 1 반도체 칩(110)의 합산 신호(BISTEN_SUM)를 생성할 수 있다. 합산 신호 생성부(412)는, 제 2 반도체 칩(120)으로부터 전달되는 합산 신호 또는 테스트 인에이블 신호(BISTEN) 중 하나라도 활성화되면 활성화되는 합산 신호(BISTEN_SUM)를 생성할 수 있다. 즉, 제 1 반도체 칩(110)의 합산 신호(BISTEN_SUM)는, 최상부 칩인 제 4 반도체 칩(140)으로부터 최하부 칩인 제 1 반도체(110)까지의 테스트 인에이블 신호(BISTEN)를 순차적으로 합산하여 생성될 수 있다.
제어 신호 생성부(414)는, 합산 신호(BISTEN_SUM)의 비활성화 또는 MRS 펄스 신호(MRS_BISTENP)의 활성화를 카운팅하여 생성된 카운팅 신호(미도시)와 칩 아이디(S<0:1>)를 비교하여 테스트 시작 신호(BIST_START)를 활성화시킬 수 있다. 또한, 제어 신호 생성부(414)는, 합산 신호(BISTEN_SUM)와는 상관없이, MRS 펄스 신호(MRS_BISTENP) 및 칩 선택 신호(TSV_C_MRS<0:1>)에 따라 테스트 시작 신호(BIST_START)를 생성할 수 있다. 참고로, MRS 펄스 신호(MRS_BISTENP)는, 제 1 관통 전극(CMD_TSV)을 통해 BIST를 위한 MRS 커맨드(TSV_MRS)가 입력되는 경우 소정 구간 펄싱하는 신호일 수 있다.
커맨드/어드레스 생성 회로(430)는, 테스트 시작 신호(BIST_START)에 따라 테스트 인에이블 신호(BISTEN)를 활성화시킬 수 있다. 또한, 커맨드/어드레스 생성 회로(430)는, 테스트 인에이블 신호(BISTEN)에 따라 테스트 커맨드(BIST_xxx, BIST_yyy)를 생성하고, 순차적으로 증가하는 테스트 어드레스(BIST_RADD<0:m>, BIST_RADD<0:m>)를 생성할 수 있다. 보다 자세하게, 커맨드/어드레스 생성 회로(430)는, 구간 정의부(432), 커맨드 생성부(434) 및 어드레스 생성부(436)를 포함할 수 있다.
구간 정의부(432)는, 테스트 시작 신호(BIST_START)에 따라 활성화되고, 테스트 종료 신호(BIST_END)에 따라 비활성화되는 테스트 인에이블 신호(BISTEN)를 생성할 수 있다. 구간 정의부(432)는, 테스트 시작 신호(BIST_START)를 셋 신호로 입력받고, 테스트 종료 신호(BIST_END)를 리셋 신호로 입력받는 SR 래치로 구현될 수 있다.
커맨드 생성부(434)는, 테스트 인에이블 신호(BISTEN)에 따라 기 결정된 순서에 따라 테스트 커맨드(BIST_xxx, BIST_yyy)를 생성할 수 있다. 테스트 커맨드(BIST_xxx)는, 로우 계열 커맨드로, 액티브 커맨드(BIST_ACT), 프리차지 커맨드(BIST_PCG)를 포함할 수 있다. 테스트 커맨드(BIST_yyy)는, 컬럼 계열 커맨드로, 리드 커맨드(BIST_RD), 라이트 커맨드(BIST_WT)를 포함할 수 있다. 또한, 커맨드 생성부(434)는, 순차적으로 증가하는 컬럼 카운팅 신호(BIST_COLCNT)를 생성하고, 테스트 로우 어드레스(BIST_RADD<0:m>) 및 테스트 컬럼 어드레스(BIST_CADD<0:m>)가 최대값에 도달하면 활성화되는 테스트 종료 신호(BIST_END)를 생성할 수 있다.
어드레스 생성부(436)는, 컬럼 카운팅 신호(BIST_COLCNT)에 따라 테스트 컬럼 어드레스(BIST_CADD<0:m>)를 증가시키는 제 1 카운터(4362) 및 프리차지 커맨드(BIST_PCG)에 따라 테스트 로우 어드레스(BIST_RADD<0:m>)를 증가시키는 제 2 카운터(4364)를 포함할 수 있다.
상기의 구성으로, 커맨드/어드레스 생성 회로(430)는, 테스트 시작 신호(BIST_START)에 따라 액티브 커맨드(BIST_ACT) - 라이트 커맨드(BIST_WT) - 프리차지 커맨드(BIST_PCG)를 반복하여 생성할 수 있다. 커맨드/어드레스 생성 회로(430)는, 테스트 로우 어드레스(BIST_RADD<0:m>)가 최대값이 되면 컬럼 카운팅 신호(BIST_COLCNT)를 활성화시켜 테스트 컬럼 어드레스(BIST_CADD<0:m>)를 증가시킬 수 있다. 상기의 동작을 반복 수행하다, 테스트 컬럼 어드레스(BIST_CADD<0:m>)도 최대값이 되면, 커맨드/어드레스 생성 회로(430)는, 액티브 커맨드(BIST_ACT) - 리드 커맨드(BIST_RD) - 프리차지 커맨드(BIST_PCG)를 반복하여 생성함으로써 코어 영역의 메모리 셀 영역에 라이트된 데이터가 독출시켜 테스트가 수행되도록 제어할 수 있다.
도 12 는 도 11 의 합산 신호 생성부(412)의 상세 회로도 이다. 설명의 편의를 위해, 도 12 에는, 제 1 내지 제 4 반도체 칩(110~140)의 합산 신호 생성부들이 도시되어 있다. 각 합산 신호 생성부들은 실질적으로 동일한 구성을 가지므로 제 1 반도체 칩(110)의 합산 신호 생성부(412)를 대표로 설명하기로 한다.
도 12 를 참조하면, 합산 신호 생성부(412)는, 노드 구동부(4122) 및 합산부(4124)를 포함할 수 있다.
노드 구동부(4122)는, 제 2 반도체 칩(120)으로부터 전달되는 합산 신호가 입력되는 제 1 노드(N1)와 접지 전압(VSS)단 사이에 연결되어, 게이트로 전원 전압(VDD)를 입력받는 트랜지스터로 구성될 수 있다. 바람직하게, 트랜지스터는 NMOS 트랜지스터일 수 있다. 즉, 노드 구동부(4122)는, 제 2 반도체 칩(120)으로부터 전달되는 합산 신호가 로직 하이 레벨인 경우, 제 1 노드(N1)를 전원 전압(VDD)으로 구동하고, 제 2 반도체 칩(120)으로부터 전달되는 합산 신호가 로직 로우 레벨인 경우 제 1 노드(N1)를 접지 전압(VSS)으로 구동할 수 있다.
합산부(4124)는, 제 1 노드(N1)의 신호와 테스트 인에이블 신호(BISTEN)를 합산하여 합산 신호(BISTEN_SUM)를 생성할 수 있다. 합산부(4124)는, 제 1 노드(N1)의 신호와 테스트 인에이블 신호(BISTEN)를 로직 오아 연산하는 노아 게이트 및 인버터로 구현될 수 있다.
한편, 최상부 칩, 즉, 제 4 반도체 칩(140)의 합산 신호 생성부는, 테스트 인에이블 신호(BISTEN)에 따라 합산 신호(BISTEN_SUM)를 생성하고, 제 4 관통 전극(SUM_TSV3)을 통해 제 3 반도체 칩(130)으로 전달할 수 있다.
상기와 같이, 합산 신호 생성부(412)는, 상부 칩으로부터 합산 신호(BISTEN_SUM) 또는 테스트 인에이블 신호(BISTEN) 중 하나라도 활성화되면 활성화되는 합산 신호(BISTEN_SUM)를 생성할 수 있다.
도 13 은 도 11 의 제어 신호 생성부(414)의 상세 회로도 이다.
도 13 을 참조하면, 제어 신호 생성부(414)는, 펄스 생성부(4142), 카운팅부(4144), 제 1 신호 출력부(4146), 제 2 신호 출력부(4148) 및 선택부(4150)를 포함할 수 있다.
펄스 생성부(4142)는, 합산 신호(BISTEN_SUM)의 비활성화에 따라 소정 구간 펄싱하는 펄스 신호(SUM_P)를 생성하고, 펄스 신호(SUM_P) 또는 MRS 펄스 신호(MRS_BISTENP)에 따라 테스트 펄스 신호(BISTENP)를 출력할 수 있다. 펄스 생성부(4142)는, 펄스 생성기(4142A) 및 출력기(4142B)를 포함할 수 있다. 펄스 생성기(4142A)는, 합산 신호(BISTEN_SUM)의 비활성화에 따라 소정 구간 펄싱하는 펄스 신호(SUM_P)를 생성할 수 있다. 출력기(4142B)는, 펄스 신호(SUM_P) 및 MRS 펄스 신호(MRS_BISTENP)를 로직 오아 연산하는 오아 게이트(OR2)로 구성될 수 있다.
카운팅부(4144)는, 테스트 펄스 신호(BISTENP)의 토글링 수를 카운팅하여 카운팅 신호(BISTCNT<0:1>)를 생성할 수 있다.
제 1 신호 출력부(4146)는, 카운팅 신호(BISTCNT<0:1>)와 칩 아이디(S<0:1>)의 각 비트가 모두 다른 경우, 비교 결과(COMP2)에 따라 테스트 펄스 신호(BISTENP)를 제 1 제어 신호(BIST_S)로 출력할 수 있다. 제 1 신호 출력부(4146)는, 제 1 비교부(4146A) 및 제 1 출력부(4146B)를 포함할 수 있다.
제 1 비교부(4146A)는, 카운팅 신호(BISTCNT<0:1>)와 칩 아이디(S<0:1>)의 각 비트를 비교하고, 카운팅 신호(BISTCNT<0:1>)와 칩 아이디(S<0:1>)의 각 비트가 모두 다른 경우, 로직 하이 레벨의 비교 결과(COMP2)를 출력할 수 있다. 제 1 비교부(4146A)는, 카운팅 신호(BISTCNT<0:1>)와 칩 아이디(S<0:1>)의 각 비트를 로직 익스클루시브 오아 연산하는 제 1 및 제 2 XOR 게이트(XR1, XR2) 및 제 1 및 제 2 XOR 게이트(XR1, XR2)의 출력을 로직 앤드 연산하는 제 1 앤드 게이트(AD3)를 포함할 수 있다. 제 1 출력부(4146B)는, 제 1 비교부(4146A)의 비교 결과(COMP2)에 따라 테스트 펄스 신호(BISTENP)를 제 1 제어 신호(BIST_S)로 출력할 수 있다. 제 1 출력부(4146B)는, 로직 하이 레벨의 비교 결과(COMP2)가 입력되면, 테스트 펄스 신호(BISTENP)를 제 1 제어 신호(BIST_S)로 출력할 수 있다. 제 1 출력부(4146B)는, 비교 결과(COMP2) 및 테스트 펄스 신호(BISTENP)를 로직 앤드 연산하는 제 2 앤드 게이트(AD4)를 포함할 수 있다.
제 2 신호 출력부(4148)는, 제 3 관통 전극들(C_TSV<0:1>)을 통해서 전달된 칩 선택 신호(TSV_C_MRS<0:1>)와 칩 아이디(S<0:1>)의 각 비트가 서로 일치하는 경우, 비교 결과(COMP3)에 따라 MRS 펄스 신호(MRS_BISTENP)를 제 2 제어 신호(BIST_P)로 출력할 수 있다. 제 2 신호 출력부(4148)는, 제 2 비교부(4148A) 및 제 2 출력부(4148B)를 포함할 수 있다.
제 2 비교부(4148A)는, 칩 선택 신호(TSV_C_MRS<0:1>)와 칩 아이디(S<0:1>)의 각 비트를 비교하여, 칩 선택 신호(TSV_C_MRS<0:1>)와 칩 아이디(S<0:1>)의 각 비트가 모두 같은 경우, 로직 하이 레벨의 비교 결과(COMP3)를 출력할 수 있다. 제 2 비교부(4148A)는, 칩 선택 신호(TSV_C_MRS<0:1>)와 칩 아이디(S<0:1>)의 각 비트를 로직 익스클루시브 노아 연산하는 제 1 및 제 2 XNOR 게이트(XR3, XR4) 및 제 1 및 제 2 XNOR 게이트(XR3, XR4)의 출력을 로직 앤드 연산하는 제 3 앤드 게이트(AD5)를 포함할 수 있다. 제 1 출력부(4148B)는, 제 2 비교부(4148A)의 비교 결과(COMP3)에 따라 MRS 펄스 신호(MRS_BISTENP)를 제 2 제어 신호(BIST_P)로 출력할 수 있다. 제 2 출력부(4148B)는, 로직 하이 레벨의 비교 결과(COMP3)가 입력되면, MRS 펄스 신호(MRS_BISTENP)를 제 2 제어 신호(BIST_P)로 출력할 수 있다. 출력부(4148B)는, 비교 결과(COMP3) 및 MRS 펄스 신호(MRS_BISTENP)를 로직 앤드 연산하는 제 4 앤드 게이트(AD6)를 포함할 수 있다.
선택부(4150)는, 테스트 모드 신호(TM)에 따라 제 1 제어 신호(BIST_S) 또는 제 2 제어 신호(BIST_P)를 선택하여 테스트 시작 신호(BIST_START)를 출력할 수 있다. 예를 들어, 테스트 모드 신호(TM)는, 퓨즈 커팅 등을 통해 기설정될 수 있으며, 순차적인 테스트 동작을 위해서 로직 로우 레벨로 설정되고, 독자적인 테스트 동작을 위해서 로직 하이 레벨로 설정될 수 있다. 선택부(4150)는, 로직 로우 레벨의 테스트 모드 신호(TM)에 따라 제 1 제어 신호(BIST_S)를 선택하여 테스트 시작 신호(BIST_START)로 출력할 수 있다.
이하, 도 1 내지 도 14 를 참조하여, 적층형 반도체 장치의 테스트 동작을 설명하기로 한다.
도 14 는 본 발명의 실시예에 따른 적층형 반도체 장치의 테스트 동작을 설명하기 위한 동작 파형도 이다. 도 14 에서는, 테스트 모드 신호(TM)가 로직 로우 레벨로 설정된 경우를 제어 신호 생성 회로(410)의 동작을 설명하고 있다.
도 14 를 참조하면, 제 1 관통 전극(CMD_TSV)을 통해 BIST를 위한 MRS 커맨드(TSV_MRS)가 입력되면, MRS 펄스 신호(MRS_BISTENP)가 소정 구간 펄싱한다. 펄스 생성부(4142)는, MRS 펄스 신호(MRS_BISTENP)의 활성화에 따라 테스트 펄스 신호(BISTENP)를 출력한다. 카운팅부(4144)는 초기값 “00”의 카운팅 신호(BISTCNT<0:1>)를 출력하고 있다.
이 때, 제 4 반도체 칩(140)의 칩 아이디(S<0:1>)는 “11”로 할당되므로, 제 4 반도체 칩(140)의 제 1 신호 출력부(4146)는, 테스트 펄스 신호(BISTENP)를 제 1 제어 신호(BIST_S)로 출력하고, 선택부(4150)는, 제 1 제어 신호(BIST_S)를 선택하여 테스트 시작 신호(BIST_START@140)로 출력할 수 있다. 이에 따라 제 4 반도체 칩(140)의 커맨드/어드레스 생성 회로(430)는, 테스트 인에이블 신호(BISTEN@140)를 활성화시키고, 테스트 커맨드(BIST_CMD) 및 테스트 어드레스(BIST_ADD<0:m>)를 생성한다. 제 4 반도체 칩(140)의 신호 전달 회로(200)는, 테스트 인에이블 신호(BISTEN)에 따라 테스트 로우 어드레스(BIST_ADD<0:m>)와 어드레스(ADDR<0:m>)를 먹싱하여 출력하고, 칩 아이디(S<0:1>)와 칩 선택 신호(C<0:1>)를 먹싱하여 출력한다. 제 4 반도체 칩(140)의 송신 제어 회로(310)는 테스트 인에이블 신호(BISTEN)에 따라 신호 전달 회로(200)로부터 전달되는 신호들이 제 1 내지 제 3 관통 전극들(CMD_TSV, ADDR_TSV<0:m>, C_TSV<0:1>)로 전달되도록 제어한다. 수신 제어 회로(320)는, 제 1 내지 제 3 관통 전극들(CMD_TSV, ADDR_TSV<0:m>, C_TSV<0:1>)을 통해 커맨드(TSV_xxx, TSV_yyy), 어드레스(TSV_ADDR_xxx<0:m>, TSV_ADDR_yyy<0:m>), 칩 선택 신호(TSV_C_xxx<0:1>, TSV_C_yyy<0:1>)를 수신한다. 테스트 동작 시, 칩 아이디(S<0:1>)가 칩 선택 신호(TSV_C_xxx<0:1>, TSV_C_yyy<0:1>)로 먹싱되어 전달되므로, 커맨드 수신 회로(112)는, 테스트 커맨드(BIST_CMD)를 제 1 반도체 칩(110)의 코어 영역(또는 내부 회로)으로 전달할 수 있다. 따라서, 테스트 커맨드(BIST_CMD)와 어드레스(TSV_ADDR_xxx<0:m>, TSV_ADDR_yyy<0:m>)를 입력받은 코어 영역(또는 내부 회로)에서 테스트 동작이 수행될 수 있다.
한편, 제 4 반도체 칩(140)의 합산 신호 생성부(412)는, 테스트 인에이블 신호(BISTEN)에 따라 합산 신호(BISTEN_SUM@140)를 활성화시킨다. 제 3 내지 제 1 반도체 칩(130~110)의 합산 신호 생성부(412)는, 제 4 관통 전극들(SUM_TSV3~SUM_TSV1)을 통해 상부 칩으로부터 순차적으로 전달되는 합산 신호에 따라 해당 반도체 칩의 합산 신호(BISTEN_SUM@130, BISTEN_SUM@120, BISTEN_SUM@110)를 활성화시킬 수 있다. 제 4 반도체 칩(140)의 테스트 동작이 완료되면, 테스트 종료 신호(BIST_END)에 따라 테스트 인에이블 신호(BISTEN@140)는 비활성화되고, 이에 따라 각 반도체 칩의 합산 신호(BISTEN_SUM)도 비활성화될 수 있다.
펄스 생성부(4142)는, 합산 신호(BISTEN_SUM)의 비활성화에 따라 테스트 펄스 신호(BISTENP)를 출력하고, 카운팅부(4144)는 “01”의 카운팅 신호(BISTCNT<0:1>)를 생성한다. 이에 따라, 제 3 반도체 칩(130)의 제어 신호 생성 회로(410)는, 테스트 펄스 신호(BISTENP)를 테스트 시작 신호(BIST_START@130)로 출력하고, 커맨드/어드레스 생성 회로(430)는, 테스트 인에이블 신호(BISTEN@130)를 활성화시켜 내부 테스트 동작을 수행할 수 있다.
제 3 반도체 칩(130)의 테스트 동작이 완료되면, 테스트 종료 신호(BIST_END)에 따라 테스트 인에이블 신호(BISTEN@130)는 비활성화되고, 이에 따라 각 반도체 칩의 합산 신호(BISTEN_SUM)도 비활성화될 수 있다.
이에 따라, 제 2 반도체 칩(120)의 제어 신호 생성 회로(410)는, 테스트 펄스 신호(BISTENP)를 테스트 시작 신호(BIST_START@120)로 출력하고, 커맨드/어드레스 생성 회로(430)는, 테스트 인에이블 신호(BISTEN@120)를 활성화시켜 내부 테스트 동작을 수행할 수 있다. 마찬가지 방식으로, 제 2 반도체 칩(130)의 테스트 동작이 완료된 후 제 1 반도체 칩(110)의 테스트 동작을 수행할 수 있다. 상기와 같이, 제안 발명은, 테스트 모드 신호(TM)가 로직 로우 레벨로 설정된 경우, 적층된 반도체 칩들의 최상위 반도체 칩들로부터 최하위 반도체 칩까지 순차적으로 테스트 할 수 있다.
한편, 테스트 모드 신호(TM)가 로직 하이 레벨로 설정된 경우, 제어 신호 생성부(414)는, 합산 신호(BISTEN_SUM)와는 상관없이, MRS 커맨드(MRS)로부터 생성되는 MRS 펄스 신호(MRS_BISTENP)와 칩 선택 신호(TSV_C_MRS<0:1>)에 따라 테스트 시작 신호(BIST_START)를 생성할 수 있다. 즉, 제 3 관통 전극들(C_TSV<0:1>)을 통해서 전달된 칩 선택 신호(TSV_C_MRS<0:1>)와 칩 아이디(S<0:1>)의 각 비트가 서로 일치하는 경우, 해당 반도체 칩의 제 2 신호 출력부(4148)는 MRS 펄스 신호(MRS_BISTENP)를 제 2 제어 신호(BIST_P)로 출력하고, 선택부(4150)는 제 2 제어 신호(BIST_P)를 선택하여 테스트 시작 신호(BIST_START)로 출력할 수 있다. 이에 따라 선택된 반도체 칩(140)의 커맨드/어드레스 생성 회로(430)는, 테스트 인에이블 신호(BISTEN)를 활성화시키고, 테스트 커맨드(BIST_CMD) 및 테스트 어드레스(BIST_ADD<0:m>)를 생성한다. 신호 전달 회로(200)는, 테스트 로우 어드레스(BIST_ADD<0:m>)와 어드레스(ADDR<0:m>)를 먹싱하여 출력하고, 칩 아이디(S<0:1>)와 칩 선택 신호(C<0:1>)를 먹싱하여 출력하여 코어 영역(또는 내부 회로)에서 테스트 동작이 수행될 수 있다.
상기와 같이, 제안 발명은, 적층된 다수의 반도체 칩들을 순차적으로 또는 독자적으로 BIST 함으로써 순간적인 파워-드롭을 방지할 수 있다 또한, 제안 발명은, BIST 시, 테스트 어드레스를 전달 회로에서 먹싱하여 전달함으로써 기존의 어드레스 라인을 이용하여 테스트 어드레스를 전달할 수 있다. 따라서, 테스트 어드레스를 별도의 라인으로 전달한 후 수신 회로에서 먹싱하는 경우에 비해 면적 증가가 최소화될 수 있다.
한편, 도 1 내지 도 14 에서는, 테스트 제어 회로(114)의 커맨드/어드레스 생성 회로(430)는, 테스트 동작 시 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)에 대응되는 테스트 커맨드를 생성하지 않았다. 이하에서는, 프리차지 커맨드(PCG)에 대응하는 테스트 커맨드를 생성하지 않는 대신, 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)를 이용하여 테스트 동작을 수행하는 경우를 설명하기로 한다.
도 15 는 본 발명의 다른 실시예에 따른 테스트 제어 회로의 커맨드/어드레스 생성 회로(430')의 구성을 도시한 도면 이다. 도 16 은 도 15 의 실시예에 따른 어드레스 전달 회로(230')의 상세 구성을 도시한 블록도 이다. 도 17 은 도 15 의 실시예에 따른 커맨드 수신 회로(112')의 상세 회로도 이다.
도 15 를 참조하면, 커맨드/어드레스 생성 회로(430')는, 구간 정의부(432'), 커맨드 생성부(434') 및 어드레스 생성부(436')를 포함할 수 있다.
구간 정의부(432')는, 테스트 시작 신호(BIST_START)에 따라 활성화되고, 테스트 종료 신호(BIST_END)에 따라 비활성화되는 테스트 인에이블 신호(BISTEN)를 생성할 수 있다.
커맨드 생성부(434')는, 테스트 인에이블 신호(BISTEN)에 따라 기 결정된 순서에 따라 테스트 커맨드(BIST_ACT, BIST_RD, BIST_WT, BIST_RDA, BIST_WTA)를 생성할 수 있다. 또한, 커맨드 생성부(434')는, 순차적으로 증가하는 컬럼 카운팅 신호(BIST_COLCNT)를 생성하고, 테스트 로우 어드레스(BIST_RADD<0:m>) 및 테스트 컬럼 어드레스(BIST_CADD<0:m>)가 최대값에 도달하면 활성화되는 테스트 종료 신호(BIST_END)를 생성할 수 있다. 특히, 도 15 의 커맨드 생성부(434')는, 프리차지 커맨드(PCG)에 대응하는 테스트 커맨드(도 11 의 BIST_PCG)를 생성하지 않는 대신, 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)에 대응하는 테스트 커맨드(BIST_RDA, BIST_WTA)를 생성할 수 있다.
어드레스 생성부(436')는, 컬럼 카운팅 신호(BIST_COLCNT)에 따라 테스트 컬럼 어드레스(BIST_CADD<0:m>)를 증가시키는 제 1 카운터(4362') 및 테스트 커맨드(BIST_RDA) 또는 테스트 커맨드(BIST_WTA)에 따라 테스트 로우 어드레스(BIST_RADD<0:m>)를 증가시키는 제 2 카운터(4362')를 포함할 수 있다.
도 16 을 참조하면, 어드레스 전달 회로(230')는, 프리차지 커맨드(PCG)에 대응되는 어드레스(ADDR_PCG<0:m>) 및 칩 선택 신호(C_PCG<0:1>)를 먹싱하기 위한 제 3 선택부(239) 및 제 4 선택부(240)가 생략되었다는 점을 제외하고는, 도 5 의 어드레스 전달 회로(230)와 실질적으로 동일한 구성을 가질 수 있다.
도 17 을 참조하면, 커맨드 수신 회로(112')는, 제 1 내지 제 6 전달부(1121'~1126')를 포함할 수 있다. 도 10 에서는, 테스트 동작 시 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)에 대응되는 테스트 커맨드는 생성되지 않기 때문에, 도 10 의 제 5 및 제 6 전달부(1125, 1126)는 제 1 전달부(1121)의 구성에서 오아 게이트(OR1)가 생략된 구성을 가질 수 있다. 반면, 도 17 에서는, 테스트 동작 시, 프리차지 커맨드(PCG)에 대응되는 테스트 커맨드가 생성되지 않기 때문에, 도 17 의 제 2 전달부(1122')에는, 테스트 커맨드를 합산하는 오아 게이트가 생략될 수 있다.
상기와 같이, 본 발명의 다른 실시예에 따른 적층형 반도체 장치는, 프리차지 커맨드(PCG) 대신 리드 위드 오토프리차지 커맨드(RDA), 라이트 위드 오토프리차지 커맨드(WTA)를 이용하여 프리차지 동작을 수행하기 때문에, 프리차지 커맨드(PCG)에 대응되는 어드레스(ADDR_PCG<0:m>) 및 칩 선택 신호(C_PCG<0:1>)를 먹싱하기 위한 선택부가 생략될 수 있다. 따라서, BIST를 위해 추가적으로 배치되는 회로들에 따른 면적 증가를 최소화할 수 있다.
도 18 은 또 다른 실시예에 따른 어드레스 전달 회로(230”)의 상세 구성을 도시한 블록도이다. 도 18 의 어드레스 전달 회로(230”)는, 도 16 의 어드레스 전달 회로(230')의 또 다른 실시예이다.
도 18 을 참조하면, 어드레스 전달 회로(230”)는, 프리차지 커맨드(PCG)에 대응되는 어드레스(ADDR_PCG<0:m>)를 먹싱하기 위한 제 3 선택부(243)가 생략되었다는 점을 제외하고는, 도 8 의 어드레스 전달 회로(230')와 실질적으로 동일한 구성을 가질 수 있다.
상기와 같이, 다른 또 실시예에 따른 어드레스 전달 회로(230)는, 선택부를 래치부 앞단에 배치하는 동시에 프리차지 커맨드(PCG)에 대응되는 어드레스(ADDR_PCG<0:m>)를 먹싱하기 위한 선택부가 생략될 수 있어 BIST에 따른 면적 증가를 추가적으로 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (29)

  1. 수직 방향으로 적층되며, 다수의 관통 전극들을 통해 연결되어 서로 구별되는 칩 아이디가 할당된 다수의 반도체 칩들을 포함하고,
    상기 각 반도체 칩은,
    외부 장치로부터 입력되는 커맨드, 어드레스 및 칩 선택 신호를 제 1 내지 제 3 관통 전극들로 각각 전달하고, 테스트 제어 신호에 따라 테스트 어드레스 및 상기 칩 아이디를 상기 제 2 및 제 3 관통 전극들로 각각 전달하는 신호 전달 회로;
    상기 제 3 관통 전극을 통해 전달되는 신호와 상기 칩 아이디가 일치하는 경우, 상기 제 1 관통 전극을 통해 전달되는 신호 또는 테스트 커맨드를 내부 회로로 전달하는 커맨드 수신 회로; 및
    상부 칩의 테스트 제어 신호의 비활성화에 따라 상기 테스트 제어 신호를 활성화시키고, 상기 테스트 제어 신호에 따라 상기 테스트 커맨드 및 상기 테스트 어드레스를 생성하는 테스트 제어 회로
    를 포함하는 적층형 반도체 장치.
  2. 제 1 항에 있어서,
    최상부 칩의 상기 테스트 제어 회로는,
    특정 커맨드에 따라 상기 최상부 칩의 테스트 제어 신호를 활성화시키는 적층형 반도체 장치.
  3. 제 2 항에 있어서,
    상기 특정 커맨드는,
    MRS (mode Register Set) 커맨드를 포함하는 적층형 반도체 장치.
  4. 제 1 항에 있어서,
    상기 테스트 제어 신호는,
    테스트 동작을 활성화시키기 위한 테스트 인에이블 신호와,
    최상부 칩으로부터 해당 칩까지의 상기 테스트 인에이블 신호를 합산하여 생성되는 합산 신호
    를 포함하는 적층형 반도체 장치.
  5. 제 4 항에 있어서,
    상기 테스트 제어 회로는,
    제 4 관통 전극을 통해 상기 상부 칩으로부터 전달되는 합산 신호와 상기 테스트 인에이블 신호를 합산하여 상기 해당 칩의 합산 신호를 생성하고, 상기 해당 칩의 합산 신호의 비활성화에 따라 테스트 시작 신호를 활성화시키는 제어 신호 생성 회로; 및
    상기 테스트 시작 신호에 따라 상기 테스트 인에이블 신호를 활성화시키고, 상기 테스트 인에이블 신호에 따라 상기 테스트 어드레스 및 상기 테스트 커맨드를 생성하는 커맨드/어드레스 생성 회로
    를 포함하는 적층형 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 상부 칩의 합산 신호 또는 상기 테스트 인에이블 신호에 따라, 상기 해당 칩의 합산 신호를 생성하는 합산 신호 생성부; 및
    상기 해당 칩의 합산 신호의 비활성화 또는 MRS 커맨드의 활성화를 카운팅하여 생성된 카운팅 신호와 상기 칩 아이디의 비교 결과에 따라 상기 테스트 시작 신호를 활성화시키는 제어 신호 생성부
    를 포함하는 적층형 반도체 장치.
  7. 제 6 항에 있어서,
    상기 합산 신호 생성부는,
    상기 상부 칩의 합산 신호에 따라 제 1 노드를 구동하는 노드 구동부; 및
    상기 제 1 노드의 신호와 상기 테스트 제어 신호를 로직 오아 연산하여 상기 해당 칩의 합산 신호를 출력하는 합산부
    를 포함하는 적층형 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제어 신호 생성부는,
    상기 해당 칩의 합산 신호의 비활성화에 따라 소정 구간 펄싱하는 펄스 신호를 생성하고, 상기 펄스 신호 또는 상기 MRS 커맨드의 활성화에 따라 테스트 펄스 신호를 생성하는 펄스 생성부;
    상기 테스트 펄스 신호의 토글링 수를 카운팅하여 카운팅 신호를 생성하는 카운팅부; 및
    상기 카운팅 신호와 상기 칩 아이디의 각 비트가 모두 다른 경우, 상기 테스트 펄스 신호를 상기 테스트 제어 신호로 출력하는 신호 출력부
    를 포함하는 적층형 반도체 장치.
  9. 제 4 항에 있어서,
    상기 신호 전달 회로는,
    상기 커맨드를 디코딩하여 로우 계열 커맨드와 컬럼 계열 커맨드를 생성하고, 상기 컬럼 계열 커맨드에 레이턴시를 부가하여 지연된 컬럼 계열 커맨드를 생성하여 상기 제 1 관통 전극으로 전달하는 커맨드 전달 회로; 및
    상기 테스트 인에이블 신호에 따라, 상기 테스트 어드레스와 상기 어드레스를 먹싱하여 상기 제 2 관통 전극으로 전달하고, 상기 칩 아이디와 상기 칩 선택 신호를 먹싱하여 상기 제 3 관통 전극으로 전달하는 어드레스 전달 회로
    를 포함하는 적층형 반도체 장치.
  10. 제 9 항에 있어서,
    상기 커맨드 전달 회로는,
    상기 커맨드를 디코딩하여 상기 로우 계열 커맨드와, 상기 컬럼 계열 커맨드를 생성하는 커맨드 디코더; 및
    상기 컬럼 계열 커맨드에 애디티브 레이턴시(AL), CAS (Column address strobe) 라이트 레이턴시(CWL), 리드-프리차지 시간(RTP), 라이트 리커버리 시간(tWR)에 대응되는 레이턴시를 각각 부가하여 상기 지연된 컬럼 계열 커맨드를 생성하는 제 1 레이턴시 제어부
    를 포함하는 적층형 반도체 장치.
  11. 제 9 항에 있어서,
    상기 로우 계열 커맨드는,
    MRS 커맨드, 액티브 커맨드 및 프리차지 커맨드를 포함하고,
    상기 지연된 컬럼 계열 커맨드는,
    리드 커맨드, 라이트 커맨드, 리드 위드 오토프리차지 커맨드 및 라이트 위드 오토프리차지 커맨드를 포함하는 적층형 반도체 장치.
  12. 제 9 항에 있어서,
    상기 어드레스 전달 회로는,
    상기 로우 계열 커맨드에 따라 상기 어드레스 및 상기 칩 선택 신호를 래치하여 래치된 어드레스 및 래치된 칩 선택 신호를 출력하는 다수의 래치부들;
    상기 테스트 인에이블 신호에 따라, 상기 테스트 어드레스와 상기 래치된 어드레스 중 하나를 선택하여 출력하고, 상기 칩 아이디와 상기 래치된 칩 선택 신호 중 하나를 선택하여 출력하는 다수의 선택부들; 및
    상기 어드레스 및 상기 칩 선택 신호에 상기 레이턴시를 부가하여 지연된 어드레스 및 지연된 칩 선택 신호를 생성하고, 상기 테스트 인에이블 신호에 따라, 상기 테스트 어드레스와 상기 지연된 어드레스 중 하나를 선택하여 출력하고, 상기 칩 아이디와 상기 지연된 칩 선택 신호 중 하나를 선택하여 출력하는 제 2 레이턴시 제어부
    를 포함하는 적층형 반도체 장치.
  13. 제 12 항에 있어서,
    상기 2 레이턴시 제어부는,
    상기 어드레스 및 상기 칩 선택 신호를 애디티브 레이턴시(AL) 만큼 지연시켜 제 1 어드레스 및 제 1 칩 선택 신호를 출력하며, 상기 테스트 인에이블 신호에 따라, 상기 테스트 어드레스 및 상기 칩 아이디를 상기 제 1 어드레스 및 상기 제 1 칩 선택 신호로 각각 출력하는 애디티브 레이턴시 부가부;
    상기 제 1 어드레스 및 상기 제 1 칩 선택 신호를 CAS 라이트 레이턴시(CWL) 만큼 지연시켜 제 2 어드레스 및 제 2 칩 선택 신호를 출력하는 CAS 라이트 레이턴시 부가부;
    상기 제 1 어드레스 및 상기 제 1 칩 선택 신호를 리드-프리차지 시간(RTP) 만큼 지연시켜 제 3 어드레스 및 제 3 칩 선택 신호를 출력하는 리드-프리차지 부가부; 및
    상기 제 2 어드레스 및 상기 제 2 칩 선택 신호를 라이트 리커버리 시간(tWR) 만큼 각각 지연시켜 제 4 어드레스 및 제 4 칩 선택 신호를 출력하는 라이트 리커버리 부가부
    를 포함하는 적층형 반도체 장치.
  14. 제 13 항에 있어서,
    상기 애디티브 레이턴시 부가부는,
    상기 어드레스를 상기 애디티브 레이턴시(AL) 만큼 지연시켜 상기 제 1 어드레스를 출력하되, 상기 테스트 인에이블 신호가 활성화되면 상기 테스트 어드레스를 상기 제 1 어드레스로 출력하는 제 1 먹싱부; 및
    상기 칩 선택 신호를 상기 애디티브 레이턴시(AL) 만큼 지연시켜 상기 제 1 칩 선택 신호를 출력하되, 상기 테스트 인에이블 신호가 활성화되면 상기 칩 아이디를 상기 제 칩 선택 신호로 출력하는 제 2 먹싱부
    를 포함하는 적층형 반도체 장치.
  15. 제 9 항에 있어서,
    상기 어드레스 전달 회로는,
    상기 테스트 인에이블 신호에 따라, 상기 칩 아이디와 상기 칩 선택 신호를 선택하여 출력하는 제 1 선택부;
    상기 로우 계열 커맨드에 따라 상기 어드레스 및 상기 제 1 선택부의 출력 신호를 래치하여 래치된 어드레스 및 래치된 칩 선택 신호를 출력하는 다수의 래치부들;
    상기 테스트 인에이블 신호에 따라, 상기 테스트 어드레스와 상기 래치된 어드레스 중 하나를 선택하여 출력하는 제 2 선택부; 및
    상기 어드레스 및 상기 칩 선택 신호에 상기 레이턴시를 부가하여 지연된 어드레스 및 지연된 칩 선택 신호를 생성하고, 상기 테스트 인에이블 신호에 따라, 상기 테스트 어드레스와 상기 지연된 어드레스 중 하나를 선택하여 출력하는 제 2 레이턴시 제어부
    를 포함하는 적층형 반도체 장치.
  16. 제 1 항에 있어서,
    상기 각 반도체 칩은,
    상기 테스트 제어 신호에 따라, 상기 신호 전달 회로로부터 전달되는 신호들이 상기 관통 전극들로 전달되도록 제어하는 송신 제어 회로; 및
    상기 관통 전극들을 통해 전달되는 신호들을 수신하도록 제어하는 수신 제어 회로
    를 더 포함하는 적층형 반도체 장치.
  17. 제 16 항에 있어서,
    상기 송신 제어 회로는,
    상기 테스트 제어 신호가 비활성화되면, 상기 칩 아이디가 특정 값을 가지는 경우에만 활성화되어 상기 신호 전달 회로로부터 전달되는 신호들을 상기 관통 전극들로 전달하고,
    상기 테스트 제어 신호가 활성화되면, 상기 칩 아이디에 상관없이 상기 신호 전달 회로로부터 전달되는 신호들을 상기 관통 전극들로 전달하는 적층형 메모리 장치.
  18. 제 1 항에 있어서,
    상기 커맨드 수신 회로는,
    상기 제 3 관통 전극을 통해 전달되는 신호와 상기 칩 아이디를 비교하는 비교부; 및
    상기 비교부의 비교 결과에 따라 상기 제 1 관통 전극을 통해 전달되는 신호 또는 테스트 커맨드를 상기 내부 회로로 전달하는 출력부
    를 포함하는 적층형 반도체 장치.
  19. 수직 방향으로 적층되며, 다수의 관통 전극들을 통해 연결되어 서로 구별되는 칩 아이디가 할당된 다수의 반도체 칩들을 포함하고,
    상기 각 반도체 칩은,
    상부 칩의 합산 신호와 해당 칩의 테스트 인에이블 신호를 합산하여 해당 칩의 합산 신호를 생성하고, 상기 해당 칩의 합산 신호의 비활성화에 따라 테스트 시작 신호를 활성화시키는 제어 신호 생성 회로;
    상기 테스트 시작 신호에 따라 상기 테스트 인에이블 신호를 활성화시키고, 상기 테스트 인에이블 신호에 따라 테스트 어드레스 및 테스트 커맨드를 생성하는 커맨드/어드레스 생성 회로; 및
    상기 테스트 어드레스 및 상기 테스트 커맨드에 따라 테스트 동작을 수행하는 내부 회로
    를 포함하는 적층형 반도체 장치.
  20. 제 19 항에 있어서,
    최상부 칩의 상기 제어 신호 생성 회로는,
    MRS (mode Register Set) 커맨드에 따라 상기 최상부 칩의 합산 신호를 활성화시키는 적층형 반도체 장치.
  21. 제 19 항에 있어서,
    상기 제어 신호 생성 회로는,
    상기 상부 칩의 합산 신호 또는 상기 테스트 인에이블 신호에 따라, 상기 해당 칩의 합산 신호를 생성하는 합산 신호 생성부; 및
    상기 해당 칩의 합산 신호의 비활성화 또는 MRS 커맨드의 활성화를 카운팅하여 생성된 카운팅 신호와 상기 칩 아이디의 비교 결과에 따라 상기 테스트 시작 신호를 활성화시키는 제어 신호 생성부
    를 포함하는 적층형 반도체 장치.
  22. 제 21 항에 있어서,
    상기 합산 신호 생성부는,
    상기 상부 칩의 합산 신호에 따라 제 1 노드를 구동하는 노드 구동부; 및
    상기 제 1 노드의 신호와 상기 테스트 인에이블 신호를 로직 오아 연산하여 상기 해당 칩의 합산 신호를 출력하는 합산부
    를 포함하는 적층형 반도체 장치.
  23. 제 21 항에 있어서,
    상기 제어 신호 생성부는,
    상기 해당 칩의 합산 신호의 비활성화에 따라 소정 구간 펄싱하는 펄스 신호를 생성하고, 상기 펄스 신호 또는 상기 MRS 커맨드의 활성화에 따라 테스트 펄스 신호를 생성하는 펄스 생성부;
    상기 테스트 펄스 신호의 토글링 수를 카운팅하여 카운팅 신호를 생성하는 카운팅부; 및
    상기 카운팅 신호와 상기 칩 아이디의 각 비트가 모두 다른 경우, 상기 테스트 펄스 신호를 상기 테스트 시작 신호로 출력하는 신호 출력부
    를 포함하는 적층형 반도체 장치.
  24. 제 19 항에 있어서,
    상기 각 반도체 칩은,
    외부 장치로부터 입력되는 커맨드, 어드레스 및 칩 선택 신호를 상기 관통 전극들로 각각 전달하되, 상기 테스트 인에이블 신호에 따라 상기 테스트 어드레스와 상기 어드레스를 먹싱하여 전달하고, 상기 칩 아이디와 상기 칩 선택 신호를 먹싱하여 전달하는 신호 전달 회로
    를 더 포함하는 적층형 반도체 장치.
  25. 제 24 항에 있어서,
    상기 각 반도체 칩은,
    상기 테스트 인에이블 신호 및 상기 합산 신호에 따라, 상기 신호 전달 회로로부터 전달되는 커맨드, 어드레스 및 칩 선택 신호가 상기 관통 전극들로 전달하도록 제어하는 송신 제어 회로;
    상기 관통 전극들을 통해 전달되는 커맨드, 어드레스 및 칩 선택 신호가 수신되도록 제어하는 수신 제어 회로; 및
    상기 수신 회로로부터 전달되는 칩 선택 신호와 상기 칩 아이디가 일치하는 경우, 상기 수신 회로로부터 전달되는 커맨드 또는 상기 테스트 커맨드를 상기 내부 회로로 전달하는 커맨드 수신 회로
    를 더 포함하는 적층형 반도체 장치.
  26. 제 25 항에 있어서,
    상기 송신 제어 회로는,
    상기 해당 칩의 합산 신호가 비활성화되면, 상기 칩 아이디가 특정 값을 가지는 경우에만 활성화되어 상기 신호 전달 회로로부터 전달되는 신호들을 상기 관통 전극들로 전달하고,
    상기 해당 칩의 합산 신호가 활성화되면, 상기 테스트 인에이블 신호에 따라 상기 신호 전달 회로로부터 전달되는 신호들을 상기 관통 전극들로 전달하는 적층형 메모리 장치.
  27. 수직 방향으로 적층되며, 다수의 관통 전극들을 통해 연결되어 서로 구별되는 칩 아이디가 할당된 다수의 반도체 칩들을 포함하는 적층형 메모리 장치에 있어서, 상기 각 반도체 칩은,
    특정 커맨드 혹은 상부 칩의 테스트 제어 신호의 비활성화에 따라, 해당 칩의 테스트 제어 신호를 활성화시키는 단계;
    상기 테스트 제어 신호에 따라서 테스트 커맨드 및 테스트 어드레스를 생성하고, 상기 테스트 어드레스 및 상기 테스트 커맨드에 따라 내부 회로의 테스트 동작을 수행하는 단계; 및
    상기 테스트 동작의 완료에 따라 상기 테스트 제어 신호를 비활성화시키는 단계
    를 포함하는 적층형 반도체 장치의 테스트 방법.
  28. 제 27 항에 있어서,
    상기 특정 커맨드는,
    MRS (mode Register Set) 커맨드를 포함하는 적층형 반도체 장치의 테스트 방법.
  29. 제 27 항에 있어서,
    상기 내부 회로의 테스트 동작을 수행하는 단계는,
    외부 장치로부터 입력되는 커맨드, 어드레스 및 칩 선택 신호를 상기 관통 전극들로 각각 전달하되, 상기 테스트 인에이블 신호에 따라 상기 테스트 어드레스와 상기 어드레스를 먹싱하여 전달하고, 상기 칩 아이디와 상기 칩 선택 신호를 먹싱하여 전달하는 단계;
    상기 칩 선택 신호와 상기 칩 아이디가 일치하는 경우, 상기 관통 전극들로부터 전달되는 커맨드 혹은 상기 테스트 커맨드를 내부 커맨드로 제공하는 단계; 및
    상기 내부 커맨드 및 상기 관통 전극들로부터 전달되는 어드레스에 따라 상기 내부 회로의 테스트 동작을 수행하는 단계
    를 더 포함하는 적층형 반도체 장치의 테스트 방법.
KR1020190031886A 2019-03-20 2019-03-20 적층형 반도체 장치 및 그의 테스트 방법 KR20200112041A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190031886A KR20200112041A (ko) 2019-03-20 2019-03-20 적층형 반도체 장치 및 그의 테스트 방법
US16/668,129 US11139041B2 (en) 2019-03-20 2019-10-30 Stacked semiconductor device and test method thereof
CN201911273384.3A CN111739875B (zh) 2019-03-20 2019-12-12 叠层半导体器件及其测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190031886A KR20200112041A (ko) 2019-03-20 2019-03-20 적층형 반도체 장치 및 그의 테스트 방법

Publications (1)

Publication Number Publication Date
KR20200112041A true KR20200112041A (ko) 2020-10-05

Family

ID=72515753

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190031886A KR20200112041A (ko) 2019-03-20 2019-03-20 적층형 반도체 장치 및 그의 테스트 방법

Country Status (3)

Country Link
US (1) US11139041B2 (ko)
KR (1) KR20200112041A (ko)
CN (1) CN111739875B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11824009B2 (en) * 2018-12-10 2023-11-21 Preferred Networks, Inc. Semiconductor device and data transferring method for semiconductor device
KR20200106734A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 테스트방법 및 이를 이용한 반도체칩
US11054461B1 (en) * 2019-03-12 2021-07-06 Xilinx, Inc. Test circuits for testing a die stack
US10991415B2 (en) * 2019-09-19 2021-04-27 Micron Tehcnology, Inc. Semiconductor device performing implicit precharge operation
KR20210098728A (ko) * 2020-02-03 2021-08-11 삼성전자주식회사 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법
US11487343B2 (en) * 2020-05-26 2022-11-01 Winbond Electronics Corp. Semiconductor storing apparatus and flash memory operation method
US11232830B1 (en) * 2020-12-11 2022-01-25 Micron Technology, Inc. Auto-precharge for a memory bank stack
KR20230078421A (ko) * 2021-11-26 2023-06-02 에스케이하이닉스 주식회사 집적 회로 칩
CN115565593A (zh) * 2022-10-27 2023-01-03 长鑫存储技术有限公司 一种测试结构、芯片堆叠结构和测试方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
US7875966B2 (en) * 2005-02-14 2011-01-25 Stats Chippac Ltd. Stacked integrated circuit and package system
KR100952438B1 (ko) * 2008-02-29 2010-04-14 주식회사 하이닉스반도체 반도체 메모리 장치
KR101163037B1 (ko) * 2010-03-31 2012-07-05 에스케이하이닉스 주식회사 3차원 적층 반도체 집적회로 및 그 제어 방법
KR101190682B1 (ko) * 2010-09-30 2012-10-12 에스케이하이닉스 주식회사 3차원 적층 반도체 집적회로
KR20120062281A (ko) * 2010-12-06 2012-06-14 삼성전자주식회사 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법
JP2012226794A (ja) * 2011-04-18 2012-11-15 Elpida Memory Inc 半導体装置、及び半導体装置の制御方法。
KR101857677B1 (ko) * 2011-07-21 2018-05-14 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 신호 전달 방법
KR101879394B1 (ko) * 2012-01-05 2018-07-18 에스케이하이닉스 주식회사 반도체시스템 및 커맨드어드레스 셋업/홀드 타임 조절방법
KR101902938B1 (ko) * 2012-02-14 2018-11-13 에스케이하이닉스 주식회사 반도체 집적회로
JP5846679B2 (ja) 2012-03-30 2016-01-20 インテル・コーポレーション 積層メモリアーキテクチャのためのビルトインセルフテスト
JP2014022652A (ja) * 2012-07-20 2014-02-03 Elpida Memory Inc 半導体装置及びそのテスト装置、並びに、半導体装置のテスト方法
US9689918B1 (en) * 2012-09-18 2017-06-27 Mentor Graphics Corporation Test access architecture for stacked memory and logic dies
KR102207562B1 (ko) * 2014-03-10 2021-01-27 에스케이하이닉스 주식회사 다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템
KR20170060205A (ko) * 2015-11-23 2017-06-01 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
KR20170066082A (ko) 2015-12-04 2017-06-14 삼성전자주식회사 Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법
KR20170068719A (ko) * 2015-12-09 2017-06-20 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102570582B1 (ko) * 2016-06-30 2023-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
KR102298923B1 (ko) * 2017-05-24 2021-09-08 에스케이하이닉스 주식회사 반도체 장치, 테스트 방법 및 이를 포함하는 시스템
US20190088348A1 (en) * 2017-09-21 2019-03-21 Qualcomm Incorporated Memory test control for stacked ddr memory
US10468313B2 (en) * 2017-09-26 2019-11-05 Micron Technology, Inc. Apparatuses and methods for TSV resistance and short measurement in a stacked device

Also Published As

Publication number Publication date
CN111739875B (zh) 2024-01-23
CN111739875A (zh) 2020-10-02
US20200303030A1 (en) 2020-09-24
US11139041B2 (en) 2021-10-05

Similar Documents

Publication Publication Date Title
KR20200112041A (ko) 적층형 반도체 장치 및 그의 테스트 방법
US9281035B2 (en) Semiconductor integrated circuit capable of controlling read command
US20200036560A1 (en) Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
EP3249542B1 (en) Memory module, memory controller and associated control method for read training technique
US7882324B2 (en) Method and apparatus for synchronizing memory enabled systems with master-slave architecture
US8675426B2 (en) Semiconductor device, semiconductor system having the same, and command address setup/hold time control method therefor
US10566968B1 (en) Output driver, and semiconductor memory device and memory system having the same
US8610460B2 (en) Control signal generation circuits, semiconductor modules, and semiconductor systems including the same
US7721010B2 (en) Method and apparatus for implementing memory enabled systems using master-slave architecture
US20150098284A1 (en) Semiconductor memory device and memory system including the same
KR20130118475A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
KR100605571B1 (ko) 멀티-포트 메모리 소자
CN109119122B (zh) 地址控制电路及半导体装置
KR102407184B1 (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
US8374042B2 (en) Command decoder and a semiconductor memory device including the same
US11211112B2 (en) Semiconductor devices controlling column operation of banks
KR20120053602A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR101082106B1 (ko) 뱅크액티브신호생성회로
KR102342471B1 (ko) 반도체 기입 장치 및 반도체 장치
US20240212741A1 (en) Main Wordline Decoding Circuitry
US8009497B2 (en) Auto-refresh control circuit and a semiconductor memory device using the same
KR101038299B1 (ko) 멀티-포트 메모리 소자
JP2015032324A (ja) 半導体装置
KR20110035182A (ko) 뱅크액티브신호생성회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal