KR20210098728A - 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법 - Google Patents

적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법 Download PDF

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KR20210098728A
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dies
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김현중
송웅재
안수웅
조승현
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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Abstract

본 개시의 기술적 사상에 따른 적층형 메모리 장치의 동작 방법은, 수직 방향으로 적층된 복수의 메모리 다이들을 포함하는 적층형 메모리 장치의 동작 방법으로서, 메모리 컨트롤러로부터 커맨드 및 어드레스를 수신하고, 어드레스를 디코딩함으로써 복수의 메모리 다이들 중 일부 메모리 다이들을 지시하는 스택 아이디(stack ID)를 판단하며, 복수의 메모리 다이들 중 인접한 두 개의 메모리 다이들이 액세스되지 않도록 스택 아이디에 대응하는 일부 메모리 다이들 중 서로 이격된 적어도 두 개의 메모리 다이들에 액세스한다.

Description

적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법{Stacked memory device, and operating method thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 메모리 장치는 그 용량 및 속도가 증가하고 있다. 메모리 장치의 일 예로서 DRAM(Dynamic Random Access Memory)은 휘발성 메모리로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다. 최근, DRAM의 대용량화 및 고속화를 위하여, 복수의 DRAM 칩들 또는 다이들을 적층한 적층형 메모리 장치가 개발되고 있다. 이때, 인접한 DRAM 칩들 또는 다이들의 구동으로 인해 적층형 메모리 장치의 성능이 저하되는 문제가 발생할 수 있다.
본 개시의 기술적 사상은, 적층된 메모리 다이들 또는 칩들에 대한 국부적인 핫스팟(hotspot)의 발생을 방지함으로써 성능을 향상시킬 수 있는 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법을 제공한다.
본 개시의 기술적 사상에 따른 적층형 메모리 장치의 동작 방법은, 수직 방향으로 적층된 복수의 메모리 다이들을 포함하는 적층형 메모리 장치의 동작 방법으로서, 메모리 컨트롤러로부터 커맨드 및 어드레스를 수신하는 단계, 상기 어드레스를 디코딩함으로써, 상기 복수의 메모리 다이들 중 일부 메모리 다이들을 지시하는 스택 아이디(stack ID)를 판단하는 단계, 및 상기 복수의 메모리 다이들 중 인접한 두 개의 메모리 다이들이 액세스되지 않도록, 상기 스택 아이디에 대응하는 상기 일부 메모리 다이들 중, 서로 이격된 적어도 두 개의 메모리 다이들에 액세스하는 단계를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 적층형 메모리 장치의 동작 방법은, 수직 방향으로 적층된 복수의 메모리 칩들을 포함하는 적층형 메모리 장치의 동작 방법으로서, 메모리 컨트롤러로부터 커맨드 및 어드레스를 수신하는 단계, 상기 어드레스를 디코딩함으로써, 상기 복수의 메모리 칩들 중 하나의 메모리 칩을 각각 지시하는 칩 아이디(chip ID)들을 판단하는 단계, 및 상기 칩 아이디들을 기초로, 상기 복수의 메모리 칩들 중, 서로 이격된 적어도 두 개의 메모리 칩들에 순차적으로 액세스하는 단계를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 적층형 메모리 장치는 수직 방향으로 적층된 복수의 메모리 다이들을 포함하고, 상기 복수의 메모리 다이들은, 제1 메모리 다이, 제1 TSV들을 통해 상기 제1 메모리 다이와 전기적으로 연결되는 제3 메모리 다이, 및 상기 제1 메모리 다이와 상기 제3 메모리 다이 사이에 배치되는 제2 메모리 다이를 포함하고, 상기 제2 메모리 다이는 상기 제1 TSV들에 연결되지 않는다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 시스템은, 인터포저 상에 배치되고, 수직 방향으로 적층된 복수의 메모리 다이들을 포함하는 메모리 장치, 및 상기 인터포저 상에서 상기 메모리 장치에 인접하게 배치되고, 상기 복수의 메모리 다이들 중 일부 메모리 다이들을 지시하는 스택 아이디를 생성하고, 생성된 상기 스택 아이디를 상기 메모리 장치에 전달하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 스택 아이디에 대응하는 상기 일부 메모리 다이들 중, 서로 이격된 적어도 두 개의 메모리 다이들에 액세스한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 시스템은, 인쇄 회로 기판 상에 배치되고, 수직 방향으로 적층된 복수의 메모리 칩들을 포함하는 메모리 장치, 및 상기 인쇄 회로 기판 상에서 상기 메모리 장치에 인접하게 배치되고, 상기 복수의 메모리 칩들 중 하나의 메모리 칩을 각각 지시하는 칩 아이디들을 생성하고, 생성된 상기 칩 아이디들을 상기 메모리 장치에 전달하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 칩 아이디들을 기초로, 상기 복수의 메모리 칩들 중, 서로 이격된 적어도 두 개의 메모리 칩들에 액세스한다.
본 개시의 기술적 사상에 따르면, 적층형 메모리 장치에 포함된 메모리 다이들 또는 메모리 칩들에 대해 랜덤하게 또는 교대로 스택 아이디 또는 칩 아이디를 할당하고, 스택 아이디 또는 칩 아이디에 기초하여 메모리 다이들 또는 메모리 칩들에 액세스함으로써, 적층형 메모리 장치에서 핫스팟의 발생을 방지할 수 있고, 이로써, 적층형 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치를 더욱 상세하게 나타내는 블록도이다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 메모리 장치를 나타낸다.
도 4는 본 개시의 일 실시예에 따른 메모리 장치를 나타낸다.
도 5a 및 도 5b는 본 개시의 일 실시예에 따른 메모리 장치를 나타낸다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치를 나타낸다.
도 7은 본 개시의 일 실시예에 따른 메모리 장치를 나타낸다.
도 8은 본 개시의 일 실시예에 따른 메모리 장치를 나타낸다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치를 나타낸다.
도 10은 본 개시의 일 실시예에 따른 HBM 모듈을 나타낸다.
도 11은 본 개시의 일 실시예에 따른 HBM을 나타낸다.
도 12는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타낸다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타낸다.
도 14는 본 개시의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명의 예시적인 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(200)는 복수의 메모리들(110) 및 제어 로직(120)을 포함할 수 있고, 복수의 메모리들(110) 각각은 메모리 셀 어레이(MCA)를 포함할 수 있다. 복수의 메모리들(110)은 수직 방향으로 서로 적층될 수 있고, 이에 따라, 메모리 장치(200)는 "적층형 메모리 장치"라고 지칭할 수 있다. 이하에서는, "메모리 장치"가 "적층형 메모리 장치"인 실시예들을 중심으로 설명하기로 한다. 이에 따라, 본 명세서에서 "메모리 장치"는 "적층형 메모리 장치"를 의미하는 것으로 사용될 수 있다.
일 실시예에서, 복수의 메모리들(110)은 복수의 메모리 다이들 또는 코어 다이들(core dies)로 구현될 수 있고, 제어 로직(120)은 버퍼 다이로 구현될 수 있으며, 복수의 메모리 다이들 또는 코어 다이들은 버퍼 다이 상에 수직 방향으로 적층될 수 있다. 이에 대해, 도 3a 내지 도 6을 참조하여 후술하기로 한다. 일 실시예에서, 복수의 메모리들(110)은 복수의 메모리 칩들로 구현될 수 있고, 제어 로직(120)은 버퍼 칩으로 구현될 수 있으며, 복수의 메모리 칩들은 버퍼 칩 상에 수직 방향으로 적층될 수 있다. 일 실시예에서, 복수의 메모리들(110)은 복수의 메모리 칩들로 구현될 수 있고, 제어 로직(120)은 복수의 메모리 칩들 중 적어도 하나에 포함되거나 복수의 메모리 칩들 각각에 포함될 수 있다. 이에 대해, 도 7 내지 도 9를 참조하여 후술하기로 한다.
메모리 컨트롤러(200)는 각종 신호를 메모리 장치(100)에 제공함으로써, 메모리 셀 어레이(MCA)에 대한 기록 및 독출 등의 일반 메모리 동작을 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(100)에 제공함으로써, 메모리 장치(100)에 데이터(DATA)를 기입하거나 또한 메모리 장치(100)로부터 데이터(DATA)를 독출할 수 있다.
커맨드(CMD)는 데이터의 기입 또는 독출을 위해 메모리 셀 어레이(110)를 액티브 상태(active state)로 전환하기 위한 액티브 커맨드를 포함할 수 있다. 메모리 장치(100)는 액티브 커맨드에 응답하여, 메모리 셀 어레이(MCA)에 포함된 워드 라인을 활성화시킬 수 있다. 또한, 커맨드(CMD)는 데이터의 기입 또는 독출이 완료된 후 메모리 셀 어레이(MCA)를 액티브 상태에서 스탠바이 상태(standby state)로 전환하기 위한 프리차지 커맨드를 포함할 수 있다. 또한, 커맨드(CMD)는 메모리 셀 어레이(MCA)에 대한 리프레쉬 동작을 제어하기 위한 리프레쉬 커맨드를 포함할 수 있다.
일부 실시예들에서, 복수의 메모리들(110) 각각 또는 제어 로직(120)은 PE(Processing Element)를 더 포함할 수 있다. 이때, 메모리 컨트롤러(200)는 각종 신호를 메모리 장치(100)에 제공함으로써, PE를 통한 내부 프로세싱 동작을 제어할 수 있다. PE는 메모리 컨트롤러(200)로부터 수신한 데이터를 이용하여 연산 동작을 수행할 수 있다. 메모리 장치(100)는 PE의 연산 동작의 수행 결과를 메모리 컨트롤러(200)에 제공하거나 다른 메모리 장치에 제공할 수 있다.
메모리 컨트롤러(200)는 어드레스 생성부(210)를 포함할 수 있고, 어드레스 생성부(210)는 어드레스(ADDR)를 생성하고, 생성된 어드레스(ADDR)를 메모리 장치(100)에 제공함으로써 메모리 장치(100)에 액세스할 수 있다. 제어 로직(120)은 메모리 컨트롤러(200)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)에 포함된 스택 아이디 또는 칩 아이디를 판단할 수 있다. 제어 로직(120)은 판단된 스택 아이디 또는 칩 아이디에 따라 복수의 메모리들(110)에 대한 액세스 동작을 제어할 수 있다. 이때, 제어 로직(120)은 복수의 메모리들(110) 중 인접한 두 개의 메모리들이 액세스되지 않도록 복수의 메모리들(110)에 대한 액세스 동작을 제어할 수 있다.
일 실시예에서, 스택 아이디는 복수의 메모리들(110)의 물리적인 위치에 무관하게, 예를 들어, 랜덤하게 또는 교대로 할당되며, 이에 따라, 인접하게 배치된 적어도 두 개의 메모리들에 서로 다른 스택 아이디들이 각각 할당될 수 있다. 이때, 제어 로직(120)은 인접한 두 개의 메모리들이 액세스 되지 않도록, 스택 아이디에 대응하는 적어도 두 개의 메모리들이 액세스되도록 제어할 수 있다. 이에 따라, 서로 이격된 적어도 두 개의 메모리들이 액세스될 수 있고, 핫스팟의 발생을 방지할 수 있다.
그러나, 본 개시는 이에 한정되지 않으며, 일부 실시예들에서, 스택 아이디는 복수의 메모리들(110)의 물리적인 위치에 따라 할당되며, 이에 따라, 인접하게 배치된 적어도 두 개의 메모리들에 동일한 스택 아이디가 할당될 수 있다. 이때, 제어 로직(120)은 인접한 적어도 두 개의 메모리들이 동시에 액세스 되지 않도록, 스택 아이디에 대응하지 않는 메모리를 포함하는 적어도 두 개의 메모리들이 액세스되도록 제어할 수 있다. 이에 따라, 서로 이격된 적어도 두 개의 메모리들이 액세스될 수 있고, 핫스팟의 발생을 방지할 수 있다.
일 실시예에서, 칩 아이디는 복수의 메모리들(110)의 물리적인 위치에 무관하게, 예를 들어, 랜덤하게 또는 교대로 할당될 수 있다. 예를 들어, 복수의 메모리들(110)의 적층 순서에 무관하게 랜덤한 칩 아이디들이 복수의 메모리들(110)에 할당될 수 있다. 이때, 제어 로직(120)은 인접한 두 개의 메모리들이 액세스되지 않도록, 칩 아이디들에 대응하는 적어도 두 개의 메모리들이 액세스되도록 제어할 수 있다. 이에 따라, 서로 이격된 적어도 두 개의 메모리들이 액세스될 수 있고, 핫스팟의 발생을 방지할 수 있다.
그러나, 본 개시는 이에 한정되지 않으며, 일부 실시예들에서, 칩 아이디는 복수의 메모리들(110)의 물리적인 위치에 따라 할당되며, 예를 들어, 복수의 메모리들(110)의 적층 순서에 따라 순차적인 칩 아이디들이 복수의 메모리(110)에 할당될 수 있다. 이때, 제어 로직(120)은 인접한 적어도 두 개의 메모리들이 동시에 액세스 되지 않도록, 칩 아이디에 대응하지 않는 메모리를 포함하는 적어도 두 개의 메모리들이 액세스되도록 제어할 수 있다. 이에 따라, 서로 이격된 적어도 두 개의 메모리들이 액세스될 수 있고, 핫스팟의 발생을 방지할 수 있다.
메모리 시스템(10)은 데이터 처리 시스템 또는 이에 포함되는 구성일 수 있다. 데이터 처리 시스템은 PC(personal computer), 데이터 서버, 클라우드 시스템, 인공 지능 서버, 네트워크-결합 스토리지(network-attached storage, NAS), IoT(Internet of Things) 장치 등 다양한 종류의 시스템일 수 있다. 또는 데이터 처리 시스템은 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), e-북(e-book), 웨어러블 기기 등의 다양한 종류의 휴대용 전자 기기일 수 있다.
메모리 컨트롤러(200)는 호스트로부터의 요청에 따라 메모리 장치(100)에 액세스할 수 있다. 메모리 컨트롤러(200)는 다양한 프로토콜을 사용하여 호스트와 통신할 수 있으며, 예컨대 메모리 컨트롤러(200)는 PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 호스트와 통신할 수 있다.
한편, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power DDR) SDRAM, GDDR(Graphics DDR) SDRAM, RDRAM(Rambus DRAM) 등과 같은 DRAM일 수 있다. 그러나, 본 개시의 실시예들은 이에 국한될 필요가 없으며, 일 예로서 메모리 장치(100)는 플래시(flash) 메모리, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 및 ReRAM(Resistive RAM) 등의 비휘발성 메모리로 구현되어도 무방하다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(100)를 더욱 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 복수의 메모리들(110) 및 제어 로직(120)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100)는 도 1의 메모리 장치(100)에 대응할 수 있다. 복수의 메모리들(110)은 순차적으로 적층된 제1 내지 제N 메모리들(110a, 110b, 110n)을 포함할 수 있다(N은 3 이상의 양의 정수). 그러나, 본 발명은 이에 한정되지 않으며, 복수의 메모리들(110) 중 일부 메모리들은 수직 방향으로 적층되고, 다른 메모리들은 수평 방향으로 배치될 수도 있다. 예를 들어, 제1 및 제2 메모리들(110a, 110b)은 수직 방향으로 적층되고, 제N 메모리(110n)는 제1 및 제2 메모리들(110a, 110b)에 대해 수평 방향으로 배치될 수도 있다.
제어 로직(120)은 어드레스 디코더(121)를 포함할 수 있다. 어드레스 디코더(121)는 메모리 컨트롤러(200)로부터 수신한 어드레스(ADDR)를 디코딩함으로써, 어드레스(ADDR)에 포함된 스택 아이디 또는 칩 아이디를 판단할 수 있다. 제어 로직(120)은 스택 아이디 또는 칩 아이디에 기초하여 제1 내지 제N 메모리들(110a, 110b, 110n)에 대한 액세스 순서를 결정할 수 있고, 결정된 액세스 순서에 따라 제1 내지 제N 메모리들(110a, 110b, 110n)에 액세스할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 어드레스 디코더(121)는 제어 로직(120)의 외부에 배치될 수도 있다.
일 실시예에서, 제1 내지 제N 메모리들(110a, 110b, 110n)은 복수의 스택들로 구분될 수 있다. 예를 들어, 제1 내지 제N 메모리들(110a, 110b, 110n)은 제1 스택 및 제2 스택으로 구분될 수 있고, 이에 따라, 제1 내지 제N 메모리들(110a, 110b, 110n) 중 일부에는 제1 스택 아이디가 할당되고, 제1 내지 제N 메모리들(110a, 110b, 110n) 중 다른 일부에는 제2 스택 아이디가 할당될 수 있다. 예를 들어, 제1 내지 제N 메모리들(110a, 110b, 110n) 중 제1 스택 아이디가 할당되는 메모리와 제2 스택 아이디가 할당되는 메모리는 서로 이격될 수 있다.
그러나, 본 발명은 제1 및 제2 스택 아이디들에 한정되지 않으며, 일부 실시예들에서, 제1 내지 제N 메모리들(110a, 110b, 110n)은 제1 스택, 제2 스택 및 제3 스택으로 구분될 수 있고, 이에 따라, 제1 내지 제N 메모리들(110a, 110b, 110n) 중 일부에는 제1 스택 아이디가 할당되고, 제1 내지 제N 메모리들(110a, 110b, 110n) 중 다른 일부에는 제2 스택 아이디가 할당될 수 있고, 제1 내지 제N 메모리들(110a, 110b, 110n) 중 또 다른 일부에는 제3 스택 아이디가 할당될 수 있다. 나아가, 제1 내지 제N 메모리들(110a, 110b, 110n)은 4개 이상의 스택들로 구분될 수 있고, 이에 따라, 제1 내지 제N 메모리들(110a, 110b, 110n)에 대해 4개 이상의 스택 아이디들이 할당될 수도 있다.
제어 로직(120)은 어드레스(ADDR)에 제1 스택 아이디가 포함된 경우, 인접한 두 개의 메모리들이 액세스되지 않도록 제1 내지 제N 메모리들(110a, 110b, 110n) 중 제1 스택 아이디에 대응하는 메모리들에 액세스할 수 있다. 예를 들어, 제어 로직(120)은 제1 내지 제N 메모리들(110a, 110b, 110n) 중 제1 스택 아이디에 대응하는 메모리들에 순차적으로 액세스할 수 있다. 이에 따라, 제1 내지 제N 메모리들(110a, 110b, 110n) 중 서로 이격된 메모리들에 대한 액세스가 수행됨으로써, 메모리 장치(100)에서 핫스팟(hotspot)의 발생을 방지할 수 있고, 이로써, 메모리 장치(100)의 성능을 향상시킬 수 있다.
일 실시예에서, 제1 내지 제N 메모리들(110a, 110b, 110n)은 복수의 칩 아이디들에 대응할 수 있고, 복수의 칩 아이디들은 제1 내지 제N 메모리들(110a, 110b, 110n)의 적층 순서와 무관하게 할당될 수 있다. 예를 들어, 제1 내지 제N 메모리들(110a, 110b, 110n)에 대해 랜덤하게 칩 아이디들이 할당될 수 있다. 예를 들어, 제1 내지 제N 메모리들(110a, 110b, 110n)에 대해 교대로(alternate) 칩 아이디들이 할당될 수 있다.
제어 로직(120)은 어드레스(ADDR)에 제1 및 제2 칩 아이디들이 포함된 경우, 인접한 두 개의 메모리들이 액세스되지 않도록 제1 내지 제N 메모리들(110a, 110b, 110n) 중 제1 및 제2 칩 아이디에 각각 대응하는 메모리들에 액세스할 수 있다. 예를 들어, 제어 로직(120)은 제1 내지 제N 메모리들(110a, 110b, 110n) 중 제1 및 제2 칩 아이디들에 각각 대응하는 메모리들에 순차적으로 액세스할 수 있다. 이에 따라, 제1 내지 제N 메모리들(110a, 110b, 110n) 중 서로 이격된 메모리들에 대한 액세스가 수행됨으로써, 메모리 장치(100)에서 핫스팟(hotspot)의 발생을 방지할 수 있고, 이로써, 메모리 장치(100)의 성능을 향상시킬 수 있다.
일부 실시예들에서, 메모리 장치(100)는 온도 센서를 더 포함할 수 있다. 예를 들어, 온도 센서는 제1 내지 제N 메모리들(110a, 110b, 110n) 중 적어도 하나에 인접하게 배치될 수 있다. 예를 들어, 온도 센서는 제1 내지 제N 메모리들(110a, 110b, 110n) 중 적어도 하나에 포함될 수 있다. 온도 센서는 제1 내지 제N 메모리들(110a, 110b, 110n)의 온도를 감지할 수 있고, 제어 로직(120)은 감지된 온도에 기초하여 제1 내지 제N 메모리들(110a, 110b, 110n)에 대응하는 스택 아이디들 또는 칩 아이디들을 동적으로 조정할 수 있다.
도 3a 및 도 3b는 본 개시의 일 실시예에 따른 메모리 장치(300)를 나타낸다.
도 3a를 참조하면, 메모리 장치(300)는 버퍼 다이(310) 및 복수의 코어 다이들(MD1 내지 MD8)을 포함할 수 있다. 예를 들어, 메모리 장치(300)는 HBM(High Bandwidth Memory)일 수 있다. 복수의 코어 다이들(MD1 내지 MD8) 각각은 복수의 메모리 셀들을 포함할 수 있고, 이에 따라, 복수의 코어 다이들(MD1 내지 MD8)을 복수의 메모리 다이들이라고 지칭할 수도 있다. 복수의 코어 다이들(MD1 내지 MD8)은 도 2의 제1 내지 제N 메모리들(110a, 110b, 110n)의 일 구현예에 대응할 수 있다. 한편, 버퍼 다이(310)는 메모리 셀을 포함하지 않을 수 있다. 복수의 코어 다이들(MD1 내지 MD8)은 버퍼 다이(310) 상에 순차적으로 적층될 수 있다. 도 3a에서는 8개의 코어 다이들이 도시되었으나, 본 발명은 이에 한정되지 않으며, 버퍼 다이(310) 상에 적층되는 코어 다이들의 개수는 다양하게 변경될 수 있다. 버퍼 다이(310)의 수평 방향의 사이즈는, 복수의 코어 다이들(MD1 내지 MD8) 각각의 수평 방향의 사이즈보다 클 수 있다.
복수의 코어 다이들(MD1 내지 MD8) 중 홀수 번째 코어 다이들(MD1, MD3, MD5, MD7)에는 제1 스택 아이디(SID1)가 할당될 수 있고, 복수의 코어 다이들(MD1 내지 MD8) 중 짝수 번째 코어 다이들(MD2, MD4, MD6, MD8)에는 제2 스택 아이디(SID2)가 할당될 수 있다. 제1 스택 아이디(SID1)가 활성화되는 경우, 제1 스택 아이디(SID1)에 대응하는 코어 다이들(MD1, MD3, MD5, MD7)을 액세스할 수 있다. 이에 따라, 인접한 코어 다이들이 동시에 액세스되지 않음으로써 메모리 장치(300)에서 핫스팟의 발생을 방지할 수 있다. 예를 들어, 어드레스(ADDR)는 제1 스택 아이디(SID1)를 포함할 수 있고, 제어 로직(예를 들어, 도 1의 120)은 제1 스택 아이디(SID1)에 기초하여 코어 다이들(MD1, MD3, MD5, MD7)을 순차적으로 액세스할 수 있다. 그러나, 본 개시는 이에 한정되지 않으며, 일부 실시예들에서, 제어 로직(예를 들어, 도 1의 120)은 제1 스택 아이디(SID1)에 기초하여 코어 다이들(MD1, MD3, MD5, MD7)을 동시에 액세스할 수도 있다.
버퍼 다이(310)와 복수의 코어 다이들(MD1 내지 MD8)은 TSV들을 통해 전기적으로 연결될 수 있다. 일 실시예에서, 버퍼 다이(310)는 제1 TSV들을 통해 제1 스택 아이디(SID1)에 대응하는 코어 다이들(MD1, MD3, MD5, MD7)에 전기적으로 연결될 수 있다. 이때, 제1 TSV들은 제2 스택 아이디(SID2)에 대응하는 코어 다이들(MD2, MD4, MD6, MD8)에는 전기적으로 연결되지 않을 수 있다. 일 실시예에서, 버퍼 다이(310)는 제2 TSV들을 통해 제2 스택 아이디(SID2)에 대응하는 코어 다이들(MD2, MD4, MD6, MD8)에 전기적으로 연결될 수 있다. 이때, 제2 TSV들은 제1 스택 아이디(SID1)에 대응하는 코어 다이들(MD1, MD3, MD5, MD7)에는 전기적으로 연결되지 않을 수 있다.
버퍼 다이(310)의 일면에는 솔더 범프(SB)들이 배치될 수 있고, 버퍼 다이(310)는 솔더 범프(SB)들을 통해 인터포저 또는 인쇄 회로 기판 등에 장착될 수 있다. 복수의 코어 다이들(MD1 내지 MD8) 사이, 그리고 코어 다이(MD1)와 버퍼 다이(310) 사이에는 언더필층(320)이 배치될 수 있다. 예를 들어, 언더필층(320)은 CUF(Capillary Underfill) 공정, MUF(molded underfill) 공정, TC-NCP(thermal compression-non conductive paste) 공정, 또는 TC-NCF(thermal compression-non conductive film) 공정 등을 통해 배치될 수 있다.
일 실시예에서, 솔더 범프(SB)들은 입출력 핀들에 대응할 수 있다. 예를 들어, 메모리 장치(300)는 1024개의 입출력 핀들을 포함할 수 있고, 이에 따라, 버퍼 다이(310)의 일면에서 1024개의 솔더 범프(SB)들이 배치될 수 있다. 이와 같이, 메모리 장치(300)는 와이드(wide) 입출력 인터페이스를 지원하는 HBM 장치로 구현될 수 있고, 메모리 장치(300)를 이용하여 고속 데이터 처리를 수행할 수 있다.
복수의 코어 다이들(MD1 내지 MD8) 각각의 일면에는 액티브 레이어(330)가 배치될 수 있다. 복수의 코어 다이들(MD1 내지 MD8) 중 최상부에 배치된 코어 다이(MD8)의 수직 방향의 길이는 다른 코어 다이들의 수직 방향의 길이보다 클 수 있다. 복수의 코어 다이들(MD1 내지 MD8)의 측면에는 사이드 몰딩 부재(340)가 배치될 수 있고, 복수의 코어 다이들(MD1 내지 MD8) 중 최상부에 배치된 코어 다이(MD8)의 상면은 노출될 수 있다.
도 3b를 참조하면, 제2 스택 아이디(SID2)가 활성화되는 경우, 제2 스택 아이디(SID2)에 대응하는 코어 다이들(MD2, MD4, MD6, MD8)을 액세스할 수 있다. 이에 따라, 인접한 코어 다이들이 동시에 액세스되지 않음으로써 메모리 장치(300)에서 핫스팟의 발생을 방지할 수 있다. 예를 들어, 어드레스(ADDR)는 제2 스택 아이디(SID2)를 포함할 수 있고, 제어 로직(120)은 제2 스택 아이디(SID2)에 기초하여 코어 다이들(MD2, MD4, MD6, MD8)을 액세스할 수 있다.
도 4는 본 개시의 일 실시예에 따른 메모리 장치(300')를 나타낸다.
도 4를 참조하면, 메모리 장치(300')는 도 3a 및 도 3b에 예시된 메모리 장치(300)의 일 구현예에 대응할 수 있다. 버퍼 다이(310)는 제어 로직(311)을 포함할 수 있고, 제어 로직(311)은 예를 들어, 도 1 및 도 2의 제어 로직(120)의 일 구현예에 대응할 수 있다. 예를 들어, 제어 로직(311)은 제1 스택 아이디 제어부(311a) 및 제2 스택 아이디 제어부(311b)를 포함할 수 있다. 그러나, 제어 로직(311)의 구성은 이에 한정되지 않으며, 메모리 장치(300')에 대한 스택 아이디들의 개수에 대응하는 스택 아이디 제어부들을 포함할 수 있다.
제1 스택 아이디 제어부(311a)는 메모리 컨트롤러(예를 들어, 도 1의 200)로부터 수신한 어드레스(ADDR)에 응답하여, 복수의 코어 다이들(MD1 내지 MD8) 중 제1 스택 아이디(SID1)에 대응하는 코어 다이들(예를 들어, MD1, MD3, MD5, MD7)에 대한 액세스 동작을 제어할 수 있다. 예를 들어, 제1 스택 아이디 제어부(311a)는 제1 스택 아이디(SID1)를 포함하는 어드레스(ADDR)에 응답하여, 솔더 범프(SB)를 통해 제1 코어 다이(MD1)의 메모리 셀 어레이(MCA)에 대한 액세스 동작을 제어할 수 있다. 예를 들어, 제1 스택 아이디 제어부(311a)는 제1 스택 아이디(SID1)를 포함하는 어드레스(ADDR)에 응답하여, 솔더 범프(SB) 및 TSV를 통해 제3 코어 다이(MD3)의 메모리 셀 어레이(MCA)에 대한 액세스 동작을 제어할 수 있다.
제2 스택 아이디 제어부(311b)는 메모리 컨트롤러(예를 들어, 도 1의 200)로부터 수신한 어드레스(ADDR)에 응답하여, 복수의 코어 다이들(MD1 내지 MD8) 중 제2 스택 아이디(SID2)에 대응하는 코어 다이들(예를 들어, MD2, MD4, MD6, MD8)에 대한 액세스 동작을 제어할 수 있다. 예를 들어, 제2 스택 아이디 제어부(311b)는 제2 스택 아이디(SIDb)를 포함하는 어드레스(ADDR)에 응답하여, 솔더 범프(SB) 및 TSV를 통해 제2 코어 다이(MD2)의 메모리 셀 어레이(MCA)에 대한 액세스 동작을 제어할 수 있다. 예를 들어, 제2 스택 아이디 제어부(311b)는 제2 스택 아이디(SID2)를 포함하는 어드레스(ADDR)에 응답하여, 솔더 범프(SB) 및 TSV를 통해 제4 코어 다이(MD4)의 메모리 셀 어레이(MCA)에 대한 액세스 동작을 제어할 수 있다.
일 실시예에서, 제1 스택 아이디(SID1)에 대응하는 코어 다이들은 동적으로 변경될 수 있고, 이에 따라, 제1 스택 아이디 제어부(311a)와 코어 다이들에 대한 연결 관계는 변경될 수 있다. 예를 들어, 코어 다이들(MD1 내지 MD8) 중 하부에 발열이 집중되는 경우, 제1 스택 아이디(SID1)에 대응하는 코어 다이들을 제4, 제6 내지 제8 코어 다이들(MD4, MD6, MD7, MD8)로 변경할 수 있고, 이에 따라, 제1 스택 아이디 제어부(311a)는 제4, 제6 내지 제8 코어 다이들(MD4, MD6, MD7, MD8)에 대한 액세스 동작을 제어할 수 있다.
마찬가지로, 제2 스택 아이디(SID2)에 대응하는 코어 다이들도 동적으로 변경될 수 있고, 이에 따라, 제2 스택 아이디 제어부(311b)와 코어 다이들에 대한 연결 관계는 변경될 수 있다. 예를 들어, 코어 다이들(MD1 내지 MD8) 중 상부에 발열이 집중되는 경우, 제2 스택 아이디(SID2)에 대응하는 코어 다이들을 제1, 제2, 제4 및 제5 코어 다이들(MD1, MD2, MD4, MD5)로 변경할 수 있고, 이에 따라, 제2 스택 아이디 제어부(311b)는 제1, 제2, 제4, 제5 코어 다이들(MD1, MD2, MD4, MD5)에 대한 액세스 동작을 제어할 수 있다.
도 5a 및 도 5b는 본 개시의 일 실시예에 따른 메모리 장치(300a)를 나타낸다.
도 5a를 참조하면, 메모리 장치(300a)는 버퍼 다이(310) 및 복수의 코어 다이들(MD1 내지 MD8)을 포함할 수 있다. 본 실시예에 따른 메모리 장치(300a)는 도 3a의 메모리 장치(300)의 변형 예에 대응하며, 이하에서는 도 3a에 예시된 메모리 장치(300)와의 차이점을 중심으로 설명하기로 한다.
복수의 코어 다이들(MD1 내지 MD8) 중 제1, 제2, 제5 및 제6 코어 다이들(MD1, MD2, MD5, MD6)에는 제1 스택 아이디(SID1)가 할당될 수 있고, 제3, 제4, 제7 및 제8 코어 다이들(MD3, MD4, MD7, MD8)에는 제2 스택 아이디(SID2)가 할당될 수 있다. 이와 같이, 본 실시예에 따르면, 동일 스택 아이디에 대응하는 코어 다이들 중 일부는 서로 인접하고, 나머지는 서로 이격될 수 있다. 구체적으로, 제1 및 제2 코어 다이들(MD1, MD2)은 서로 인접하고, 제5 및 제6 코어 다이들(MD5, MD6)은 서로 인접하며, 제2 및 제5 코어 다이들(MD2, MD5)은 서로 이격될 수 있다.
제1 스택 아이디(SID1)가 활성화되는 경우, 제1 스택 아이디(SID1)에 대응하는 코어 다이들(MD1, MD2, MD5, MD6)을 액세스할 수 있고, 서로 인접한 네 개의 코어 다이들(MD1 내지 MD4)이 액세스되는 경우에 비해 발열 부위를 분산시킬 수 있다. 예를 들어, 제1 스택 아이디(SID1)에 대응하는 코어 다이들(MD1, MD2, MD5, MD6)을 순차적으로 액세스할 수 있다. 이에 따라, 인접한 코어 다이들이 동시에 액세스되지 않음으로써 메모리 장치(300)에서 핫스팟의 발생을 방지할 수 있다. 예를 들어, 어드레스(ADDR)는 제1 스택 아이디(SID1)를 포함할 수 있고, 제어 로직(예를 들어, 도 1의 120)은 제1 스택 아이디(SID1)에 기초하여 코어 다이들(MD1, MD2, MD5, MD6)을 액세스할 수 있다.
도 5b를 참조하면, 제2 스택 아이디(SID2)가 활성화되는 경우, 제2 스택 아이디(SID2)에 대응하는 코어 다이들(MD3, MD4, MD7, MD8)을 액세스할 수 있고, 서로 인접한 네 개의 코어 다이들(MD5 내지 MD8)이 액세스되는 경우에 비해 발열 부위를 분산시킬 수 있다. 예를 들어, 제2 스택 아이디(SID2)에 대응하는 코어 다이들(MD3, MD4, MD7, MD8)을 순차적으로 액세스할 수 있다. 이에 따라, 인접한 코어 다이들이 동시에 액세스되지 않음으로써 메모리 장치(300)에서 핫스팟의 발생을 방지할 수 있다. 예를 들어, 어드레스(ADDR)는 제2 스택 아이디(SID2)를 포함할 수 있고, 제어 로직(120)은 제2 스택 아이디(SID2)에 기초하여 코어 다이들(MD3, MD4, MD7, MD8)을 액세스할 수 있다. 일부 실시예들에서, 도 5a 및 도 5b에 예시된 메모리 장치(300a)의 버퍼 다이(310)도, 도 4와 유사하게 제어 로직을 포함할 수 있다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치(300b)를 나타낸다.
도 6을 참조하면, 메모리 장치(300b)는 버퍼 다이(310) 및 복수의 코어 다이들(MD1 내지 MD6)을 포함할 수 있다. 본 실시예에 따른 메모리 장치(300b)는 도 3a의 메모리 장치(300)의 변형 예에 대응하며, 이하에서는 도 3a에 예시된 메모리 장치(300)와의 차이점을 중심으로 설명하기로 한다. 복수의 코어 다이들(MD1 내지 MD6)은 버퍼 다이(310) 상에 순차적으로 적층될 수 있다. 도 6에서는 6개의 코어 다이들이 도시되었으나, 본 발명은 이에 한정되지 않으며, 버퍼 다이(310) 상에 적층되는 코어 다이들의 개수는 다양하게 변경될 수 있다.
복수의 코어 다이들(MD1 내지 MD6) 중 제1 및 제4 코어 다이들(MD1, MD4)에는 제1 스택 아이디(SID1)가 할당될 수 있고, 제2 및 제5 코어 다이들(MD2, MD5)에는 제2 스택 아이디(SID2)가 할당될 수 있으며, 제3 및 제6 코어 다이들(MD3, MD6)에는 제3 스택 아이디(SID3)가 할당될 수 있다. 예를 들어, 제1 스택 아이디(SID1)가 활성화되는 경우, 제1 스택 아이디(SID1)에 대응하는 코어 다이들(MD1, MD4)을 액세스할 수 있다. 이에 따라, 인접한 코어 다이들이 동시에 액세스되지 않음으로써 메모리 장치(300b)에서 핫스팟의 발생을 방지할 수 있다. 예를 들어, 어드레스(ADDR)는 제1 스택 아이디(SID1)를 포함할 수 있고, 제어 로직(예를 들어, 도 1의 120)은 제1 스택 아이디(SID1)에 기초하여 코어 다이들(MD1, MD4)을 액세스할 수 있다. 일부 실시예들에서, 도 6에 예시된 메모리 장치(300b)의 버퍼 다이(310)도, 도 4와 유사하게, 제어 로직을 포함할 수 있다. 이때, 버퍼 다이(310)에 포함되는 제어 로직은 제1 스택 아이디 제어부, 제2 스택 아이디 제어부 및 제3 스택 아이디 제어부를 포함할 수 있다.
도 7은 본 개시의 일 실시예에 따른 메모리 장치(400)를 나타낸다.
도 7을 참조하면, 메모리 장치(400)는 인쇄 회로 기판(410) 및 복수의 메모리 칩들(MC1 내지 MC8)을 포함할 수 있다. 예를 들어, 메모리 장치(400)는 DDR(Double Data Rate), LPDDR(Low Power DDR), 또는 GDDR(Graphics DDR) 인터페이스에 따라 통신하는 메모리 장치일 수 있다. 복수의 메모리 칩들(MC1 내지 MC8)은 도 2의 제1 내지 제N 메모리들(110a, 110b, 110n)의 일 구현예에 대응할 수 있다. 복수의 메모리 칩들(MC1 내지 MC8)은 인쇄 회로 기판(410) 상에 순차적으로 적층될 수 있다. 도 7에서는 8개의 메모리 칩들이 도시되었으나, 본 발명은 이에 한정되지 않으며, 인쇄 회로 기판(410) 상에 적층되는 메모리 칩들의 개수는 다양하게 변경될 수 있다.
일 실시예에서, 복수의 메모리 칩들(MC1 내지 MC8)에 대해 랜덤하게 또는 교대로 칩 아이디가 할당될 수 있다. 예를 들어, 메모리 칩(MC1)에는 제1 칩 아이디(CID1)가, 메모리 칩(MC2)에는 제3 칩 아이디(CID3)가, 메모리 칩(MC3)에는 제5 칩 아이디(CID5)가, 메모리 칩(MC4)에는 제7 칩 아이디(CID7)가, 메모리 칩(MC5)에는 제8 칩 아이디(CID8)가, 메모리 칩(MC6)에는 제6 칩 아이디(CID6)가, 메모리 칩(MC7)에는 제4 칩 아이디(CID4)가, 메모리 칩(MC8)에는 제2 칩 아이디(CID2)가 할당될 수 있다. 예를 들어, 제1 및 제2 칩 아이디들(CID1, CID2)가 활성화되는 경우, 제1 및 제2 칩 아이디들(CID1, CID2)에 각각 대응하는 서로 이격된 메모리 칩들(MC1, MC8)을 액세스할 수 있다. 이에 따라, 인접한 메모리 칩들이 동시에 액세스되지 않음으로써 메모리 장치(400)에서 핫스팟의 발생을 방지할 수 있다. 예를 들어, 어드레스(ADDR)는 제1 및 제2 칩 아이디들(CID1, CID2)를 포함할 수 있고, 제어 로직(예를 들어, 도 1의 120)은 제1 및 제2 칩 아이디들(CID1, CID2)에 기초하여 메모리 칩들(MC1, MC8)을 액세스할 수 있다.
인쇄 회로 기판(410)의 일면에는 솔더 범프(SB)들이 배치될 수 있고, 인쇄 회로 기판(410)은 솔더 범프(SB)들을 통해 패키지 기판 또는 마더 보드 등에 장착될 수 있다. 복수의 메모리 칩들(MC1 내지 MC8)사이, 그리고 메모리 칩(MC1)과 인쇄 회로 기판(410) 사이에는 비전도성 필름(non conductive film, NCF), ACF(anisotropic conductive film), UV 필름 등과 같은 접착 필름을 포함하는 언더필층(420)이 배치될 수 있다. 인쇄 회로 기판(410)은 복수의 메모리 칩들(MC1 내지 MC8)과 와이어 본딩(430)을 통해 전기적으로 연결될 수 있다. 인쇄 회로 기판(410) 및 복수의 메모리 칩들(MC1 내지 MC8)의 상부에는 예를 들어, EMC(Epoxy Molding Compound)를 포함하는 몰딩 부재(440)가 배치될 수 있다.
일부 실시예들에서, 인쇄 회로 기판(410) 상에서 복수의 메모리 칩들(MC1 내지 MC8)에 인접하게 메모리 컨트롤러가 더 배치될 수 있다. 이때, 메모리 장치(400)와 메모리 컨트롤러를 포함하여 메모리 시스템으로 지칭할 수 있다. 메모리 컨트롤러는 복수의 메모리 칩들(MC1 내지 MC8) 중 하나의 메모리 칩을 각각 지시하는 칩 아이디들을 생성하고, 생성된 칩 아이디들을 메모리 장치(400)에 전달할 수 있다. 메모리 장치(400)는 칩 아이디들을 기초로, 복수의 메모리 칩들(MC1 내지 MC8) 중 서로 이격된 적어도 두 개의 메모리 칩들에 액세스할 수 있다. 일부 실시예들에서, 복수의 메모리 칩들(MC1 내지 MC8) 각각은, 메모리 컨트롤러로부터 수신한 데이터를 이용하여 연산 처리를 수행하는 연산 회로를 포함할 수 있다.
도 8은 본 개시의 일 실시예에 따른 메모리 장치(400a)를 나타낸다.
도 8을 참조하면, 메모리 장치(400a)는 도 7의 메모리 장치(400)의 일 구현예에 대응할 수 있다. 이하에서는, 도 7의 메모리 장치(400)와 본 실시예에 따른 메모리 장치(400a)의 차이점을 중심으로 설명하기로 한다.
메모리 장치(400a)는 버퍼 다이(BD)를 더 포함할 수 있고, 버퍼 다이(BD)는 제1 메모리 칩(MC1)과 동일 레벨에 배치될 수 있다. 일 실시예에서, 버퍼 다이(BD)와 제1 메모리 칩(MC1)은 하나의 웨이퍼 상에 형성된 동일 칩으로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일 실시예에서, 버퍼 다이(BD)와 제1 메모리 칩(MC1)은 각각 개별 칩으로 형성되고, 인접하게 배치될 수도 있다.
인쇄 회로 기판(410) 상의 패드(PD)와 버퍼 다이(BD)는 제1 와이어(WR1)를 통해 전기적으로 연결되고, 버퍼 다이(BD)와 제2 내지 제8 메모리 칩들(MC7 내지 MC8)은 제2 와이어들(WR2)을 통해 전기적으로 연결될 수 있다. 동일 레벨에 배치된 버퍼 다이(BD)와 제1 메모리 칩(MC1)은 내부 배선을 통해 전기적으로 연결될 수 있다. 패드(PD)는 메모리 컨트롤러(예를 들어, 도 1의 200)와 전기적으로 연결될 수 있다.
버퍼 다이(BD)는 패드(PD)를 통해 메모리 컨트롤러로부터 어드레스를 수신할 수 있고, 수신한 어드레스를 기초로 제1 내지 제8 메모리 칩들(MC1 내지 MC8)에 대한 액세스 동작을 제어할 수 있다. 예를 들어, 버퍼 다이(BD)는 제1 내지 제8 메모리 칩들(MC1 내지 MC8)에 대한 칩 아이디들을 동적으로 변경할 수 있는 제어 로직을 포함할 수 있다.
일 실시예에서, 버퍼 다이(BD)는 제1 내지 제8 메모리 칩들(MC1 내지 MC8)에 대해 랜덤하게 또는 교대로 칩 아이디를 할당할 수 있다. 예를 들어, 버퍼 다이(BD)는 제1 및 제2 칩 아이디들(CID1, CID2)을 포함하는 어드레스에 응답하여, 제1 및 제2 칩 아이디들(CID1, CID2)에 각각 대응하는 서로 이격된 메모리 칩들(MC1, MC8)에 대한 액세스 동작을 제어할 수 있다. 이에 따라, 인접한 메모리 칩들이 동시에 액세스되지 않음으로써 메모리 장치(400a)에서 핫스팟의 발생을 방지할 수 있다.
일 실시예에서, 버퍼 다이(BD)는 제1 내지 제8 메모리 칩들(MC1 내지 MC8)에 대응하는 칩 아이디들을 동적으로 변경할 수 있다. 예를 들어, 제1 내지 제8 메모리 칩들(MC1 내지 MC8) 중 하부에 발열이 집중되는 경우, 버퍼 다이(BD)는 제1 및 제2 칩 아이디들(CID1, CID2)에 대응하는 메모리 칩들을 제5 및 제7 메모리 칩들(MC5, MC7)로 변경할 수 있다. 이에 따라, 메모리 장치(400a)의 동작 중 발열을 실시간으로 분산시킬 수 있다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치(500)를 나타낸다.
도 9를 참조하면, 메모리 장치(500)는 인쇄 회로 기판(510) 및 복수의 메모리 칩들(MC1 내지 MC8)을 포함할 수 있다. 예를 들어, 메모리 장치(500)는 DDR, LPDDR, 또는 GDDR 인터페이스에 따라 통신하는 메모리 장치일 수 있다. 복수의 메모리 칩들(MC1 내지 MC8)은 도 2의 제1 내지 제N 메모리들(110a, 110b, 110n)의 일 구현예에 대응할 수 있다. 복수의 메모리 칩들(MC1 내지 MC8)은 인쇄 회로 기판(510) 상에 순차적으로 적층될 수 있다. 도 9에서는 8개의 메모리 칩들이 도시되었으나, 본 발명은 이에 한정되지 않으며, 인쇄 회로 기판(510) 상에 적층되는 메모리 칩들의 개수는 다양하게 변경될 수 있다.
일 실시예에서, 복수의 메모리 칩들(MC1 내지 MC8)에 대해 랜덤하게 또는 교대로 칩 아이디가 할당될 수 있다. 예를 들어, 메모리 칩(MC1)에는 제1 칩 아이디(CID1)가, 메모리 칩(MC2)에는 제5 칩 아이디(CID5)가, 메모리 칩(MC3)에는 제2 칩 아이디(CID2)가, 메모리 칩(MC4)에는 제6 칩 아이디(CID6)가, 메모리 칩(MC5)에는 제3 칩 아이디(CID3)가, 메모리 칩(MC6)에는 제7 칩 아이디(CID7)가, 메모리 칩(MC7)에는 제4 칩 아이디(CID4)가, 메모리 칩(MC8)에는 제8 칩 아이디(CID8)가 할당될 수 있다. 예를 들어, 제1 및 제2 칩 아이디들(CID1, CID2)가 활성화되는 경우, 제1 및 제2 칩 아이디들(CID1, CID2)에 각각 대응하는 서로 이격된 메모리 칩들(MC1, MC3)을 액세스할 수 있다. 이에 따라, 인접한 메모리 칩들이 동시에 액세스되지 않음으로써 메모리 장치(400)에서 핫스팟의 발생을 방지할 수 있다. 예를 들어, 어드레스(ADDR)는 제1 및 제2 칩 아이디들(CID1, CID2)를 포함할 수 있고, 제어 로직(예를 들어, 도 1의 120)은 제1 및 제2 칩 아이디들(CID1, CID2)에 기초하여 메모리 칩들(MC1, MC3)을 액세스할 수 있다.
인쇄 회로 기판(510)의 일면에는 솔더 범프(SB)들이 배치될 수 있고, 인쇄 회로 기판(510)은 솔더 범프(SB)들을 통해 패키지 기판 또는 마더 보드 등에 장착될 수 있다. 복수의 메모리 칩들(MC1 내지 MC8)사이, 그리고 메모리 칩(MC1)과 인쇄 회로 기판(510) 사이에는 비전도성 필름(NCF), ACF, UV 필름 등과 같은 접착 필름을 포함하는 언더필층(520)이 배치될 수 있다. 인쇄 회로 기판(510)은 복수의 메모리 칩들(MC1 내지 MC8)과 TSV들(530)을 통해 전기적으로 연결될 수 있다. 인쇄 회로 기판(510) 및 복수의 메모리 칩들(MC1 내지 MC8)의 상부에는 예를 들어, EMC를 포함하는 몰딩 부재(540)가 배치될 수 있다.
일부 실시예들에서, 인쇄 회로 기판(510) 상에서 복수의 메모리 칩들(MC1 내지 MC8)에 인접하게 메모리 컨트롤러가 더 배치될 수 있다. 이때, 메모리 장치(500)와 메모리 컨트롤러를 포함하여 메모리 시스템으로 지칭할 수 있다. 메모리 컨트롤러는 복수의 메모리 칩들(MC1 내지 MC8) 중 하나의 메모리 칩을 각각 지시하는 칩 아이디들을 생성하고, 생성된 칩 아이디들을 메모리 장치(500)에 전달할 수 있다. 메모리 장치(500)는 칩 아이디들을 기초로, 복수의 메모리 칩들(MC1 내지 MC8) 중 서로 이격된 적어도 두 개의 메모리 칩들에 액세스할 수 있다. 일부 실시예들에서, 복수의 메모리 칩들(MC1 내지 MC8) 각각은, 메모리 컨트롤러로부터 수신한 데이터를 이용하여 연산 처리를 수행하는 연산 회로를 포함할 수 있다.
도 10은 본 개시의 일 실시예에 따른 HBM 모듈(600)을 나타낸다.
도 10을 참조하면, 전술한 메모리 장치 또는 메모리 시스템은 HBM(610)을 포함할 수 있으며, 도 10에 도시된 메모리 시스템은 다수의 HBM(610)들을 포함하는 HBM 모듈(600)로 정의될 수 있다. HBM 모듈(600)은 패키지 기판(640), 인터포저(Interposer, 630), 인터포저(630) 상에 장착된 다수의 HBM들(610) 및 하나 이상의 컨트롤러(620)를 포함할 수 있다.
다수의 HBM(610)들은 인터포저(630) 상에 배치되고, 각각 수직 방향으로 적층된 복수의 메모리 다이들을 포함할 수 있다. 컨트롤러(620)는 인터포저(630) 상에서 HBM들(610)에 인접하게 배치되고, 각 HBM(610)에 포함된 복수의 메모리 다이들 중 일부 메모리 다이들을 지시하는 스택 아이디를 생성하고, 생성된 스택 아이디를 각 HBM(610)에 전달할 수 있다. 이때, 각 HBM(610)은 스택 아이디에 대응하는 일부 메모리 다이들 중, 서로 이격된 적어도 두 개의 메모리 다이들에 액세스할 수 있다. 일부 실시예들에서, 복수의 메모리 다이들 각각은, 컨트롤러(620)로부터 수신한 데이터를 이용하여 연산 처리를 수행하는 연산 회로를 포함할 수도 있다.
일 예로서, 전술한 실시예들에 따른 메모리 컨트롤러가 컨트롤러(620)에 해당할 수 있다. 또는, 메모리 컨트롤 기능을 포함하는 다양한 종류의 컨트롤러가 컨트롤러(620)에 해당할 수 있으며, 일 예로 GPU(Graphics processing unit) 등 하드웨어 가속기가 컨트롤러(620)에 해당할 수 있다. 이때, GPU 등 하드웨어 가속기는 전술한 메모리 컨트롤러의 기능을 포함할 수 있다. 이외에도, FPGA(Field-programmable gate array), MPPA(Massively parallel processor array), ASIC(Application-Specific Integrated Circuit), NPU(Neural processing unit), TPU(Tensor Processing Unit) 및 MPSoC(Multi-Processor System-on-Chip) 등의 다양한 종류의 하드웨어 가속기가 컨트롤러(620)에 적용될 수도 있을 것이다.
다수의 HBM(610)들 및 컨트롤러(620)는 인터포저(630)에 형성된 배선들을 통해 서로 신호를 송수신할 수 있으며, 인터포저(630)는 실리콘(TSV) 형태, PCB 형태의 오가닉(Organic) 또는 Non-TSV 방식인 EMIB(embedded multi-die interconnect bridge) 등의 배선을 포함할 수 있다. 변형 가능한 예로서, HBM 모듈(600)은 컨트롤러(620)를 포함함이 없이 다수의 HBM(610)들만을 포함할 수도 있을 것이다.
일 실시예에 따라, HBM(610)들 각각은 메모리 동작의 제어를 위한 주변 회로를 포함하는 버퍼 다이(또는, 로직 다이)와, 메모리 셀 어레이를 포함하고 상기 버퍼 다이에 적층되는 하나 이상의 코어 다이들을 포함할 수 있으며, 각각의 HBM(610)에서 제어 로직은 버퍼 다이에 배치될 수 있다. 그러나, 본 개시의 실시예는 이에 국한될 필요 없이, 제어 로직은 HBM 모듈(600) 내에서 다양하게 위치할 수 있을 것이다. 다수의 HBM(610)들 각각은 전술한 실시예들에 따른 메모리 동작을 수행할 수 있다. 일 예로서, 각각의 HBM(610)은 코어 다이들의 적층 순서와 무관하게, 즉, 랜덤하게 또는 교대로 할당되는 스택 아이디를 기초로 코어 다이들에 대한 액세스 동작을 수행할 수 있다.
도 11은 본 개시의 일 실시예에 따른 HBM(610)을 나타낸다.
도 10 및 도 11을 함께 참조하면, HBM(610)는 서로 독립된 인터페이스를 갖는 다수의 채널들을 포함함으로써 증가된 대역폭(Bandwidth)을 가질 수 있다. 일 예로서, HBM(610)는 다수 개의 다이들을 포함할 수 있으며, 일 예로서 버퍼 다이(또는, 로직 다이(612))와 이에 적층된 하나 이상의 코어 다이들(611)을 포함할 수 있다. 도 11의 예에서는, 제1 내지 제4 코어 다이들이 HBM(610)에 구비되는 예가 도시되었으나, 상기 코어 다이들(611)의 개수는 다양하게 변경될 수 있다.
버퍼 다이(612)는 컨트롤러(또는, 하드웨어 가속기(620))와 통신하고, 컨트롤러(620)로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 코어 다이들(611)로 제공할 수 있다. 버퍼 다이(612)는 그 외면에 형성된 범프 등의 도전 수단(미도시)을 통해 컨트롤러(620)와 통신할 수 있다. 버퍼 다이(612)는 커맨드, 어드레스 및 데이터를 버퍼링하며, 이에 따라 컨트롤러(620)는 버퍼 다이(612)의 로드(load)만을 구동함으로써 코어 다이들(611)과 인터페이스할 수 있다.
또한, HBM(610)는 다이들을 관통하는 다수 개의 TSV들을 포함할 수 있다. TSV들은 채널들에 대응하여 배치될 수 있으며, 각각의 채널이 128 비트의 대역폭(Bandwidth)을 갖는 경우, TSV 들은 1024 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
버퍼 다이(612)는 TSV 영역(TSV), 물리 영역(PHY) 및 다이렉트 억세스 영역(DA)을 포함할 수 있다. TSV 영역(TSV)은 코어 다이들(613)과의 통신을 위한 TSV가 형성되는 영역이다. 또한, 물리 영역(PHY)은 컨트롤러(620)와의 통신을 위해 다수의 입출력 회로를 포함할 수 있으며, 다이렉트 억세스 영역(DA)은 HBM(610)에 대한 테스트 모드에서 HBM(610)의 외면에 배치되는 도전 수단을 통해 외부의 테스터와 직접 통신할 수 있다. 테스터로부터 제공되는 각종 신호들은 다이렉트 억세스 영역(DA) 및 TSV 영역(TSV)을 통해 코어 다이들(611)로 제공될 수 있다.
HBM 모듈(600)은 다양한 용도의 데이터 처리에 이용될 수 있으며, 일 실시예에 따라 상기 HBM 모듈(600)은 뉴럴 네트워크 연산에 이용될 수 있다. 일 예로서, HBM 모듈(600)은 Convolutional Neural Networks(CNN), Recurrent Neural Networks(RNN), Multi-layer Perceptron(MLP), Deep Belief Networks, Restricted Boltzman Machines 등 다양한 종류의 모델들에 따른 뉴럴 네트워크 연산을 수행할 수 있다.
도 12는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타낸다.
도 12를 참조하면, 본 실시예에 따른 동작 방법은 예를 들어, 도 3a 및 도 3b에 예시된 메모리 장치(300)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 3a 및 도 3b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
단계 S110에서, 메모리 장치는 메모리 컨트롤러로부터 커맨드 및 어드레스를 수신한다. 단계 S130에서, 메모리 장치는 어드레스를 디코딩함으로써, 복수의 메모리 다이들 중 일부 메모리 다이들을 지시하는 스택 아이디를 판단한다. 복수의 메모리 다이들 중 서로 인접한 두 개의 메모리 다이들은, 서로 다른 스택 아이디들에 각각 대응할 수 있다.
단계 S150에서, 메모리 장치는 복수의 메모리 다이들 중 인접한 두 개의 메모리 다이들이 액세스되지 않도록, 스택 아이디에 대응하는 일부 메모리 다이들 중, 서로 이격된 적어도 두 개의 메모리 다이들에 액세스한다. 일 실시예에서, 메모리 장치는 적어도 두 개의 메모리 다이들에 순차적으로 액세스할 수 있다. 그러나, 본 개시는 이에 한정되지 않으며, 일부 실시예들에서, 메모리 장치는 적어도 두 개의 메모리 다이들에 동시에 액세스할 수도 있다.
일부 실시예들에서, 스택 아이디는 제1 스택 아이디(예를 들어, 도 3a의 SID1)에 대응할 수 있고, 단계 S150에서, 메모리 장치는 제2 스택 아이디(예를 들어, 도 3a의 SID2)에 대응하는 메모리 다이를 포함하는 적어도 두 개의 메모리 다이들에 액세스할 수도 있다. 예를 들어, 메모리 장치는 제1 스택 아이디(SID1)에 대응하는 제1 코어 다이(MD1)과 제2 스택 아이디(SID2)에 대응하는 제4 코어 다이(MD4)에 액세스할 수 있다. 이때, 제1 및 제4 코어 다이들(MD1, MD4)은 서로 다른 제1 및 제2 스택 아이디들(SID1, SID2)에 각각 대응하지만, 서로 이격되어 있으므로, 제1 및 제4 코어 다이들(MD1, MD4)에 액세스하더라도 핫스팟의 발생을 방지할 수 있다.
또한, 일부 실시예들에서, 메모리 장치는 온도 센서를 포함할 수 있고, 상기 동작 방법은 온도 센서에서 센싱된 온도를 기초로, 스택 아이디에 대응하는 메모리 다이들을 동적으로 조정하는 단계를 더 포함할 수 있다. 예를 들어, 버퍼 다이에 인접한 메모리 다이들, 예를 들어, 제1 및 제2 코어 다이들(예를 들어, 도 3a의 MD1, MD2)에서 핫스팟이 발생할 경우, 버퍼 다이에서 이격된 메모리 다이들, 예를 들어, 제7 및 제8 코어 다이들(예를 들어, 도 3a의 MD7, MD8)에 대한 액세스가 이루어지도록 스택 아이디에 대응하는 메모리 다이들을 동적으로 조정할 수 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타낸다.
도 13을 참조하면, 본 실시예에 따른 동작 방법은 예를 들어, 도 7 또는 도 9에 예시된 메모리 장치(400, 500)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 7 및 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
단계 S110에서, 메모리 장치는 메모리 컨트롤러로부터 커맨드 및 어드레스를 수신한다. 단계 S130에서, 메모리 장치는 어드레스를 디코딩함으로써, 복수의 메모리 칩들 중 하나의 메모리 칩을 각각 지시하는 칩 아이디들을 판단한다. 복수의 메모리 칩들 중 서로 인접한 두 개의 메모리 칩들은, 서로 다른 칩 아이디들에 각각 대응할 수 있다. 일 실시예에서, 복수의 메모리 칩들은 와이어 본딩으로 인쇄 회로 기판 상의 연결 팬드에 연결될 수 있다. 일 실시예에서, 복수의 메모리 칩들은 TSV들을 통해 인쇄 회로 기판에 연결될 수도 있다.
단계 S150에서, 메모리 장치는 칩 아이디들을 기초로, 복수의 메모리 칩들 중, 서로 이격된 적어도 두 개의 메모리 칩들에 액세스한다. 이때, 메모리 장치는 적어도 두 개의 메모리 칩들에 순차적으로 액세스할 수 있다.
일부 실시예들에서, 단계 S110은 메모리 컨트롤러로부터 제1 커맨드 및 제1 어드레스를 수신하는 단계, 및 제1 커맨드 및 제1 어드레스를 수신하는 단계 이후에, 메모리 컨트롤러로부터 제2 커맨드 및 제2 어드레스를 수신하는 단계를 포함할 수 있다. 이때, 단계 S150은 제1 어드레스에 포함된 제1 칩 아이디를 기초로, 복수의 메모리 칩들 중 제1 메모리 칩에 액세스하는 단계, 및 제1 메모리 칩에 액세스하는 단계 이후에, 제2 어드레스에 포함된 제2 칩 아이디를 기초로, 복수의 메모리 칩들 중 제1 메모리 칩에 인접하지 않은 제2 메모리 칩에 액세스하는 단계를 포함할 수 있다.
또한, 일부 실시예들에서, 단계 S150은 제N 메모리 칩에 액세스하는 단계를 포함할 수 있고, 상기 동작 방법은 단계 S110 이후에 메모리 컨트롤러로부터 추가 커맨드 및 추가 어드레스를 수신하는 단계, 및 추가 어드레스에 포함된 칩 아이디를 기초로, 복수의 메모리 칩들 중 제N 메모리 칩에 대해 이격된 제N+1 메모리 칩에 액세스하는 단계를 더 포함할 수 있다. 이와 같이, 순차적으로 인가되는 칩 아이디들은 각각 서로 이격된 메모리 칩들을 지시할 수 있다.
또한, 일부 실시예들에서, 메모리 장치는 온도 센서를 포함할 수 있고, 상기 동작 방법은 온도 센서에서 센싱된 온도를 기초로, 칩 아이디들에 각각 대응하는 메모리 칩들을 동적으로 조정하는 단계를 더 포함할 수 있다. 예를 들어, 인쇄 회로 기판에 인접한 메모리 칩들, 예를 들어, 제1 및 제2 메모리 칩들(예를 들어, 도 7의 MC1, MC2)에서 핫스팟이 발생할 경우, 인쇄 회로 기판에서 이격된 메모리 칩들, 예를 들어, 제7 및 제8 메모리 칩들(예를 들어, 도 7의 MC7, MC8)에 대한 액세스가 이루어지도록 칩 아이디에 대응하는 메모리 칩들을 동적으로 조정할 수 있다.
도 14는 본 개시의 일 실시예에 따른 컴퓨팅 시스템(1000)을 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(1000)은 CPU(Central Processing Unit)(1100), 가속기(accelerator)(1200), 적어도 하나의 메모리 장치(1300, 1350, 1600), 적어도 하나의 가속기용 메모리 장치(1400, 1450), 적어도 하나의 캐시 메모리 또는 캐시(1500, 1510, 1520) 및 적어도 하나의 스토리지 장치(1700)를 포함할 수 있고, 이들은 시스템 버스(1800)를 통해 서로 통신할 수 있다. 또한, 컴퓨팅 시스템(1000)은 적어도 하나의 메모리 컨트롤러(1310, 1410, 1650) 및 적어도 하나의 스토리지 컨트롤러(1750)를 더 포함할 수 있다. 예를 들어, 컴퓨팅 시스템(1000)은 PC(personal computer), 데스크톱, 랩탑, 태블릿, 스마트폰 등일 수 있으나, 이에 한정되지 않는다.
CPU(1100)는 캐시(1500 또는 1510)와 연결될 수 있다. 스토리지 장치(1700)에 저장된 코드와 데이터는 메모리 장치(1300, 1350, 또는 1600)에 로딩될 수 있고, 메모리 장치(1300, 1350, 또는 1600)에 로딩된 코드와 데이터 중 CPU(1100)가 자주 접근하는 코드와 데이터는 캐시(1500 또는 1510)에 로딩될 수 있다. 일 실시예에서, CPU(1100) 및 캐시(1500)는 단일 칩으로 구현될 수 있고, 캐시(1500)는 온칩(on-chip) 캐시라고 지칭할 수 있다. 일 실시예에서, CPU(1100)는 버스를 통해 캐시(1510)와 연결될 수 있고, 캐시(1510)는 오프칩(off-chip) 캐시라고 지칭할 수 있다.
가속기(1200)는 캐시(1520)와 연결될 수 있고, 가속기(1200) 및 캐시(1520)는 단일 칩으로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 가속기(1200)는 버스를 통해 오프칩 캐시와 연결될 수도 있다. 캐시들(1500, 1510, 1520)은 예를 들어, SRAM 또는 DRAM과 같이 비교적 속도가 빠른 휘발성 메모리로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 캐시들(1500, 1510, 1520)은 낸드 플래시, ReRAM(resistive RAM), PRAM(phase change RAM), 또는 MRAM(magnetic RAM) 등과 같은 비휘발성 메모리로 구현될 수도 있다.
CPU(1100)는 시스템 버스(1800)에 직접 연결될 수 있고, 또는 브릿지(1320)를 통해 시스템 버스(1800)에 연결될 수도 있다. 마찬가지로, 가속기(1200)는 시스템 버스(1800)에 직접 연결될 수 있고, 또는 브릿지(1420)를 통해 시스템 버스(1800)에 연결될 수도 있다. 브릿지(1320, 1420)는 네트워크 장치, 무선 네트워크 장치, 스위치, 버스, 클라우드, 또는 광 채널로 구현될 수 있다. 일부 실시예들에서, CPU(1100)와 가속기(1200)는 브릿지(1320 또는 1420)를 공유할 수 있다.
CPU(1100)는 컴퓨팅 시스템(1000)의 전반적인 동작을 제어할 수 있고, 단일 코어 프로세서 또는 다중 코어 프로세서를 포함할 수 있다. 예를 들어, CPU(1100)는 범용 프로세서, DSP(Digital Signal Processor), MCU(Microcontroller), 마이크로프로세서(Microprocessor), 네트워크 프로세서, 임베디드 프로세서, FPGA(field programmable gate array), ASIP(application-specific instruction set processor), ASIC(application-specific integrated circuit processor) 등을 포함할 수 있다. 예를 들어, CPU(1100)는 공통 프로세서 패키지, 다중 코어 프로세서 패키지, SoC(system-on-chip) 패키지, SiP(system-in-package) 패키지, SOP(system-on-package) 패키지 등으로 패키징될 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 메모리 장치들(1300, 1350, 1600) 중 적어도 하나를 포함할 수 있다. 메모리 장치들(1300, 1350, 1600)은 캐시(1500, 1510, 1520)보다 용량이 크고 레이턴시가 긴 메모리로 구성될 수 있거나, 또는 스토리지 장치(1700)보다 용량이 작고 레이턴시가 짧은 메모리로 구성될 수 있다. 예를 들어, 메모리 장치들(1300, 1350, 1600)은 DRAM, RRAM, PRAM, MRAM, SCM 등으로 구현될 수 있으나, 이에 한정되지 않는다. 예를 들어, 메모리 장치들(1300, 1350, 1600)은 DDR SDRAM(Double Data Rate Synchronous DRAM), LPDDR(Low Power DDR) SDRAM, GDDR(Graphics DDR) SDRAM, RDRAM(Rambus DRAM) 또는 HBM(High Bandwidth Memory)을 포함할 수 있다.
적어도 하나의 메모리 장치(1300)는 메모리 컨트롤러(1310)를 통해 CPU(1100)와 연결될 수 있다. 일 실시예에서, 메모리 컨트롤러(1310)와 CPU(1100)는 단일 칩으로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 컨트롤러(1310)와 CPU(1100)는 버스를 통해 연결될 수도 있다. 적어도 하나의 메모리 장치(1350)는 브릿지(1320)에 포함된 메모리 컨트롤러를 통해 CPU(1100)와 연결될 수 있다. 적어도 하나의 메모리 장치(1600)는 시스템 버스(1800)에 연결된 메모리 컨트롤러(1650)를 통해 CPU(1100)와 연결될 수 있다.
메모리 장치들(1300, 1350, 1600) 중 적어도 하나는 메인 메모리 또는 프라이머리(primary) 메모리로 사용될 수 있고, CPU(1100)가 직접 접근 가능한 영역으로서 소프트웨어의 실행 공간으로 사용될 수 있다. 구체적으로, 소프트웨어의 실행 시, 코드 및 데이터가 메모리 장치들(1300, 1350, 1600) 중 적어도 하나에 복사되고, CPU(1100)는 메모리 장치들(1300, 1350, 1600) 중 적어도 하나에 복사된 코드 및 데이터를 가지고 소프트웨어를 실행할 수 있다. 또한, 메모리 장치들(1300, 1350, 1600) 중 적어도 하나는 데이터베이스를 유지할 수 있고, 예를 들어, 데이터 베이스는 자연어 처리를 위한 사전(dictionary), 사전 지식(prior knowledge), 상황 데이터(context data)를 포함할 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 가속기용 메모리 장치들(1400, 1450) 중 적어도 하나를 포함할 수 있다. 예를 들어, 가속기용 메모리 장치들(1400, 1450)은 RAM, 특히 NVRAM일 수 있고, 또는 DRAM, PRAM, SCM 등으로 구현될 수 있으나, 이에 한정되지 않는다. 가속기용 메모리 장치들(1400, 1450)은 CPU(1100) 또는 가속기(1200)를 통해 메모리 장치들(1300, 1350, 1600) 및/또는 스토리지 장치(1700)와 통신할 수 있고, 또는 DMA 엔진에 의해 메모리 장치들(1300, 1350, 1600) 및/또는 스토리지 장치(1700)와 직접 통신할 수도 있다. 일 실시예에서, 가속기용 메모리 장치(1400 또는 1450)는 작은 크기의 연산 장치를 포함하여 일부 연산을 직접 수행함으로써 가속기(1200)의 부담 및 대역폭(bandwidth) 부담을 경감시킬 수 있다.
적어도 하나의 가속기용 메모리 장치(1400)는 가속기용 메모리 컨트롤러(1410)를 통해 가속기(1200)와 연결될 수 있다. 일 실시예에서, 가속기용 메모리 컨트롤러(1410)와 가속기(1200)는 단일 칩으로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 가속기용 메모리 컨트롤러(1410)와 가속기(1200)는 버스를 통해 연결될 수도 있다. 적어도 하나의 가속기용 메모리 장치(1450)는 브릿지(1420)에 포함된 메모리 컨트롤러를 통해 가속기(1200)와 연결될 수 있다. 또한, 컴퓨팅 시스템(1000)은 시스템 버스(1800)에 연결된 가속기용 메모리 컨트롤러를 통해 가속기(1200)와 연결되는 가속기용 메모리 장치를 더 포함할 수 있다.
가속기(1200)는 예를 들어, GPU(Graphic Processing Unit) 또는 NPU(Neural Processing Unit), 기타 ASIC 또는 응용 특화된 처리 장치일 수 있다. 가속기(1200)는 CPU(1100)보다 많은 개수의 코어로 구성될 수 있고, CPU(1100)보다 느린 클록 주파수로 동작할 수 있다. 가속기(1200)는 CPU(1100)에서 오프로딩(offloading)된 작업, 또는 가속기(1200)의 응용에 특화된 작업을 처리하기 위해 가속기용 메모리 장치(1400 또는 1450)와 상호작용할 수 있다. 예를 들어, 가속기(1200)가 가속기용 메모리 컨트롤러(1410)에 독출 요청을 보내고, 가속기용 메모리 컨트롤러(1410)가 가속기용 메모리 장치(1400)에 독출 명령을 전달하면, 가속기용 메모리 장치(1500)는 독출 동작을 수행하여 독출된 데이터를 가속기용 메모리 컨트롤러(1510)를 통해 가속기(1200)에 전달할 수 있다. 또한, 가속기(1200)가 가속기용 메모리 컨트롤러(1410)로부터 수신한 데이터를 이용하여 작업을 수행한 후, 가속기용 메모리 컨트롤러(1410)에 기입 요청과 함께 결과 데이터를 보내고, 가속기용 메모리 컨트롤러(1410)가 가속기용 메모리 장치(1400)에 기입 명령을 전달하면, 가속기용 메모리 장치(1400)는 기입 동작을 수행할 수 있다.
가속기용 메모리 장치들(1400, 1450)은 가속기(1200)의 응용에 관련된 데이터 및 명령어를 저장할 수 있다. 가속기(1200)의 응용에 특화된 데이터 및 명령어는 스토리지 장치(1700) 또는 메모리 장치들(1300, 1350, 1600)로부터 가속기용 메모리 장치(1400 또는 1450)에 로딩될 수 있다. 가속기용 메모리 장치들(1400, 1450)은 메모리 장치들(1300, 1350, 1600)보다 큰 대역폭을 가지고 있을 수 있다. 또한, 가속기용 메모리 장치들(1400, 1450)에 인가되는 제1 클럭 신호는 메모리 장치들(1300, 1350, 1600)에 인가되는 제2 클럭 신호는 서로 분리된 클럭 신호들일 수 있고, 예를 들어, 제1 클럭 신호의 주파수는 제2 클럭 신호의 주파수보다 빠를 수 있다.
가속기용 메모리 장치들(1400, 1450)은 메모리 장치들(1300, 1350, 1600)과 다른 인터페이스를 사용할 수 있으며, 예컨대 GDDR, HBM, HMC, Wide I/O 인터페이스를 사용할 수 있고, 이는 JEDEC에 의한 표준일 수 있다. 가속기용 메모리 장치들(1400, 1450)의 버스 폭은 메모리 장치들(1300, 1350, 1600)의 버스 폭보다 클 수 있고, 예를 들어, 가속기용 메모리 장치들(1400, 1450)은 x32 이상의 버스 폭으로 구성될 수 있다. 또한, 가속기용 메모리 장치들(1400, 1450)의 경우, 읽기 데이터 핀과 쓰기 데이터 핀이 분리되어 있을 수 있고, 읽기 스트로브 핀과 쓰기 스트로브 핀이 분리되어 있을 수 있다. 나아가, 가속기용 메모리 장치들(1400, 1450)의 스트로브 핀 수와 데이터 핀 수는 메모리 장치들(1300, 1350, 1600)보다 많을 수 있다.
예를 들어, 가속기용 메모리 장치들(1400, 1450)의 패킷(packet)은 32 내지 128 바이트로 구성될 수 있다. 예를 들어, 가속기용 메모리 장치(1400 또는 1450)는 상부 다이와 하부 다이가 적층된 구조로 구현될 수 있고, 상부 다이와 하부 다이는 TSV 및/또는 마이크로범프(microbump)로 연결되어 있을 수 있다. 예를 들어, 하부 다이는 메모리 컨트롤러를 포함할 수 있다. 예를 들어, 가속기용 메모리 장치(1400 또는 1450)는 실리콘 인터포저(silicon interposer)를 통해 1024개 이상의 링크(link)로 가속기(1200)와 연결될 수 있다. 또는, 가속기용 메모리 장치(1400 또는 1450)는 가속기(1200) 위에 적층될 수 있다.
일 실시예에서, 가속기(1200)는 영상 처리에 특화된 처리 장치인 GPU일 수 있고, 적어도 하나의 가속기용 메모리 장치(1400, 1450)는 GPU용 메모리 장치일 수 있고, 가속기용 메모리 컨트롤러(1410)는 GPU용 메모리 컨트롤러일 수 있으며, 이하의 실시예에서는 가속기(1200)를 GPU(1200)로, 적어도 하나의 가속기용 메모리 장치(1400, 1450)는 적어도 하나의 GPU용 메모리 장치(1400, 1450)로, 가속기용 메모리 컨트롤러(1410)는 GPU용 메모리 컨트롤러(1410)로 지칭하기로 한다. 적어도 하나의 GPU용 메모리 장치(1400, 1450)는 CPU(1100) 또는 GPU(1200)의 요청에 의해 스토리지 장치(1700), 또는 메모리 장치(1300, 1350, 1600)로부터 이미지 데이터를 가져와서 유지할 수 있다. GPU(1200)가 GPU용 메모리 컨트롤러(1410)에 독출 요청을 하면 GPU용 메모리 컨트롤러(1410)는 적어도 하나의 GPU용 메모리 장치(1400, 1450)에 독출 명령을 전달할 수 있고, 적어도 하나의 GPU용 메모리 장치(1400, 1450)는 독출 동작을 수행함으로써 독출된 이미지 데이터를 GPU용 메모리 컨트롤러(1410)를 통해 GPU(1200)에 전달할 수 있다. GPU(1200)는 수신한 이미지 데이터를 멀티 코어를 통해 병렬 연산하고, 연산 결과를 적어도 하나의 GPU용 메모리 장치(1400, 1450) 또는 시스템 버스(1800)에 연결된 프레임 버퍼에 전달할 수 있다. 그러나, 본 발명은 적어도 하나의 GPU용 메모리 장치(1400, 1450)에 한정되지 않고, GPU(1200)는 적어도 하나의 메모리 장치(1300, 1350, 1600)를 활용할 수도 있다.
일 실시예에서, 가속기(1200)는 신경망 연산에 특화된 처리 장치인 NPU일 수 있고, 적어도 하나의 가속기용 메모리 장치(1400, 1450)는 NPU용 메모리 장치일 수 있고, 가속기용 메모리 컨트롤러(1410)은 NPU용 메모리 컨트롤러일 수 있으며, 이하의 실시예에서는 가속기(1200)를 NPU(1200)로, 적어도 하나의 가속기용 메모리 장치(1400, 1450)는 적어도 하나의 NPU용 메모리 장치(1400, 1450)로, 가속기용 메모리 컨트롤러(1410)는 NPU용 메모리 컨트롤러(1410)로 지칭하기로 한다. 적어도 하나의 NPU용 메모리 장치(1400, 1450)는 신경망 모델을 특정하는 모델 파라미터(model parameter), 가중치(weight) 데이터와 신경망 모델의 훈련을 위한 트레이닝(training) 파라미터, 트레이닝 데이터 세트, 트레이닝의 평가를 위한 테스트 데이터 세트, 검증(validation) 데이터 세트, 점수(score), 신경망 추론을 위한 입력 데이터 세트 및 그 결과물인 출력 데이터 세트를 유지할 수 있다. 신경망 트레이닝 시, NPU(1200)는 적어도 하나의 NPU용 메모리 장치(1400, 1450)에서 트레이닝 데이터 세트, 모델 파라미터, 가중치 데이터 등을 읽고, MAC 연산(Multiply-accumulate operation), 행렬 연산 등의 선형 연산과 활성화 함수(Activation function) 등의 비선형 연산을 수행할 수 있다. 예를 들어, 활성화 함수는 시그모이드(Sigmoid), 쌍곡탄젠트(tanh), ReLU(Rectified Linear Unit), leaky ReLU, Maxout, ELU 등일 수 있다. NPU(1200)는 트레이닝 데이터 세트 중 입력에 해당하는 데이터를 모델에 넣어 얻은 결과물을, 트레이닝 데이터 세트 중 출력에 해당하는 데이터와 비교하여 가중치 데이터 및 모델 파라미터를 업데이트할 수 있고, 업데이트된 가중치 데이터 및 모델 파라미터를 적어도 하나의 NPU용 메모리 장치(1400, 1450)에 기입할 수 있다. 또한, NPU(1200)는 트레이닝 중간에 적어도 하나의 NPU용 메모리 장치(1400, 1450)로부터 테스트 데이터 세트 또는 검증 데이터 세트를 독출하고, 입력에 해당하는 데이터에 대해 신경망 모델 연산을 수행하여 나온 결과를, 출력에 해당하는 데이터와 비교하여 신경망 모델을 평가할 수 있고, 그 결과를 점수 등의 형태로 적어도 하나의 NPU용 메모리 장치(1400, 1450)에 기입할 수 있다. NPU(1200)는 점수가 특정 수준 이내로 수렴할 때까지 가중치 데이터 및 모델 파라미터의 업데이트를 반복할 수 있다. 그러나, 본 발명은 적어도 하나의 NPU용 메모리 장치(1400, 1450)에 한정되지 않고, NPU(1200)는 적어도 하나의 메모리 장치(1300, 1350, 1600)를 활용할 수도 있다.
스토리지 컨트롤러(1750)는 스토리지 장치(1700)의 동작을 전반적으로 제어할 수 있다. 스토리지 컨트롤러(1750)는 기입 요청에 응답하여 스토리지 장치(1700)에 데이터를 기입할 수 있고, 또는 독출 요청에 응답하여 스토리지 장치(1700)로부터 데이터를 독출할 수 있다. 예를 들어, 스토리지 장치(1700)는 복수의 낸드 플래시 메모리 셀들을 포함하는 낸드 플래시를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 스토리지 장치(1700)는 낸드 플래시 이외의 다른 비휘발성 메모리, 예를 들어, ReRAM, PRAM, 또는 MRAM을 포함하거나, 또는 자기 저장 매체나 광학 저장 매체 등을 포함할 수 있다.
스토리지 장치(1700)의 구성은 상술된 내용에 한정되지 않으며, DRAM, SDRAM, HDD(Hard Disk Drive), SSD(Solid-State Drive), RAID(Redundant Array of Independent Disks) 볼륨(volume), NVDIMM(Non-Volatile Dual In-line Memory Module), NAS(Network Attached Storage), 평면형 또는 3차원 낸드 플래시 또는 노아 플래시와 같은 플래시 메모리, 3차원 크로스포인트 메모리, NVMRAM(Non-Volatile MRAM), FRAM, ReRAM 멤리스터(Memristor) 등과 같은 다양한 메모리들 및 이들의 조합으로 구성될 수 있다.
또한, 컴퓨팅 시스템(1000)은 시스템 버스(1800) 및 확장 버스(1900)를 중개하는 확장 버스 인터페이스(1850)를 더 포함할 수 있고, 시스템 버스(1800) 및 확장 버스(1900)는 확장 버스 인터페이스(1850)를 통해 서로 연결될 수 있다. 컴퓨팅 시스템(1000)은 확장 버스(1900)에 연결된 입출력 장치(1910), 모뎀(1920), 네트워크 장치(1930), 스토리지 컨트롤러(1940) 및 스토리지 장치(1950)를 더 포함할 수 있다. 스토리지 컨트롤러(1940) 및 스토리지 장치(1950)는 스토리지 컨트롤러(1750) 및 스토리지 장치(1700)와 실질적으로 유사하게 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 수직 방향으로 적층된 복수의 메모리 다이들을 포함하는 적층형 메모리 장치의 동작 방법으로서,
    메모리 컨트롤러로부터 커맨드 및 어드레스를 수신하는 단계;
    상기 어드레스를 디코딩함으로써, 상기 복수의 메모리 다이들 중 일부 메모리 다이들을 지시하는 스택 아이디(stack ID)를 판단하는 단계; 및
    상기 복수의 메모리 다이들 중 인접한 두 개의 메모리 다이들이 액세스되지 않도록, 상기 스택 아이디에 대응하는 상기 일부 메모리 다이들 중, 서로 이격된 적어도 두 개의 메모리 다이들에 액세스하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 적어도 두 개의 메모리 다이들에 액세스하는 단계는,
    상기 적어도 두 개의 메모리 다이들에 순차적으로 액세스하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 복수의 메모리 다이들은, 버퍼 다이에 순차적으로 적층된 제1 메모리 다이, 제2 메모리 다이, 제3 메모리 다이, 및 제4 메모리 다이를 포함하고,
    상기 스택 아이디는, 상기 제1 및 제3 메모리 다이들에 대응하는 제1 스택 아이디 또는 상기 제2 및 제4 메모리 다이들에 대응하는 제2 스택 아이디인 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 복수의 메모리 다이들은, 버퍼 다이에 순차적으로 적층된 제1 메모리 다이, 제2 메모리 다이, 제3 메모리 다이, 제4 메모리 다이, 제5 메모리 다이, 제6 메모리 다이, 제7 메모리 다이, 및 제8 메모리 다이를 포함하고,
    상기 스택 아이디는, 상기 제1, 제3, 제5, 및 제7 메모리 다이들에 대응하는 제1 스택 아이디 또는 상기 제2, 제4, 제6, 및 제8 메모리 다이들에 대응하는 제2 스택 아이디인 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    상기 스택 아이디는, 각각 적어도 하나의 메모리 다이를 지시하는 적어도 세 개의 스택 아이디들 중 하나에 대응하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 복수의 메모리 다이들은, 버퍼 다이에 순차적으로 적층된 제1 메모리 다이, 제2 메모리 다이, 제3 메모리 다이, 제4 메모리 다이, 제5 메모리 다이, 및 제6 메모리 다이를 포함하고,
    상기 스택 아이디는, 상기 제1 및 제4 메모리 다이들에 대응하는 제1 스택 아이디, 상기 제2 및 제5 메모리 다이들에 대응하는 제2 스택 아이디, 또는 상기 제3 및 제6 메모리 다이들에 대응하는 제3 스택 아이디인 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 복수의 메모리 다이들은, 버퍼 다이에 순차적으로 적층된 제1 메모리 다이, 제2 메모리 다이, 제3 메모리 다이, 제4 메모리 다이, 제5 메모리 다이, 제6 메모리 다이, 제7 메모리 다이, 및 제8 메모리 다이를 포함하고,
    상기 스택 아이디는, 상기 제1, 제2, 제5, 및 제6 메모리 다이들에 대응하는 제1 스택 아이디 또는 상기 제3, 제4, 제7, 및 제8 메모리 다이들에 대응하는 제2 스택 아이디인 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 적층형 메모리 장치는, 상기 메모리 컨트롤러와 통신하는 버퍼 다이를 더 포함하고,
    상기 복수의 메모리 다이들은 상기 버퍼 다이 상에 적층되는 복수의 코어 다이들에 각각 대응하며,
    상기 버퍼 다이는 상기 복수의 메모리 다이들 중 제1 스택 아이디에 대응하는 메모리 다이들과 제1 TSV들을 통해 연결되고,
    상기 버퍼 다이는 상기 복수의 메모리 다이들 중 제2 스택 아이디에 대응하는 메모리 다이들과 제2 TSV들을 통해 연결되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서,
    상기 복수의 메모리 다이들은 각각 연산 회로를 포함하고,
    상기 방법은,
    상기 메모리 컨트롤러로부터 데이터를 수신하는 단계; 및
    상기 어드레스에 대응하는 메모리 다이에 포함된 연산 회로에서, 상기 데이터를 이용한 연산 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    상기 적층형 메모리 장치는, 연산 회로를 포함하는 버퍼 다이를 더 포함하고,
    상기 방법은,
    상기 메모리 컨트롤러로부터 데이터를 수신하는 단계; 및
    상기 연산 회로에서, 상기 데이터를 이용한 연산 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제1항에 있어서,
    상기 적층형 메모리 장치의 온도를 기초로, 상기 스택 아이디에 대응하는 메모리 다이들을 동적으로 조정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제1항에 있어서,
    상기 적층형 메모리 장치는 HBM(High Bandwidth Memory)인 것을 특징으로 하는 방법.
  13. 수직 방향으로 적층된 복수의 메모리 칩들을 포함하는 적층형 메모리 장치의 동작 방법으로서,
    메모리 컨트롤러로부터 커맨드 및 어드레스를 수신하는 단계;
    상기 어드레스를 디코딩함으로써, 상기 복수의 메모리 칩들 중 하나의 메모리 칩을 각각 지시하는 칩 아이디(chip ID)들을 판단하는 단계; 및
    상기 칩 아이디들을 기초로, 상기 복수의 메모리 칩들 중, 서로 이격된 적어도 두 개의 메모리 칩들에 순차적으로 액세스하는 단계를 포함하는 방법.
  14. 제13항에 있어서,
    상기 커맨드 및 상기 어드레스를 수신하는 단계는,
    상기 메모리 컨트롤러로부터 제1 커맨드 및 제1 어드레스를 수신하는 단계; 및
    상기 제1 커맨드 및 상기 제1 어드레스를 수신하는 단계 이후에, 상기 메모리 컨트롤러로부터 제2 커맨드 및 제2 어드레스를 수신하는 단계를 포함하고,
    상기 적어도 두 개의 메모리 칩들에 순차적으로 액세스하는 단계는,
    상기 제1 어드레스에 포함된 제1 칩 아이디를 기초로, 상기 복수의 메모리 칩들 중 제1 메모리 칩에 액세스하는 단계; 및
    상기 제1 메모리 칩에 액세스하는 단계 이후에, 상기 제2 어드레스에 포함된 제2 칩 아이디를 기초로, 상기 복수의 메모리 칩들 중 상기 제1 메모리 칩에 인접하지 않은 제2 메모리 칩에 액세스하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제13항에 있어서,
    상기 적어도 두 개의 메모리 칩들에 액세스하는 단계는, 제N 메모리 칩에 액세스하는 단계를 포함하고,
    상기 방법은,
    상기 커맨드 및 상기 어드레스를 수신하는 단계 이후에, 상기 메모리 컨트롤러로부터 추가 커맨드 및 추가 어드레스를 수신하는 단계; 및
    상기 추가 어드레스에 포함된 칩 아이디를 기초로, 상기 복수의 메모리 칩들 중, 상기 제N 메모리 칩에 대해 이격된 제N+1 메모리 칩에 액세스하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제13항에 있어서,
    상기 복수의 메모리 칩들 중, 제N+1 칩 아이디에 대응하는 메모리 칩은 제N 칩 아이디 및 제N+2 칩 아이디에 각각 대응하는 메모리 칩들의 상부에 배치되는 것을 특징으로 하는 방법.
  17. 제13항에 있어서,
    상기 복수의 메모리 칩들 중, 제N+1 칩 아이디에 대응하는 메모리 칩은 제N 칩 아이디 및 제N+2 칩 아이디에 각각 대응하는 메모리 칩들의 하부에 배치되는 것을 특징으로 하는 방법.
  18. 제13항에 있어서,
    상기 복수의 메모리 칩들은 와이어 본딩으로 인쇄 회로 기판 상의 연결 팬드에 연결되는 것을 특징으로 하는 방법.
  19. 제13항에 있어서,
    상기 복수의 메모리 칩들은 TSV들을 통해 인쇄 회로 기판에 연결되는 것을 특징으로 하는 방법.
  20. 제13항에 있어서,
    상기 적층형 메모리 장치는 DDR(Double Data Rate), LPDDR(Low Power DDR), 또는 GDDR(Graphics DDR) 인터페이스에 따라 통신하는 메모리 장치인 것을 특징으로 하는 방법.
KR1020200012629A 2020-02-03 2020-02-03 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법 KR20210098728A (ko)

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