CN109103167B - 用于存储器装置的异构性扇出结构 - Google Patents

用于存储器装置的异构性扇出结构 Download PDF

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廖致钦
姜卫挺
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Abstract

一种装置，可以包含扇出结构，其具有多个集成电路。集成电路可以为不同类型，比如通过以不同方式配置或配置为执行不同功能。扇出结构可以耦接到另一集成电路结构，比如裸芯堆叠体。例如，扇出结构可以耦接到集成电路结构的顶部表面或底部表面，或者可以设置在由集成电路结构限定的垂直轮廓内。水平延伸的路径和垂直延伸的路径可以设置为在组合的扇出结构和集成电路结构之间和周围，以使得两个结构的集成电路能够通信。

Description

用于存储器装置的异构性扇出结构
技术领域
本发明涉及一种用于存储器装置的异构性扇出结构。
背景技术
非易失性存储器系统可以实现为多个裸芯。裸芯中的至少一个可以配置为存储器裸芯，其包含将数据存储在存储器系统中的存储器单元。裸芯中的另一个可以配置为充当控制器，其控制或以其他方式管理数据在存储器系统中的存储。可以有其他类型的裸芯，比如递送电力的、执行路由或切换操作以在控制器裸芯与存储器裸芯之间通信信号的、或包含用于数据或其他信息的临时存储的易失性存储器的那些裸芯。存储器系统中除了存储器裸芯之外的裸芯可以整体上称为附属(accessory)或辅助(auxiliary)裸芯。
对于下一代存储器系统的设计规范持续要求存储空间的提高，并且可能需要更多的存储器裸芯以符合这些要求。随需要更多存储器裸芯，也可能需要更多的附属裸芯。
可以将多个存储器裸芯集成在一起的一种方式是通过将它们以平面方式取向，比如通过将它们中的每一个安装在基板的表面的相应的部分上。随着将越来越多的裸芯添加到存储器系统，以此方式集成存储器裸芯持续增加表面积。可以将多个存储器裸芯集成在一起的另一种方式是通过将存储器裸芯上下叠置。随着将越来越多的存储器裸芯添加到存储器系统，将存储器裸芯堆叠而非将它们彼此相邻地安装在基板表面上可以降低或最小化表面积的增加。
此外，可以将存储器裸芯电连接到附属裸芯的一种方式是通过引线键合。经由引线键合形成的信号路径可以将多个存储器裸芯的裸芯电容并联耦接。因此，增加存储器裸芯的数目会增加信号路径的总电容，其进而可能限制系统中可以包含的存储器裸芯的数目。
另外，存储器裸芯和附属裸芯能够以各种方式封装在一起。在一些示例性配置中，存储器裸芯堆叠体可以安装在基板的表面的一部分上，一个或多个附属裸芯可以安装在基板表面的另一部分上且引线键合到存储器裸芯堆叠体，并且存储器裸芯堆叠体和附属裸芯可以包封在一起。载有存储器裸芯堆叠体和附属裸芯的基板可以进而安装在第二基板上或主基板上，第二基板或主基板也可以具有安装到其上的载有其他存储器裸芯堆叠体和/或附的加附属裸芯(比如控制器裸芯和易失性存储器裸芯)的其他基板。安装在第二基板上的部件可以经由第二包封工艺包封在一起。尽管这样的配置能够包含非易失性存储器系统的全部部件，但其可能由于具有分开安装到主基板的表面的不同部分上的多个部件而具有不期望的大的规格(长度、高度以及宽度)。另外，由于可能使用引线键合，单个封装体中可以包含的存储器裸芯的数目可能受到限制。如果这样的数目少于符合存储容量要求所需的存储器裸芯的总数，则可以包含多个分开包封的存储器裸芯堆叠体，其为造成存储器系统的相对大的规格的另一因素。
为了在减小存储器系统的总体尺寸同时提高其存储容量，以下设计或配置可能是期望的：在单个包封的堆叠体内增加存储器裸芯的数目，减少承载存储器裸芯所需的基板的数目，以及最小化安装在主基板上的部件的数目。
发明内容
下面的实施例描述了与多裸芯堆叠体集成的异构性扇出结构。在第一实施例中，一种装置包含：裸芯堆叠体，以及设置在由裸芯堆叠体的垂直轮廓所限定的容积中的扇出结构。
在一些实施例中，扇出结构包含不同类型的第一裸芯和第二裸芯。
在一些实施例中，扇出结构包含第一重新分布层和第二重新分布层，其中第一裸芯和第二裸芯设置在第一重新分布层与第二重新分布层之间。
在一些实施例中，垂直互连部分在裸芯堆叠体和扇出结构的侧表面之上延伸，其中第一裸芯和第二裸芯配置为经由垂直互连部分以及第一重新分布层和第二重新分布层与裸芯堆叠体通信。
在一些实施例中，扇出结构的裸芯的平坦表面积小于裸芯堆叠体的裸芯的平坦表面积。
在一些实施例中，裸芯堆叠体包含多个存储器裸芯。
在一些实施例中，扇出结构包含第一裸芯和第二裸芯，其中第一裸芯配置为多个存储器裸芯的控制器，并且第二裸芯配置为路由裸芯，该路由裸芯配置为在控制器与存储器裸芯之间路由信号。
在一些实施例中，没有基板设置在裸芯堆叠体与扇出结构之间。
在一些实施例中，裸芯堆叠体和扇出结构包封在单个封装体中。
在另一实施例中，一种装置包含：第一裸芯；与第一裸芯平行取向的第二裸芯；水平信号路径，其设置在第一裸芯与第二裸芯之间，且平行于第一裸芯和第二裸芯延伸；以及垂直信号路径，其垂直于第一裸芯和第二裸芯的平行取向延伸。第一裸芯配置为经由水平信号路径和垂直信号路径与第二裸芯通信。
在一些实施例中，第三裸芯与第一裸芯和第二裸芯平行取向，并且第三裸芯设置在第一裸芯与第二裸芯之间。
在一些实施例中，第一裸芯包含存储器单元的阵列。第二裸芯和第三裸芯为附属裸芯，以控制存储器单元的阵列中的数据的存储。
在一些实施例中，第二裸芯设置在第一水平信号路径与第二水平信号路径之间。
在一些实施例中，第一水平信号路径和第二水平信号路径均配置为重新分布层。
在一些实施例中，没有基板设置在第一裸芯与第二裸芯之间。
在一些实施例中，第一裸芯、第二裸芯、水平信号路径以及垂直信号路径包封在单个封装体内。
在另一实施例中，一种装置包含：第一重新分布层；第二重新分布层；以及设置在第一重新分布层与第二重新分布层之间的第一集成电路和第二集成电路。第一集成电路的有源表面与第一重新分布层接触。此外，第一集成电路和第二集成电路为不同类型。
在一些实施例中，第一集成电路配置为从外部主机装置接收主机读取和写入命令，并且第二集成电路配置为执行路由操作，以在第一集成电路与多个存储器裸芯之间通信数据。
在一些实施例中，多个存储器裸芯配置为裸芯堆叠体。
在一些实施例中，第一重新分布层与裸芯堆叠体的平坦表面接触。
其他实施例是可能的，并且每个实施例可以单独使用，或组合在一起使用。相应地，现将参考附图描述各种实施例。
附图说明
整合到本说明书且构成本说明书一部分的附图图示了本发明的各方面，且与说明书一起用于解释其原理。在方便的情况下，附图通篇将使用相同的附图标记指代相同或相似的元件。
图1为示例性多裸芯堆叠体结构的截面侧视图。
图2为示例性裸芯的立体图，其可以代表图1的多裸芯堆叠体结构的裸芯。
图3为图1的多裸芯堆叠体结构的裸芯堆叠体部分的立体图。
图4为图3的裸芯堆叠体部分的立体图，进一步标识了由裸芯堆叠体部分的垂直轮廓所限定的容积。
图5为图1、图3、以及图4的裸芯堆叠体部分的最接近于多裸芯堆叠体结构的扇出部分的平坦表面的示例性配置的立体图。
图6为扇出结构的第二示例性配置的截面侧视图。
图7为扇出结构的第三示例性配置的截面侧视图。
图8为扇出结构的第四示例性配置的截面侧视图。
图9A为设置在支承结构上的扇出结构的第一扇出裸芯的截面侧视图。
图9B为设置在图9A的第一扇出裸芯上的第二扇出裸芯、以及穿过且围绕第一扇出裸芯和第二扇出裸芯形成的垂直互连体的截面侧视图。
图9C为被包封材料包封的图9B所示的部件截面侧视图。
图9D为图9C所示的包封的部件的截面侧视图，还具有在由第二扇出裸芯的平坦表面所限定的表面之上形成的重新分布层。
图9E为图9D所示的部件的截面侧视图，还具有在由第一扇出裸芯的平坦表面所限定的表面之上形成的重新分布层。
图9F为图9E的部件的截面侧视图，还具有在由第一扇出裸芯的平坦表面所限定的表面之上形成的重新分布层上形成的焊料凸块。
图10A为孤立地示出的图1的多裸芯堆叠体结构的部分的截面侧视图，其中待形成垂直互连部分。
图10B为图10A的部分的截面侧视图，还具有在形成垂直互连部分的侧壁之上施加的聚合物涂层。
图10C为图10B的部分的截面侧视图，进一步移除了聚合物涂层的部分，以暴露待连接到垂直互连结构的迹线的输入/输出(I/O)端子和信号路径。
图10D为图10C的部分的截面侧视图，还具有设置在剩余的聚合物涂层和暴露的I/O端子和信号路径之上的籽层。
图10E为图10D的部分的截面侧视图，还具有设置在籽层之上的金属层。
图10F为图10E的部分的截面侧视图，还具有设置在金属层之上的光致抗蚀剂层。
图10G为图10F的部分的截面侧视图，进一步移除了光致抗蚀剂层的部分，以暴露金属层的部分。
图10H为图10G的部分的截面侧视图，进一步移除了金属层的部分，以形成垂直互连结构的垂直迹线。
图10I为图10H的部分的截面侧视图，进一步移除了光致抗蚀剂层的剩余部分。
图10J为图10I的部分的截面侧视图，还具有设置在金属层的剩余部分和暴露的籽层部分之上的保护层。
具体实施方式
图1示出了示例性多裸芯堆叠体结构(或三维集成电路结构)100的截面侧视图，其包含裸芯堆叠体部分102和扇出部分104。多裸芯堆叠体结构100可以配置为单个封装体。此外，多裸芯堆叠体结构100可以不包含其上安装有其集成电路(IC)部件(例如，裸芯)的基板，并且IC部件可以跨越信号路径彼此通信，所述信号路径跨越这样的基板延伸。另外，多裸芯堆叠体结构内的信号路径可以包含多个垂直延伸的和水平延伸的导电元件，并且可以不包含引线键合体。此外，多裸芯堆叠体结构的IC部件可以配置为经由基部重新分布层(RDL)106通信到多裸芯堆叠体结构100的外部，基部RDL 106可以为多裸芯堆叠体结构100和多裸芯堆叠体结构100的外部的外部电路提供通信接口。例如，如图1所示，多裸芯堆叠体结构100可以安装在基板108上，并且基部RDL 106可以经由焊料凸块(球)112或其他相似类型的导电互连体机械连接和电连接到基板108的信号路径或迹线(未示出)。从结构的角度，多裸芯结构100的IC部件中的每一个可以设置在基部RDL 106的上方。除非另有说明，可以没有IC部件比基部RDL 106更接近基板108的平坦表面110，或者基部RDL可以设置在平坦表面110与多裸芯堆叠体结构100的每个IC电路之间。
如本文所使用的，基板(比如基板108)为平坦结构，其充当集成电路封装体上的基础层或支承结构，比如安装多裸芯堆叠体结构100。基板可以包含一个或多个金属层，该一个或多个金属层在实心、绝缘芯材料和/或垂直延伸穿过该芯材料的导电通孔上或内水平地延伸。为了形成金属层和/或导电通孔，基板可以经受各种工艺中的任意工艺，比如钻孔、镀铜、铜蚀刻、剥离、掩模以及金属精加工。集成电路或集成电路封装体(比如多裸芯堆叠体结构100)可以安装在基板上，并且可以通过电互连体(比如作为非限制性示例的引线键合体、焊料球或焊料凸块、和/或重新分布层)电连接到(一个或多个)集成电路或(一个或多个)集成电路封装体。
更详细地，裸芯堆叠体部分102可以包含多个裸芯114(可替代地称为集成电路(IC)或IC芯片)。简明起见，图1将裸芯堆叠体部分102示出为包含八个裸芯114—包含第一裸芯114(1)、第二裸芯114(2)、第三裸芯114(3)、第四裸芯114(4)、第五裸芯114(5)、第六裸芯114(6)、第七裸芯114(7)以及第八裸芯114(8)—尽管裸芯堆叠体部分102中可以包含除了八个之外的裸芯的数目。实际上，本说明书预期裸芯的数目大于八个，包含比如十六个、三十二个、六十四个或更多的数目。如下面更详细描述的，裸芯堆叠体102的裸芯114可以配置为在不使用并联耦接裸芯114的电容的引线键合体或其他相似类型的引线结构的情况下，与扇出部分104的裸芯通信，这可以允许功率和信号成功地通信(例如，通过符合功率、电压摆动和噪声规范要求)到裸芯堆叠体102中的更大数目的裸芯114(例如，数目大于16个，比如在32个裸芯、64个裸芯或更大的数量级上)。
图2示出了示例性裸芯200的立体图，其可以代表裸芯堆叠体部分102的任意裸芯114。如图2所示，裸芯200可以总体上为平坦结构，其具有第一平坦表面202和相反的第二平坦表面204。第一平坦表面202和第二平坦表面204可以为相反的，这是由于它们面向相反的方向。在一些示例性配置中，第一平坦表面202和第二平坦表面204中的一个可以视为或称为顶部平坦表面，且第一平坦表面202和第二平坦表面204中的另一个可以视为或称为底部平坦表面。然而，尽管使用了术语“顶部”和“底部”以及其他术语(比如“之上”或“之下”)来描述多裸芯堆叠体结构100的部件的相对位置，但它们不应理解为限制部件的相对位置，因为多裸芯堆叠体结构100可以取向为各种位置中的任意位置。
此外，作为平坦结构，裸芯200可以包含第一多个水平边缘206—包含第一边缘206(1)、第二边缘206(2)、第三边缘206(3)以及第四边缘206(4)—其限定第一平坦表面202的周界或边界。裸芯200还可以包含第二多个水平边缘208，其限定第二平坦表面204的周界或边界。图2中仅示出了第一边缘208(1)和第二边缘208(2)。另外，由于裸芯200为在第一平坦表面202与第二平坦表面204之间具有一定高度的三维结构，裸芯200可以包含在第一平坦表面202与第二平坦表面204之间且实质上垂直于第一平坦表面202和第二平坦表面204延伸的多个侧表面210。图2中仅示出了第一侧表面210(1)和第二侧表面210(2)。垂直边缘212可以形成在两个相邻的侧表面210交会处。例如，第一垂直边缘212(1)形成在第一侧表面210(1)和第二侧表面210(2)交会处。在图2的立体图中也示出了第二垂直边缘212(2)和第三垂直边缘212(3)。如本文所使用的，术语“水平”可以指代平行于或实质上平行于第一平坦表面202和第二平坦表面204(或总体上平行于裸芯200的平坦取向)延伸的方向或尺寸。术语“垂直”可以指代垂直于或实质上垂直于第一平坦表面202和第二平坦表面204(或总体上垂直于裸芯200的平坦取向)延伸的方向或尺寸。因此，例如，限定第一平坦表面202和第二平坦表面204的表面积的裸芯200的长度和宽度可以视为是水平尺寸，并且裸芯200的高度(或厚度)可以视为是垂直尺寸。另外，第一表面202和第二表面204可以视为是和/或称为面向垂直方向，并且侧表面210可以视为是和/或称为面向水平方向。
裸芯200可以包含各种有源和/或无源电路元件，作为非限制性示例，比如晶体管、电阻器、电容器、以及互连的导电信号路径或信号路径部分。信号路径可以水平地和/或垂直地延伸，用来互连其他电路元件，比如晶体管、电阻器以及电容器，并且可以包含作为非限制性示例的导电迹线、线路、引线以及通孔。导电信号路径通常为金属，尽管它们可替代地由其他导电材料形成，比如高度掺杂的半导体。电路元件可以形成在裸芯200的平坦表面202、204中的一个的附近的区域内或一个或多个层中。电路元件形成处的或与该处最接近的平坦表面可以称为裸芯200的有源表面，并且其他平坦表面可以称为裸芯200的非有源表面。
参考图1和图2，对于一些示例性配置，多裸芯堆叠体结构100可以为存储器装置(比如半导体存储器装置)或其部件，其中裸芯堆叠体部分102的裸芯114的电路元件包含配置为存储数据的存储器元件或单元。对于这样的配置，裸芯114可以称为存储器裸芯。作为半导体存储器装置，多裸芯堆叠体结构100可以为易失性存储器装置和/或可以为易失性存储器装置的部件，比如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置；非易失性存储器装置，比如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(其也可以视为EEPROM的子集)、铁电式随机存取存储器(“FRAM”)、或磁阻式随机存取存储器(“MRAM”)；或其他半导体元件，其包含能够存储信息易失性存储器和非易失性存储器的组合。每个类型的存储器装置可以具有不同的配置。例如，闪存存储器装置可以配置为NAND或NOR配置。
存储器元件可以由无源和/或有源元件以任意组合形成。作为非限制性的示例，无源半导体存储器元件包含ReRAM装置元件，其在一些实施例中包含电阻切换存储元件，比如反熔丝材料、相变材料等，并且可选地包含导向元件，比如二极管等。作为其他非限制性的示例，有源半导体存储器元件包含EEPROM和闪存存储器装置元件，在一些实施例中包含含有电荷存储区域(比如浮置栅极、导电纳米颗粒或电荷存储介电材料)的元件。
多个存储器元件可以配置为使得它们串联连接或使得每个元件独立地可存取。作为非限制性的示例，NAND配置的闪存存储器装置(NAND存储器)通常含有串联连接的存储器元件。NAND存储器阵列可以配置为使得阵列由存储器的多个串构成，其中串由共用单个位线的多个存储器元件构成，且作为组被存取。可替代地，存储器元件可以配置为使得每个元件单独地可存取，例如，NOR存储器阵列。NAND和NOR存储器配置为示例性的，并且存储器元件可以其他方式配置。
位于裸芯200中的半导体存储器元件可以布置为二维或三维，比如二维存储器结构或三维存储器结构。
在二维存储器结构中，裸芯200的半导体存储器元件布置在单个平面中或单个存储器装置级中。典型地，在二维存储器结构中，存储器元件布置在实质上平行于第一平坦表面202和第二平坦表面204延伸的平面中。存储器元件能够以有序阵列布置在单个存储器装置级中，比如以多个行和/或列。然而，存储器元件可以以非规则或非正交的配置排列。存储器元件可以各自具有两个或更多个电极或接触线，比如位线和字线。
裸芯200的三维存储器阵列布置为使得存储器元件占据多个平面或多个存储器装置级，从而形成三维的结构(即，在x、y和z方向上，其中y方向实质上垂直于第一平坦表面202和第二平坦表面204，并且x和z方向实质上平行于第一平坦表面202和第二平坦表面204)。作为非限制性示例，三维存储器阵列可以布置为多个垂直列(例如，实质上垂直于第一平坦表面202和第二平坦表面204(即，在y方向上)延伸的列)，每个列具有每个列中的多个存储器元件。列可以布置为二维配置(例如，在x-z平面中)，产生存储器元件的三维布置，其具有多个垂直堆叠的平面上的元件。三维的存储器元件的其他配置也可以构成三维存储器阵列。
作为非限制性的示例，在三维NAND存储器阵列中，存储器元件可以耦接在一起，以形成单个水平(例如，x-z)存储器装置级内的NAND串。可替代地，存储器元件可以耦接在一起，以形成横跨多个水平存储器装置级的垂直NAND串。可以设想其他三维配置，其中一些NAND串含有单个存储器级中的存储器元件，而其他串含有跨过多个存储器级的存储器元件。三维存储器阵列还可以设计为NOR配置和ReRAM配置。
参考图1，配置为堆叠体的多个裸芯114可以为三维存储器结构，其中裸芯114中的每一个可以包含二维存储器阵列或三维存储器阵列。
特别参考图2，裸芯200可以包含多个导电输入/输出(I/O)端子214，可替代地称为I/O垫、触头、接触端子或引线。I/O端子214可以为裸芯200的导电信号路径的一部分，和/或电耦接到裸芯200的导电信号路径。此外，I/O端子214可以配置为在裸芯200的电路元件与裸芯堆叠体部分102的其他裸芯、扇出部分104的IC部件或多裸芯堆叠体结构100的其他部件之间通信信号和/或功率，和/或充当它们之间的接地参考。对于裸芯114为存储器裸芯的示例配置，可以通过I/O端子214通信的信号可以包含载有待编程到裸芯200的存储器单元中的或从裸芯200读取的数据的数据信号、控制在裸芯200上执行的存储器操作的命令和响应信号，或控制存储器操作的时序的时钟或选通信号。还可以有其他类型的信号。另外，如提及的，I/O端子214中的一个或多个可以配置为接收功率，比如供电电压和/或连接到接地参考。
对于一些示例性配置，I/O端子214可以配置在裸芯200的有源表面上或在裸芯200的有源表面处。就此而言，第一平坦表面202可以为裸芯200的有源表面。然而，在其他示例性配置中，I/O端子214可以配置在裸芯200的非有源表面上或在裸芯200的非有源表面处。简明起见，图2示出了I/O端子214，但未示出裸芯200的其他电路元件。另外，如图2所示，通过定位在相同水平边缘和相邻的侧表面处或附近，和/或朝向相同水平边缘和相邻的侧表面延伸，可以将I/O端子214中的每一个相对于彼此对准，在图2中所示的配置为第二侧边缘206(2)和第二侧表面210(2)。
图3孤立地示出了裸芯堆叠体部分102的裸芯114的立体图。图3中的裸芯114示出为具有图2的示例性裸芯200的配置。如图3所示，裸芯114可以上下叠置，使得裸芯114彼此平行或实质上平行取向。此外，裸芯114上下叠置的定位可以对准为使得堆叠的裸芯114形成大体上长方体结构。距基部RD 106(图1)最远的裸芯(其在图1和图3中为第一裸芯114(1))可以视为堆叠体102的顶部裸芯，并且第一裸芯114(1)的背向基部RDL 106的平坦表面116可以称为裸芯114的堆叠体102的顶部表面。最接近于基部RDL 106(图1)的裸芯(其在图1和图3中为最后的或第八裸芯114(8))可以称为堆叠体102的底部裸芯，并且朝向基部RDL106的平坦表面118可以称为裸芯114的堆叠体102的底部表面。
另外，裸芯114可以相对于彼此对准，使得裸芯114的垂直相邻的侧表面可以彼此平齐或实质上平齐，以形成长方体结构的实质上平的侧表面。另外，如图3所示，裸芯114可以相对于彼此对准，使得I/O端子(即，图2的那些对应的I/O端子214)彼此垂直对准，使得裸芯114的相应的侧表面(在所述相应的侧表面附近定位I/O端子，和/或I/O端子从所述相应的侧表面延伸)形成长方体堆叠体102的相同侧表面120。如下面更详细描述的，侧表面120可以相邻于和/或固定到与I/O端子电连接的垂直互连体或迹线的网络。这些垂直互连体可以在I/O端子与扇出部分104的IC电路部件之间通信信号、功率以及接地。
图4示出了如图3所示的裸芯堆叠体部分102，并且还示出了分别在裸芯堆叠体102上方和下方的容积402、404，其由裸芯堆叠体102的垂直轮廓所限定，如由虚线406所指示的。如前面所描述的，相对于裸芯堆叠体102的垂直方向可以为垂直于裸芯114的平坦取向的方向和/或裸芯114的平坦表面所面向的方向。垂直轮廓以及进而裸芯堆叠体402上方和下方的容积402、404可以由裸芯114的水平边缘和/或平坦表面积水平地确定和界定。
仍参考图1，扇出部分104可以设置在由裸芯堆叠体102的垂直轮廓所限定的容积402、404中的一个内。在图1所示的示例性配置中，扇出部分104设置在容积404中，在底部裸芯114(8)下方和/或最接近于底部裸芯114(8)。扇出部分104可以由基部RDL(也称为第一RDL)106与第二重新分布层(RDL)122之间的距离垂直地界定。附加地或可替代地，扇出部分104的垂直尺寸或高度可以由基部RDL(也称为第一RDL)106与第二重新分布层(RDL)122之间的距离确定。扇出部分104还可以包含设置在第一RDL 106与第二RDL 122之间的多个裸芯124(可替代地称为集成电路(IC)或IC芯片)。为了清楚起见，作为扇出部分104的一部分的裸芯124可以称为扇出裸芯。如下面更详细描述的，扇出裸芯124可以配置为各种方式，且包含任意各种数目的裸芯。图1中所示的示例性配置包含处于部分堆叠布置的三个扇出裸芯，包含第一扇出裸芯124(1)、第二扇出裸芯124(2)以及第三扇出裸芯124(3)。
与裸芯114相似，扇出裸芯124均可以为大体上平坦的结构，其具有相反的平坦表面。扇出裸芯124可以配置在扇出部分104内，使得裸芯中的至少一个的有源表面接触且电连接到第一RDL 106或第二RDL 122中的至少一个。如本文所使用的，两个表面彼此“接触”可以指代两个表面面向彼此，且直接接触、间接接触或其组合。直接接触可以指代两个表面彼此物理接触。间接接触可以指代两个表面由进行粘合和/或增强两个表面之间的导电连接的材料分隔。例如，由于设置在顶部表面与底部表面之间的粘合材料(比如环氧树脂)，裸芯堆叠体102的两个相邻的裸芯114的顶部平坦表面和底部平坦表面可以彼此间接接触。下面参考图10A-图10J对此进行了图示。在图1中所示的配置中，第一扇出裸芯124(1)的有源表面可以接触且电耦接到第一RDL 106，并且第二扇出裸芯124(2)和第三扇出裸芯124(3)中的每一个的有源表面可以与第二RDL 122接触。
第一RDL 106和第二RDL 122中的每一个可以包含一个或多个水平延伸的金属迹线的一个或多个层，其形成导电路径或导电路径的部分。如本文所使用的，信号路径和导电路径可互换地使用，以总体上指代在两个连接点之间延伸的导电路径，且其配置为通信信号、功率，或充当接地参考。对于第一RDL 106或第二RDL 122包含金属迹线的多个层的示例配置中，可以包含垂直导电互连体(比如通孔，例如，硅通孔(TSV))以电连接两个不同层中的两个金属迹线且形成其之间的信号路径。相应地，由第一RDL 106和第二RDL 122中的每一个中的金属迹线和/或垂直互连体形成的信号路径可以水平地、垂直地或以其组合延伸。大体上，重新分布层(RDL)(比如第一RDL 106和/或第二RDL 122)可以形成在集成电路的表面(比如有源表面)上。RDL可以在一个或多个I/O连接点之间形成一个或多个导电路径或信号路径，所述连接点例如是接触垫(其位于上面形成有RDL的集成电路上、其他连接点(比如焊料球/凸块)。在该情景中，RDL将集成电路的I/O连接点重新分布到另一位置。在一些示例性制造工艺中，使用光刻法来形成RDL层。此外，某些绝缘材料，比如聚合物可以用作围绕RDL层的导电路径的材料。
具有与重新分布层接触的有源层的扇出裸芯124可以配置为与重新分布层直接通信信号。例如，第一扇出裸芯124(1)的有源表面可以与第一RDL 106接触，并且因此第一扇出裸芯124(1)的有源表面上的连接点或I/O端子可以连接到第一RDL 106的信号路径并且与第一RDL 106的信号路径通信信号、功率或接地。相似地，第二扇出裸芯124(2)和第三扇出裸芯124(3)的有源表面可以均与第二RDL 122接触，并且因此第二扇出裸芯124(2)的有源表面上的连接点或I/O端子可以连接到第二RDL 122的信号路径并且与第二RDL 122的信号路径通信信号、功率或接地，并且第三扇出裸芯124(3)的有源表面上的连接点可以连接到第二RDL 122的其他信号路径并且与第二RDL 122的其他信号路径通信信号。
此外，扇出部分104可以包含一个或多个垂直互连体126，垂直互连体126在第一RDL 106与第二RDL 122之间垂直地延伸。垂直互连体中的一个或多个可以至少部分地穿过两个或更多个扇出裸芯124延伸。作为示例图示，图1示出了第一垂直互连体126(1)，其垂直地延伸穿过第一扇出裸芯124(1)和第二扇出裸芯124(2)，以及第二垂直互连体126(2)，其垂直地延伸穿过第一扇出裸芯124(1)和第三扇出裸芯124(3)。至少部分穿过至少两个或更多个扇出裸芯垂直地延伸的垂直连接体可以从两个或更多个扇出裸芯中的一个的连接点延伸到两个或更多个扇出裸芯中的另一个的连接点，且将二者连接；可以从第一RDL 106和第二RDL 122中的一个的连接点延伸到第一RDL 106和第二RDL 122中的另一个的连接点，且将二者连接；或可以从两个或更多个裸芯中的一个的连接点延伸到第一RDL 106或第二RDL 122的连接点，且将二者连接。附加地或可替代地，可以为导电柱或立柱形式的垂直互连体中的一个或多个(比如图1所示的第三垂直互连体126(3)和第四垂直互连体126(4))可以在不延伸穿过任何扇出裸芯124的情况下，从第一RDL 106的连接点垂直地延伸到第二RDL 122的连接点。换而言之，垂直互连体126(3)、126(4)可以围绕扇出侧124或在其外部垂直地延伸。另外，如下面更详细描述的，可以用包封材料127(比如环氧树脂或环氧树脂基材料(例如，环氧树脂模塑料(EMC))或其他适当的材料)包封扇出裸芯124和垂直互连体126，以固定、密封和保护第一RDL 106与第二RDL 122之间的区域中的扇出裸芯124和垂直互连体126。
多裸芯堆叠体结构100还可以包含垂直互连部分128，其包含多个垂直延伸的导电构件，导电构件形成连接到裸芯114的I/O端子的信号路径。裸芯堆叠体102的侧表面120(I/O端子延伸到所述侧表面120)和扇出部分104的侧表面130可以相对于彼此平齐，且形成平的或实质上平的表面。垂直互连部分128可以固定到侧表面120、130的组合和/或形成在侧表面120、130的组合之上。通过垂直互连部分128的垂直信号路径或迹线，裸芯114可以配置为在彼此之间、以及与扇出裸芯124通信信号、功率和/或接地。下面详细描述了形成垂直互连部分128的示例性工艺。
第一RDL 106、第二RDL 122、垂直互连体126以及垂直互连部分128的水平地和垂直地延伸的导电元件能够以各种方式彼此连接，以形成多个信号路径，通过所述多个信号路径，可以穿过多裸芯堆叠体结构100来通信信号、功率以及接地，并且与多裸芯堆叠体结构100之外的连接点(例如，焊料凸块112)往复地通信信号、功率以及接地。信号路径可以形成为使得可以在裸芯堆叠体102的两个裸芯114之间、在两个扇出裸芯124之间、在裸芯堆叠体102的裸芯114与扇出裸芯124之间、在扇出裸芯124与多裸芯堆叠体结构100之外的连接点(比如焊料凸块112)之间、以及在裸芯堆叠体102的裸芯114与多裸芯堆叠体结构100之外的连接点之间通信信号、功率以及接地。
作为非限制性示例，发送到第一扇出裸芯124(1)的来自外部源的信号可以在基板106的信号路径上通过焊料凸块112发送到第一扇出裸芯124(1)。作为另一非限制性示例，从第一扇出裸芯124(1)发送到第i个裸芯114(i)的信号可以从第一扇出裸芯124(1)通过第一RDL 106的信号路径，通过垂直互连部分128的垂直信号路径，发送到第i个裸芯114(i)的I/O端子。作为另一非限制性示例，从第一扇出裸芯124(1)发送到第i个裸芯114(i)的信号可以从第一扇出裸芯124通过延伸穿过第一扇出裸芯124(1)和第二扇出裸芯124(2)的第一垂直互连体126(1)，通过第二RDL 122的信号路径，通过垂直互连部分128的垂直信号路径，发送到第i个裸芯114(i)的I/O端子。作为另一非限制性示例，从第一扇出裸芯124(1)发送的信号(其在发送到第i个裸芯114(i)之前首先由第三扇出裸芯124(3)处理)可以经由第二垂直互连体126(2)发送到第三扇出裸芯124(3)，其中信号可以由第三扇出裸芯124(3)处理。然后可以通过第二RDL 122的信号路径，通过垂直互连部分128的垂直信号路径将信号通信到第i个裸芯114(i)的I/O端子。作为另一示例，从第i个裸芯114(i)发送到第一扇出裸芯124(1)的信号可以从第i个裸芯114(i)的I/O端子发送到垂直互连部分128的垂直信号路径，到第二RDL 122的信号路径，通过第四垂直互连体126(4)，通过第一RDL 106的信号路径，到第一扇出裸芯124的有源表面上的I/O端子或连接点。这些示例性信号路径为非限制性的，且描述为说明第一RDL 106、第二RDL 122、垂直互连体126以及垂直互连部分128的水平延伸和垂直延伸的信号路径可以组合，以在裸芯114、扇出裸芯124之间，以及与多裸芯堆叠体结构之外的连接点(比如焊料凸块112)往复地通信信号的各种方式。可以有由第一RDL106、第二RDL 122、垂直互连体126以及垂直互连部分128的任意各种组合形成的各种其他信号路径。
另外，如图1所示，裸芯堆叠体102的底部表面118可以耦接到第二RDL 122和/或与第二RDL 122接触。图5示出了最接近于第二RDL 122的裸芯114(8)的底部表面118的示例性配置。对于一些示例性配置，底部表面118可以包含其I/O端子502，并且还可以包含金属迹线，该金属迹线连接到I/O端子502并且离开裸芯114(8)的边缘水平地朝内延伸。底部表面118还可以包含导电连接点506，其可以为接触垫或垂直地延伸穿过裸芯114(8)的硅通孔(TSV)的端子点。如图5所示，导电连接点506中的一些可以连接到迹线504，并且一些可以被隔离(即，不连接到任何迹线504)。对于一些示例性配置，导电部分506中的至少一些可以为连接点，其连接到第二RDL 122的信号路径。按照这种方式，信号可以在第二RDL 122与堆叠体102的最接近于第二RDL 122的和/或接触第二RDL 122的裸芯之间直接通信。在其他示例性配置中，最接近于第二RDL 122的和/或接触第二RDL 122的裸芯可以不与第二RDL 122直接通信，而是，在第二RDL 122与最后的裸芯114(8)之间通信的信号可以通过垂直互连部分的垂直路径通信。对于这些其他配置，最后的裸芯114(8)可以取向为且配置为与裸芯堆叠体102的其他裸芯114相同，比如通过具有图2中所示的示例性裸芯200的配置。
此外，如前面所描述的，扇出部分104可以设置在由裸芯堆叠体102的垂直轮廓在上方或下方限定或界定的容积内。相应地，作为扇出部分104的一部分的扇出裸芯124中的每一个可以具有与裸芯堆叠体102的裸芯114相同的尺寸或比之更小。特别地，扇出裸芯124中的每一个的平坦表面的表面积可以与裸芯114的平坦表面的表面积相同或比之更小。例如，假设图1中所示的水平尺寸为宽度，图1将三个扇出裸芯124(1)、124(2)、124(3)的宽度示出为均小于裸芯114的宽度(或裸芯堆叠体102的宽度)。然而，与第一扇出裸芯124(1)的较小宽度相反，第一RDL 106的宽度示出为等于或实质上等于裸芯114的较大宽度。此外，焊料凸块112示出为沿着第一RDL 106的宽度水平地延伸。假设扇出裸芯124的连接点中的至少一些经由第一RDL 106的信号路径连接到焊料凸块112中的一些(尤其是水平地延伸超出第一扇出裸芯124(1)的那些焊料凸块112)，对于至少一个水平尺寸提供扇出结构，使得位于第一扇出裸芯124(1)的有源表面上的连接点或I/O端子可以“扇出”到由焊料凸块112提供的I/O端子的较大的足印(footprint)。如前面所描述的，第一扇出裸芯124(1)的有源表面上的I/O端子可以通过第一RDL 106的信号路径连接到焊料凸块112。
对于一些示例性配置，扇出部分104的扇出裸芯124中的至少两个可以为彼此不同类型或以彼此不同的方式配置。例如，两个不同的扇出裸芯可以具有不同的电路元件、电路元件的不同的配置、配置为执行不同的功能或操作、和/或为多裸芯堆叠体结构100内的不同的目的或功能服务。作为示例，对于存储器应用，扇出裸芯124中的一个(比如第一扇出裸芯124(1))可以为控制器，其配置为控制和/或管理多裸芯堆叠体结构100的各种存储器操作。例如，控制器裸芯124(1)可以配置为经由第一RDL 106与多裸芯堆叠体结构100之外的主机装置通信，比如通过接收主机命令(例如，读取和写入命令)，响应于主机写入命令从主机接收待编程到存储器裸芯114中的数据，以及响应于读取命令而将存储器裸芯114中存储的数据发送到主机。此外，控制器裸芯124(1)可以配置为执行某些介质管理功能，比如确定数据编程到和/或存储在存储器裸芯114中的位置，维护或管理一个或多个地址数据结构或表，该地址数据结构或表识别数据存储在存储器裸芯114中的位置，和/或将由存储器装置维护的物理地址与由主机装置维护的逻辑地址映射。控制器裸芯124(1)可以配置为执行其他存储器管理功能，比如磨损均衡(wearing level)、折叠、错误检测和校正，暂停/恢复、垃圾收集、交织方案(interleaving schemes)、引导配置、启动和电源循环操作、以及可能不在存储器裸芯114上或不用存储器裸芯114执行的任意其他的各种存储器管理和/或控制操作。
扇出裸芯124中的另一个(比如第二扇出裸芯124(2))可以配置为执行切换或路由功能。例如，假设控制器裸芯124(1)希望将第一数据集发送到第一存储器裸芯114(1)，并且将第二数据集发送到第三存储器裸芯114(3)。控制器裸芯124(1)可以配置为将第一数据集和第二数据集两者都发送到路由扇出裸芯124(2)，并且路由扇出裸芯124(2)的电路元件可以配置为将第一数据集路由到第一存储器裸芯114(1)，并且将第二数据集路由到第三存储器裸芯114(3)。
第三扇出裸芯124(3)可以类似地配置为路由裸芯，或可替代地，可以配置为执行不同的功能。例如，第三扇出裸芯124(3)可以用于电力管理，且将电力供给到存储器裸芯114和/或其他扇出裸芯124。对于这样的配置，第三扇出裸芯124(3)可以包含各种模拟电路，例如电荷泵和/或调节器电路，其配置为从外部源接收电力供给(例如供电电压)，并且产生用于各种电路部件的一个或多个稳定电压(regulated voltage)，比如用于物理接口(PHY)的稳定电压、用于延迟锁定环路(DLL)电路的稳定电压、和/或用于相锁定环路(PLL)电路的稳定电压，作为非限制性的示例。附加或可替代地，第三扇出裸芯124(3)可以用配置为具有模拟电路，其配置为校准电路，比如过程、电压、温度(PVT)检测和校准电路。附加或可替代地，第三扇出裸芯124(3)可以用配置为具有上电检测电路，其配置为检测来自外部源的电源何时开始被接收和/或不再被接收，以便使其他扇出裸芯124和/或存储器裸芯114适当地开始上电和下电操作。作为另一示例，第三扇出裸芯124(3)可以包含易失性存储器，比如DRAM。从外部主机装置接收的待编程到存储器裸芯114中的数据和/或从存储器裸芯114读取且待发送到外部主机装置的数据可以临时存储在第三扇出裸芯124(3)的易失性存储器中。
可以有其他类型的扇出裸芯。通过用多个扇出裸芯124配置扇出部分104(其中扇出裸芯124中的至少两个可以为不同类型)，扇出部分104可以称为异构性扇出(HFO)部分或结构。
此外，至少对于其中多裸芯堆叠的结构100为非易失性存储器系统或装置的非易失性存储器应用，扇出裸芯124可以视为附属裸芯，因为它们不执行多裸芯堆叠的结构100的主要目标，即以非易失性方式存储数据。该主要目标由包含非易失性存储器单元的存储器裸芯114执行。然而，非易失性存储器系统100中需要附属裸芯124，以便使得存储器裸芯114能够成功执行主要目标，且使得非易失性存储器系统100作为整体按需运行。作为扇出部分104的一部分的附属裸芯124可以包含对于非易失性存储器系统100成功运行和执行非易失性存储器系统100的全部功能所需的全部附属裸芯。为图示的目的，图1示出了三个附属裸芯124(1)、124(2)、124(3)，但以各种配置的任意其他数目的附属裸芯可以设置在第一RDL 106与第二RDL 122之间，使得扇出部分104包含用于非易失性存储器系统100的附属裸芯的完整集合。进而，裸芯堆叠体102的存储器裸芯104和扇出部分104的附属裸芯124的组合可以提供集成为单个封装体的非易失性存储器系统100的裸芯的完整集合。集成为单个封装体的裸芯堆叠体102和扇出部分104进一步在图1中示出为具有外包封或保护层或涂层132，其可以由环氧树脂、墨基材料或其他相似的可模塑成分制成，其在由裸芯堆叠体102、扇出部分104以及垂直互连部分128形成的侧表面134、136之上垂直地延伸。尽管未示出，外部保护涂层132也可以在裸芯堆叠体114的顶部表面116之上水平地延伸。
另外，通过将扇出部分104配置在由多裸芯堆叠体结构100的垂直轮廓限定和界定的容积内，多裸芯堆叠体结构100的总体水平尺寸可以不超出裸芯堆叠体102所需要的或所确定的水平尺寸。对于其中多裸芯堆叠的结构100为非易失性存储器系统或装置的非易失性存储器应用，非易失性存储器裸芯114的平坦表面积或水平尺寸可以排他地(即，不与其他封装体外壳附属裸芯和/或上面安装有多个封装体的基板组合)确定多裸芯堆叠体非易失性存储器系统100的总体水平尺寸。此外，由于信号路径不包含引线键合体，可以避免通过由引线键合形成的并联连接增加的裸芯容量，其进而可以在不考虑性能劣化(比如由于增加的噪声、功率损耗以及信号劣化)的情况下允许增加堆叠体102中的裸芯114的数量。另外，通过在无引线键合的情况下使用水平地和垂直地取向的信号路径，堆叠的裸芯114可以相对于彼此垂直对准，以形成大体上的长方体结构，如前面所描述的。反之，在使用引线键合的情况下，堆叠的裸芯可能为阶梯结构的形式或大体上为平行六面体结构，以便在裸芯中的每一个上提供用于引线键合的接触区域。与其长方体对应物相比，这样的平行六面体或阶梯结构可能提供增加的总体水平尺寸或增加的垂直轮廓。此外，如前面所描述的，图1的多裸芯堆叠体结构100不包含任何基板(即，顶部表面116与跟焊料凸块112接触的基部RDL 106的底部表面之间没有基板)。与具有相同存储容量的其他非易失性存储器装置相比，这样的无基板可以起到减小多裸芯堆叠体结构100的总体高度或垂直尺寸的作用。因此，至少对于非易失性存储器应用，与具有相同存储容量的其他非易失性存储器系统相比(包含这样的其他非易失性存储器系统，其使用引线键合，由于引线键合的限制而将裸芯的总数分隔成分别的裸芯堆叠体，包含一个或多个基板，将附属裸芯封装在分别的封装体中，或其一些组合)组合的裸芯堆叠体和扇出结构100的总体水平和垂直尺寸可以较小、甚至实质上更小。
可以通过图1的组合的裸芯堆叠体和扇出结构100来体验其他益处或优点，作为示例，包含提高的数据速率或带宽，比如速率从兆赫兹(MHz)范围提高到千兆赫兹(Gigahertz)(GHz)范围或更高(例如，>1GHz)；改善的热(例如，散热)功效；以及增强的产率。
如前面所描述的，扇出裸芯124可以包含任意的各种数目和/或以各种方式配置在第一RDL 106与第二RDL 122之间。图6-8示出了可以用来取代图1所示的扇出部分104的配置的扇出结构的各种示例性配置，或至少图示了其他方式，单独地或组合地，可以将扇出裸芯相对于彼此配置在第一重新分布层与第二重新分布层之间。如下面描述的，图6-8中的扇出结构中的每一个可以包含多个扇出裸芯。对于图6-8中的实施例中的每一个的一些示例性配置，扇出裸芯中的至少两个可以为不同类型，使得图6-8中的每一个中的扇出裸芯结构可以配置为异构性扇出(HFO)结构。
特别参考图6，示例性扇出结构600可以包含设置在第一RDL 606与第二RDL 608之间的第一扇出裸芯602和第二扇出裸芯604。第一扇出裸芯602可以包含有源表面，该有源表面面向和/或接触第一RDL 606，并且第二扇出裸芯604可以包含有源表面，该有源表面面向和/或接触第二RDL 608。如图6所示，第二扇出裸芯604能够以背对背的取向堆叠在第一扇出裸芯602的顶部上(或反之亦然)，它们各自的非有源表面面向彼此和/或彼此接触。另外，尽管未示出，一个或多个垂直互连体可以通过延伸穿过第一扇出裸芯602和第二扇出裸芯604、围绕第一扇出裸芯602和第二扇出裸芯604(或在其外部)、或其组合，而在第一RDL 606和第二RDL 608之间垂直地延伸。
图7示出了另一示例性扇出结构700，其包含设置在第一RDL 706与第二RDL 708之间的第一扇出裸芯702和第二扇出裸芯704。与图6所示的堆叠的配置对比，第一扇出裸芯702和第二扇出裸芯704可以大体上取向为或设置在相同或共同的平面中。相应地，第一扇出裸芯702和第二扇出裸芯704中的每一个的第一平坦表面可以与第一RDL 706接触，并且第一扇出裸芯702和第二扇出裸芯704中的每一个的相反的第二平坦表面可以与第二RDL708接触。两个扇出裸芯702、704可以以各种方式相对于彼此垂直地取向。例如，两个扇出裸芯702、704的有源表面可以面向相同的垂直方向，使得它们两者都与第一RDL 706接触或都与第二RDL 708接触。可替代地，两个扇出裸芯702、704的有源表面可以面向相反的垂直方向，使得扇出裸芯702、704中的一个与第一RDL 706接触，且扇出裸芯702、704中的另一个与第二RDL 708接触。另外，尽管未示出，一个或多个垂直互连体可以通过延伸穿过第一扇出裸芯702、穿过第二扇出裸芯704、围绕第一扇出裸芯702和第二扇出裸芯704(或在其外部)、或其组合，而在第一RDL 706与第二RDL 708之间垂直地延伸。
图8示出了另一示例性扇出结构800，其包含第一扇出裸芯802、第二扇出裸芯804、以及设置在第一RDL 806与第二RDL 808之间的第三扇出裸芯810。第一、第二以及第三扇出裸芯802、804、810可以配置为堆叠的配置，其中第三扇出裸芯810设置在第一扇出裸芯802与第二扇出裸芯804之间。另外，与图1和图6中所示的配置相似，第一扇出裸芯802的有源表面可以与第一RDL 806接触和/或第二扇出裸芯804的有源表面可以与第二RDL 808接触。另外，尽管未示出，一个或多个垂直互连体可以通过延伸穿过第一、第二以及第三扇出裸芯802、804、810、围绕第一、第二以及第三扇出裸芯802、804、810(或在其外部)、或其组合，而在第一RDL 806与第二RDL 808之间垂直地延伸。
此外，图1、图6、图7以及图8的扇出结构104、600、700以及800示出为且描述为耦接到裸芯的堆叠体(比如图1的裸芯堆叠体102)和/或与裸芯的堆叠体结合使用。在其他示例性实施例中，扇出结构(包含其中扇出结构为异构性扇出结构的那些示例性实施例)可以为独立式装置或可以耦接到除了裸芯堆叠体之外的部件。例如，扇出结构可以耦接到单个裸芯，或耦接到以除了堆叠体之外的方式配置的多个裸芯。多个裸芯，不论配置为堆叠的配置或非堆叠的配置，可以具有限定在其中设置扇出结构的容积的垂直轮廓。另外，其他示例性实施例可以包含多个扇出结构。例如，参考图1，其他示例性实施例可以包含耦接到裸芯堆叠体102的顶部表面116的第二扇出部分，连接在第一扇出部分104之下的第二扇出部分，或其组合。作为另一示例，可以包含第三RDL(或更多个)，其与第一RDL 106和第二RDL 122平行，以产生在其中可以设置扇出裸芯多个区域。垂直互连部分128可以沿着这样的结构的侧表面或壁垂直地延伸，类似于图1所示的。以下各种实施例是可能的：使用一个或多个扇出结构(包含一个或多个异构性扇出结构)，与一个或多个裸芯或其他类型的集成电路或芯片(其可以通过水平地和垂直地延伸的RDL或其他类型的信号路径或迹线的网络来彼此通信)组合。
图9A-图9F示出了制造可以与如图1所示的裸芯堆叠体组合实施的扇出结构的示例性方法。在图9A-图9F中示出的正在制造的扇出结构为图6的扇出结构600，尽管该方法能够以相似的方式用来制造其他相似的扇出结构。
参考图9A，可以比如通过使用抓放机器，将第一扇出裸芯602放置到包含载体或板902和覆盖载体902的表面的载体带904的第一支承结构的预定区域上，载体或板902具有足够的稳定性、刚度和/或强度。抓放机器可以将第一扇出裸芯放置到支承结构上，使得第一扇出裸芯602的有源表面602a面向载体带904且与之接触。载体带904可以为适当的材料，其保护第一扇出裸芯602免受损坏，比如物理和/或静电放电(ESD)损坏。
参考图9B，可以比如通过抓放机器，将第二扇出裸芯604放置到第一扇出裸芯602上，使得第一扇出裸芯602和第二扇出裸芯604为堆叠的配置或取向。两个或更多个裸芯可以取向为，当用抓放机器放置时相对于彼此平行。如图9B所示，第二扇出裸芯604的有源表面604a可以面向与第一扇出裸芯602的有源表面602a相反的方向。即，第一扇出裸芯602和第二扇出裸芯604可以形成背对背堆叠的配置，其中第二扇出裸芯604的非有源表面安装或堆叠为第一扇出裸芯602的非有源表面。尽管未示出，在一些示例性方法中，可以在两个非有源表面之间设置环氧树脂或其他粘合剂层，以在方法的堆叠部分期间提高或增强第一扇出裸芯602与第二扇出裸芯604之间的粘合度。
另外，如图9B所示，可以形成垂直互连体，包含延伸穿过第一扇出裸芯602和第二扇出裸芯604的第一垂直互连体906，以及在第一扇出裸芯602和第二扇出裸芯604外部或围绕其延伸的第二垂直互连体908。第一垂直互连体906和第二垂直互连体908能够以各种方式形成。例如，延伸穿过第一扇出裸芯602和第二扇出裸芯604的第一垂直互连体906可以形成为硅通孔(TSV)的形式或其他相似的导电结构。在一些示例性方法中，TSV 906的相应的部分可以预形成在扇出裸芯602、604中的每一个中，并且当第二扇出裸芯604安装在第一扇出裸芯602上、且两个部分对准并且电连接在一起以形成TSV 906时，TSV 906可以作为整体形成。在其他示例性配置中，可以不预形成TSV 906的部分，并且一经将第二扇出裸芯604放置在第一扇出裸芯602上，TSV 906能够以其整体形成。TSV 906能够以各种方式形成，比如通过蚀刻(例如，深反应离子蚀刻工艺)，之后是电镀或无电镀工艺以使得通孔导电。可以有其他方式。此外，第二垂直互连体908(可以为导电柱或立柱的形式)也能够以各种方式形成。例如，可以围绕第一扇出裸芯602和第二扇出裸芯604添加光致抗蚀剂层，并且可以使用蚀刻工艺以移除光致抗蚀剂的部分。然后可以使用镀覆工艺来将导电材料填充进光致抗蚀剂的移除的部分中，以形成导电柱或杆908。然后可以移除剩余的光致抗蚀剂材料。在其他示例性方法中，可以不使用光致抗蚀剂材料，且导电柱或立柱908可以机械地放置到扇出结构600中。可以有形成垂直互连体906、908的各种其他方式。
参考图9C，在放置扇出裸芯602、604且形成垂直互连体906、908之后，可以执行包封工艺，在包封工艺期间，包封材料910(比如环氧树脂)填充在扇出裸芯602、604和垂直互连体906、908周围，以将这些部件相对于彼此保护、固定和密封。对于一些示例性方法，截止到图9B中所示的点，所制造的扇出结构的部分可以翻转(例如，翻转倒置)且放置在限定包封材料910的外边界的容器中。
参考图9D，在包封扇出裸芯602、604之后，第二RDL 608可以形成在外表面912(图9C)之上，外表面912包含第二扇出裸芯604的有源表面604a和周围的包封材料。第二RDL608能够以各种方式形成，例如通过光刻法工艺。另外，对于其中翻转扇出结构以执行包封工艺的示例性方法，可以将扇出结构再次翻转，以执行光刻法工艺并形成第二RDL 608。这样的多次翻转如图9C和图9D中所示。
在形成第二RDL 608之后，可以形成第一RDL 606。参考图9E，在图9D所示的制造点处，包含载体902和载体带904的第一支承结构可以从扇出结构移除，使得包含有源表面902a和周围的包封材料的外表面914暴露。然后可以比如通过使用光刻法工艺将第一RDL606形成在表面914上。另外，在如图9E所示的一些示例性方法中，在移除第一支承结构和/或形成第一RDL 606之前，可以将扇出结构安装在第二支承结构上，第二支承结构包含第二载体916，其具有覆盖在第二载体916的表面上的第二载体带918。第二RDL 908可以设置在第二载体带918上。另外，如图9E中所示，扇出结构可以再次翻转(例如，第三次)，以便将扇出结构安装到第二支承结构上，并且使得第一RDL 606可以形成在表面914上。参考图9F，焊料凸块920可以形成到第一RDL 606上，以将扇出结构接合到基板108(图1)。可以使用各种工艺来形成焊料凸块，比如超声焊接、焊料丝网印刷、球安装或任意其他各种技术。
回到参考图1，在制造扇出结构104之后，其可以耦接到裸芯堆叠体102以形成多裸芯堆叠体结构100。特别地，第二RDL 122可以耦接到裸芯堆叠体102的底部表面118。可以使用粘合剂(比如环氧树脂)来增强耦接。一经耦接，侧表面120(裸芯114的I/O端子在此处对准)和扇出部分的侧表面130可以形成实质上平的侧表面或侧壁，其上和/或之上可以形成垂直互连部分128。
图10A-图10J示出了形成垂直互连部分128的示例性方法。为了详细示出正在形成的垂直互连部分的部件，图10A-图10J孤立地示出了图1的截面图的形成垂直互连的部分，其沿着图1中的线10-10截取。图10A-图10J示出了设置在裸芯114(1)-114(8)中的每一个上的I/O端子1002。此外，为简明起见，图10A-图10F将第一RDL 106和第二RDL 122示出为均包含相应的单个信号路径1004、1006，垂直互连部分128的相应的垂直路径连接到相应的单个信号路径1004、1006。可以有用于连接到垂直互连部分128的垂直路径的第一RDL 106和/或第二RDL 122的其他信号路径配置。
此外，图10A-图10J示出了由粘合剂材料1008(比如有机环氧树脂或其他相似材料)分隔的相邻的裸芯114(1)-114(8)，粘合剂材料1008增强相邻的裸芯114(1)-114(8)的底部表面与顶部表面之间粘合度。粘合剂层1008也示出为设置在最后的裸芯114(8)的底部表面118与第二RDL 122之间，以增强裸芯堆叠体102与扇出部分104之间的耦接。
如所提及的，当裸芯堆叠体102和扇出部分104耦接或组合在一起时，平的侧表面或侧壁1010为裸芯堆叠体102的侧表面120(I/O端子1002对准到和/或延伸到侧表面120)与扇出部分104的侧表面130的组合。垂直互连部分128形成在侧表面或侧壁1010上。
参考图10B，方法可以由例如在侧表面1010之上施加聚合物涂层1012(比如聚苯并恶唑(polybenzoaxazole，PBO))开始。聚合物涂层1012可以例如用旋转涂布施加。参考图10C，可以比如通过光刻法工艺移除聚合物涂层1012的部分1014，以暴露垂直互连部分128的垂直互连待连接到的底层的导电部分(即，I/O端子1012和信号路径1004、1006)。
参考图10D，导电籽层1016(比如钛)可以形成在聚合物层1012的剩余的部分之上，其可以增强接下来待施加到聚合物涂层1012和暴露的I/O端子1002以及信号路径1004、1006之上的金属层的粘合度。可以例如通过溅射工艺施加导电籽层1016。参考图10E，用于垂直互连部分128的垂直路径、迹线或互连体的金属层1018可以形成在导电籽层1016之上。金属层1018的示例性材料可以为铜，尽管可以使用其他导电材料。另外，可以使用物理气相沉积(PVD)工艺将金属层1018形成在导电籽层1016之上，尽管可以有其他工艺。
参考图10F，光致抗蚀剂(PR)层1020可以形成在金属层1018之上。参考图10G，可以比如通过光刻法工艺移除光致抗蚀剂层1020的部分1022，以暴露金属层1018之后待移除的某些部分。参考图10H，可以比如通过湿法蚀刻工艺和/或离子束蚀刻(IBE)工艺移除金属层1018的暴露的部分。参考图10I，可以移除光致抗蚀剂层1020的剩余的部分，以暴露金属层1018的剩余的金属部分。金属层1018的剩余的部分可以形成垂直互连部分128的垂直迹线、路径或互连。参考图10J，最终步骤可以为在迹线1018和籽层1016的暴露的部分之上添加外部保护层或涂层1024(比如环氧树脂、墨基涂层或聚合物基涂层(例如，PBO)或其他相似材料)。对于一些示例性方法，外部涂层1024可以为图1所示的将多裸芯堆叠体结构100的各种部件集成为单个封装体的多裸芯堆叠体结构100的外部涂层132的部分。可替代地，外部涂层132的形成可以为附加的步骤。例如，可以添加保护层或涂层1024，以最终形成垂直互连部分128，如图10J所示。之后，可以执行附加的步骤，其中对多裸芯堆叠体结构100施加外部涂层132，以包封和保护作为整体的多裸芯堆叠体结构100的部件。
前面的详细描述意图理解为本发明可以采取的所选形式的阐述，并且不应理解为对本发明的限定。仅下面的权利要求(包含全部等同物)意图限定所要求保护的发明的范围。最终，应当注意到，本文所描述的任意实施例的任意方面可以单独使用或彼此组合使用。

Claims (10)

1.一种装置，包括：
长方体裸芯堆叠体，包括多个存储器裸芯；以及
扇出结构，所述扇出结构设置在由所述长方体裸芯堆叠体的垂直轮廓限定的容积中，其中所述扇出结构包括：
多个扇出裸芯，设置在第一水平重新分布层与第二水平重新分布层之间，所述多个扇出裸芯包括：
第一裸芯，配置为所述多个存储器裸芯的控制器；以及
第二裸芯，配置在所述控制器与所述多个存储器裸芯之间路由信号，
其中所述第一裸芯包括第一有源表面，并且所述第二裸芯包括第二有源表面，所述第一有源表面和所述第二有源表面面向相反方向，并且
其中所述第一有源表面接触所述第一水平重新分布层，并且所述第二有源表面接触所述第二水平重新分布层，
装置侧表面，包括所述长方体裸芯堆叠体和所述扇出结构的相邻侧表面；
垂直互连部分，在所述装置侧表面之上延伸，其中所述第一水平重新分布层和所述第二水平重新分布层的信号路径各自水平地延伸并电连接到所述垂直互连部分的垂直信号路径，
其中所述第一裸芯和所述第二裸芯配置为通过所述第一水平重新分布层、所述第二水平重新分布层和所述垂直互连部分与所述长方体裸芯堆叠体的存储器裸芯通信。
2.如权利要求1所述的装置，其中所述第一裸芯和所述第二裸芯中的每一个的平坦表面积小于所述长方体裸芯堆叠体的多个存储器裸芯的平坦表面积。
3.如权利要求1所述的装置，其中没有基板设置在所述裸芯堆叠体与所述扇出结构之间。
4.如权利要求1所述的装置，其中所述裸芯堆叠体和所述扇出结构包封在单个封装体中。
5.一种装置，包括：
多个存储器裸芯的长方体堆叠体的，所述长方体堆叠体具有垂直轮廓；多个附属裸芯，包括：
第一裸芯，设置在所述垂直轮廓内，所述第一裸芯配置为从外部主机装置接收主机数据并控制所述主机数据在所述多个存储器裸芯中的储存；和
第二裸芯，所述第二裸芯平行于所述第一裸芯取向并设置在所述垂直轮廓内，所述第二裸芯配置为将所述主机数据路由到所述多个存储器裸芯；
第一水平重新分布层和第二水平重新分布层，与所述第一裸芯和所述第二裸芯平行地延伸，所述多个附属裸芯设置在所述第一水平重新分布层与所述第二水平重新分布层之间；
装置侧表面，由所述长方体堆叠体的垂直轮廓限定，所述装置侧表面包括所述长方体堆叠体的侧表面；以及
垂直互连部分，在所述装置侧表面之上并且垂直于所述第一裸芯和所述第二裸芯的平行取向延伸，其中所述第一水平重新分布层和所述第二水平重新分布层的信号路径各自水平地延伸并电连接到所述垂直互连部分的垂直信号路径，
其中所述多个附属裸芯配置为经由所述第一水平重新分布层的信号路径、所述第二水平重新分布层的信号路径和所述垂直互连部分的信号路径与所述多个存储器裸芯通信，
其中所述第一裸芯包括第一有源表面，并且所述第二裸芯包括第二有源表面，所述第一有源表面和所述第二有源表面面向相反方向，并且
其中所述第一有源表面接触所述第一水平重新分布层，并且所述第二有源表面接触所述第二水平重新分布层。
6.如权利要求5所述的装置，其中所述多个附属裸芯还包括第三裸芯，所述第三裸芯平行于所述第一裸芯和所述第二裸芯取向并且设置在所述垂直轮廓内。
7.如权利要求5所述的装置，其中没有基板设置在所述第一裸芯与所述第二裸芯之间。
8.如权利要求5所述的装置，其中所述第一裸芯、所述第二裸芯、所述第一水平重新分布层和所述第二水平重新分布层的信号路径以及所述垂直信号路径包封在单个封装体内。
9.一种装置，包括：
多个存储器裸芯的长方体堆叠体；
第一重新分布层；
第二重新分布层；以及
设置在所述第一重新分布层与所述第二重新分布层之间且设置在所述长方体堆叠体的垂直轮廓内的第一集成电路和第二集成电路，
装置侧表面，由所述垂直轮廓限定，并且包括所述长方体堆叠体的侧表面；
垂直互连部分，垂直于所述第一重新分布层和所述第二重新分布层，并且在所述装置侧表面之上延伸，其中所述第一重新分布层和所述第二重新分布层的信号路径水平地延伸并电连接到所述垂直互连部分的信号路径，
其中所述第一集成电路的有源表面与所述第一重新分布层接触，
其中所述第二集成电路的有源表面与所述第二重新分布层接触，
其中所述第一集成电路配置为从外部主机装置接收主机读取和写入命令，并且其中所述第二集成电路配置为进行路由操作，以在所述第一集成电路与所述多个存储器裸芯之间通信数据，并且
其中所述第一集成电路和所述第二集成电路配置为通过所述第一重新分布层、所述第二重新分布层和所述垂直互连部分与所述长方体堆叠体中的存储器裸芯通信。
10.如权利要求9所述的装置，其中所述第一重新分布层与所述长方体堆叠体的平坦表面接触。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11272618B2 (en) 2016-04-26 2022-03-08 Analog Devices International Unlimited Company Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US10636779B2 (en) * 2017-01-11 2020-04-28 Sj Semiconductor (Jiangyin) Corporation Packaging device for integrated power supply system and packaging method thereof
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11367709B2 (en) * 2018-06-05 2022-06-21 PAC Tech—Packaging Technologies GmbH Semiconductor chip stack arrangement and semiconductor chip for producing such a semiconductor chip stack arrangement
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
KR20210098728A (ko) * 2020-02-03 2021-08-11 삼성전자주식회사 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법
TW202209323A (zh) * 2020-02-14 2022-03-01 美商爾雅實驗室公司 藉由單體式封裝光學i/o實施的遠端記憶體架構
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
US11456291B2 (en) 2020-06-24 2022-09-27 Qualcomm Incorporated Integrated circuit (IC) packages employing split, double-sided metallization structures to facilitate a semiconductor die (“die”) module employing stacked dice, and related fabrication methods
US20230290746A1 (en) * 2022-03-11 2023-09-14 Chipletz, Inc. Semiconductor package with integrated capacitors

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US7834449B2 (en) * 2007-04-30 2010-11-16 Broadcom Corporation Highly reliable low cost structure for wafer-level ball grid array packaging
US9153517B2 (en) * 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7642128B1 (en) 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
EP2207200A1 (en) 2008-12-24 2010-07-14 Nxp B.V. Stack of molded integrated circuit dies with side surface contact tracks
US20100167471A1 (en) 2008-12-30 2010-07-01 Stmicroelectronics Asia Pacific Pte. Ltd. Reducing warpage for fan-out wafer level packaging
US20100270668A1 (en) 2009-04-28 2010-10-28 Wafer-Level Packaging Portfolio Llc Dual Interconnection in Stacked Memory and Controller Module
US9224647B2 (en) 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
KR20120137051A (ko) * 2011-06-10 2012-12-20 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 그의 제조 방법
CN104617084B (zh) * 2011-12-02 2018-11-09 英特尔公司 具有提供偏移互连的接口的堆叠式存储器
US8780600B2 (en) * 2011-12-07 2014-07-15 Apple Inc. Systems and methods for stacked semiconductor memory devices
US9324698B2 (en) * 2013-08-13 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US9293437B2 (en) 2014-02-20 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3DIC and method of making same
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
KR102352237B1 (ko) 2014-10-23 2022-01-18 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 그의 구조
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
US9601471B2 (en) 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
US9613931B2 (en) * 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
US9673183B2 (en) * 2015-07-07 2017-06-06 Micron Technology, Inc. Methods of making semiconductor device packages and related semiconductor device packages
US9659878B2 (en) * 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level shielding in multi-stacked fan out packages and methods of forming same

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