KR102352237B1 - 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 그의 구조 - Google Patents

팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 그의 구조 Download PDF

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Abstract

본 발명은 팬 아웃 웨이퍼 레벨 패키지의 제조방법 및 그에 의해 형성된 팬아웃 웨이퍼 레벨 패키지를 개시한다. 그의 제조방법은, 더미 기판을 제공하는 단계와, 상기 더미 기판 상에 제 1 반도체 칩을 제공하는 단계와, 상기 제 1 반도체 칩 및 상기 더미 기판 상에 몰드 기판을 형성하는 단계와, 상기 더미 기판을 제거하여 상기 제 1 반도체 칩을 노출하는 단계와, 노출된 상기 제 1 반도체 칩 상에 제 2 반도체 칩을 제공하는 단계를 포함한다.

Description

팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 그의 구조{method for fabricating fan-out wafer level package and the structure of the same}
본 발명은 반도체 기술에 관한 것으로, 상세하게는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 그의 구조에 관한 것이다.
반도체 칩이 고집적화 됨에 따라 그의 크기는 점차 줄어들고 있다. 반면, 반도체 칩들 상의 솔더 볼 사이의 간격은 세계 반도체 표준 협회의 국제 표준에 의해 정해져 있다. 때문에 반도체 칩들에 대한 솔더 볼의 개수 조절이 쉽지 않다. 또한 반도체 칩이 작아짐에 따라 핸들링이 어려우며 테스트도 어려워진다. 더불어 반도체 칩의 크기에 따라 실장되는 보드를 다원화해야 하는 문제점이 있다. 이를 해결하기 위해 팬 아웃(Fan-out) 웨이퍼 레벨 패키지가 제안되었다. 팬 아웃 웨이퍼 레벨 패키지는 반도체 칩의 하부 및 외곽에 형성된 몰드 막과, 상기 몰드 막 및 반도체 칩 상 형성된 절연 층들과 재 배선들을 포함할 수 있다.
본 발명이 이루고자 하는 과제는 최소화된 두께와 크기의 멀티 칩을 구현할 수 있는 팬 아웃 웨이퍼 레벨 패키지의 제조 방법을 제공하는 데 있다.
본 발명의 다른 과제는 최소화된 두께로 적층된 복수개의 반도체 칩들을 갖는 팬 아웃 웨이퍼 레벨 패키지를 제공하는 데 있다.
본 발명은 팬 아웃 웨이퍼 레벨 패키지의 제조 방법을 개시한다. 그의 방법은, 더미 기판을 제공하는 단계; 상기 더미 기판 상에 제 1 반도체 칩을 제공하는 단계; 상기 제 1 반도체 칩 및 상기 더미 기판 상에 몰드 기판을 형성하는 단계; 상기 더미 기판을 제거하여 상기 제 1 반도체 칩을 노출하는 단계; 노출된 상기 제 1 반도체 칩 상에 제 2 반도체 칩을 제공하는 단계; 상기 제 2 반도체 칩, 상기 제 1 반도체 칩, 및 상기 몰드 기판 상에 절연 층을 형성하는 단계; 및 상기 절연 층을 관통하여 상기 제 1 반도체 칩을 상기 제 2 반도체 칩에 연결하는 재배선들을 형성하는 단계를 포함한다.
본 발명의 일 예에 따르면, 상기 더미 기판의 제공 단계는 상기 더미 기판 상에 분리 막을 형성하는 단계를 포함하고, 상기 더미 기판의 제거 단계는 상기 제 1 몰드막 및 상기 제 1 반도체 칩으로부터 상기 분리 막을 제거하는 단계를 포함할 수 있다. 상기 제 1 반도체 칩은: 제 1 소자 기판; 상기 제 1 소자 기판 상의 제 1 소자 보호막; 및 상기 제 1 소자 기판에 연결되어 상기 제 1 소자 보호막으로부터 노출되는 제 1 소자 패드들을 포함할 수 있다. 상기 분리 막은 상기 제 1 소자 패드들 및 상기 제 1 소자 보호막에 임시로 접착될 수 있다.
본 발명의 다른 실시 예에 따른 팬 아웃 웨이퍼 레벨 패키지는, 제 1 반도체 칩; 상기 제 1 반도체 칩의 하부와 측면을 둘러싸는 몰드 기판; 상기 제 1 반도체 칩 상에 배치되는 제 2 반도체 칩; 상기 제 2 반도체 칩, 상기 제 1 반도체 칩 및 상기 몰드 기판을 덮는 절연막; 상기 절연막 내에 배치되어 상기 제 1 반도체 칩들과 상기 제 2 반도체 칩들을 연결하는 재배선들; 및 상기 절연막 상에 배치되어 상기 재배선들과 연결되는 외부 단자를 포함한다.
본 발명의 또 다른 실시 예에 따른 팬 아웃 웨이퍼 레밸미 기판 상에 분리막을 형성하는 단계; 상기 분리막 상에 제 1 반도체 칩을 제공하는 단계; 상기 제 1 반도체 칩 및 상기 분리막 상에 몰드 기판을 형성하는 단계; 상기 분리막 및 상기 더미 기판을 제거하여 상기 제 1 반도체 칩을 노출하는 단계; 노출된 상기 제 1 반도체 칩 상에 제 2 반도체 칩을 제공하는 단계; 상기 제 2 반도체 칩, 상기 제 1 반도체 칩, 및 상기 몰드 기판 상에 절연 층을 형성하는 단계; 및 상기 절연 층을 관통하여 상기 제 1 반도체 칩을 상기 제 2 반도체 칩에 연결하는 재배선들을 형성하는 단계를 포함한다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 팬 아웃 웨이퍼 레벨 패키지의 제조 방법은 제 1 반도체 칩의 하부에 몰드 기판을 형성하는 단계와, 상기 제 1 반도체 칩과 상기 몰드 기판 상에 제 2 반도체 칩과 절연막을 순차적으로 형성하는 단계를 포함할 수 있다. 몰드 기판, 제 1 반도체 칩, 제 2 반도체 칩, 및 절연막은 최소화된 두께와 크기의 멀티 칩으로 구현될 수 있다.
도 1 내지 도 9는 본 발명의 제 1 실시 예에 따른 팬 아웃 웨이퍼 레벨 패키지의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 10 내지 도 17은 본 발명의 제 2 실시 예에 따른 팬아웃 웨이퍼 레벨 패키지의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 18 내지 도 26은 본 발명의 제 3 실시 예에 따른 실시 예에 따른 팬아웃 웨이퍼 레벨 패키지의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 26 내지 도 30은 본 발명의 제 4 실시 예에 따른 팬아웃 웨이퍼 레벨 패키지의 제조 방법을 나타내는 공정 단면도들이다.
도 31은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 32는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 33은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다.
<실시 예 1>
도 1 내지 도 9는 본 발명의 제 1 실시 예에 따른 팬 아웃 웨이퍼 레벨 패키지의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 1을 참조하면, 더미 기판(1) 상에 분리막(2)을 형성한다. 더미 기판(1)은 유리 기판을 포함할 수 있다. 분리막(2)은 임시 접착제(temporary adhesive)를 포함할 수 있다. 예를 들어, 분리막(2)은 이중 경화형 실리콘 변성 접착제를 포함할 수 있다.
도 2를 참조하면. 분리막(2) 상에 제 1 반도체 칩들(10)을 배치한다. 분리막(2)은 제 1 반도체 칩들(10)을 더미 기판(1) 상에 부착시킬 수 있다. 제 1 반도체 칩들(10) 각각은 제 1 소자 기판(12), 제 1 소자 보호막(14), 및 제 1 소자 패드들(16)을 포함할 수 있다. 제 1 소자 기판(12)은 다수의 단위 소자들(미도시)을 가질 수 있다. 단위 소자들은 메모리 소자, 로직 소자, 또는 컨트롤러 소자를 포함할 수 있다. 제 1 소자 보호막(14)은 제 1 소자 기판(12) 상에 배치될 수 있다. 제 1 소자 패드들(16)은 제 1 소자 보호막(14)를 통과하여 제 1 소자 기판(12)에 연결될 수 있다. 예를 들어, 제 1 소자 패드들(16)은 제 1 소자 기판(12)의 단위 소자들을 전기적으로 연결될 수 있다. 제 1 소자 보호막(14)과 제 1 소자 패드들(16)은 제 1 소자 기판(12) 상에 배치될 수 있다. 도 2 의 제 1 반도체 칩들(10)은 뒤집힌 상태로 개시되어 있다. 제 1 소자 보호막(14)과 제 1 소자 패드들(16)은 분리막(2)에 접착될 수 있다.
도 3을 참조하면, 제 1 반도체 칩들(10)및 더미 기판(1) 상에 몰드 기판(20)을 형성한다. 몰드 기판(20)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 포함할 수 있다. 몰드 기판(20)은 성형될 수 있다.
도 4를 참조하면, 몰드 기판(20)이 형성된 도 3의 결과물을 뒤집는다. 더미 기판(1)은 몰드 기판(20) 상에 배치된 것으로 도시된다. 이와 달리, 더미 기판(1)의 아래에 분리막(2)을 형성하고, 상기 분리막(2) 아래에 제 1 반도체 칩들(10)을 접착하고, 상기 제 1 반도체 칩들(10)의 하부 및 측부와, 분리막(2) 아래에 몰드 기판(20)을 형성할 수 있다.
도 5를 참조하면, 더미 기판(1) 및 분리막(2)을 제거하여 제 1 반도체 칩들(10)을 노출한다. 분리막(2)은 가열될 때, 제 1 반도체 칩(10) 및 몰드 기판(20)으로부터 분리될 수 있다. 가열된 분리막(2)은 접착력을 상실할 수 있다. 제 1 소자 기판(12)은 몰드 기판(20) 내에 배치될 수 있다. 제 1 소자 보호막(14) 및 제 1 소자 패드들(16)은 몰드 기판(20)의 상부 면(21)과 동일한 높이를 가질 수 있다.
도 6을 참조하면, 노출된 제 1 반도체 칩들(10) 상에 접착 층(22) 및 제 2 반도체 칩들(30)을 제공한다. 및 제 2 반도체 칩들(30)은 제 1 소자 패드들(16)과 중첩되지 않도록 제 1 소자 기판(12) 상에 배치될 수 있다. 접착 층(22)은 제 1 반도체 칩들(10)과 제 2 반도체 칩들(30) 사이에 배치될 수 있다. 접착 층(22)은 다이 접착 필름(Die Attachment Film)을 포함할 수 있다. 제 2 반도체 칩들(30)은 제 2 소자 기판(32), 제 2 소자 보호막(34), 및 제 2 소자 패드들(36)을 포함할 수 있다. 제 2 소자 보호막(34) 및 제 2 소자 패드들(36)은 제 2 소자 기판(32) 상에 형성될 수 있다. 제 2 소자 기판(32)은 제 1 소자 기판(12)보다 작을 수 있다. 제 2 소자 기판(32)은 제 1 소자 기판(12)와 엇갈리게 배치될 수 있다. 접착 층들(22)은 제 2 소자 기판(32)과 제 1 소자 보호막(14) 사이에 배치될 수 있다. 이와 달리, 접착 층들(22)은 몰드 기판(20)과 제 2 소자 기판(32) 사이에 배치될 수 있다. 제 1 소자 패드들(16)은 제 2 소자 기판(32) 및 접착 층들(22)과 중첩되지 않을 수 있다.
도 7을 참조하면, 몰드 기판(20), 제 1 반도체 칩들(10), 및 제 2 반도체 칩들(30) 상에 제 1 절연막(42)을 형성한다. 제 1 절연막(42)은 폴리머, 또는 유전막을 포함할 수 있다. 제 1 절연막(42)은 기상증착방법, 또는 졸겔 방법으로 형성될 수 있다. 제 1 절연막(42)은 콘택 홀들(43)을 가질 수 있다. 제 1 소자 패드들(16) 및 제 2 소자 패드들(36)은 콘택 홀들(43)을 통해 외부로 노출될 수 있다. 몰드 기판(20)과 제 1 절연막(42) 사이의 제 1 반도체 칩들(10) 및 제 2 반도체 칩들(30) 최소화된 두께와 크기의 멀티 칩이 될 수 있다.
도 8을 참조하면, 제 1 절연막(42)의 일부와, 제 1 소자 패드들(16), 및 제 2 소자 패드들(36) 상에 제 1 재배선들(52)을 형성한다. 제 1 재배선들(52)은 제 1 절연막(42)의 일부와, 제 1 소자 패드들(16) 및 제 2 소자 패드들(36) 상에 형성될 수 있다. 제 1 재배선들(52)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정으로 형성될 수 있다. 시드막(미도시)은 스퍼터링 방법으로 형성될 수 있다. 시드막은 제 1 절연막(42), 제 1 소자 패드들(16), 및 제 2 소자 패드들(36) 상에 형성될 수 있다. 마스크 공정은 시드막 상에 마스크 패턴(미도시)을 형성하는 단계이다. 마스크 패턴막은 시드막을 제 1 재배선들(52)의 모양으로 노출할 수 있다. 전기 도금 공정은 노출된 시드막 상에 제 1 재배선들(52)을 형성하는 공정이다. 제 1 재배선들(52)은 제 1 절연막(42)의 일부, 제 1 소자 패드들(16), 및 제 2 소자 패드들(36) 상에 형성될 수 있다. 제 1 재배선들(52)은 콘택 홀들(43) 내에 충진될 수 있다. 제 1 재배선들(52)은 제 1 소자 패드들(16)과 제 2 소자 패드들(36)을 연결할 수 있다. 이후, 마스크 패턴 및 제 1 재배선들(52) 외곽의 시드막 제거될 수 있다.
도 9를 참조하면, 제 1 재배선들(52) 및 제 1 절연막(42) 상에 제 2 절연막(44), 제 2 재배선들(54), 패키지 보호막(46), 및 솔더 볼들(60)을 형성한다. 제 2 절연막(44)은 제 1 재배선들(52) 및 제 1 절연막(42) 상에 형성될 수 있다. 제 2 절연막(44)은 제 1 절연막(42)과 동일한 방법으로 형성될 수 있다. 제 2 재배선들(54)은 제 2 절연막(44)을 관통하여 제 1 재배선들(52)에 연결될 수 있다. 패키지 보호막(46)은 제 2 재배선들(54)의 일부와, 제 2 절연막(44) 상에 형성될 수 있다. 패키지 보호막(46)은 제 2 재배선(54)의 일부를 선택적으로 외부에 노출할 수 있다. 제 2 재배선들(54)은 제 1 재배선들(52)과 동일한 방법으로 형성될 수 있다. 솔더 볼들(60)은 노출된 제 2 재배선들(54) 상에 배치될 수 있다. 노출된 제 2 재배선들(54)은 패키지 패드일 수 있다.
<제 2 실시 예>
도 10 내지 도 17은 본 발명의 제 2 실시 예에 따른 팬아웃 웨이퍼 레벨 패키지의 제조 과정을 순차적으로 나타내는 공정 단면도들이다. 제 1 실시 예와 중복되는 요소들의 설명은 생략된다. 제 2 실시 예에서 제 1 실시 예에서의 제 1 소자 패드들과 제 2 소자 패드들이 중첩된 것이다.
도 10 및 도 11을 참조하면, 더미 기판(101) 상에 분리막(102)을 형성하고, 더미 기판(101) 상에 제 1 반도체 칩들(110)과, 몰드 기판(120)을 형성한다. 제 1 반도체 칩들(110)의 제 1 소자 보호막(114)과 제 1 소자 패드들(116)은 분리막(102) 상에 부착될 수 있다. 몰드 기판(120)은 분리막(102) 및 제 1 소자 기판(112) 상에 형성될 수 있다.
도 12를 참조하면, 몰드 기판(120)과 더미 기판(101)을 뒤집는다. 몰드 기판(120) 상에 제 1 반도체 칩(110), 분리막(102), 및 더미 기판(101)이 배치될 수 있다.
도 13을 참조하면, 더미 기판(101)과 분리막(102)을 제거한다. 분리막(102)은 열에 의해 제 1 반도체 칩들(110)과 제 1 소자 보호막(114)로부터 분리될 수 있다.
도 14를 참조하면, 제 1 반도체 칩들(110) 상에 제 2 반도체 칩들(130)을 형성한다. 제 1 반도체 칩들(110)과 제 2 반도체 칩들(130)은 전기적으로 연결될 수 있다. 제 2 반도체 칩들(130) 각각은 제 2 소자 기판(132), 제 2 소자 보호막(134), 제 2 소자 패드들(136), 제 2 관통 전극들(135), 및 제 2 전극 패드들(138)을 포함할 수 있다. 제 2 전극 패드(138)은 제 2 소자 기판(132)의 하면에 배치될 수 있다. 제 2 소자 패드들(136)은 제 2 소자 기판(132)의 상면에 배치될 수 있다. 제 2 관통 전극들(135)은 제 2 전극 패드들(138)과 제 2 소자 패드들(136) 사이에 배치될 수 있다. 제 2 관통 전극들(135)은 제 2 소자 기판(132)을 관통할 수 있다. 제 2 관통 전극들(135)은 제 2 소자 패드들(136)을 제 2 전극 패드들(138)에 연결할 수 있다. 제 2 전극 패드들(138)은 제 1 소자 패드들(116)에 본딩될 수 있다. 제 1 소자 패드들(116)의 일부는 제 2 소자 기판(132)과 제 1 소자 기판(112) 사이에 배치될 수 있다. 즉, 제 1 소자 패드들(116)의 배치 위치는 제 2 소자 기판(132)의 크기와 상관 없이 설정될 수 있다. 제 2 소자 기판(132)과 제 1 소자 보호막(114) 사이에 제 2 언더 필막(126)이 충진될 수 있다. 이와 달리, 제 2 언더 필막(126)은 제 2 소자 기판(132)과 몰드 기판(120) 사이에 배치될 수 있다. 제 2 언더 필막(126)은 NCF(Non-Conductive Film)을 포함할 수 있다.
도 15를 참조하면, 몰드 기판(120)의 일부, 제 1 반도체 칩들(110), 제 2 반도체 칩들(130) 상에 제 1 절연막(142)을 형성한다. 제 1 절연막(142)은 콘택 홀들(143)을 가질 수 있다.
도 16을 참조하면, 제 1 절연막(142)의 일부, 제 1 소자 패드들(116) 및 제 2 소자 패드들(136) 상에 제 1 재배선들(152)을 형성한다. 제 1 재배선들(152)은 콘택 홀들(143) 내에 충진될 수 있다. 제 1 재배선들(152)은 제 1 소자 패드들(116)을 제 2 소자 패드들(136)에 연결할 수 있다.
도 17을 참조하면, 제 1 재배선들(152) 및 제 1 절연막(142) 상에 제 2 절연막(144), 제 2 재배선들(154), 패키지 보호막(146), 및 솔드 볼들(160)을 순차적으로 형성한다. 제 2 절연막(144) 및 제 2 재배선들(154)은 제 1 절연막(142) 및 제 1 재배선들(152)과 각각 동일한 방법으로 형성될 수 있다. 패키지 보호막(146)은 제 2 재배선들(154)의 일부와, 제 2 절연막(144) 상에 형성될 수 있다. 솔더 볼들(60)은 노출된 제 2 재배선들(54) 상에 형성될 수 있다.
<제 3 실시 예>
도 18 내지 도 26은 본 발명의 제 3 실시 예에 따른 실시 예에 따른 팬아웃 웨이퍼 레벨 패키지의 제조 과정을 순차적으로 나타내는 공정 단면도들이다. 제 1 실시 예 및 제 2 실시 예와 중복되는 요소들의 설명은 생략된다. 제 3 실시 예에서, 제 3 반도체 칩은 제 1 실시 예의 제 1 반도체 칩들 아래에 배치된다.
도 18을 참조하면, 더미 기판(201) 상에 분리막(202)를 형성하고, 상기 분리막(202) 상에 제 1 반도체 칩들(210) 및 제 3 반도체 칩들(270)을 적층한다. 제 3 반도체 칩들(270)은 제 1 반도체 칩들(210)보다 작을 수 있다. 이와 달리, 제 3 반도체 칩들(270)은 제 1 반도체 칩들(210)과 동일한 크기를 가질 수 있다. 제 1 반도체 칩들(210) 각각은 제 1 소자 기판(212), 제 1 소자 보호막(214), 제 1 소자 패드들(216), 제 1 관통 전극들(215), 및 제 1 전극 패드들(218)을 포함할 수 있다. 제 1 소자 보호막(214) 및 제 1 소자 패드들(216)은 분리막(202)에 접합될 수 있다. 제 1 관통 전극들(215)은 제 1 소자 기판(212)을 관통하여 제 1 소자 패드들(216)을 제 1 전극 패드들(218)에 연결할 수 있다. 제 3 반도체 칩들(270)은 제 1 반도체 칩들(210)에 전기적으로 연결될 수 있다. 일 예에 따르면, 제 3 반도체 칩들(270)은 제 3 소자 기판(272), 제 3 소자 보호막(274), 및 제 3 소자 패드들(276)을 포함할 수 있다. 제 3 소자 기판(272)은 다수개의 단위 소자들(미도시)을 포함할 수 있다. 제 3 소자 보호막(274)은 단위 소자들을 보호할 수 있다. 제 3 소자 보호막(274)은 제 3 소자 기판(272) 상에 배치될 수 있다. 제 3 소자 패드들(276)은 제 3 소자 보호막(274)을 관통할 수 있다. 제 3 소자 패드들(276)은 제 1 전극 패드들(218)에 연결될 수 있다. 따라서, 제 3 소자 패드들(276)은 제 1 소자 패드들(216)에 전기적으로 연결될 수 있다. 제 3 소자 보호막(274)과 제 1 소자 기판(212) 사이에 제 1 언더 필막(224)이 배치될 수 있다. 제 1 언더 필막(224)은 NCF를 포함할 수 있다.
도 19를 참조하면, 분리막(202), 제 1 반도체 칩들(210), 및 제 3 반도체 칩들(270) 상에 몰드 기판(220)을 형성한다. 몰드 기판(220)은 제 1 반도체 칩들(210)과 제 3 반도체 칩들(270)을 고정할 수 있다. 도시되지는 않았지만, 제 3 반도체 칩들(270)이 제 1 반도체 칩들(210)보다 클 경우, 제 3 반도체 칩들(270)과 분리막(202) 사이에 공극(미도시)이 발생될 수 있다. 공극은 패키지 불량을 발생시킬 수 있다. 공극 내에는 몰드 기판(220)의 소스인 에폭시 몰딩 컴파운드가 충진되지 않기 때문이다. 따라서, 제 3 반도체 칩들(270)은 제 1 반도체 칩들(210) 상에 정렬되고, 상기 제 1 반도체 칩들(210)과 동일하거나 작을 수 있다.
도 20을 참조하면, 더미 기판(201)과 몰드 기판(220)을 뒤집는다. 더미 기판(201)은 몰드 기판(220) 상에 배치될 수 있다.
도 21을 참조하면, 더미 기판(201)과 분리막(202)을 제거하여 몰드 기판(220)의 일부와 제 1 반도체 칩들(210)을 노출한다.
도 22를 참조하면, 제 1 반도체 칩들(210) 상에 제 2 반도체 칩들(230)을 제공한다. 접착 층(222)은 제 2 반도체 칩들(230)과 제 1 반도체 칩들(210) 사이에 형성될 수 있다. 접착 층(222)은 제 1 소자 보호막(214)뿐만 아니라, 제 1 소자 패드들(216) 상에 형성될 수 있다.
도 23을 참조하면, 몰드 기판(220), 제 1 반도체 칩들(210), 및 제 2 반도체 칩들(230) 상에 제 1 절연막(242)을 형성한다. 제 1 절연막(242)은 콘택 홀들(243)을 가질 수 있다. 콘택 홀들(243)은 제 1 소자 패드들(216) 및 제 2 소자 패드들(236)을 노출시킬 수 있다.
도 24를 참조하면, 제 1 절연막(242)의 일부, 제 1 소자 패드들(216), 및 제 2 소자 패드들(236) 상에 제 1 재배선들(252)을 형성한다.
도 25를 참조하면, 제 1 재배선들(252) 및 제 1 절연막(242) 상에 제 2 절연막(244), 제 2 재배선들(254), 보호막(246), 및 솔드 볼들(260)을 순차적으로 형성한다.
<제 4 실시 예>
도 26 내지 도 30은 본 발명의 제 4 실시 예에 따른 팬아웃 웨이퍼 레벨 패키지의 제조 방법을 나타내는 공정 단면도들이다. 제 1 실시 예 내지 제 2 실시 예와 중복되는 요소들의 설명은 생략된다.
도 18, 도 19, 및 도 26을 참조하면, 더미 기판(201) 상에 분리막(202)을 형성하고, 분리막(202) 상에 제 1 반도체 칩들(310) 및 제 3 반도체 칩들(370)을 적층하고, 분리막(202), 제 1 반도체 칩들(310) 및 제 3 반도체 칩들(370) 상에 몰드 기판(320)을 형성하고, 더미 기판(201)과 분리막(202)을 제거한다. 제 1 반도체 칩들(310) 각각은 제 1 소자 기판(312), 제 1 소자 보호막(314), 제 1 소자 패드들(316), 제 1 관통 전극들(315), 및 제 1 전극 패드들(318)을 포함할 수 있다. 제 1 관통 전극들(315)은 소자 패드들(316)을 제 1 전극 패드들(318)에 연결할 수 있다. 제 3 반도체 칩들(370) 각각은 제 3 소자 기판(372), 제 3 소자 보호막(374), 및 제 3 소자 패드들(376)을 포함할 수 있다. 제 3 소자 패드들(376)은 제 1 전극 패드들(318)에 연결될 수 있다. 따라서, 제 1 소자 패드들(316)과 제 3 소자 패드들(376)은 전기적으로 연결될 수 있다. 제 1 언더 필막(324)은 제 3 소자 보호막(374)과 제 1 소자 기판(312) 사이에 형성될 수 있다.
도 27을 참조하면, 제 1 반도체 칩들(310) 상에 제 2 반도체 칩들(330)을 배치한다. 제 2 반도체 칩들(330) 각각은 제 2 소자 기판(332), 제 2 소자 보호막(334), 제 2 소자 패드들(336), 제 2 관통 전극들(335), 및 제 2 전극 패드들(338)을 포함할 수 있다. 제 2 관통 전극들(335)은 제 2 소자 패드들(336)을 제 2 전극 패드들(338)에 연결할 수 있다. 제 2 전극 패드들(338)은 제 1 소자 패드들(316)에 연결될 수 있다. 제 1 반도체 칩들(310) 상하의 제 2 반도체 칩들(330)과 제 3 반도체 칩들(370)은 전기적으로 연결될 수 있다. 제 2 언더 필막(326)은 제 2 소자 기판(332)과 제 1 소자 보호막(314) 사이에 형성될 수 있다.
도 28을 참조하면, 몰드 기판(320), 제 1 반도체 칩들(310), 및 제 2 반도체 칩들(330) 상에 제 1 절연막(342)을 형성한다. 제 1 절연막(342)은 콘택 홀들(343)을 가질 수 있다. 콘택 홀들(343)은 제 1 소자 패드들(316)과 제 2 소자 패드들(336)을 외부로 노출할 수 있다.
도 29를 참조하면, 제 1 절연막(342)의 일부, 제 1 소자 패드들(316), 및 제 2 소자 패드들(336) 상에 제 1 재배선들(352)을 형성한다. 제 1 재배선들(352)은 제 1 소자 패드들(316)과 제 2 소자 패드들(336)을 연결할 수 있다. 이와 달리, 제 1 재배선들(352)은 제 2 소자 패드들(336) 사이를 연결할 수 있다.
도 30을 참조하면, 제 1 절연막(342) 및 제 1 재배선들(352) 상에 제 2 절연막(344), 제 2 재배선들(354), 패키지 보호막(346), 및 솔더 볼들(360)을 형성한다.
도 31은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 31을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 베이스 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 베이스 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 32는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 32를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 이와 달리, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다.
도 33은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 33을 참조하면, 메모리 카드(1400)는 비휘발성 기억 장치(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 비휘발성 기억 장치(1410)를 제어할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 더미 기판을 제공하는 단계;
    상기 더미 기판 상에 제 1 반도체 칩을 제공하는 단계;
    상기 제 1 반도체 칩 및 상기 더미 기판 상에 몰드 기판을 형성하는 단계;
    상기 더미 기판을 제거하여 상기 제 1 반도체 칩을 노출하는 단계;
    노출된 상기 제 1 반도체 칩 상에 제 2 반도체 칩을 제공하는 단계;
    상기 제 2 반도체 칩, 상기 제 1 반도체 칩, 및 상기 몰드 기판 상에 절연 층을 형성하는 단계; 및
    상기 절연 층을 관통하여 상기 제 1 반도체 칩을 상기 제 2 반도체 칩에 연결하는 재배선들을 형성하는 단계를 포함하되,
    상기 제 1 반도체 칩은:
    제 1 소자 기판;
    상기 제 1 소자 기판 상의 제 1 소자 보호막; 및
    상기 제 1 소자 기판에 연결되어 상기 제 1 소자 보호막으로부터 노출되는 제 1 소자 패드들;
    상기 제 1 소자 패드들에 연결되어 상기 제 1 소자 기판을 관통하는 제 1 관통 전극; 및
    상기 제 1 소자 패드들에 대향하는 상기 제 1 관통 전극의 타단에 연결되는 제 1 전극 패드들을 포함하되,
    상기 제 1 전극 패드들에 정렬되는 제 3 반도체 칩을 형성하는 단계를 더 포함하는 팬 아웃 웨이퍼 레벨 패키지의 제조방법.
  2. 제 1 항에 있어서
    상기 더미 기판의 제공 단계는 상기 더미 기판 상에 분리 막을 형성하는 단계를 포함하되,
    상기 더미 기판의 제거 단계는 상기 몰드 기판 및 상기 제 1 반도체 칩으로부터 상기 분리 막을 제거하는 단계를 포함하는 팬 아웃 웨이퍼 레벨 패키지의 제조방법.
  3. 제 2 항에 있어서,
    상기 분리 막은 임시 접착제를 포함하되,
    상기 임시 접착제는 가열에 의해 상기 제 1 반도체 칩들 및 상기 몰드 기판으로부터 분리되는 팬 아웃 웨이퍼 레벨 패키지의 제조방법.
  4. 제 2 항에 있어서,
    상기 분리 막은 상기 제 1 소자 패드들 및 상기 제 1 소자 보호막에 임시로 접착되는 팬 아웃 웨이퍼 레벨 패키지의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 2 반도체 칩들을 제공하는 단계는 상기 제 2 반도체 칩들과 상기 제 1 소자 보호막 사이에 접착 층을 제공하는 단계를 포함하는 팬 아웃 웨이퍼 레벨 패키지의 제조방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 3 반도체 칩은:
    상기 제 3 소자 기판;
    상기 제 3 소자 기판 상의 제 3 소자 보호막; 및
    상기 제 3 소자 보호막을 관통하여 상기 제 3 소자 기판과 상기 제 1 전극 패드를 연결하는 제 3 소자 패드들을 포함하되,
    상기 제 3 소자 보호막과 상기 제 1 소자 기판 사이에 제 1 언더 필막을 형성하는 단계를 더 포함하는 팬 아웃 웨이퍼 레벨 패키지의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 2 반도체 칩은:
    제 2 소자 기판;
    상기 제 2 소자 기판 상의 제 2 소자 보호막;
    상기 제 2 소자 기판에 연결되어 상기 제 2 소자 보호막으로부터 노출되는 제 2 소자 패드들;
    상기 제 2 소자 패드들에 연결되어 상기 제 2 소자 기판을 관통하는 제 2 관통전극; 및
    상기 제 2 소자 패드들에 대항하는 상기 제 2 관통 전극의 타단에 형성되어 상기 제 2 관통 전극과 상기 제 1 소자 패드들을 연결하는 제 2 전극 패드들을 포함하되,
    상기 제 1 소자 보호막과 상기 제 2 소자 기판 사이에 제 2 언더 필막을 형성하는 단계를 더 포함하는 팬 아웃 웨이퍼 레벨 패키지의 제조방법.
  9. 제 1 반도체 칩;
    상기 제 1 반도체 칩의 하부와 측면을 둘러싸는 몰드 기판;
    상기 제 1 반도체 칩 상에 배치되는 제 2 반도체 칩;
    상기 제 2 반도체 칩, 상기 제 1 반도체 칩 및 상기 몰드 기판을 덮는 절연막;
    상기 절연막 내에 배치되어 상기 제 1 반도체 칩들과 상기 제 2 반도체 칩들을 연결하는 재배선들; 및
    상기 절연막 상에 배치되어 상기 재배선들과 연결되는 외부 단자를 포함하되,
    상기 제 1 반도체 칩은:
    제 1 소자 기판;
    상기 제 1 소자 기판 상의 제 1 소자 보호막; 및
    상기 제 1 소자 보호막을 관통하여 상기 제 1 소자 기판에 연결되는 제 1 소자 패드들을 포함하되,
    상기 제 1 소자 보호막과 상기 제 1 소자 패드들은 상기 몰드 기판의 상부 면과 동일한 높이로 배치된 팬 아웃 웨이퍼 레벨 패키지.
  10. 삭제
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