KR20120067694A - 반도체 장치 및 이의 제조 방법 - Google Patents

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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치에서는, 재배선 패턴들 사이에 유기 절연 패턴이 개재된다. 상기 재배선 패턴이 열에 의해 팽창될 경우 발생되는 물리적 스트레스를 상기 유기 절연 패턴이 흡수할 수 있다. 이로써 유연성을 증대시킬 수 있다. 재배선 패턴들 사이에 유기절연 패턴이 개재되므로, 재배선 패턴들 사이에 반도체 패턴이 개재되는 경우에 비해, 절연성을 증대시킬 수 있다. 또한 재배선 패턴과 유기 절연 패턴 사이 그리고 반도체 기판과 유기 절연 패턴 사이에 시드막 패턴이 개재되므로, 재배선 패턴의 접착력이 향상되어 박리 문제를 개선할 수 있다. 또한 재배선 패턴을 구성하는 금속이 유기 절연 패턴으로 확산되는 것을 시드막 패턴이 방지할 수 있다. 이로써, 신뢰성이 향상된 반도체 장치를 구현할 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of forming the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소하는 것이다. 반도체 소자 패키지(package) 분야에서 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine pitch Ball Grid Array : FBGA) 패키지 또는 칩 스케일 패키지(Chip Scale Package : CSP) 등의 반도체 소자 패키지가 개발되고 있다.
현재 개발되고 있는 파인 피치 볼 그리드 어레이 패키지 또는 칩 스케일 패키지 등과 같은 반도체 소자 패키지는 소형화 및 경량화 등의 물리적 이점이 있는 반면 아직까지는 종래의 플라스틱 패키지(plastic package)와 대등한 신뢰성을 확보하지 못하고 있으며, 생산 과정에서 소요되는 원부자재 및 공정의 단가가 높아 가격 경쟁력이 떨어지는 단점이 있다. 특히, 현재 칩 스케일 패키지의 대표적인 종류인 소위 마이크로 볼 그리드 어레이(micro BGA : μBGA) 패키지는 파인 피치 볼 그리드 어레이 또는 칩 스케일 패키지에 비하여 나은 특성이 있기는 하지만, 역시 신뢰성 및 가격 경쟁력이 떨어지는 단점이 있다.
이러한 단점들을 극복하기 위해 개발된 패키지의 한 종류로 반도체 칩의 본딩 패드(bonding pad)의 재배치(redistribution 또는 재배선(rerouting))를 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP :WL-CSP)가 있다.
재배치를 이용한 웨이퍼 레벨 칩 스케일 패키지는 반도체 소자 제조 공정(FABrication : FAB)에서 직접 반도체 칩 위의 본딩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 솔더 볼(solder ball) 또는 본딩 와이어(bonding wire) 등과 같은 외부 접속 단자를 형성하는 것을 그 구조적 특징으로 한다.
본 발명이 해결하고자 하는 과제는 재배선의 박리(delamination) 문제를 해결하여 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 서로 대향되는 제 1 면과 제 2 면을 가지는 반도체 기판; 상기 반도체 기판을 관통하는 관통 비아; 상기 제 1 면에 배치되며 상기 관통 비아와 전기적으로 연결되는 복수의 제 1 재배선 패턴들; 상기 제 1 면에 배치되며 상기 제 1 재배선 패턴들 사이에 개재되는 제 1 유기절연 패턴; 및 상기 제 1 유기절연 패턴과 상기 제 1 재배선 패턴 사이 그리고 상기 제 1 재배선 패턴과 상기 반도체 기판 사이에 개재되는 제 1 시드막 패턴을 포함한다.
상기 제 1 유기절연 패턴은 감광성 고분자 계열의 물질을 포함할 수 있다. 구체적 예로써, 상기 제 1 유기절연 패턴은 폴리이미드를 포함할 수 있다.
상기 제 1 유기절연 패턴은 바람직하게는 2㎛ 이상의 두께를 가질 수 있다.
일 예에 있어서, 상기 반도체 장치는 인터포저(interposer)일 수 있다.
상기 반도체 장치는 상기 제 2 면에 배치되는 복수의 제 2 재배선 패턴들; 상기 제 2 재배선 패턴들 사이에 개재되는 제 2 유기절연 패턴; 및 상기 제 2 유기절연 패턴과 상기 제 2 재배선 패턴 사이 그리고 상기 제 2 재배선 패턴과 상기 반도체 기판 사이에 개재되는 제 2 시드막 패턴을 더 포함할 수 있다.
상기 반도체 장치는 상기 제 1 재배선 패턴을 덮는 제 1 절연막을 더 포함할 수 있다. 상기 제 1 절연막은 실리콘질화막일 수 있다.
상기 반도체 장치는 상기 제 2 면 상에 배치되는 내부 배선을 더 포함할 수 있으며, 상기 제 1 재배선 패턴의 두께는 상기 내부 배선의 두께보다 두꺼울 수 있다.
상기 반도체 장치는 상기 제 2 면 상에 배치되는 적어도 1층의 층간절연막을 더 포함할 수 있으며, 상기 관통비아는 연장되어 상기 적어도 1층의 층간절연막을 관통할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 상기 반도체 장치를 포함한다.
일 예에 있어서, 상기 반도체 패키지는 상기 반도체 장치 상에 배치되는 투명 기판; 및 상기 반도체 장치와 상기 투명 기판 사이에 개재되는 접착 패턴을 더 포함할 수 있다.
다른 예에 있어서, 상기 반도체 패키지는 상기 반도체 장치가 실장되는 패키지 기판; 및 상기 반도체 장치 상에 배치되는 상부 반도체 칩을 더 포함할 수 있다.
상기 또 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판을 관통하는 관통비아를 형성하는 단계; 상기 반도체 기판의 일면 상에 유기 절연 패턴을 형성하는 단계; 상기 유기 절연 패턴의 측벽 및 상기 반도체 기판의 일면을 콘포말하게 덮는 시드막을 형성하는 단계; 상기 유기 절연 패턴 사이를 채우는 재배선 도전막을 형성하는 단계; 평탄화 공정을 진행하여 상기 유기 절연 패턴 사이에 재배선 패턴과 시드막 패턴을 남기는 단계를 포함한다.
상기 평탄화 공정은 바람직하게는 다이아몬드 커터를 이용하여 진행될 수 있다.
본 발명에 따른 반도체 장치에서는, 재배선 패턴들 사이에 유기 절연 패턴이 개재된다. 상기 재배선 패턴이 열에 의해 팽창될 경우 발생되는 물리적 스트레스를 상기 유기 절연 패턴이 흡수할 수 있다. 이로써 유연성을 증대시킬 수 있다. 재배선 패턴들 사이에 유기절연 패턴이 개재되므로, 재배선 패턴들 사이에 반도체 패턴이 개재되는 경우에 비해, 절연성을 증대시킬 수 있다.
또한 재배선 패턴과 유기 절연 패턴 사이 그리고 반도체 기판과 유기 절연 패턴 사이에 시드막 패턴이 개재되므로, 재배선 패턴의 접착력이 향상되어 박리 문제를 개선할 수 있다. 또한 재배선 패턴을 구성하는 금속이 유기 절연 패턴으로 확산되는 것을 시드막 패턴이 방지할 수 있다. 이로써, 신뢰성이 향상된 반도체 장치를 구현할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는 시드막 패턴을 형성하기 위한 등방성 식각 공정을 필요로 하지 않아 시드막 패턴의 언더컷이 발생하지 않아 재배선 패턴의 박리 문제를 해결할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 단면도를 나타낸다.
도 2 내지 도 12는 도 1의 반도체 장치를 제조하는 과정을 나타내는 공정 단면도들이다.
도 13은 본 발명의 실시예 2에 따른 반도체 장치의 단면도를 나타낸다.
도 14는 본 발명의 실시예 3에 따른 반도체 장치의 단면도를 나타낸다.
도 15는 본 발명의 실시예 4에 따른 반도체 장치의 단면도를 나타낸다.
도 16은 본 발명의 패키지 실시예 1에 따른 반도체 패키지를 나타낸다.
도 17은 본 발명의 패키지 실시예 2에 따른 반도체 패키지를 나타낸다.
도 18은 본 발명의 패키지 실시예 3에 따른 반도체 패키지를 나타낸다.
도 19는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 20은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 단면도를 나타낸다.
도 1을 참조하면, 본 실시예 1에 따른 반도체 장치(100)에 포함되는 반도체 기판(1)은 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 반도체 장치(100)는 상기 반도체 기판(1)을 관통하여 상기 제 1 면(1a)과 상기 제 2 면(1b)을 잇는 관통비아(9a)를 포함한다. 상기 관통비아(9a)와 상기 반도체 기판(1) 상이에는 내부 시드막 패턴(7a)이 개재된다. 상기 내부 시드막 패턴(7a)과 상기 반도체 기판(1) 사이에는 절연막 라이너(5)가 개재된다. 상기 내부 시드막 패턴(7a)은 확산방지막 및/또는 웨팅막(wetting layer)을 더 포함할 수 있다. 상기 확산 방지막은 티타늄막, 티타늄질화막, 탄탈륨막, 및 탄탈륨질화막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
상기 절연막 라이너(5)는 상기 제 1 면(1a) 상에도 연장될 수 있다. 상기 절연막 라이너(5)는 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 제 1 면(1a) 상에는 층간절연막(13), 내부 배선들(11) 및 콘택들(15)이 배치될 수 있다. 상기 층간절연막(13), 내부 배선들(11) 및 콘택들(15)은 복수층에 걸쳐 배치될 수 있다. 상기 층간절연막(13) 상에는 본딩 패드(17)가 배치된다. 상기 반도체 기판(1)의 제 1 면(1a) 상에는 상기 본딩 패드(17)을 일부 노출시키며 상기 층간절연막(13)을 덮는 제 1 패시베이션막(19)이 배치된다. 상기 제 1 패시베이션막(19)은 실리콘질화막을 포함할 수 있다.
상기 반도체 기판(1)의 제 2 면(1b)에는 재배선 패턴들(29a, 29b)이 배치된다. 상기 재배선 패턴들(29a, 29b)은 제 1 재배선 패턴(29a)과 제 2 재배선 패턴(29b)을 포함한다. 상기 제 1 재배선 패턴(29a)은 볼랜드 또는 본딩 패드에 대응될 수 있다. 상기 제 2 재배선 패턴(29b)은 신호 라인에 대응될 수 있다. 상기 재배선 패턴들(29a, 29b)은 구리를 포함할 수 있다. 상기 재배선 패턴들(29a, 29b) 사이에는 유기 절연 패턴(25)가 개재된다. 상기 유기 절연 패턴(25)는 상기 반도체 기판(1)의 상기 제 2 면(1b)과 접한다. 상기 유기 절연 패턴(25)는 감광성 고분자 계열의 물질을 포함할 수 있다. 상기 유기 절연 패턴(25)은 예를 들면 폴리이미드일 수 있다. 상기 유기 절연 패턴(25)과 상기 재배선 패턴들(29a, 29b) 사이 그리고 상기 재배선 패턴들(29a, 29b)과 상기 반도체 기판(1) 사이에는 외부 시드막 패턴들(27a, 27b)이 개재된다. 상기 외부 시드막 패턴들(27a, 27b)은 상기 제 1 재배선 패턴(29a)과 상기 유기절연 패턴(25) 사이에 개재되는 제 1 외부 시드막 패턴(27a)과 상기 제 2 재배선 패턴(29b)과 상기 유기절연 패턴(25) 사이에 개재되는 제 2 외부 시드막 패턴(27b)을 포함한다. 상기 외부 시드막 패턴들(27a, 27b)은 확산방지막으로 티타늄, 티타늄질화막, 탄탈륨 및 탄탈륨질화막을 포함하는 그룹에서 선택되는 적어도 하나를 더 포함할 수 있다. 상기 외부 시드막 패턴(27a, 27b)은 상기 재배선 패턴들(29a, 29b)을 구성하는 구리가 상기 반도체 기판(1)과 상기 유기 절연 패턴(25)로 확산되는 것을 방지하는 역할을 할 수 있다. 또한 상기 외부 시드막 패턴(27a, 27b)은 상기 재배선 패턴들(29a, 29b)이 상기 반도체 기판(1)과 상기 유기 절연 패턴(25)에 보다 잘 접합되도록 도와준다. 상기 유기 절연 패턴(25)은 고분자 계열의 물질로 이루어져, 실리콘 산화막이나 반도체막 같은 무기계열의 물질에 비하여 유연(flexible)하므로, 금속인 상기 재배선 패턴들(29a, 29b)이 열에 의해 팽창되어 발생되는 물리적 스트레스를 흡수할 수 있다. 또한 상기 유기 절연 패턴(25)은 반도체보다 전기저항이 큰 절연체다. 구체적인 예로써, 반도체의 일 예인 실리콘은 약 103Ω·m 의 전기저항을 가지며, 상기 유기 절연 패턴(25)의 일 예인 폴리이미드는 약 1013Ω·m 의 전기저항을 가진다. 따라서, 상기 재배선 패턴들(29a, 29b) 사이에 반도체 패턴이 개재되는 경우에 비해, 상기 재배선 패턴들(29a, 29b) 사이에 상기 유기 절연 패턴(25)이 개재되는 본 발명의 경우가, 상기 재배선 패턴들(29a, 29b) 간의 절연성을 증대시킬 수 있다. 이로써, 신뢰성이 향상된 반도체 장치를 구현할 수 있다.
또한, 상기 유기 절연 패턴(25)의 두께(T1)는 바람직하게는 약 2㎛ 이상이다. 이는 공정 마진(margin)을 위해서 필요한 수치이다. 또한 상기 유기 절연 패턴(25)의 두께와 거의 동일한 두께를 가지는 상기 재배선 패턴들(29a, 29b)의 저항 측면에서도 필요한 수치이다. 즉, 상기 재배선 패턴들(29a, 29b)의 두께는 상기 내부 배선들(11)의 두께(T2)보다 두꺼우며 약 2㎛ 이상이다. 이로써 상기 재배선 패턴들(29a, 29b)은 상기 내부 배선들(11)보다 현저히 낮은 전기저항을 가질 수 있다. 이로써 상기 재배선 패턴들(29a, 29b)을 통한 신호 전달이 빨라지게 되어 동작 속도가 빨라지게 된다.
제 2 패시베이션막(31)은 상기 제 2 재배선 패턴(29b)과 상기 유기 절연 패턴(25)의 하부면을 덮는 반면 상기 제 1 재배선 패턴(29a)의 하부면은 노출시킨다. 상기 제 2 패시베이션막(31)은 PSR(Photo-solder resist) 막일 수 있다. 상기 제 2 패시베이션막(31)은 상기 유기 절연 패턴(25)과 동일한 물질거나 동일 및 유사한 계열의 유기 물질일 수 있다. 또는 상기 제 2 패시베이션막(31)은 상기 유기 절연 패턴(25)과 다른 무기 계열의 물질일 수 있다. 예를 들면 상기 제 2 패시베이션막(31)은 실리콘질화막을 포함할 수 있으며, 이 경우, 상기 제 2 패시베이션막(31)은 상기 재배선 패턴들(29a, 29b)을 구성할 수 있는 구리의 확산 방지막으로서 기능할 수 있다. 상기 제 1 재배선 패턴(29a)의 하부에는 솔더볼과 같은 범프(35)가 부착될 수 있다.
본 실시예 1에서 상기 반도체 장치(100)는 예를 들면 인터포저(interposer)에 해당할 수 있다. 인터포저는 트랜지스터와 같은 내부 소자를 포함하지 않을 수 있다.
도 2 내지 도 12는 도 1의 반도체 장치를 제조하는 과정을 나타내는 공정 단면도들이다.
도 2를 참조하면, 제 1 면(1a)과 제 2 면(1b)을 가지는 반도체 기판(1)을 준비한다. 상기 반도체 기판(1)은 웨이퍼일 수 있다. 상기 반도체 기판(1)의 소정 부분을 패터닝하여 관통홀(3)을 형성한다. 상기 관통홀(3)은 사진 시각 공정을 이용하거나 레이저를 이용하여 형성될 수 있다. 상기 관통홀(3)의 바닥면은 상기 제 2 면(1b)과 이격될 수 있다.
도 3을 참조하면, 상기 관통홀(3)이 형성된 상기 반도체 기판(1)의 전면 상에 절연막 라이너(5)를 콘포말하게 형성한다. 상기 절연막 라이너(5)는 실리콘 산화막으로 형성될 수 있다. 상기 절연막 라이너(5) 상에 내부 시드막(7)을 콘포말하게 형성한다. 상기 내부 시드막(7)을 형성한 후에, 관통비아 도전막(9)을 형성하여 상기 관통홀(3)을 채운다. 상기 관통비아 도전막(9)은 예를 들면 도금 방식 또는 증착 방식으로 형성될 수 있다.
도 4를 참조하면, 상기 관통 비아 도전막(9)과 상기 내부 시드막(7)에 대해 평탄화식각 공정을 진행하여, 상기 반도체 기판(1)의 상기 제 1 면(1a) 상의 상기 관통 비아 도전막(9)과 상기 내부 시드막(7)을 제거하고, 상기 절연막 라이너(5) 상부면을 노출시키는 동시에 상기 관통홀(3) 안에 내부 시드막 패턴(7a)과 관통비아(9a)를 형성한다. 상기 평탄화 식각 공정으로 상기 절연막 라이너(5)의 일부도 제거되어 상기 반도체 기판(1)의 상부면이 노출될 수도 있다.
도 5를 참조하면, 상기 반도체 기판(1)의 상기 제 1 면(1a) 상에 내부 배선들(11), 콘택들(15) 및 층간절연막(13)을 형성한다. 상기 층간절연막(13) 상에 본딩 패드(17)를 형성한다. 그리고 상기 본딩 패드(17)를 일부 노출시키는 제 1 패시베이션막(19)을 형성한다.
도 6을 참조하면, 상기 반도체 기판(1)의 제 1 면(1a) 상에 접착제(21)를 이용하여 지지 기판(23)을 부착시킨다. 상기 접착제(21)는 접착 테이프일 수 있다.
도 7을 참조하면, 그라인딩 공정을 진행하여 상기 제 2 면(1b)쪽의 상기 반도체 기판(1)을 일부 제거하여 상기 내부 시드막 패턴(7a)의 하부면을 노출시킨다. 상기 그라인딩 공정으로 상기 관통비아(9a)의 하부면이 노출될 수도 있다.
도 8을 참조하면, 상기 지지기판(23)을 떼어내고 상기 접착제(21)를 제거한다. 상기 반도체 기판(1)을 뒤집어서 상기 반도체 기판(1)의 상기 제 2 면 상에 유기 절연 패턴(25)을 형성한다. 상기 유기 절연 패턴(25)은 감광성 고분자 계열의 물질을 도포하고, 포토마스크를 이용한 포토리소그라피 공정의 노광 및 현상 공정을 통하여 형성될 수 있다. 상기 유기 절연 패턴(25)으로 재배선 패턴이 형성될 영역이 정의될 수 있다. 상기 유기 절연 패턴(25) 사이에 상기 관통 비아(9a)의 상부면이 노출될 수 있다.
도 9를 참조하면, 상기 유기 절연 패턴(25)이 형성된 상기 반도체 기판(1)의 제 2 면(1b) 상에 외부 시드막(27)을 콘포말하게 형성한다. 상기 외부 시드막(27)은 예를 들면 티타늄질화막, 티타늄막, 탄탈륨질화막 및 탄탈륨막을 포함하는 그룹에서 선택되는 하나의 막과 구리막의 이중막으로 형성될 수 있다. 그리고 상기 외부 시드막(27) 상에 재배선 도전막(29)을 형성한다. 상기 재배선 도전막(29)은 예를 들면 구리로 형성될 수 있다. 상기 재배선 도전막(29)은 예를 들면 도금 방식으로 형성될 수 있다.
도 10 및 11을 참조하면, 평탄화 공정을 진행하여 상기 제 2 면(1b) 상의 상기 재배선 도전막(29)과 상기 외부 시드막(27)을 제거한다. 상기 평탄화 공정은 회전하는 원반(120)의 일단부에 연결된 다이아몬드 커터(124)를 이용하여 진행될 수 있다. 상기 평탄화 공정으로 상기 유기 절연 패턴(25)의 상부면도 일부 제거될 수 있다. 상기 평탄화 공정으로 상기 유기 절연 패턴(25)의 두께(T1)는 최소한 2㎛ 이상은 되어야 한다. 이는 공정 마진을 위해 필요하다. 상기 평탄화 공정시, 상기 반도체 기판(1)도 수평적으로 이동할 수 있다. 상기 평탄화 공정으로 재배선 패턴들(29a, 29b) 및 외부 시드막 패턴들(27a, 27b)이 형성된다.
본 발명에 따른 반도체 장치의 제조 방법에서는 시드막 패턴을 형성하기 위한 등방성 식각 공정을 필요로 하지 않아 시드막 패턴의 언더컷이 발생하지 않아 재배선 패턴의 박리 문제를 해결할 수 있다.
도 12를 참조하면, 상기 반도체 기판(1)의 상기 제 2 면(1b) 상에서 상기 제 1 재배선 패턴(29a)을 일부 노출시키되, 상기 제 2 재배선 패턴(29b), 상기 외부 시드막 패턴들(27a, 27b) 및 상기 유기 절연 패턴(25)을 덮는 제 2 패시베이션막(31)을 형성한다.
후속으로 노출된 상기 제 1 재배선 패턴(29a)에 범프(35)를 부착하고 싱귤레이션(singulation) 공정을 진행하여 도 1과 같은 반도체 장치(100)를 완성할 수 있다.
<실시예 2>
도 13은 본 발명의 실시예 2에 따른 반도체 장치의 단면도를 나타낸다.
도 13을 참조하면, 본 실시예 2에 따른 반도체 장치(101)는 복수의 트랜지스터들(TR)과 같은 내부 소자들과 소자분리막(10)등을 포함할 수 있다. 상기 반도체 장치(101)는 인터포저 보다는 메모리 칩이나 로직 칩에 해당될 수 있다. 그외의 구성 및 형성 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 14는 본 발명의 실시예 3에 따른 반도체 장치의 단면도를 나타낸다.
도 14를 참조하면, 본 실시예 3에 따른 반도체 장치(102)는 도 13과 같은 반도체 장치에서 관통비아(9a)가 반도체 기판(1) 상으로 돌출되어 층간절연막들(13)과 제 1 패시베이션막(19)을 관통할 수 있다. 그 외의 구성 및 형성 방법은 실시예 2와 동일/유사할 수 있다.
<실시예 4>
도 15는 본 발명의 실시예 4에 따른 반도체 장치의 단면도를 나타낸다.
도 15를 참조하면, 본 실시예 4에 따른 반도체 장치(103)는 도 1과 같은 반도체 장치에서 재배선 패턴들이 반도체 기판(1)의 양면(1a, 1b) 상에 배치된다.
구체적으로, 반도체 기판(1)의 제 1 면(1a) 상에 복수의 내부 배선들(11), 콘택(15) 및 층간절연막(13)이 배치된다. 그리고 상기 층간절연막(13) 상에 상부 유기 절연 패턴들(33)이 배치된다. 상기 상부 유기 절연 패턴들(33) 사이에는 상부 재배선 패턴들(39a, 39b)이 배치된다. 상기 상부 재배선 패턴들(39a, 39b)은 제 1 상부 재배선 패턴(39a)과 제 2 상부 재배선 패턴(39b)을 포함한다. 상기 제 1 상부 재배선 패턴(39a)은 본딩 패드 또는 볼랜드에 대응될 수 있다. 상기 제 2 상부 재배선 패턴(39b)은 신호라인에 대응될 수 있다. 상기 제 1 상부 재배선 패턴(39a)과 상기 상부 유기 절연 패턴(33) 사이 그리고 상기 제 1 상부 재배선 패턴(39a)과 상기 층간절연막(13) 사이에는 제 1 상부 시드막 패턴(37a)이 개재된다. 상기 상부 유기 절연 패턴(33) 상에는 제 1 패시베이션막(19)이 배치된다. 상기 반도체 기판(1)의 제 2 면(1b)에는 하부 유기 절연 패턴들(25), 하부 재배선 패턴들(29a, 29b) 및 하부 시드막 패턴(27a, 27b)이 배치된다. 상기 하부 유기 절연 패턴들(25) 하부면에는 제 2 패시베이션막(31)이 배치된다. 상기 상부 및 하부 유기 절연 패턴들(33, 25)은 서로 동일한 물질로 형성될 수 있다. 상기 상부 및 하부 재배선 패턴들(39a, 39b, 29a, 29b)은 서로 동일한 물질로 형성될 수 있다. 상기 상부 및 하부 시드막 패턴들(37a, 37b, 27a, 27b)은 서로 동일한 물질로 형성될 수 있다.
상기 반도체 장치(103)는 인터포저일 수 있다.
본 실시예에서와 같이 인터포저에서 반도체 기판(1)의 양쪽면에 재배선 패턴들(29a, 29b, 39a, 39b)이 배치될 경우, 재배선 패턴들(29a, 29b, 39a, 39b)의 두께가, 내부 배선들 및 본딩 패드의 두께보다 두꺼워, 전기저항이 작아져 신호 전달 속도를 증가시킬 수 있다. 또한, 이 경우, 전체 제품 단가를 낮출 수 있다.
상기 상부 유기 절연 패턴(33), 상기 상부 재배선 패턴(39a, 39b) 및 상기 상부 시드막 패턴들(37a, 37b)의 형성 방법은 실시예 1에서 도 8 내지 11을 참조하여 설명된 유기 절연 패턴(25), 재배선 패턴(29a, 29b) 및 시드막 패턴(27a, 27b)의 형성 방법과 동일/유사할 수 있다. 그 외의 구성 및 형성 방법은 실시예 1과 동일/유사할 수 있다.
실시예 1 내지 4에 따른 반도체 장치들은 그 자체로 웨이퍼 레벨 패키지가 될 수 있다. 또는 다음의 도 16 및 18을 참조하여 설명되는 반도체 패키지 안에 구성 요소로 적용될 수 있다.
<패키지 실시예 1>
도 16은 본 발명의 패키지 실시예 1에 따른 반도체 패키지를 나타낸다.
도 16을 참조하면, 본 패키지 실시예 1에 따른 반도체 패키지(400)는 패키지 기판(200)과 그 위에 실장된 제 1 반도체 장치(100)과 제 2 반도체 장치(300)을 포함한다. 상기 패키지 기판(200)은 인쇄회로 기판일 수 있다. 상기 패키지 기판(200)은 절연 기판(201), 상기 절연 기판(201)을 관통하는 패키지 기판 관통비아(207), 상기 절연 기판(201)의 상하부면에 배치되는 도전 패턴들(209, 211) 및 상기 도전 패턴들(209, 211)을 일부 덮는 패키지 기판 절연막들(205, 203)을 포함할 수 있다. 상기 제 1 반도체 장치(100)는 도 1을 참조하여 설명된 반도체 장치에 대응될 수 있다. 상기 제 2 반도체 장치(300)는 메모리 칩이나 로직 칩에 대응될 수 있다. 상기 제 2 반도체 장치(300)의 하부면에는 칩 유기 절연 패턴(302), 칩 시드막 패턴(304) 및 칩 재배선 패턴(306)을 포함할 수 있다. 상기 칩 유기 절연 패턴(302), 상기 칩 시드막 패턴(304) 및 상기 칩 재배선 패턴(306)은 각각 도 1의 유기절연 패턴(25), 제 1 외부 시드막 패턴(27a) 및 제 1 재배선 패턴(29a)에 대응될 수 있다. 상기 제 2 반도체 장치(300)는 관통비아를 포함하지 않을 수 있다.
상기 제 1 및 제 2 반도체 장치들(100, 300)은 상기 패키지 기판(200)에 플립 칩 본딩 방식으로 실장될 수 있다. 즉, 제 1 범프(35)에 의해 상기 제 1 반도체 장치(100)는 상기 패키지 기판(200)에 전기적으로 연결될 수 있다. 제 2 범프(308)에 의해 상기 제 2 반도체 장치(300)는 상기 제 1 반도체 장치(100)에 전기적으로 연결될 수 있다. 상기 반도체 패키지(400)에서 상기 제 1 반도체 장치(100)는 인터포저의 기능을 할 수 있다. 상기 패키지 기판(200)의 하부에는 제 3 범프(213)이 부착될 수 있다. 상기 범프들(35, 308, 213)은 솔더볼일 수 있으며 그 크기들은 서로 같거나 다를 수 있다. 상기 반도체 패키지(400)는 상기 제 1 및 제 2 반도체 장치들(100, 300)을 덮는 몰드막(310)을 더 포함할 수 있다.
<패키지 실시예 2>
도 17은 본 발명의 패키지 실시예 2에 따른 반도체 패키지를 나타낸다.
도 17을 참조하면, 본 패키지 실시예 2에 따른 반도체 패키지(401)는 반도체 칩의 일 종으로서, 이미지 센서 칩(104)을 포함할 수 있다. 상기 이미지 센서 칩(104)에는, 도시하지는 않았지만, 반도체 기판(1)에 복수개의 단위 화소들이 배치되는 화소 영역을 포함할 수 있다. 상기 반도체 기판(1)은 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 이미지 센서칩(104)은 화소에서 생성되는 전기적 신호전달을 위한 트랜지스터들 및 배선들과, 이들을 덮는 층간절연막들(13)을 포함한다. 본 실시예에 있어서, 상기 이미지 센서칩(104)은 후면 수광 이미지 센서일 수 있다. 상기 반도체 기판(1)의 제 2 면(1b) 상에는 각각의 단위화소와 중첩되는 마이크로 렌즈들(360)이 배치된다. 상기 이미지 센서 칩(104) 상에는 투명 기판(350)이 배치되고, 상기 투명 기판(350)과 상기 이미지 센서 칩(104) 사이의 가장자리에는 접착 패턴(340)이 배치되어 상기 투명 기판(350)과 상기 이미지 센서 칩(104) 사이에 빈공간(S)을 제공할 수 있다. 상기 이미지 센서 칩(104)도 관통 비아(9a)를 포함할 수 있다. 상기 관통 비아(9a)는 상기 이미지 센서 칩(104)의 반도체 기판(1)과 층간절연막들(13)을 관통하여 본딩패드(30)와 접할 수 있다. 상기 층간절연막(13)의 하부면에는 유기 절연 패턴(25), 재배선 패턴들(29a) 및 외부 시드막 패턴들(27a)이 배치된다.
도 17의 반도체 패키지(401)의 형성 과정은 다음과 같을 수 있다. 먼저, 관통 비아(9a)가 형성되지 않은 이미지 센서 칩(104)을 형성한 후에, 상기 이미지 센서 칩(104) 상에 투명 기판(350)을 접착 패턴(340)을 이용하여 접착시킨다. 그리고 이미지 센처 칩(104) 후면에 관통홀(3)을 형성하고 관통 비아(9a)를 형성할 수 있다. 그리고, 도 8 내지 11을 참조하여 설명된 방법으로 유기 절연 패턴(25), 재배선 패턴들(29a) 및 외부 시드막 패턴들(27a)을 형성한다. 후속으로 솔더볼(35)을 부착하고 싱귤레이션 공정을 진행하켜 상기 반도체 패키지(401)를 완성할 수 있다.
<패키지 실시예 3>
도 18은 본 발명의 패키지 실시예 3에 따른 반도체 패키지를 나타낸다.
도 18을 참조하면, 본 패키지 실시예 3에 따른 반도체 패키지(402)는 패키지 기판(200) 상에 반도체 장치(105)가 실장된다. 상기 반도체 장치(105)는 관통비아를 포함하지 않을 수 있다. 상기 반도체 장치(105)의 상단에 배치되는 상부 재배선 패턴(39a)과 상기 패키지 기판(200)의 도전 패턴(209)은 와이어(372)에 의해 연결된다. 즉, 상기 반도체 장치(105)는 상기 패키지 기판(200) 에 와이어 본딩 방식으로 실장된다. 상기 반도체 장치(105)는 상기 패키지 기판(200)에 접착 패턴(340)에 의해 부착될 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 19는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 19를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 집적회로 칩들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 20은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 20을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (10)

  1. 서로 대향되는 제 1 면과 제 2 면을 가지는 반도체 기판;
    상기 반도체 기판을 관통하는 관통 비아;
    상기 제 1 면에 배치되며 상기 관통 비아와 전기적으로 연결되는 복수의 제 1 재배선 패턴들;
    상기 제 1 면에 배치되며 상기 제 1 재배선 패턴들 사이에 개재되는 제 1 유기절연 패턴; 및
    상기 제 1 유기절연 패턴과 상기 제 1 재배선 패턴 사이 그리고 상기 제 1 재배선 패턴과 상기 반도체 기판 사이에 개재되는 제 1 시드막 패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 유기절연 패턴은 감광성 고분자 계열의 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 유기절연 패턴은 폴리이미드를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 유기절연 패턴은 2㎛ 이상의 두께를 가지는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 장치는 인터포저(interposer)인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 면에 배치되는 복수의 제 2 재배선 패턴들;
    상기 제 2 재배선 패턴들 사이에 개재되는 제 2 유기절연 패턴; 및
    상기 제 2 유기절연 패턴과 상기 제 2 재배선 패턴 사이 그리고 상기 제 2 재배선 패턴과 상기 반도체 기판 사이에 개재되는 제 2 시드막 패턴을 더 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 재배선 패턴을 덮는 제 1 패시베이션막을 더 포함하되, 상기 제 1 패시베이션막은 실리콘질화막을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 2 면 상에 배치되는 내부 배선을 더 포함하되, 상기 제 1 재배선 패턴의 두께는 상기 내부 배선의 두께보다 두꺼운 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 2 면 상에 배치되는 적어도 1층의 층간절연막을 더 포함하되, 상기 관통비아는 연장되어 상기 적어도 1층의 층간절연막을 관통하는 것을 특징으로 하는 반도체 장치.
  10. 청구항 1항의 반도체 장치를 포함하는 반도체 패키지.
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