KR101517598B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치를 제공한다. 이 장치는 제 1 도전 패드가 배치된 상면, 상면에 대향하는 하면 및 상기 상면과 상기 하면을 연결하는 측면을 갖는 반도체칩, 상면 상의 제 1 복합 강화층, 상면과 제 1 복합 강화층 사이에 개재되여 제 1 복합 강화층과 반도체칩의 열 팽창 계수들의 차이로 인하여 발생하는 응력을 흡수하는 제 1 흡수층 및 제 1 복합 강화층 상에 배치되며 상기 제 1 도전 패드와 전기적으로 연결되는 접속 단자를 포함한다.
Figure R1020080070735
접속 단자, 도전 패드, 복합 강화층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근의 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화 및 고성능화 되어가고 있고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이러한 것을 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지 기술이라 할 수 있을 것이다.
최근에 개발된 패키지의 한 종류로 반도체칩의 본딩 패드(bonding pad)의 재배치(redistribution 또는 재배선(rerouting))를 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP : WL-CSP)가 있다. 재배치를 이용한 웨이퍼 레벨 칩 스케일 패키지는 반도체 소자 제조 공정(FABrication : FAB)에서 직접 반도체칩 위의 칩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 솔더 볼(solder ball) 또는 본딩 와이어(bonding wire) 등과 같은 외부 접속 단자를 형성하는 것을 그 구조적 특징으로 한다.
본 발명이 이루고자 하는 기술적 과제는 기계적 강도 및 신뢰성이 향상된 반도체 장치를 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 장치를 제공한다. 이 장치는 제 1 도전 패드가 배치된 상면, 상기 상면에 대향하는 하면 및 상기 상면과 상기 하면을 연결하는 측면을 갖는 반도체칩; 상기 상면 상의 제 1 복합 강화층; 상기 상면과 상기 제 1 복합 강화층 사이에 개재되여 상기 제 1 복합 강화층과 상기 반도체칩의 열 팽창 계수들의 차이로 인하여 발생하는 응력을 흡수하는 제 1 흡수층; 및 상기 제 1 복합 강화층 상에 배치되며, 상기 제 1 도전 패드와 전기적으로 연결되는 접속 단자를 포함한다.
본 발명의 실시예에 따르면, 상기 제 1 흡수층은 상기 제 1 복합 강화층과 상기 반도체칩에 비해 탄성 계수가 작은 물질을 포함할 수 있다. 상기 측면은 상기 제 1 복합 강화층의 단부면 및 상기 제 1 흡수층의 단부면과 공면을 이룰 수 있다.
본 발명의 실시예에 따르면, 이 장치는 상기 반도체칩을 실장하는 실장 기판을 더 포함할 수 있다. 상기 접속 단자는 상기 실장 기판과 상기 제 1 복합 강화층 사이에 배치될 수 있다. 상기 제 1 복합 강화층은 상기 실장 기판과 동일한 열 팽창 계수 또는 상기 실장 기판과 상기 반도체칩 사이의 열 팽창 계수를 갖는 물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 이 장치는 상기 반도체칩의 상면을 덮으며 상기 제 1 도전 패드를 노출하는 제 1 절연막; 상기 제 1 도전 패드와 전기적으로 접촉하며 상기 제 1 절연막의 상면을 따라 연장되는 재배선 패턴; 상기 접속 단자와 제 1 복합 강화층 사이에 배치되며 상기 재배선 패턴의 일부 상에 배치되는 제 2 도전 패드; 및 상기 제 1 복합 강화층 및 상기 제 1 흡수층을 관통하여, 상기 재배선 패턴과 전기적으로 연결되는 관통 전극을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 관통 전극은 상기 제 2 도전 패드를 관통할 수 있다. 상기 제 2 도전 패드의 상면은 상기 관통 전극의 상면과 공면을 이룰 수 있다. 상기 제 2 도전 패드의 가장자리를 덮으며 상기 접속단자의 하부를 덮는 제 2 절연막을 더 포함할 수 있다. 상기 재배선 패턴의 일부는 상기 관통 전극의 직경보다 큰 선폭을 가질 수 있다.
본 발명의 실시예에 따르면, 이 장치는 상기 반도체칩의 하면 상에 배치되며 상기 제 1 복합 강화층과 동일 물질을 포함하는 제 2 복합 강화층을 더 포함할 수 있다. 이 장치는 상기 반도체칩의 하면과 상기 제 2 복합 강화층 사이에 개재되는 상기 제 1 흡수층과 동일한 물질을 포함하는 제 2 흡수층을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 장치의 제조 방법을 제공한다. 이 제조 방법은 제 1 도전 패드가 배치된 상면 및 상기 상면에 대향하는 하면을 포함하는 기판을 제공하고; 상기 상면 상에 제 1 흡수층을 형성하고; 상기 제 1 흡수층 상에 제 1 복합 강화층을 형성하고; 그리고 상기 제 1 복합 강화층 상에 상기 제 1 도전 패드와 전기적으로 연결되는 접속 단자를 형성하는 것을 포함한다.
본 발명의 실시예에 따르면, 이 방법은 상기 기판의 상면을 덮으며 상기 제 1 도전 패드를 노출하는 제 1 절연막을 형성하고; 상기 제 1 도전 패드와 전기적으로 접촉하며 상기 제 1 절연막의 상면을 따라 연장되는 재배선 패턴을 형성하고; 제 1 복합 강화층 상에 배치되며 상기 연장된 재배선 패턴의 일부 상에 제 2 도전 패드를 형성하고; 그리고 상기 제 1 복합 강화층 및 상기 제 1 흡수층을 관통하여 상기 재배선 패턴과 전기적으로 연결되는 관통 전극을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제 2 도전 패드 및 상기 관통 전극을 형성하는 것은: 상기 제 1 복합 강화층 상에 제 2 도전 패드막을 형성하고; 상기 제 2 도전 패드막, 상기 제 1 복합 강화층 및 상기 제 1 흡수층을 관통하여 상기 재배선 패턴의 일부를 노출하는 비아홀을 형성하고; 상기 비아홀을 채우는 도전물을 형성하고; 그리고 상기 제 2 도전 패드막을 패터닝하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 도전물을 형성하는 것은: 상기 비아홀의 내벽 상에 씨드 도전물을 형성하고; 그리고 상기 씨드 도전물을 씨드(seed)로 사용하여 도금법을 수행하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 이 방법은 상기 기판의 하면 상에 상기 제 1 복합 강화층과 동일한 물질을 포함하는 제 2 복합 강화층을 형성하는 것을 더 포함할 수 있다. 상기 제 1 복합 강화층과 상기 제 2 복합 강화층을 동시에 형성할 수 있다.
본 발명의 실시예에 따르면, 이 방법은 상기 제 2 복합 강화층을 형성하기 전에, 상기 기판의 하면 상에 상기 제 1 흡수층과 동일한 물질을 포함하는 제 2 흡수층을 형성하는 것을 더 포함할 수 있다. 상기 제 1 흡수층 및 상기 제 2 흡수층을 동시에 형성할 수 있다.
본 발명의 실시예에 따르면, 이 방법은 상기 제 2 복합 강화층 상에 상기 제 2 도전 패드막과 동일한 물질을 포함하는 제 3 도전 패드막을 형성하는 것을 더 포함할 수 있다. 상기 제 2 도전 패드막 및 상기 제 3 도전 패드막을 동시에 형성할 수 있다.
본 발명의 실시예에 따르면, 이 방법은 상기 제 2 도전 패드막 상에 제 2 절연막 및 상기 제 3 도전 패드막 상에 제 3 절연막을 형성하는 것을 더 포함할 수 있다. 상기 제 3 절연막은 제 2 절연막과 동일한 물질을 포함하며 동시에 형성될 수 있다.
본 발명에 따르면, 열 또는 구부림(bendig)에 대한 반도체 장치의 신뢰성 시험에서 플라스틱 패키지(plastic package)를 포함하는 반도체 장치와 대등한 신뢰성 및 기계적 강도를 갖는 반도체 장치를 제공할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 실시예의 반도체 장치는 반도체 패키지(200) 및 상기 패키지(200)가 실장되는 실장 기판(300)를 포함한다. 상기 실장 기판(300)은 가령, 수지(resin)를 포함하는 기판일 수 있다. 실장 기판(300)은 전기적 신호를 전달할 수 있는 도전 배선(미도시)을 포함할 수 있다.
반도체 패키지(200)는 가령, 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP: WL-CSP)일 수 있다. 상기 패키지(200)는 상면(102a), 하면(102b) 및 측면(102c)을 가지는 반도체칩(102)을 포함한다. 반도체칩(102)은 실리콘을 포함한다. 상기 측면(102c)은 실리콘 웨이퍼에서 하나의 칩을 구획시키는 스크라이브 레인(scribe lane)을 따라 절단된 면에 상당할 수 있다. 상기 하면(102b)은 가령, 하면 연마와 같은 기판 박형화 공정이 수행된 면일 수 있다.
반도체칩(102)에는 집적회로(미도시)가 형성되어 있으며 상면(102a)에는 집적회로와 전기적으로 연결된 제 1 도전 패드(120)가 복수개로 배치될 수 있다. 제 1 도전 패드(120)는 알루미늄, 구리 또는 니켈을 비롯한 금속이나 합금 등의 전도성 재료로 구성될 수 있다. 제 1 절연막(135)이 상면(102a) 상에 배치된다. 제 1 절연막(135)은 상면(102a)을 덮으면서, 제 1 도전 패드(120)를 노출할 수 있다. 제 1 절연막(135)은 가령, 산화막, 질화막, 또는 폴리이미드막과 같은 고분자로된 절연물로 구성할 수 있다. 재배선 패턴(140)이 제 1 절연막(135) 상에 배치된다. 재 배선 패턴(140)은 제 1 도전 패드(120)와 전기적으로 접촉하며 제 1 절연막(135)의 상부면을 따라 일측으로 연장될 수 있다. 재배선 패턴(140)은 금속이나 합금 등 전도성 재료, 예를 들어, 전기전도성이 비교적 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합으로 구성될 수 있다.
제 1 흡수층(150A)이 재배선 패턴(140)을 덮으며 제 1 절연막(135) 상에 배치되고, 제 1 복합 강화층(160A)이 제 1 흡수층(150A) 상에 배치된다. 제 1 흡수층(150A)은 제 1 복합 강화층(160A)과 반도체칩(102)에 비해 작은 탄성 계수를 갖는 물질을 포함할 수 있다. 제 1 흡수층(150A)은 가령, 에폭시 또는 아크릴 계열의 액상 또는 필름 형태의 접착제, 혹은 실리콘 계열의 액상 또는 필름 형태의 접착제를 포함할 수 있다.
제 1 복합 강화층(160A)은 실장 기판(300)의 열 팽창 계수와 실질적으로 동일한 전기적 절연층을 포함할 수 있다. 제 1 복합 강화층(160A)은 반도체칩(102)과 실장 기판(300) 사이의 열 팽창 계수를 갖는 물질을 포함할 수 있다. 제 1 복합 강화층(160A)은 가령, 섬유 강화 복합 재료(fiber reinforced plastics)를 포함할 수 있다. 제 1 복합 강화층(160A)은 가령, 에폭시(epoxy) 수지가 함유된(embeded) 유리섬유(glass fiber)일 수 있다. 수지(resin)가 함유된 유리 섬유(glass fiber)는 금속 재료와 비견될 정도로 뛰어난 기계적 강도를 가질 수 있다. 제 1 복합 강화층(160A)은 기판 박형화 공정에 따른 반도체칩(102)의 강도의 약화를 보상할 수 있다. 제 1 복합 강화층(160A)의 단부면과 제 1 흡수층(150A)의 단부면은 상기 측면(102c)과 공면을 이룰수 있다.
본 발명의 실시예에 따르면, 접속 단자(190)와 제 1 절연막(135) 사이에 제 1 복합 강화층(160A) 및 제 1 흡수층(150A)을 개재시켜, 기계적 강도 및 신뢰성이 개선된 반도체 장치를 제공할 수 있다. 즉, 접속 단자(190)는 제 1 복합 강화층(160A)과 실장 기판(300) 사이에 배치된다. 제 1 복합 강화층(160A)은 자체적으로 높은 기계적 강도를 가지며 실장 기판(300)과 실질적으로 동일한 열 팽창 계수 또는 반도체칩(102)과 실장 기판(300) 사이의 열 팽창 계수를 가질 수 있다. 이에 따라, 실장 기판(300)과 반도체칩(102)의 열팽창 계수의 차이에 의해 발생하는 접속 단자(190)의 결함이 최소화될 수 있다. 다만, 반도체칩(102)의 열팽창 계수는 반도체칩(102)이 포함하는 실리콘으로 구성된 막의 열팽창 계수(Coefficient of Thermal Expansion: CTE)와 실질적으로 동일할 수 있다. 따라서, 반도체칩(102)은 실장 기판(300)의 열팽창 계수에 비해 작을 수 있다.
제 1 복합 강화층(160A)과 제 1 절연막(135) 사이에 제 1 흡수층(150A)을 개재시켜, 제 1 복합 강화층(160A)과 반도체칩(102)의 열 팽창 계수들의 차이로 인한 응력을 흡수할 수 있다. 게다가, 제 1 흡수층(150A)은 제 1 복합 강화층(160A)과 반도체칩(102)과의 신뢰성있는 부착을 보장한다. 즉, 제 1 복합 강화층(160A)과 반도체칩(102) 사이의 열 팽창 계수의 차이로 인한 응력을 탄성률이 낮은 제 1 흡수층(150A)이 흡수할 수 있다. 게다가, 제 1 복합 강화층(160A)과 제 1 절연막(135)과의 접착력의 부족을 최소화할 수 있다. 이에 따라, 본 발명의 반도체 패키지(200)를 포함하는 반도체 장치의 신뢰성이 향상될 수 있다. 예를 들면, 열 또는 구부림(bendig)에 대한 반도체 장치의 신뢰성 시험에서 플라스틱 패키지(plastic package)를 포함하는 반도체 장치와 대등한 신뢰성을 확보할 수 있다. 다만, 플라스틱 패키지(plastic package)는 반도체칩이 부착된 기판의 상면 및 상기 상면에 대향하는 하면 상에 배치된 접속단자를 포함할 수 있다. 상기 접속단자는 플라스틱 패키지가 실장되는 실장 기판에 전기적으로 접촉한다.
본 발명의 실시예에 따르면, 제 1 복합 강화층(160A) 및 제 1 흡수층(150A)의 두께들 각각은 조절될 수 있다. 예를 들면, 제 1 복합 강화층(160A)의 두께가 두꺼울 수록, 기계적 강도가 개선되어 외력에 의한 반도체칩(102)의 깨짐이 감소될 수 있다. 제 1 복합 강화층(160A)의 두께가 두꺼울 수록, 반도체칩(102)과 실장 기판(300) 사이의 열 팽창 계수 차이에 의한 응력이 적어질 수 있다. 이에 따라, 접속 단자(190)의 열적 및 기계적 수명 주기가 향상될 수 있다.
제 1 흡수층(150A)의 두께가 두꺼울 수록, 제 1 복합 강화층(160A)과 반도체칩(102)의 열팽창 계수들의 차이에 의한 응력을 결함이 보다 적어질 수 있다. 다만, 상기 반도체 패키지(200)의 두께를 고려하여, 제 1 복합 강화층(160A) 및 제 1 흡수층(150A)의 전체 두께는 적정한 두께를 유지할 수 있다. 상기 전체 두께는 가령, 0.3mm이하 일 수 있다.
제 2 도전 패드(170C)가 제 1 복합 강화층(160A) 상에 배치된다. 제 2 도전 패드(170C)는 가령, 반도체칩(102)의 측면에 인접하여 복수개로 배치될 수 있다. 제 2 도전 패드(170C)는 가령, 금속이나 합금 등 전도성 재료, 예를 들어, 전기전도성이 비교적 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au), 주석(Sn) 또는 이들의 조합으로 구성될 수 있다.
관통 전극(175)이 제 1 복합 강화층(160A) 및 제 1 흡수층(150A)을 관통하여, 제 2 도전 패드(170C)와 재배선 패턴(140)을 전기적으로 연결할 수 있다. 관통 전극(175)은 제 2 도전 패드(170C)를 관통할 수 있다. 관통 전극(175)은 금속 또는 합금 등의 전도성 재료로 형성될 수 있다. 관통 전극(175)은 가령, 재배선 패턴(140) 및 제 2 도전 패드(170C)와 동일한 물질을 포함할 수 있다. 관통 전극(175)은 가령, 구리 전극일 수 있다. 관통 전극(175)은 제 1 도전 패드(120)로부터 이격된 재배선 패턴(140)의 일부 상에 배치될 수 있다. 상기 재배선 패턴(140)의 일부는 재배선 패턴(140)과 관통 전극(175)을 전기적 접촉을 용이하게 하기 위해, 관통 전극(175)의 직경보다 큰 선폭을 가질 수 있다. 상기 직경은 관통 전극(175)를 기판(102)의 상면(102a)과 평행하게 자른 단면의 지름일 수 있다.
상기 재배선 패턴(140)의 일부는 가령, 관통 전극(175)의 원형 단면에 대응하는 원형 형상을 가질 수 있다. 관통 전극(175)은 제 2 도전 패드(170C)와 공면을 가질 수 있다. 관통 전극(175)은 재배선 패턴(140) 및 제 2 도전 패드(170C)와 전기적으로 연결된다.
접속 단자(190)가 제 2 도전 패드(170C) 상에 배치된다. 접속 단자(190)는 가령, 솔더 볼일 수 있다. 제 2 절연막(180A)이 제 2 도전 패드(170C)의 가장 자리 및 접속 단자(190)의 하부(lower portion)를 덮을 수 있다. 제 2 절연막(180A)은 가령, 포토솔더레지스트(PSR)와 같은 같은 절연물로 구성할 수 있다. 금속 기저층 패턴(Under Barrier Metal: UBM, 미도시)이 제 2 도전 패드(170C)와 접속 단자(190) 사이에 개재될 수 있다. 금속 기저층 패턴은 가령, 차례로 적층된 니켈막 및 금막을 포함할 수 있다.
반도체칩(102)의 하면(102b) 상에 제 2 강화 복합층(160B)이 배치될 수 있다. 제 2 강화 복합층(160B)은 제 1 강화 복합층(160A)과 동일한 물질을 포함하는층일 수 있다. 제 2 강화 복합층(160B)은 제 1 강화 복합층(160A)으로 인한 반도체칩(102)의 휨(warpage) 현상을 방지할 수 있다. 제 2 흡수층(150B)이 상기 하면(102b)과 제 2 강화 복합층(160B) 사이에 개재될 수 있다. 제 2 흡수층(150B)은 제 1 흡수층(150A)과 동일한 물질을 포함하는 층일 수 있다. 다만, 반도체칩(102)의 휨(warpage) 현상 및 반도체 장치의 신뢰성에 영향이 적다면, 제 2 흡수층(150B)은 배치되지 않을 수 있다.
제 2 흡수층(150B) 상에 도전막(170B)이 배치될 수 있다. 도전막(170B)은 제 2 도전 패드(170C)와 동일한 물질을 포함할 수 있다. 제 3 절연막(180B)이 도전막(170B) 상에 배치될 수 있다. 제 3 절연막(180B)은 제 2 절연막(180A)과 동일한 물질을 포함할 수 있다. 제 3 절연막(180B)은 미려한 색채 또는 어두운 계통의 색를 포함할 수 있다. 상기 패키지(200)의 두께를 얇게 하기 위해, 도전막(170B) 및 제 3 절연막(180B)은 배치되지 않을 수 있다.
제 2 흡수층(150B), 제 2 강화 복합층(160B), 도전막(170B) 및 제 3 절연막(180B) 각각은 제 1 흡수층(150A), 제 1 강화 복합층(160A), 제 2 도전 패드(170C) 및 제 2 절연막(180A) 각각에 대응하여 그들 각각의 두께가 조절될 수 있다. 제 1 흡수층(150A), 제 1 강화 복합층(160A), 제 2 도전 패드(170C) 및 제 2 절연막(180A)은 상기 패키지(200)의 전체적인 두께를 고려하여 그들의 전체의 두께 가 조절될 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 상면(100a) 및 상기 상면(100a)과 대향하는 하면(100b)을 구비하는 기판(100)을 준비한다. 상기 기판(100)은 가령, 실리콘 웨이퍼일 수 있다. 기판(100)에는 집적회로(미도시)가 마련되며 상면(100a)에는 그 집적회로와 전기적으로 연결된 제 1 도전 패드(120)가 배치된다. 제 1 도전 패드(120)는 알루미늄(Al), 구리(Cu) 또는 니켈(Ni)를 비롯한 금속이나 합금 등의 전도성 재료로 구성될 수 있다. 기판(100)은 칩 절단 영역인 스크라이브 레인(100s)에 의해 구획될 수 있고, 제 1 도전 패드(120)는 복수개 배치될 수 있다. 기판(100)이 준비되면, 기판 박형화 공정(Substrate Thinning)을 진행할 수 있다. 기판 박형화 공정은 가령, 기계적 연막법(Grinding) 또는 화학기계적 연마법(CMP)을 이용하여 하면(100b)을 연마할 수 있다.
상기 상면(100a)을 덮고, 제 1 도전 패드(120)의 가장자리를 덮으며 제 1 도전 패드(120)를 노출하는 개구부를 갖는 제 1 절연막(135)을 형성한다. 제 1 절연막(135)은 가령, 산화막, 질화막, 또는 폴리이미드막과 같이 고분자로 된 절연물로 형성될 수 있다. 예를 들면, 상기 고분자 절연물은 스핀 코팅(spin coating) 방식을 사용하여 형성될 수 있다.
노출된 제 1 도전 패드(120)과 전기적으로 접촉하며 제 1 절연막(135)의 상부면을 따라 일측으로 연장되는 재배선 패턴(140)을 형성할 수 있다. 재배선 패 턴(140)은 가령, 구리(Cu)를 포함하는 도전 패턴일 수 있다. 상기 재배선 패턴(140)의 일부는 후속으로 형성될 관통 전극(도 2d의 175)의 전기적 접촉을 용이하게 하기 위해, 관통 전극(175)의 직경보다 큰 선폭을 가지도록 형성될 수 있다. 상기 재배선 패턴(140)의 일부는 가령, 관통 전극(175)의 원형 단면에 대응하는 원형 형상을 가질 수 있다.
도 2b를 참조하면, 제 1 절연막(135) 상에 제 1 흡수층(150A)을 형성하여 재배선 패턴(140)을 덮고, 제 1 흡수층(150A) 상에 제 1 복합 강화층(160A)을 부착한다. 제 1 흡수층(150A)은 가령, 분사 공정(dispensing step)을 수행하여 형성될 수 있다. 제 1 흡수층(150A)은 제 1 복합 강화층(160A)과 반도체칩(도 2f의 102)에 비해 작은 탄성 계수를 갖는 물질을 포함할 수 있다. 제 1 흡수층(150A)은 가령, 에폭시 또는 아크릴 계열의 액상 또는 필름 형태의 접착제, 혹은 실리콘 계열의 액상 또는 필름 형태의 접착제를 포함할 수 있다.
제 1 복합 강화층(160A)은 후속으로 본 발명에 따른 반도체 패키지(도 2f의 200)가 실장될 실장 기판(도 2f의 300)의 열 팽창 계수와 실질적으로 동일하거나, 반도체칩(102)과 실장 기판(300)의 사이의 열 팽창 계수를 갖는 전기적 절연층을 포함할 수 있다. 제 1 복합 강화층(160A)은 상기 반도체 패키지(200)와 상기 실장 기판(300) 사이의 열 팽창 계수를 갖는 물질을 포함할 수 있다. 제 1 복합 강화층(160A)은 섬유 강화 복합 재료(fiber reinforced plastics)를 포함할 수 있다. 제 1 복합 강화층(160A)은 가령, 에폭시(epoxy) 수지가 함유된(embeded) 유리섬유(glass fiber)일 수 있다. 제 1 복합 강화층(160A)은 기판 박형화 공정에 따른 반도체 기판(100)의 강도의 약화를 보상할 수 있다.
제 1 복합 강화층(160A) 상에 제 1 도전막(170A)을 부착할 수 있다. 제 1 도전막(170A)은 재배선 패턴(140)과 동종의 물질을 포함할 수 있다. 제 1 흡수층(150A), 제 1 복합 강화층(160A) 및 제 1 도전막(170A)은 가령, 롤러(roller) 또는 적층 프레스에 의해 압착될 수 있다. 경화 공정이 수행되여 제 1 흡수층(150A)및 제 1 복합 강화층(160A)이 경화될 수 있다.
반도체 기판(100)의 하면(100b) 상에 제 2 강화 복합층(160B)을 형성할 수 있다. 제 2 강화 복합층(160B)은 제 1 복합 강화층(160A)과 동일한 종류의 층일 수 있다. 제 2 강화 복합층(160B)은 제 1 복합 강화층(160A)으로 인한 기판(100)의 휨(warpage) 현상을 방지할 수 있다. 제 2 강화 복합층(160B)은 제 1 복합 강화층(160A)과 동시에 형성될 수 있다.
제 2 강화 복합층(160B)을 형성하기 전, 상기 하면(100b) 상에 제 2 흡수층(150B)을 형성할 수 있다. 제 2 흡수층(150B)은 가령, 제 1 흡수층(150A)과 동일한 종류의 층일 수 있다. 제 2 흡수층(150B)은 제 1 흡수층(150A)과 동시에 형성될 수 있다. 다만, 상기 기판(100)의 휨(warpage)에 큰 지장이 없다면, 제 2 흡수층(150B)은 형성되지 않을 수 있다.
제 2 흡수층(150B) 상에 제 2 도전막(170B)을 형성할 수 있다. 제 2 도전막(170B)은 제 1 도전막(170A)과 동일한 물질을 포함할 수 있다. 제 2 도전막(170B)은 제 1 도전막(170A)과 동시에 형성될 수 있다. 다만, 상기 기판(100)의 휨(warpage)에 큰 지장이 없다면, 제 2 도전막(170B)도 형성되지 않을 수 있다.
도 2c를 참조하면, 제 1 흡수층(150A) 및 제 1 복합 강화층(160A)을 수직으로 관통하는 비아(172)를 형성하는 비아 형성 공정(Via Formation)을 진행할 수 있다. 비아(172)는 제 1 도전막(170A)을 관통할 수 있다. 비아(172)는 재배선 패턴(140)을 노출하는 가령, 원통형 홀(hole)일 수 있다. 상기 홀의 지름은 재배선 패턴(140)의 선폭보다 클 수 있다. 비아 형성 공정은 가령, 레이저 드릴링 방법을 적용하여 실시할 수 있다. 레이저 드릴링 방법은 마스크 제작이나 포토 공정 등이 필요없고 비아(172)의 깊이나 폭을 비교적 용이하게 설정할 수 있다. 비아 형성 공정은 건식 식각 공정을 포함할 수도 있다. 비아(172)의 형성 공정시 레이저 드릴링에 의해 제 1 도전막(170A), 제 1 흡수층(150A) 및 제 1 복합 강화층(160A)은 그 일부가 제거되지만 재배선 패턴(140)는 제거되지 아니한다. 즉, 재배선 패턴(140)은 레이저 드릴링에 있어서 에치 스톱퍼(etch stopper) 역할을 하게 된다.
도 2d를 참조하면, 비아(172)를 전도체로 매립하는 비아 필링 공정(Via Filling)을 실시하여 관통 전극(175)을 형성할 수 있다. 상기 전도체로는 재배선 패턴(140)을 구성하는 금속이나 합금과 동일하거나 유사한 물질을 채택할 수 있는데, 가령, 구리를 채택할 수 있다. 비아 필링 공정은 가령, 도금법(Plating)을 이용하여 진행할 수 있다. 비아 필링 공정은 스텐실 프린팅(stencil printing)을 사용할 수 도 있다. 관통전극(175)의 상면과 제 1 도전막(170A)의 상면은 공면(coplanar)을 이루도록 평탄화 공정이 추가될 수도 있다.
상기 도금법을 사용하는 경우 비아(172)의 내벽 상에 관통 전극(175)의 씨드 전도체를 형성할 수 있다. 상기 씨드 전도체는 무전해 도금를 사용하여 형성될 수 있다. 상기 씨드 전도체는 진공을 이용한 PVD 방법을 사용하여 형성될 수도 있다. 제 1 복합 강화층(160A) 및 제 1 흡수층(150A)의 두께들 각각은 조절될 수 있다. 얇은 제 1 복합 강화층(160A)을 부착하는 경우, 비아 필링 공정(Via Filling)이 용이하게 수행될 수 있다.
관통전극(175)과 전기적으로 연결된 제 1 도전막(도 2c의 170A)을 패터닝하여, 제 2 도전 패드(170C)를 형성할 수 있다. 제 2 도전 패드(170C)는 관통전극(175)과 재배선 패턴(140)에 전기적으로 접속된다. 제 2 도전 패드(170C)는 제 1 도전 패드(120)로부터 이격된 재배선 패턴(140)의 일부 상에 형성될 수 있다. 제 2 도전 패드(170C) 및 관통전극(175)은 가령, 스크라이브 레인(100s)에 인접하여 복수개 배치될 수 있다. 제 2 도전 패드(170C) 및 관통전극(175)의 배치는 상술한 바에 한정하지 않는다.
도 2e를 참조하면, 제 1 복합 강화층(160A)을 덮으며 제 2 도전 패드(170C)을 노출하는 제 2 절연막(180A)을 형성할 수 있다. 제 2 절연막(180A)은 가령, 포토솔더레지스트(PSR)와 같은 절연물로 구성될 수 있다. 포토솔더레지스트(PSR)는 액상 또는 필림 형태로 제공될 수 있다. 제 2 도전 패드(170C)의 상부면 상에 접속 부재(190) 가령, 솔더 볼을 제공한다. 접속 부재(190)를 통해 외부 회로에 전기적으로 연결될 수 있다. 접속 부재(190)를 제공하기 전에, 제 2 도전 패드(170C)의 상부면 상에 금속 기저층 패턴(미도시)을 형성할 수 있다. 금속 기저층 패턴은 가령, 차례로 적층된 니켈막 및 금막을 포함할 수 있다.
기판(100)의 하면(100b)의 제 2 도전막(170B) 상에 제 3 절연막(180B)을 형 성할 수 있다. 제 3 절연막(180B)은 제 2 절연막(180A)과 동일한 물질을 포함할 수 있다. 제 3 절연막(180B)은 미려한 색채 또는 어두운 계통의 색을 포함할 수 있다. 제 3 절연막(180B)은 제 2 절연막(180A)과 동시에 형성될 수 있다. 다만, 상기 기판(100)의 휨(warpage)에 큰 지장이 없다면, 제 3 절연막(180B)도 형성되지 않을 수 있다.
도 2f를 참조하면, 스크라이브 레인(도 2e의 100s)을 따라 절단하여, 반도체칩(102)을 포함하는 반도체 패키지(200)를 형성한다. 상기 절단 공정은 가령, 소잉 공정일 수 있다. 상기 절단 공정에 의해, 반도체칩(102)의 측면(102c)은 제 1 복합 강화층(160A)의 단부면과 제 1 흡수층(150A)의 단부면은 상기 측면(102c)과 공면을 이룰수 있다. 상기 패키지(200)는 웨이퍼 레벨 칩 스케일 패키지일 수 있다.
상기 패키지(200)를 실장 기판(300)에 실장한다. 실장 기판(300)은 전기적 신호를 전달할 수 있는 도전 배선(미도시)을 포함할 수 있다. 실장 기판(300)은 가령, 수지(resin)를 포함하는 기판(300)일 수 있다. 반도체 패키지(200)의 접속단자(190)와 실장 기판(300)의 도전 배선이 전기적으로 연결된다. 본 발명의 실시예에 따르면, 접속 단자(190)와 제 1 절연막(135) 사이에 제 1 복합 강화층(160A) 및 제 1 흡수층(150A)을 형성하여, 기계적 강도 및 신뢰성이 개선된 반도체 장치를 제공할 수 있다.
도 3은 본 발명에 따른 반도체 장치를 포함하는 전기 기기의 시스템을 보여주기 위한 블럭도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 전자 기기는 가령, 무선 통신 칩(radio frequency communication chip, RF chip 520), 스마트 카드(530), 스위칭 회로(540), 배터리(550) 및 컨트롤러(560)를 포함한 이동 통신 단말기(500)를 포함할 수 있다. 이동통신 단말기(500)는 본 발명의 실시예들에 따른 반도체 장치를 구비할 수 있다. 즉, 이동통신 단말기(500)는 향상된 기계적 강도 및 신뢰성를 갖는 반도체 장치를 포함할 수 있다.
본 발명의 실시예들을 따른 반도체 장치는 가령, 메모리 칩 또는 로직 칩으로 제조될 수 있다. 무선 통신 칩(RF chip, 520)은 가령, 프로세서 및 메모리 칩을 포함할 수 있다. 스마트 카드(530)는 메모리 칩을 포함하고, 컨트롤러(560)은 로직 칩을 포함할 수 있다.
무선 통신 칩(520)은 안테나(510)를 통하여 외부 RFID 인식기(미 도시)와의 무선 신호 송수신을 수행한다. 무선 통신 칩(520)은 스마트 카드(530) 또는 컨트롤러(560)로부터 제공되는 신호를 RFID 인식기로 전송하고, 안테나(510)를 통해 RFID 인식기로부터 수신된 신호를 스마트 카드(530) 또는 컨트롤러(560)로 전송한다. 스마트 카드(530)는 무선 통신 칩(520) 및 컨트롤러(560)와 통신한다. 배터리(550)는 이동통신 단말기(500)에서 필요로 하는 전원을 공급한다. 컨트롤러(560)는 이동통신 단말기(500)의 전반적인 동작을 제어한다.
본 발명에 따른 반도체 장치를 포함하는 전기 기기는 가령, 이동통신 단말기(500)이외에 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), MP3 플레이어, 동영상 재생기, 휴대용 게임기 등과 같은 다양한 모바일 디바이스들, 데스크 톱 컴퓨터, 대형 컴퓨터, GPS(Global Position System), PC 카드, 노트북 컴 퓨터, 캠코더, 및 디지털 카메라를 포함할 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명에 따른 반도체 장치를 포함하는 전기 기기의 시스템을 보여주기 위한 블럭도이다.

Claims (20)

  1. 제 1 도전 패드가 배치된 상면, 상기 상면에 대향하는 하면 및 상기 상면과 상기 하면을 연결하는 측면을 갖는 반도체칩;
    상기 상면 상의 제 1 복합 강화층;
    상기 상면과 상기 제 1 복합 강화층 사이에 개재되여 상기 제 1 복합 강화층과 상기 반도체칩의 열 팽창 계수들의 차이로 인하여 발생하는 응력을 흡수하는 제 1 흡수층;
    상기 제 1 복합 강화층 상에 배치되며, 상기 제 1 도전 패드와 전기적으로 연결되는 접속 단자;
    상기 반도체칩의 상면을 덮으며 상기 제 1 도전 패드를 노출하는 제 1 절연막;
    상기 제 1 도전 패드와 전기적으로 접촉하며 상기 제 1 절연막의 상면을 따라 연장되는 재배선 패턴;
    상기 접속 단자와 상기 제 1 복합 강화층 사이에 배치되며 상기 재배선 패턴의 일부 상에 배치되는 제 2 도전 패드; 및
    상기 제 1 복합 강화층 및 상기 제 1 흡수층을 관통하여, 상기 제 2 도전 패드와 상기 재배선 패턴을 전기적으로 연결하는 관통 전극을 더 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 흡수층은 상기 제 1 복합 강화층과 상기 반도체칩에 비해 탄성 계수가 작은 물질을 포함하는 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반도체칩을 실장하는 실장 기판을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 접속 단자는 상기 실장 기판과 상기 제 1 복합 강화층 사이에 배치되는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 1 복합 강화층은 상기 실장 기판과 동일한 열 팽창 계수 또는 상기 실장 기판과 상기 반도체칩 사이의 열 팽창 계수를 갖는 물질을 포함하는 반도체 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 반도체칩의 하면 상에 배치되며 상기 제 1 복합 강화층과 동일 물질을 포함하는 제 2 복합 강화층을 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 반도체칩의 하면과 상기 제 2 복합 강화층 사이에 개재되는 상기 제 1 흡수층과 동일한 물질을 포함하는 제 2 흡수층을 더 포함하는 반도체 장치.
  13. 제 1 도전 패드가 배치된 상면 및 상기 상면에 대향하는 하면을 포함하는 기판을 제공하고;
    상기 상면 상에 제 1 흡수층을 형성하고;
    상기 제 1 흡수층 상에 제 1 복합 강화층을 형성하고;
    상기 제 1 복합 강화층 상에 상기 제 1 도전 패드와 전기적으로 연결되는 접속 단자를 형성하고;
    상기 기판의 상면을 덮으며 상기 제 1 도전 패드를 노출하는 제 1 절연막을 형성하고;
    상기 제 1 도전 패드와 전기적으로 접촉하며 상기 제 1 절연막의 상면을 따라 연장되는 재배선 패턴을 형성하고;
    제 1 복합 강화층 상에 배치되며 상기 연장된 재배선 패턴의 일부 상에 제 2 도전 패드를 형성하고; 그리고
    상기 제 1 복합 강화층 및 상기 제 1 흡수층을 관통하여, 상기 제 2 도전 패드와 상기 재배선 패턴를 전기적으로 연결하는 관통 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 삭제
  15. 삭제
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  19. 삭제
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