KR102341732B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 지지기판 상에 반도체 칩들을 형성하는 것, 상기 반도체 칩들의 상면들을 덮는 보호막을 형성하는 것, 상기 지지기판과 상기 보호막을 덮는 몰딩막을 형성하는 것, 및 상기 몰딩막을 식각하여 상기 보호막을 노출시키는 것을 포함할 수 있다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method of fabricating the same}
본 발명의 기술적 사상은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 패키지에 관한 것이다.
최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 디지털 화상기기, MP3 플레이어, 모바일 폰(mobile phone), 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다. 반도체 패키지의 종류로는, BGA(Ball Grid Array) 패키지 또는 웨이퍼 레벨 패키지(Wafer Level Package) 등이 있다.
웨이퍼 레벨 패키지는 몰딩 공정 없이 반도체 칩에 재배선 패턴을 형성하고, 재배선 패턴에 바로 솔더볼을 부착시킨다. 따라서, 몰딩 공정과 인쇄회로 기판을 필요로 하지 않으므로, 간단하며, 반도체 패키지의 두께를 얇게 만들 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 다른 과제는 신뢰성이 보다 향상된 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법은 지지기판 상에 수평적으로 서로 이격된 반도체 칩들을 배치시키는 것, 상기 반도체 칩들의 상면들을 덮는 보호막을 형성하는 것, 상기 지지기판과 상기 보호막을 덮는 몰딩막을 형성하는 것, 및 상기 보호막 상에 형성된 몰딩막을 식각하여, 상기 보호막을 노출시키는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 보호막은 상기 반도체 칩들의 상면들과 접촉할 수 있다.
일부 실시예들에 있어서, 상기 보호막은 상기 반도체 칩들의 상부 측벽들과 접촉할 수 있다.
일부 실시예들에 있어서, 상기 보호막의 일부 하면은 싱기 반도체칩들과 접촉하지 않고, 상기 지지기판의 상면 및 상기 반도체 칩들의 측벽들과 이격될 수 있다.
일부 실시예들에 있어서, 상기 보호막을 형성하는 것은, 상기 지지기판, 상기 보호막 및 상기 반도체 칩들 사이에 공간을 형성하는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 몰딩막을 형성하는 것은, 상기 지지 기판 사의 상기 공간을 채우는 몰딩 부재 및 상기 보호막 상에 형성되는 희생부재를 포함하도록 형성하는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 몰딩막을 식각하는 것은, 상기 희생 몰딩막은 완전히 제거되고, 상기 몰딩부재는 은 남을 수 있다.
일부 실시예들에 있어서, 상기 물딩막을 식각하는 것은, 상기 희생부재를 완전히 제거하고, 상기 보호막을 소정의 두께를 갖도록 상기 보호막을 식각하는 식각하는 것을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 보호막은 테이프 형태로, 상기 반도체 칩들의 상기 상면들 상에 부착될 수 있다
일부 실시예들에 있어서, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 상기 지지기판을 상기 반도체 칩들로부터 분리하는 것, 상기 반도체 칩들의 하면 상에 절연막을 형성하는 것, 상기 절연막 내에, 상기 반도체 칩들과 전기적으로 연결되는 배선을 형성하는 것, 상기 배선 상에 단자 패드를 형성하는 것, 상기 단자 패드 상에 외부 단자를 형성하는 것, 및 싱귤레이션 공정으로, 상기 소정의 두께를 갖는 상기 보호막, 상기 몰딩막 및 상기 절연막을 절단하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법은 지지기판 상에 수평적으로 서로 이격되며. 각각의 하면에 배치된 칩 패드를 포함하는 반도체 칩들을 배치시키는 것, 상기 반도체 칩들의 상면들을 덮는 보호막을 형성하는 것; 상기 지지기판과 상기 보호막을 덮는 몰딩막을 형성하는 것, 상기 보호막 상에 형성된 몰딩막을 식각하여 상기 보호막을 노출시키는 것, 상기 지지기판을 상기 반도체 칩들로부터 분리하는 것, 상기 반도체 칩들의 하면 상에 절연막을 형성하는 것, 상기 절연막 내에, 상기 칩 패드와 접촉하는 배선을 형성하는 것; 상기 배선 상에 단자 패드를 형성하는 것, 및 상기 단자 패드 상에 외부 단자를 형성하는 것을 포함할 수 있다.일부 실시예들에 있어서, 상기 보호막은 테이프 형태로, 상기 반도체 칩들의 상기 상면들 상에 부착될 수 있다.
일부 실시예들에 있어서, 상기 보호막은 상기 반도체 칩들의 상면들과 접촉할 수 있다.
일부 실시예들에 있어서, 상기 보호막은 상기 반도체 칩들의 상부 측벽들과 접촉할 수 있다.
일부 실시예들에 있어서, 상기 보호막을 형성하는 것은, 상기 지지기판, 상기 보호막 및 상기 반도체 칩들 사이에 공간을 형성하는 것을 포함할 수 있다.일부 실시예들에 있어서, 상기 몰딩막을 형성하는 것은, 상기 지지 기판 상의 상기 공간을 채우는 몰딩부재 및 상기 보호막 상에 형성된 희생부재를 포함하도록 형성하는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 몰딩막을 식각하는 것은, 상기 희생부재는 완전히 제거하고, 상기 몰딩부재는 식각되지 않고 남기는 것을 포함할 수 있다.
일부 실시예들에 있어서, 상기 외부 단자를 형성한 후, 상기 보호막, 상기 몰딩부재, 및 상기 절연막을 식각하여 상기 반도체 칩들의 각각을 포함하는 단위 반도체 패키지로 분리하는 싱글레이션 공정을 수행하는 것을 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 몰딩막을 식각하는 것은, 상기 희생부재를 완전히 제거하고, 상기 보호막을 소정의 두께를 갖도록 상기 보호막을 식각하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법은, 지지기판 상에 수평적으로 서로 이격된 반도체 칩들을 배치시키는 것, 상기 반도체 칩들의 각각의 상면과 상부 측면을 덮는 보호막을 형성하는 것, 상기 지지기판과 상기 보호막 사이와 상기 보호막 상에 몰딩막을 형성하는 것, 및 상기 보호막 상에 형성된 상기 몰딩막의 일부분을 제거하여 상기 보호막을 노출시키고, 상기 지지기판과 상기 보호막 사이에 형성된 상기 몰딩막의 다른 일부분은 남기는 것을 포함할 수 있다. 상기 몰딩막의 상기 다른 일부분 상의 상기 보호막의 일부는 상기 반도체 칩들 상의 상기 보호막의 일부 보다 두껍게 형성될 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지의 제조 방법은 반도체 칩 상에 몰딩막을 형성하기 전에, 반도체 칩 상에 보호막을 형성하는 것을 포함한다. 보호막은 테이프 형태이기 때문에 몰딩막을 연마한 후에 노출된 보호막을 선택적으로 제거할 수 있다. 따라서, 보호막은 반도체 칩 표면에 손상 없이 제거될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 4 내지 도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 14는 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1를 참조하면, 반도체 패키지(1000)는 반도체 칩(100), 몰딩부재(120a)을 포함할 수 있다. 반도체 칩(100)의 하면에는 칩 패드(102) 및 패시베이션막(104)이 배치될 수 있다. 패시베이션막(104)은 칩 패드(102)를 노출시키며, 반도체 칩(100)의 하면을 덮을 수 있다.
몰딩부재(120a)는 반도체 칩(100)의 측벽들을 덮을 수 있다. 반도체 칩(100)의 상면이 몰딩부재(120a)에 의해 노출될 수 있다. 몰딩부재(120a)의 상면과 반도체 칩(100)의 상면은 동일한 레벨 상에 위치될 수 있다. 몰딩부재(120)는 예를 들어, 에폭시계 수지와 무기 필러의 복합재료 또는 EMC(Epoxy Mold Compound) 계열의 물질을 포함할 수 있다.
몰딩부재(120a) 상에 보호막(122)이 배치될 수 있다. 예를 들면, 보호막(122)은 반도체 칩(100) 및 몰딩부재(120a)의 상면들을 덮을 수 있다. 보호막(122)은 반도체 칩(100) 보다 넓은 폭을 가질 수 있다. 보호막(122)은 동일한 두께로 반도체 칩(100) 및 몰딩부재(120a)를 덮을 수 있다. 보호막(122)은 테이프 형태일 수 있다. 보호막(122)은 에폭시 수지, 경화제, 및/또는 유기/무기 충전재를 포함하는 수지류 재질을 포함할 수 있으며, 레진과 같은 폴리머를 포함할 수 있다. 예를 들어, 보호막(122)은 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), 순간 접착제, 열경화성 접착제, 레이저 경화제 접착제, 초음파 접착제, 또는 NCP(Non-Conductive Paste) 일 수 있다. 또한, 보호막(122)은 UV 조사를 통해 용이하게 제거할 수 있는 라미네이트(laminate) 또는 UV 필름일 수 있다. 보호막(122)은 TIM(Thermal interface material)을 포함할 수 있다.몰딩부재(120a) 및 패시베이션막(104)의 하면들을 덮는 하부 절연막(LD)이 배치될 수 있다. 하부 절연막(LD)은 제 1 절연막(LD1) 및 제 2 절연막(LD2)을 포함할 수 있다. 예를 들면, 제 1 절연막(LD1)은 몰딩부재(120a)의 하면 및 패시베이션막(104) 상에 배치되어, 이들을 덮을 수 있다. 제 2 절연막(LD2)은 제 1 절연막(LD1)을 덮을 수 있다. 절연막(LD)은 보호막(122)과 동일한 폭을 가질 수 있다. 제 1 절연막(LD1) 및 제 2 절연막(LD2)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드 유기 계열의 고분자 절연막일 수 있다. 제1 절연막(LD1) 및 제2 절연막(LD2)은 각각 광감성 폴리이미드를 포함할 수 있다.
제 1 절연막(LD1)과 제 2 절연막(LD2) 사이에 배선(132)이 개재될 수 있다. 배선(132)은 칩 패드(102)와 접촉하기 위해, 제 1 절연막(LD1)을 관통할 수 있다. 이에 따라, 배선(132)은 칩 패드(102)를 통해 반도체 칩(132)과 전기적으로 연결될 수 있다.
제 2 절연막(LD2)의 하면 상에 외부 단자(136)가 배치될 수 있다. 외부 단자(136)와 배선(132) 사이에 단자 패드(134)가 배치될 수 있다. 단자 패드(134)는 배선(132) 및 외부 단자(136)와 접촉하여, 외부 단자(136)와 배선(132)이 서로 전기적으로 연결될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2를 참조하면, 반도체 패키지(2000)에 포함된 몰딩부재(120a)는 반도체 칩(100)의 측벽에 배치될 수 있다. 반도체 칩(100)의 상면 및 상부 측벽들이 몰딩부재(120a)에 의해 노출될 수 있다. 몰딩부재(120a)의 상면은 반도체 칩(100)의 상면 보다 낮은 레벨에 위치할 수 있다.
반도체 칩(100) 상에 보호막(122)이 배치될 수 있다. 보호막(122)은 반도체 칩(100)과 몰딩부재(120a)의 상면들을 덮을 수 있다. 보호막(122)은 반도체 칩(100)의 상부 측벽들을 덮을 수 있다. 보호막(122)은 다른 두께로 반도체 칩(100) 및 몰딩부재(120a)를 덮을 수 있다. 예를 들어, 반도체 칩(100)의 상면과 접촉하는 보호막(122)의 하면과 보호막(122)의 상면 간의 두께는 몰딩부재(120a)의 상면과 접촉하는 보호막(122)의 하면과 보호막(122)의 상면 간의 두께보다 더 얇을 수 있다. 보호막(122)은 반도체 칩(100) 보다 넓은 폭을 가질 수 있다. 보호막(122)은 테이프 형태일 수 있다. 보호막(122)은 에폭시 수지, 경화제, 및/또는 유기/무기 충전재를 포함하는 수지류 재질을 포함할 수 있으며, 레진과 같은 폴리머를 포함할 수 있다. 예를 들어, 보호막(122)은 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), 순간 접착제, 열경화성 접착제, 레이저 경화제 접착제, 초음파 접착제, NCP(Non-Conductive Paste)등일 수 있다. 또한, 보호막(122)은 UV 조사를 통해 용이하게 제거할 수 있는 라미네이트(laminate) 또는 UV 필름일 수 있다. 보호막(122)은 TIM(Thermal interface material)을 포함할 수 있다.
몰딩부재(120a)의 하면 및 패시베이션막(104)의 하면을 덮는 하부 절연막(LD)이 배치될 수 있다. 하부 절연막(LD)은 제 1 절연막(LD1) 및 제 2 절연막(LD2)을 포함할 수 있다. 제 1 절연막(LD1)과 제 2 절연막(LD2) 사이에 배선(132)이 개재될 수 있다. 제 2 절연막(LD2)의 하면 상에 외부 단자(136)가 배치될 수 있다. 외부 단자(136)와 배선(132) 사이에 단자 패드(134)가 배치될 수 있다.
도 3은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 3을 참조하면, 반도체 패키지(3000)는 제1 반도체 칩(200), 연결장치(210), 제1 몰딩부재(220a) 및 제2 반도체 칩(240)을 포함할 수 있다. 제1 반도체 칩(200)의 하면에는 제1 칩 패드(202) 및 패시베이션막(204)이 배치될 수 있다. 패시베이션막(204)은 제2 칩 패드(202)를 노출시키며, 제1 반도체 칩(200)의 하면을 덮을 수 있다.
제1 반도체 칩(200)의 일측에 제1 반도체 칩(200)과 이격되는 연결장치(210)가 배치될 수 있다. 연결장치(210)는 몸체부(212)와 도전성 연결부(214)를 포함할 수 있다. 도전성 연결부(214)는 몸체부(212)를 관통하며, 몸체부(212)의 상면의 일부 및 하면의 일부를 덮을 수 있다. 도전성 연결부(214)는 복수 개로 구성될 수 있으며, 복수 개의 도전성 연결부들(214)은 서로 전기적으로 절연될 수 있다. 몸체부(212)는 동박적층판(Copper Clad Laminate: CCL)을 사용할 수 있다. 연결장치(210)는 동박적층판에 기계적 드릴링 공정을 수행하여, 캐비티(cavity)를 형성하고, 캐비티 내에 도전물질을 채워 도전성 연결부(214)를 형성할 수 있다.
제1 몰딩부재(220a)는 제1 반도체 칩(200)의 측면들 및 연결장치(210)의 측면들을 덮을 수 있다. 제1 반도체 칩(200)의 상면은 제1 몰딩부재(220a)에 노출될 수 있다.
제1 반도체 칩(200) 상에 보호막(222)이 배치될 수 있다. 보호막(222)은 제1 반도체 칩(200), 제1 몰딩부재(220a) 및 연결장치(210)의 상면들을 덮을 수 있다. 보호막(222)은 제1 반도체 칩(200) 보다 넓은 폭을 가질 수 있다.
일부 실시예들에 따르면, 보호막(222)은 도 2에 도시된 보호막(122)처럼 제1 반도체 칩(200)의 상면 및 상부 측벽들을 덮을 수 있다. 보호막(222)의 두께는 제1 반도체 칩(200)의 상에서 보다 제1 몰딩부재(220a) 상에서 더 두꺼울 수 있다.
보호막(222)은 테이프 형태일 수 있다. 보호막(222)은 에폭시 수지, 경화제, 및/또는 유기/무기 충전재를 포함하는 수지류 재질을 포함할 수 있으며, 레진과 같은 폴리머를 포함할 수 있다. 예를 들어, 보호막(222)은 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), 순간 접착제, 열경화성 접착제, 레이저 경화제 접착제, 초음파 접착제, NCP(Non-Conductive Paste)등일 수 있다. 또한, 보호막(222)은 UV 조사를 통해 용이하게 제거할 수 있는 라미네이트(laminate) 또는 UV 필름일 수 있다. 보호막(222)은 TIM(Thermal interface material)을 포함할 수 있다.
제1 몰딩부재(220a) 및 패시베이션막(204)의 하면들을 덮는 하부 절연막(LD)이 배치될 수 있다. 하부 절연막(LD)은 제 1 하부 절연막(LD1) 및 제 2 하부 절연막(LD2)을 포함할 수 있다. 예를 들면, 제 1 하부 절연막(LD1)은 하부 몰딩막(220a)의 하면 및 패시베이션막(204) 상에 배치되어, 이들을 덮을 수 있다. 제 2 하부 절연막(LD2)은 제 1 하부 절연막(LD1)을 덮을 수 있다. 하부 절연막(LD)은 보호막(222)과 동일한 폭을 가질 수 있다.
제 1 하부 절연막(LD1)과 제 2 하부 절연막(LD2) 사이에 제1 배선(232)이 개재될 수 있다. 제1 배선(232)은 제1 칩 패드(202) 및 몸체부(212)의 하면에 노출된 도전성 연결부(214)와 접촉하기 위해, 제 1 절연막(LD1)을 관통할 수 있다. 이에 따라, 제1 배선(232)은 제1 칩 패드(202) 및 도전성 연결부(214)와 전기적으로 연결될 수 있다.
제 2 하부 절연막(LD2)의 하면 상에 외부 단자(236)가 배치될 수 있다. 외부 단자(236)는 제1 반도체 칩(200)과 연결장치(210) 사이에 배치될 수 있다. 외부 단자(236)와 제1 배선(232) 사이에 단자 패드(234)가 배치될 수 있다. 단자 패드(234)는 제1 배선(232) 및 외부 단자(236)와 접촉하여, 외부 단자(236)와 제1 배선(232)이 서로 전기적으로 연결될 수 있다.
보호막(222) 상에 상부 절연막(UD)이 배치될 수 있다. 상부 절연막(UD)은 제 3 절연막(UD1) 및 제 4 절연막(UD2)을 포함할 수 있다. 상세하게, 제 3 절연막(UD1)은 보호막(222)의 상면을 덮으며, 제 3 절연막(UD1)은 보호막(222)의 상면과 접촉할 수 있다. 제 4 절연막(UD2)은 제 3 절연막(UD1)을 덮을 수 있다. 제 3 절연막(UD1) 및 제 4 절연막(UD2)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드 유기 계열의 고분자 절연막일 수 있다. 제3 절연막(UD1) 및 제4 절연막(UD2)은 각각 광감성 폴리이미드를 포함할 수 있다.
제 1 절연막(LD1) 및 제 3절연막(UD1)은 동일한 막으로 구성될 수 있고, 제 2 절연막(LD2) 및 제 4 절연막(UD2)은 동일한 막으로 구성될 수 있다.
제 3 절연막(UD1) 및 제 4 절연막(UD2) 사이에 제2 배선(233)이 개재될 수 있다. 제2 배선(233)은 몸체부(212)의 상면에 노출된 도전성 연결부(214)와 접촉하기 위해, 제 3 절연막(UD1)을 관통할 수 있다. 제2 배선(233)은 하나의 연결장치(210)와 연결될 수 있다. 예를 들어, 두 개 이상의 제2 배선들(233) 및 두 개 이상의 연결장치들(210)이 배치될 경우, 제2 배선들(233)의 각각은 연결장치들(210)의 각각과 전기적으로 연결될 수 있으며, 제2 배선들(133)은 서로 이격되어 배치될 수 있다.
제 4 절연막(UD2) 상에 제2 반도체 칩(240)이 실장될 수 있다. 제2 반도체 칩(240)의 하면 상에 제2 칩 패드(242)가 배치될 수 있고, 제2 칩 패드(242) 상에 솔더볼(244)이 부착될 수 있다. 솔더볼(244)은 제 4 절연막(UD2)의 상면 상에 배치될 수 있다. 솔더볼(244)과 제2 배선(233) 사이에 연결 패드(238)가 배치될 수 있다. 연결 패드(238)는 제2 배선(233) 및 솔더볼(244)과 접촉하며, 제2 배선(233)과 솔더볼(244)이 서로 전기적으로 연결될 수 있다. 연결 패드들(238)의 각각은 제2 배선들(233)의 각각에 접촉할 수 있다. 일부 실시예들에 따르면,, 복수 개의 연결 패드들(238)은 하나의 제2 배선(233)과 접촉할 수 있다.
상부 절연막(UD) 상에 제2 몰딩부재(246)가 배치될 수 있다. 제2 몰딩부재(146)는 제2 반도체 칩(240)을 덮을 수 있다. 제1 및 제2 몰딩부재들(220a, 246)의 각각은 예를 들어, 에폭시계 수지와 무기 필러의 복합재료 또는 EMC(Epoxy Mold Compound) 계열의 물질을 포함할 수 있다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 4를 참조하면, 지지기판(10)을 준비한다. 지지기판(10)은 수용부(12) 및 분리막(14)을 포함할 수 있다. 수용부(12)는 캐리어(carrier)일 수 있고, 또는 캐리어 위에 배치된 보조 틀일 수 있다. 수용부(12)는 예를 들어, 유리, 플라스틱, 또는 금속과 같은 다양한 소재로 형성될 수 있다. 수용부(12) 상에 분리막(14)이 컨포말하게 형성될 수 있다. 분리막(14)은 양면 접착 테이프 또는 접착막일 수 있다. 분리막(14)이 양면 접착 테이프일 경우, 진공을 이용한 라미네이션(lamination) 공정으로 수용부(12) 상에 부착될 수 있다. 분리막(14)이 접착막일 경우, 접착물질을 코팅하여 형성될 수 있다.
분리막(14) 상에 반도체 칩들(100)이 배치될 수 있다. 반도체 칩들(100)은 수평적으로 서로 이격되어 분리막(14) 상에 배치될 수 있다. 반도체 칩들(100)의 하부면은 분리막(14)에 부착될 수 있다. 반도체 칩들(100)의 각각의 하면 상에 칩 패드(102) 및 패시베이션막(104)이 배치될 수 있다. 패시베이션막(104)은 칩 패드(102)를 노출시키며 반도체 칩들(100)의 각각의 하면을 컨포말하게 덮을 수 있다. 일부 실시예들에 따르면, 반도체 칩들(100) 사이의 지지기판(10) 상에 도 3에 도시된 연결 몸체부(212)와 도전성 연결 부(214)를 포함한 연결 장치(210)가 복수로 배치될 수 있다.
도 5를 참조하면, 반도체 칩들(100)을 덮는 보호막(122)을 형성할 수 있다. 보호막(122)은 테이프 형태로, 반도체 칩들(100)의 상면들 상에 부착될 수 있다. 반도체 칩들(100), 지지기판(10) 및 보호막(122) 사이에 공간(121)이 형성될 수 있다. 공간(121)을 덮는 보호막(122)의 하면은 반도체 칩들(100)의 측벽들 및 분리막(14)의 상면과는 이격될 수 있다. 보호막(122)은 에폭시 수지, 경화제, 및/또는 및 유기/무기 충전재 등을 포함하는 수지류 재질을 포함할 수 있으며, 레진과 같은 폴리머를 포함할 수 있다. 예를 들어, 보호막(122은 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), 순간 접착제, 열경화성 접착제, 레이저 경화제 접착제, 초음파 접착제, NCP(Non-Conductive Paste)등일 수 있다. 또한, 보호막(122)은 UV 조사를 통해 용이하게 제거할 수 있는 라미네이트(laminate) 또는 UV 필름일 수 있다. 보호막(122)은 TIM(Thermal interface material)을 포함할 수 있다.
일부 실시예에 따르면, 도 2에 도시된 바와 같이, 보호막(122)은 반도체 칩들(100)의 상부 측벽들을 덮을 수 있다. 이에 따라, 반도체 칩들(100)의 상부 측벽들은 보호막(122)과 접촉할 수 있다. 다른 실시예들에 따르면, 보호막(122)는 도3에 도시된 보호막(222)처럼 연결 장치들(210)의 도전성 연결 부들(214)을 덮을 수 있다.
도 6을 참조하면, 반도체 칩들(100)을 덮도록 분리막(14) 상에 몰딩막(120)을 제공할 수 있다. 몰딩막(120)은 지지기판(10) 상의 공간(121)을 채우면서 보호막(122)의 상면을 덮도록 형성될 수 있다. 예를 들면, 몰딩막(120)은 몰딩부재(120a) 및 희생 부재(120b)를 포함할 수 있다. 몰딩부재(120a)는 반도체 칩들(100) 사이의 공간(121)을 채우고, 반도체 칩들(100)의 측벽들을 덮을 수 있다. 희생 부재(120b)는 보호막(122) 상에 형성되고, 보호막(122)의 상면을 덮을 수 있다. 일부 실시예들에 따르면, 몰딩부재(120b)는 도 3에 도시된 제1 몰딩부(222a)와 같이 연결 장치들(210)과 반도체 칩들(100)들 사이에 형성될 수 있다.,
몰딩막(120)은 케필러리 언더필(capillary underfill) 방식 또는 MUF(Molded Underfill) 방식으로 형성될 수 있다. 몰딩막(120)은 예를 들어, 에폭시계 수지와 무기 필러의 복합재료 또는 EMC(Epoxy Mold Compound) 계열의 물질을 포함할 수 있다.
도 7을 참조하면, 몰딩막(120)에 식각공정을 수행할 수 있다. 식각공정으로 보호막(112) 상에 위치한 희생 부재(120b)가 완전히 제거되어 보호막(122)이 노출될 수 있다. 보호막(122)은 상부 일부분이 식각공정으로 제거되어, 소정의 두께만 갖도록 반도체 칩들(100) 및 몰딩부재(120a) 상에 남을 수 있다. 식각공정은 에치백(etch back) 공정 또는 연마 공정일 수 있다. 연마 공정은 CMP(chemical mechanical polishing) 공정일 수 있다. 일부 실시예들에 따르면, 보호막(122)은 희생부재(120b)의 제거 시에 식각되지 않을 수 있다.
일부 실시예들에 따르면, 보호막(122)은 도 2에 도시된 바와 같이 반도체 칩들(100) 및 몰딩부재(120a)상에서 다른 두께를 가질 수 있다, 예를 들면, 보호막(122)은 반도체 칩들(100)상에서 보다 몰딩부재(120a) 상에서 더 두꺼울 수 있다.
반도체 칩의 두께와 같은 반도체 패키지를 형성하기 위해, 반도체 칩을 덮는 몰딩막을 얇게 식각할 수 있다. 예를 들면, 연마 공정을 통해 몰딩막을 연마하여 몰딩막을 식각하게 된다. 그러나, 몰딩막을 연마하는 과정에서, 몰딩막이 연마되어 나오는 찌꺼기 및/또는 슬러리 입자들이 반도체 칩의 상면에 손상(스크레치 또는 미세 크랙)을 입힐 수 있다. 이에 따라, 반도체 칩의 불량으로 인한 반도체 패키지의 신뢰성 저하 및 수율 저하가 야기될 수 있다.
본 발명의 기술적 사상의 실시예에 따르면, 반도체 칩들(100)을 덮는 몰딩막(120)을 형성하기 전에, 보호막(122)을 반도체 칩들 상에 형성할 수 있다. 몰딩막(120)에 대한 식각 공정(예를 들면 연마 공정) 수행 시에 보호막(122)에 의해 반도체 칩들(100)의 상면들은 보호될 수 있다. 보호막(122)은 슬러리 입자나 식각 찌꺼기에 의한 반도체 칩들(100)의 손상을 방지할 수 있으며, 후속 공정들에서 반도체 칩들(100)을 외부 환경으로부터 손상을 입지 않도록 보호할 수 있다. 또한 반도체 칩들(100)이 매우 얇기 때문에 반도체 칩들(100) 상에 몰딩막(120)이 형성되더라도 지지기판(10)의 뒤틀림(warpage)이 발생될 수 있다. 보호막(120)의 형성은 지지기판(10)의 뒤틀림(warpage) 현상을 개선시킬 수 있다.
일부 실시예들에 따르면, 도 8에 도시된 바와 같이, 식각공정 이후에 남아있는 보호막(122)을 선택적으로 제거할 수 있다. 보호막(122)은 UV 조사, 물리적인 방법 및 화학적인 방법 중 어느 하나로 제거될 수 있다. 보호막(122)이 제거되어, 잔여 몰딩막(120a)의 상면 및 반도체 칩들(100)의 상면들이 노출될 수 있다.
도 9를 참조하면, 분리막(14)을 선택적으로 제거하여, 지지기판(10)을 반도체 칩(100)으로부터 분리시킬 수 있다. 분리막(14)이 양면 접착 테이프일 경우, 예를 들어 170도 이상의 열을 가하여 접착 테이프의 접착력을 약화시켜, 분리막(14)을 떼어낼 수 있다. 수용부(12)가 유리일 경우, 수용부(12)의 후면으로부터 자외선을 조사하여 접착 테이프의 접착제를 경화시켜 접착력을 떨어뜨려 떼어낼 수 있다. 또는 화학용품을 사용하여 분리막(14)을 녹여 제거할 수 있다. 따라서, 칩 패드(102), 몰딩부재(120a)의 하면이 노출될 수 있다.
도 10을 참조하면, 몰딩부재(120a)의 하면 상에 제 1 절연막(LD1)이 형성될 수 있다. 제 1 절연막(LD1)은 칩 패드(102)와 접할 수 있다. 제 1 절연막 (LD1)은 예를 들어, 스핀 코팅, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), 스퍼터링, ALD(Atomic Layer Deposition) 또는 프리팅 방법을 수행하여 형성될 수 있다. 제 1 절연막(LD1)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드 유기 계열의 고분자 절연막으로 형성될 수 있다. 제1 절연막(LD1)은 감광성 폴리이미드를 포함할 수 있다.
제 1 절연막(LD1)을 패터닝하여 제1 비아홀(H1)을 형성할 수 있다. 제1 비아홀(H1)에 칩 패드(102)가 노출될 수 있다. 제1 비아홀(H1)은 예를 들어, 레이저 공정, 포토리소그래피 공정 또는 식각 공정을 수행하여 형성될 수 있다.
제 1 절연막(LD1) 상에 배선(132)이 형성될 수 있다. 예를 들면, 배선(132)은 제 1 절연막(LD1) 상에 배선막(미도시)을 형성하고, 배선막을 패터닝하여 형성될 수 있다. 배선(132)은 제 1 절연막(LD1)의 표면을 덮고, 칩 패드(102)와 접촉할 수 있다. 배선(132)은 도전 물질(예를 들어, 구리(Cu))를 포함할 수 있다. 배선(132)은 반도체 칩(100)과 전기적으로 연결될 수 있다. 일부 실시예들에 따르면 도 3에 도시된 제1 배선(232)과 같이 배선(132)은 연결 장치(210)의 도전성 연결 부들(214)과 연결되도록 형성될 수 있다,
제 1 절연막(LD1) 상에 제 2 절연막(LD2)이 형성될 수 있다. 제 2 절연막(LD2)은 배선(132)을 덮을 수 있다. 제 2 절연막(LD2)은 예를 들어, 스핀 코팅, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), 스퍼터링, ALD(Atomic Layer Deposition) 또는 프린팅 방법을 수행하여 형성될 수 있다. 제 2 절연막(LD2)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드 유기 계열의 고분자 절연막으로 형성될 수 있다. 제1 절연막(LD1)은 감광성 폴리이미드를 포함할 수 있다.
제 1 및 제 2 절연막들(LD1, LD2)은 하부 절연막(LD)으로 구성될 수 있다.
도 11 및 도 12를 같이 참조하면, 제 2 절연막(LD2)을 식각하여 배선(132)을 노출하는 제2 비아홀(H2)을 형성하고, 제2 비아홀(H2)에 노출된 배선(132) 상에 단자 패드(134)를 형성할 수 있다. 제2 비아홀(H2)은 예를 들어, 레이저 공정, 포토리소그래피 공정 또는 식각 공정을 수행하여 형성될 수 있다 단자 패드(134)는 배선(132)과 전기적으로 접촉될 수 있다. 단자 패드(134) 상에 외부 단자(136)가 형성될 수 있다.
싱귤레이션(sigulation) 공정을 진행하여, 도면과 같이 점선을 따라, 보호막(122), 몰딩부재(120a), 및 하부 절연막(LD)을 절단하여 반도체 칩들(100)의 각각을 포함하는 단위 반도체 패키지(4000)로 분리할 수 있다. 예를 들면, 도 1 및 도 2에 도시된 바와 같이, 단위 패키지(100, 200)로 분리할 수 있다. 일부 실시예들에 따르면, 도 3에 도시된 연결 장치(210)를 포함하는 단위 패키지로 분리될 수 있다. 다른 실시예들에 따르면, 몰딩부재(120a) 상에 보호막(122)이 없는 경우, 싱귤레이션 공정 전에 반도체 칩들(100) 및 몰당부재(120a) 상에 다른 보호막을 형성할 수 있다. 다른 보호막은 보호막(122)과 동일한 물질을 포함할 수 있다.
반도체 패키지는 팬 아웃 웨이퍼 레벨 패키지일 수 있다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 14은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 13을 참조하면, 전자 시스템(5000)은 제어기(5100), 입출력 장치(5200) 및 기억 장치(5300)를 포함할 수 있다. 제어기(5100), 입출력 장치(5200) 및 기억 장치(5300)는 버스(5500, bus)를 통하여 결합될 수 있다. 버스(5500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 제어기(5100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(5100) 및 기억 장치(5300)는 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 입출력 장치(5200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(5300)는 데이터를 저장하는 장치이다. 기억 장치(5300)는 데이터 및/또는 제어기(5100)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(5300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(5300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(5000)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 전자 시스템(5000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(5400)를 더 포함할 수 있다. 인터페이스(5400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(5400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 전자 시스템(5000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
전자 시스템(5000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(5000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(5000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 14를 참조하면, 메모리 시스템(6000)은 비휘발성 기억 소자(6100) 및 메모리 제어기(6200)를 포함할 수 있다. 비휘발성 기억 소자(6100) 및 메모리 제어기(6200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 비휘발성 기억 소자(6100)는 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 메모리 제어기(6200)는 호스트(6300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 비휘발성 기억 소자(6100)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 패키지
102: 칩 패드
104: 패시베이션
120a: 몰딩부재
122: 보호막
132: 배선
134: 단자 패드
136: 외부 단자
LD: 하부 절연막
LD1: 제 1 절연막
LD2: 제 2 절연막

Claims (10)

  1. 지지기판 상에 수평적으로 서로 이격된 반도체 칩들을 배치시키는 것;
    상기 반도체 칩들의 상면들을 덮는 보호막을 형성하는 것;
    상기 지지기판과 상기 보호막을 덮는 몰딩막을 형성하는 것; 및
    상기 보호막 상에 형성된 몰딩막을 식각하여 상기 보호막을 노출시키는 것을 포함하되,
    상기 몰딩막을 식각하는 식각공정에 의해 상기 보호막의 상부가 제거되어 상기 보호막의 두께가 감소되는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 보호막은 상기 반도체 칩들의 상면들과 접촉하는 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 보호막은 상기 반도체 칩들의 상부 측벽들과 접촉하는 반도체 패키지의 제조 방법.
  4. 제 2 항에 있어서,
    상기 보호막의 일부 하면은 상기 반도체 칩들의 상면들과 접촉하지 않고, 상기 지지기판의 상면 및 상기 반도체 칩들의 측벽들과 이격되는 반도체 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 보호막을 형성하는 것은:
    상기 지지기판, 상기 보호막 및 상기 반도체 칩들 사이에 공간을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  6. 제 5 항에 있어서,
    상기 몰딩막을 형성하는 것은:
    상기 지지 기판 상의 상기 공간을 채우는 몰딩부재 및 상기 보호막 상에 형성된 희생부재를 포함하도록 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 몰딩막을 식각하는 것은:
    상기 희생부재는 완전히 제거하고, 상기 몰딩부재는 남기는 반도체 패키지의 제조 방법.
  8. 제 6 항에 있어서,
    상기 몰딩막을 식각하는 것은, 상기 희생부재를 완전히 제거하고, 상기 보호막을 소정의 두께로 식각하는 반도체 패키지의 제조 방법.
  9. 제 1 항에 있어서,
    상기 보호막은 테이프 형태로, 상기 반도체 칩들의 상기 상면들 상에 부착되는 반도체 패키지의 제조 방법.
  10. 제 1 항에 있어서,
    상기 지지기판을 상기 반도체 칩들로부터 분리하는 것;
    상기 반도체 칩들의 하면 상에 절연막을 형성하는 것;
    상기 절연막 내에, 상기 반도체 칩들의 각각과 전기적으로 연결되는 배선을 형성하는 것;
    상기 배선 상에 단자 패드를 형성하는 것;
    상기 단자 패드 상에 외부 단자를 형성하는 것; 및
    싱귤레이션 공정으로, 상기 보호막, 상기 몰딩막, 및 상기 절연막을 절단하는 것을 더 포함하는 반도체 패키지의 제조 방법.

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI575676B (zh) * 2014-11-17 2017-03-21 矽品精密工業股份有限公司 電子封裝結構及其製法
CN107210234B (zh) * 2015-03-27 2020-10-20 惠普发展公司，有限责任合伙企业 电路封装
US20180096974A1 (en) * 2016-09-30 2018-04-05 Nanya Technology Corporation Semiconductor package and manufacturing method thereof
TWI622142B (zh) * 2016-11-07 2018-04-21 財團法人工業技術研究院 晶片封裝體以及晶片封裝方法
KR102124892B1 (ko) * 2017-09-29 2020-06-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 팬-아웃 패키징 공정에서의 범프 정렬
US11217555B2 (en) 2017-09-29 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Aligning bumps in fan-out packaging process
WO2019103676A1 (en) * 2017-11-24 2019-05-31 Fingerprint Cards Ab Ultra-thin fingerprint sensor component and manufacturing method
KR20210026546A (ko) * 2019-08-30 2021-03-10 삼성전자주식회사 반도체 패키지 제조 방법
JP2022071925A (ja) * 2020-10-29 2022-05-17 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JP4409014B2 (ja) 1999-11-30 2010-02-03 リンテック株式会社 半導体装置の製造方法
TW473947B (en) * 2001-02-20 2002-01-21 Siliconware Precision Industries Co Ltd Substrate structure of semiconductor packaging article
TW498516B (en) * 2001-08-08 2002-08-11 Siliconware Precision Industries Co Ltd Manufacturing method for semiconductor package with heat sink
US6964881B2 (en) 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP4241302B2 (ja) 2003-09-30 2009-03-18 株式会社ルネサステクノロジ 半導体装置の製造方法
US7244665B2 (en) 2004-04-29 2007-07-17 Micron Technology, Inc. Wafer edge ring structures and methods of formation
KR100831968B1 (ko) 2006-09-01 2008-05-27 엠텍비젼 주식회사 반도체 패키징 방법 및 이에 의해 제조되는 반도체 패키지
KR100871707B1 (ko) 2007-03-30 2008-12-05 삼성전자주식회사 깨짐을 억제하는 몰딩부를 갖는 웨이퍼 레벨 패키지 및 그제조방법
JP2009188392A (ja) 2008-01-08 2009-08-20 Toppan Printing Co Ltd 半導体装置及び半導体装置の製造方法
KR20110077485A (ko) 2009-12-30 2011-07-07 주식회사 하이닉스반도체 웨이퍼 가공 방법
TWI421956B (zh) * 2010-07-13 2014-01-01 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
JP2013251369A (ja) 2012-05-31 2013-12-12 Hitachi Chemical Co Ltd 半導体装置の製造方法及びそれに用いる熱硬化性樹脂組成物並びにそれにより得られる半導体装置
JP6061590B2 (ja) 2012-09-27 2017-01-18 株式会社ディスコ 表面保護部材および加工方法

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