JP2018152112A - メモリ装置及びメモリ装置の動作方法 - Google Patents

Abstract

【課題】メモリ装置、それを含むメモリシステム及びそのメモリ装置の動作方法を提供すること。【解決手段】メモリ装置は、優先順位情報を有する入力情報を受信して、優先順位によって、入力情報の実行順序を可変するコントロールロジックと、データを保存する複数のメモリセルを含んで、実行順序に受信された各入力情報に基づいて、当該メモリセルで動作を行うメモリセルアレイと、を含む。優先順位にはタイムアウトカウント情報が含まれ、タイムアウトカウント情報は、クロックカウント数を基準に最大タイムアウトカウントを越す前までに前記各入力情報が実行されなければならないことを意味する情報であり、前記コントロールロジックに含まれるアービタは、アクティブ命令およびプリチャージ命令を追加的に生成し、生成した前記アクティブ命令および前記プリチャージ命令を前記優先順位情報を反映して、実行順序を可変にする。【選択図】図１

Description

本発明は、メモリ装置及びメモリ装置の動作方法に係り、より詳細には、メモリアクセスをさらに効率化するためのメモリ装置及びメモリ装置の動作方法に関する。

現在、メモリ装置は、ホストから受信される命令を処理する場合に、受信順序によって命令を順次に処理する。また、ホストから受信された命令ではないが、ホストから受信された命令の処理のために、補助的に必要な命令を自体的に生成して実行する。
すなわち、メモリ装置が、読み取り命令（Ｒｅａｄ）または書き込み命令（Ｗｒｉｔｅ）をホストから受信すれば、メモリ装置は、読み取り命令または書き込み命令のために、メモリセルアレイの各ロウ（ＲＯＷ）を開閉するアクティブ命令（Ａｃｔｉｖｅ）またはプリチャージ命令（Ｐｒｅｃｈａｒｇｅ）を自体的に生成して実行する。メモリ装置が、前記のように多様な命令を実行すると、ホストにレイテンシー（ｌａｔｅｎｃｙ）が重要な読み取り命令または書き込み命令がある場合、これについてのメモリ装置の応答が非常に遅くなる。その結果、メモリ装置は、システムが要求するレベルの速い応答性及びリアルタイム性を保証することができず、これは、システム全体の性能低下に繋がる。

米国特許出願公開第２０１１／０１７９２４０号明細書 米国特許出願公開第２００３／０２３３５０３号明細書 特開２００８−２８７５２８号公報 特開２０１１−１９７７０７号公報 特開２００７−１４１４３９号公報

本発明が解決しようとする技術的な課題は、優先順位によって命令を処理することによって、メモリアクセスを効率化することができるメモリ装置及びメモリ装置の動作方法を提供することにある。

本発明の一実施形態によるメモリ装置は、優先順位情報を有する入力情報を受信して、前記優先順位によって、前記入力情報の実行順序を可変するコントロールロジックと、データを保存する複数のメモリセルを含んで、前記実行順序に受信された前記各入力情報に基づいて、当該メモリセルで動作を行うメモリセルアレイと、を含む。

前記コントロールロジックは、パケット形態に受信した前記各入力情報を命令、アドレス及び前記優先順位情報にデコーディングするパケットデコーダと、前記命令、前記アドレス及び前記優先順位情報を保存する命令キューと、前記メモリセルアレイ内のバンクに対するそれぞれの状態（ｓｔａｔｅ）を保存するバンク状態ブロックと、前記命令及び前記アドレスを受信すれば、前記バンク状態ブロックに保存された前記各バンクの状態をリード（ｒｅａｄ）またはアップデート（ｕｐｄａｔｅ）するバンクコントローラと、前記各優先順位情報に基づいて、前記各命令の前記実行順序を可変し、前記実行順序及び前記当該バンクの状態に基づいて、前記命令及び前記アドレスを前記メモリセルアレイに伝送するアービタと、を含みうる。

前記コントロールロジックは、前記入力情報が、ライト命令、ライトアドレス、前記優先順位情報及びライトデータを含んだ場合、前記ライトデータを受信して保存し、前記実行順序によって、前記ライト命令が、前記メモリセルアレイに出力される時、前記ライトデータも共に出力するライトデータキューをさらに含みうる。

一例として、前記メモリ装置は、第１ポートで前記各入力情報のうち、命令、アドレス及び前記優先順位情報を受信して、前記コントロールロジックに伝送する命令アドレス入出力インターフェース部と、第２ポートで前記各入力情報のうち、ライトデータを受信して、前記コントロールロジックに伝送するか、前記メモリセルアレイからリードされたリードデータを出力するデータ入出力インターフェース部と、をさらに含みうる。

前記コントロールロジックは、前記命令アドレス入出力インターフェース部から受信した前記命令、前記アドレス、前記優先順位情報をデコーディングする命令アドレスデコーダと、デコーディングされた前記命令、前記アドレス及び前記優先順位情報を保存する命令キューと、前記メモリセルアレイ内のバンクに対するそれぞれの状態を保存するバンク状態ブロックと、前記命令キューから前記命令及びアドレスを受信すれば、前記バンク状態ブロックに保存された前記各バンクの状態をリードまたはアップデートするバンクコントローラと、前記各優先順位情報に基づいて、前記各命令の前記実行順序を可変し、前記実行順序及び前記当該バンクの状態に基づいて、前記命令及び前記アドレスを前記メモリセルアレイに出力するアービタと、前記アービタが、前記命令及び前記アドレスを前記メモリセルアレイに出力すれば、タグ応答を生成して、前記命令アドレス入出力インターフェース部に出力するタグ応答生成部と、を含みうる。

前記コントロールロジックは、前記各入力情報が実行するデータタイプに基づいて、前記実行順序を可変することができる。

前記コントロールロジックは、前記各入力情報のクロックカウントと最大タイムアウトカウントとの差を比較して、前記差が小さな入力情報を残りの入力情報よりも先に実行するように、前記実行順序を可変することができる。

前記コントロールロジックは、前記優先順位情報である順位ビットに基づいて、前記命令の実行順序を可変することができる。

前記コントロールロジックは、前記入力情報からデコーディングされたアドレスが連続して前記メモリセルの同一ロウに属する回数が、既定の臨界値以下である場合、前記アドレスに相応する命令をクローズページ政策によって、前記実行順序を可変し、前記入力情報からデコーディングされたアドレスが連続して前記メモリセルの同一ロウに属する回数が、既定の臨界値よりも大きな場合、前記アドレスに相応する命令をオープンページ政策によって、前記実行順序を可変することができる。

本発明の実施形態によるメモリ装置及びメモリ装置の動作方法は、ホストから命令の優先順位情報を受けて、その優先順位によって命令を処理することによって、メモリ装置の動作速度、さらにシステム全体の性能の低下を防止することができる。

本発明の実施形態によるメモリ装置の全体ブロック図である。 図１のメモリ装置の一実施形態を具体的に示すブロック図である。 図１のメモリ装置の他の実施形態を具体的に示すブロック図である。 本発明の一実施形態によるメモリ装置がホストと並列に送受信するデータを示す概念図である。 本発明の他の一実施形態によるメモリ装置がホストと直列に送受信するデータを示す概念図である。 本発明の一実施形態によるメモリ装置がホストから受信された多数の命令のそれぞれに対して実行順序をスケジューリングすることを示す概念図である。 図６のメモリ装置がホストから受信するデータを示す信号タイミング図である。 本発明の他の一実施形態によるメモリ装置がホストから受信した多数の命令のそれぞれの実行順序を決めるのに必要な優先順位テーブルを示す図である。 図８のメモリ装置がホストから受信するデータを示す信号である。 本発明のさらに他の一実施形態によるメモリ装置がホストから受信した多数の命令のそれぞれの実行順序を決めるのに必要な優先順位テーブルを示す図である。 図１０のメモリ装置がホストから受信するデータを示す信号である。 本発明のさらに他の一実施形態によるメモリ装置がページ政策を決定する動作方法を示すフローチャートである。 図１２のメモリ装置がクローズページ政策によって多数の命令のそれぞれに対する実行順序をスケジューリングすることを示す概念図である。 図１２のメモリ装置がオープンページ政策によって多数の命令のそれぞれに対する実行順序をスケジューリングすることを示す概念図である。 本発明の実施形態によるメモリ装置の動作方法を示すフローチャートである。 多数のアルゴリズムを含んだ本発明のさらに他の一実施形態によるメモリ装置を示す概念図である。 本発明の実施形態による多数のメモリ装置を含んだモジュールの一実施形態を示すブロック図である。 本発明の実施形態による多数のメモリ装置を含んだモジュールの他の実施形態を示すブロック図である。 本発明の実施形態による多数のメモリ装置を含んだモジュールのさらに他の実施形態を示すブロック図である。 図１に示されたメモリ装置を含むデータ処理システムの一実施形態を示す図である。 図１に示されたメモリ装置を含むデータ処理システムの他の実施形態を示す図である。 図１に示されたメモリ装置を含むデータ処理システムのさらに他の一実施形態を示す図である。 図１に示されたメモリ装置を含むデータ処理システムのさらに他の一実施形態を示す図である。 図１に示されたメモリ装置を含むデータ処理システムのさらに他の一実施形態を示す図である。 図１に示されたメモリ装置を含むマルチチップパッケージの一実施形態を概略的に示す概念図である。 図２４に示されたメモリ装置を含むマルチチップパッケージの一実施形態を立体的に示す概念図である。 本発明の他の実施形態によるメモリ装置の全体ブロック図である。

以下、添付図面を参照して、本発明の好ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同じ参照符号は、同じ部材を表わす。

図１は、本発明の実施形態によるメモリ装置の全体ブロック図である。

図１を参照すると、メモリ装置１０は、ホスト１と連結される。メモリ装置１０とホスト１は、一実施形態によって、パケット形態にデータを送受信することもでき、他の実施形態によって、ピンで構成されたポートでデータを送受信することもできる。

ホスト１は、メモリ装置１０に入力情報を送る。すなわち、ホスト１は、メモリ装置１０に明示的にリード要請（Ｒｅａｄ）、ライト要請（Ｗｒｉｔｅ）またはイレーズ要請（Ｅｒａｓｅ）など多様な入力情報を出力する。ホスト１は、多様な実施形態によって、メモリコントローラ及びＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを含んだプロセッシングユニットとして具現可能である。入力情報は、命令、アドレス、優先順位情報を含む。前記命令が、ライト命令である場合、前記入力情報は、ライトデータをさらに含みうる。入力情報は、一実施形態によって、パケット形態でも、他の実施形態によって、既定の複数のピンで構成されたポートに伝送される形態でもあり得る。

メモリ装置１０は、ホスト１の多様な入力情報に基づいて、データをリード（ｒｅａｄ）するか、ライト（ｗｒｉｔｅ）または消去（ｅｒａｓｅ）することができる。メモリ装置１０は、メモリ入出力インターフェース部１１、コントロールロジック１００、及びメモリセルアレイ１２を含む。

メモリ入出力インターフェース部１１は、ホスト１とコントロールロジック１００との間でデータ通信をインターフェーシングする。コントロールロジック１００は、メモリセルアレイ１２を含んだメモリ装置１０の動作を制御する。

メモリセルアレイ１２は、複数のメモリセル及び周辺回路を含んで、コントロールロジック１００の制御によって、メモリセルにデータをライトし、メモリセルからデータをリードするか、メモリセルに保存されたデータを消去することができる。

実施形態によって、メモリセルアレイ１２に含まれた多数のメモリセルのそれぞれは、揮発性メモリ、すなわち、それぞれは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ｔ−ＲＡＭ（Ｔｈｙｒｉｓｔｅｒ ＲＡＭ）、Ｚ−ＲＡＭ（Ｚｅｒｏ Ｃａｐａｃｉｔｏｒ ＲＡＭ）またはＴＴＲＡＭ（Ｔｗｉｎ Ｔｒａｎｓｉｓｔｏｒ ＲＡＭ）として具現可能である。実施形態によって、メモリセルのそれぞれは、不揮発性メモリ、すなわち、それぞれは、磁気メモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＭＲＡＭ）、スピン伝達トルクＭＲＡＭ（Ｓｐｉｎ−Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ ＭＲＡＭ、ＳＴＴ−ＭＲＡＭ）、抵抗性メモリ（Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ）、相変化メモリ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＰＲＡＭ）、またはフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）として具現可能である。フラッシュメモリは、ＮＯＲフラッシュメモリとＮＡＮＤフラッシュメモリとに分類されうる。

図２は、図１のメモリ装置を具体的に示すブロック図である。

図２を参照すると、コントロールロジック１０１は、入力ユニット１１０、出力ユニット１２０、及びコントロールファイ（Ｃｏｎｔｒｏｌ Ｐｈｙ）１３０を含む。

入力ユニット１１０は、ホスト１から受信した入力情報の優先順位情報を確認して、各命令の実行順序を可変してメモリセルアレイ１２に出力する。すなわち、メモリセルアレイ１２に優先順位情報に基づいて、ホストから受信したデータのライト命令、ホストから受信したリード命令またはイレーズ命令などの実行順序を可変し、該可変された前記実行順序に各命令をメモリセルアレイ１２に伝達する。入力ユニット１１０は、パケットデコーダ（ＰＡＣＫＥＴ＿ＤＥＣＯＤＥＲ）１１１、命令キュー（ＣＭＤ＿ＱＵＥＵＥ）１１２、ライトデータキュー（ＷＲＩＴＥ＿ＤＡＴＡ＿ＱＵＥＵＥ）１１３、バンクコントローラ（ＢＡＮＫ＿ＣＴＲＬ）１１４、アービタ（ＡＲＢＩＴＥＲ）１１５、バンク状態ブロック（ＢＡＮＫ＿ＳＴＡＴＥ）１１６、及び入力ＦＩＦＯ（ＩＮＰＵＴ＿ＦＩＦＯ）１１７を含む。

パケットデコーダ１１１は、前記ホストから受信した入力情報をデコーディング（ｄｅｃｏｄｉｎｇ）する。各入力情報は、メモリセルアレイ１２で処理されなければならない命令ＣＭＤ、前記メモリセルアレイ１２内アドレスＡＤＤ、前記命令の実行順序についての優先順位情報及び処理されなければならないデータＷＲ＿ＤＡＴＡを含む。リード命令またはイレーズ命令の場合、パケットデコーダ１１１は、ホスト１から受けた命令ＣＭＤ及びアドレスＡＤＤを分離する。また、ライト要請である場合、パケットデコーダ１１１は、命令ＣＭＤ、ライトアドレス、及びライトデータＷＲ＿ＤＡＴＡをライトデータキュー１１３に入れる。

命令キュー１１２は、ホスト１から受けた多数の入力情報のうち、処理されていない（メモリセルアレイ１２に出力されていない）少なくとも１つの入力情報を保存する。この際、命令キュー１１２には、入力情報のうち、命令、アドレス及び優先順位情報が保存される。実施形態によって、アービタ１１５は、命令キュー１１２内のあらゆる命令をモニタリングするか、一部の命令を選択的にモニタリングして、実行順序を決定することができる。

ライトデータキュー１１３は、前記入力情報が、ライト命令、ライトアドレス、優先順位情報及びライトデータを含む時、デコーディングされたライトデータＷＲ＿ＤＡＴＡを受信して保存する。ライトデータキュー１１３は、前記ライト命令が前記メモリセルアレイ１２に出力される時、前記ライトデータを共に出力する。すなわち、ライトデータキュー１１３は、メモリセルアレイ１２にライト命令が伝達されれば、前記ライトするデータＷＲ＿ＤＡＴＡ＿ＯＵＴをコントロールファイ１３０を通じてメモリセルアレイ１２に伝送する。

バンク状態ブロック１１６は、メモリセルアレイ内のバンクに対するそれぞれの状態を保存する。バンクコントローラ１１４は、バンク状態ブロック１１６へのアクセスを制御する。バンクコントローラ１１４は、バンク状態ブロック１１６からバンクの現在状態をリードして、アービタ１１５に知らせ、アービタ１１５から各バンクのアップデートされた状態を受信すれば、バンク状態ブロック１１６が、前記アップデートされた状態を保存するように制御する。

一例として、メモリセルアレイ１２が、８つのバンクで構成された場合、アービタ１１５は、メモリセルアレイ１２の各バンクＢＡＮＫ＿０〜ＢＡＮＫ＿７の現在状態をバンク状態ブロック１１６からリードして、各バンクに相応するアドレスで処理される命令の実行順序の決定に反映する。そして、アービタ１１５は、メモリセルアレイ１２に対して命令を出力時に、前記命令によって変更される各バンクの状態を知らせて、前記バンク状態ブロック内の各バンクの状態情報をアップデートする。説明の便宜上、８つのバンクを示したが、本発明の実施形態が、これに限定されるものではなく、メモリセルアレイ１２のバンク数によって変わりうる。アービタ１１５は、命令キュー１１２に保存された命令の優先順位情報及びバンクの状態を確認して、前記優先順位が高い命令が先に実行されるように、各命令の実行順序を可変する。この際、アービタ１１５は、命令キュー１１２の命令が実際にメモリセルアレイ１２で実行される時、必要な命令ＣＭＤを追加的に作って、各命令の可変された実行順序に反映されうる。例えば、ＤＲＡＭの場合、ＣＡＳ命令後、当該バンクをプリチャージ（ｐｒｅｃｈａｒｇｅ）するように、プリチャージ命令を追加的に生成してスケジュールに反映することができる。また、ＤＲＡＭセルが含まれる閉じられている（ｃｌｏｓｅｄ）ロウ（ｒｏｗ）にアクセスするために、当該バンクをアクティブ（ａｃｔｉｖｅ）するように、アクティブ命令を追加的に生成して反映することができる。

入力ＦＩＦＯ１１７は、前記メモリ入出力インターフェース１１から受信される順次に入力情報を出力する。

出力ユニット１２０は、パッケージ生成ブロック（ＰＡＣＫＥＴ＿ＧＥＮ）１２１、出力ＦＩＦＯ（ＯＵＴＰＵＴ＿ＦＩＦＯ）１２２を含む。

パッケージ生成ブロック１２１は、例えば、ホスト１のリード命令に相応してメモリセルアレイ１２からリードされたデータＲ＿ＤＡＴＡを受信して、ホスト１に伝送するための伝送パケットＴＸ＿ＰＡＣＫＥＴで生成する。

出力ＦＩＦＯ１２２は、パッケージ生成ブロック１２１から受信された順次に前記伝送パケットをメモリ入出力インターフェース１１’に出力する。コントロールファイ１３０は、コントロールロジック１０１がメモリセルアレイ１２の動作を制御するための多様なデータを物理的にインターフェーシングする。すなわち、コントロールファイ１３０は、前記メモリセルアレイ１２と連結されて、命令、アドレス及びデータを前記メモリセルアレイ１２に伝達し、前記メモリセルアレイ１２から処理結果を受信することができる。

図３は、図１のメモリ装置の他の実施形態を具体的に示すブロック図であり、図４は、本発明の一実施形態によるメモリ装置がホストと並列に送受信するデータを示す概念図である。

図３及び図４を参照すると、実施形態によって、メモリ装置１０は、ホスト１と並列的に通信することができる。すなわち、ホスト１及びメモリ装置１０は、入力情報に対して命令ＣＭＤ、アドレスＡＤＤ、データＤＱ及び順位ビットＰＲであるそれぞれ別途のピンを備えた並列ポートを通じて通信することができる。

図３を参照すると、メモリインターフェース部１１’は、命令アドレス入出力インターフェース部１６１、及びデータ入出力インターフェース部１６２を含む。命令アドレス入出力インターフェース部１６１は、前記各入力情報のうち、命令、アドレス及び前記優先順位情報を受信して、前記コントロールロジックに伝送する。データ入出力インターフェース部１６２は、前記各入力情報のうち、ライトデータＷＲ＿ＤＡＴＡを受信して、前記コントロールロジック１０２に伝送するか、リードデータＲＤ＿ＤＡＴＡを出力する。

コントロールロジック１０２は、命令／アドレスデコーダ（ＣＭＤ／ＡＤＤ Ｄｅｃｏｄｅｒ）１３１、命令キュー（ＣＭＤ＿ＱＵＥＵＥ）１３２、タグ応答生成部１３３、ライトデータキュー（ＷＲＩＴＥ＿ＤＡＴＡ＿ＱＵＥＵＥ）１３８、バンクコントローラ（ＢＡＮＫ＿ＣＴＲＬ）１３４、アービタ（ＡＲＢＩＴＥＲ）１３５、バンク状態ブロック（ＢＡＮＫ＿ＳＴＡＴＥ）１３６、及び入力ＦＩＦＯ（ＩＮＰＵＴ＿ＦＩＦＯ）１３７、データ入力ＦＩＦＯ（ＤＩＮＰＵＴ＿ＦＩＦＯ）１３９を含む。
入力ＦＩＦＯ１３７、データ入力ＦＩＦＯ１３９は、メモリ入出力装置１１’から出力される順次に命令、アドレス及び優先順位情報を受信する。

命令／アドレスデコーダ１３１は、入力情報をデコーディングする。各入力情報は、メモリセルアレイ１２で処理されなければならない命令ＣＭＤ、前記メモリセルアレイ１２内アドレスＡＤＤ、前記命令の実行順序についての優先順位情報ＰＲに分離して出力する。

ライトデータキュー（ＷＲＩＴＥ＿ＤＡＴＡ＿ＱＵＥＵＥ）１３８は、入力情報が、ライト命令、ライトアドレス、優先順位情報及びライトデータを含む場合、前記ライトデータＷＲ＿ＤＡＴＡを保存する。ライトデータキュー１３８は、アービタ１３５で前記優先順位情報に基づいて可変された実行順序によって、ライト命令をメモリセルアレイに出力する時、保存したライトデータＷＲ＿ＤＡＴＡを共に出力する。

命令キュー１３２は、命令／アドレスデコーダ１３１から前記命令ＣＭＤ、アドレスＡＤＤ及び優先順位情報ＰＲを受信して保存する。

バンク状態ブロック１３６は、メモリセルアレイ内のバンクに対するそれぞれの状態を保存する。

バンクコントローラ１３４は、バンク状態ブロック１３６へのアクセスを制御する。バンクコントローラ１３４は、バンク状態ブロック１３６からバンクの現在状態をリードして、アービタ１３５に知らせ、アービタ１３５から各バンクのアップデートされた状態を受信すれば、バンク状態ブロック１３６が、前記アップデートされた状態を保存するように制御する。

一例として、メモリセルアレイ１２が、８つのバンクで構成された場合、アービタ１３５は、メモリセルアレイ１２の各バンクＢＡＮＫ＿０〜ＢＡＮＫ＿７の現在状態をバンク状態ブロック１３６からリードして、各バンクに相応するアドレスで処理される命令の実行順序の決定に反映する。そして、アービタ１３５は、メモリセルアレイ１２に対して命令ＣＭＤを出力時に、前記命令ＣＭＤによって変更される各バンクの状態を知らせて、前記バンク状態ブロック１３６内の各バンクの状態情報をアップデートする。説明の便宜上、８つのバンクを示したが、本発明の実施形態が、これに限定されるものではなく、メモリセルアレイ１２のバンク数は変わりうる。

アービタ１３５は、命令キュー１３２に保存された命令の優先順位情報ＰＲ及び前記バンクの状態を確認して、バンク状態に基づいた前記優先順位が高い命令が先に実行されるように、実行順序を可変する。この際、アービタ１３５は、命令キュー１３２の命令が実際にメモリセルアレイ１２で実行される時、必要な命令ＣＭＤを追加的に作って、可変された実行順序に反映されうる。例えば、ＤＲＡＭの場合、ＣＡＳ命令後、当該バンクをプリチャージするように、プリチャージ命令を追加的に生成して反映することができる。また、ＤＲＡＭセルが含まれる閉じられているロウにアクセスするために、当該バンクをアクティブするように、アクティブ命令を追加的に生成して反映することができる。

コントロールロジック１０２は、タグ応答生成部（Ｔａｇ Ｒｅｓｐｏｎｓｅ Ｇｅｎｅｒａｔｏｒ）１３３、出力ＦＩＦＯ（ＯＵＴＰＵＴ＿ＦＩＦＯ）１５１、及びデータ出力ＦＩＦＯ（ＤＯＵＴＰＵＴ＿ＦＩＦＯ）１５２をさらに含みうる。

タグ応答生成部１３３は、アービタ１３５が可変された実行順序によって、命令ＣＭＤ及びアドレスＡＤＤをメモリセルアレイ１２に出力すれば、タグ応答（Ｔａｇ Ｒｅｓｐｏｎｓｅ）を生成して、命令アドレス入出力インターフェース１６１を通じて出力する。

出力ＦＩＦＯ（ＯＵＴＰＵＴ＿ＦＩＦＯ）１５１は、タグ応答生成部１３３から出力される応答の順次にタグ応答を生成して、命令／アドレス入出力インターフェース１６１に出力する。データ出力ＦＩＦＯ１５２は、入力情報が、リード命令、リードアドレス及び優先順位情報を含む場合、リード命令に相応してメモリセルアレイ１２からリードされたデータＲ＿ＤＡＴＡを受信して、データ入出力インターフェース１６２に出力する。

図５は、本発明の他の一実施形態によるメモリ装置がホストと直列に送受信するデータを示す概念図である。

図５を参照すると、実施形態によって、メモリ装置１０’は、ホスト１と直列的に通信することができる。すなわち、入力情報は、命令ＣＭＤ、アドレスＡＤＤ、データＤＱ及び順位ビットＰＲを含んだパケット形態に直列ポートを通じて送受信されうる。

図６は、本発明の一実施形態によるメモリ装置がホストから受信された多数の命令のそれぞれに対して実行順序を可変することを示す概念図であり、図７は、図６のメモリ装置がホストから受信するデータを示す信号タイミング図である。

図６を参照すると、命令キュー１１２は、入力ＦＩＦＯ１１７を通じて受信した入力情報の順次にそれぞれ保存する。命令キュー１１２は、前記各入力情報をデコーディングした命令ＣＭＤ、アドレスＡＤＤ及び優先順位情報を共に保存する。

優先順位情報は、前記各命令の処理順序に対する順位ビット、前記データのデータタイプ、前記各命令に対する処理制限時間であるタイムアウトカウント、ページ政策またはアルゴリズム制御信号などを含みうる。各命令の実行順序は、前記各命令の処理順序に対する順位ビット、前記データのデータタイプ、前記各命令に対する処理制限時間であるタイムアウトカウント、ページ政策またはアルゴリズム制御信号のうち少なくとも何れか１つ、及び前記命令が実行されるバンクの現在状態によって決定されうる。

例えば、第１テーブルＴ１で順位ビットＰＲを優先順位情報として使う場合を説明する。前記例で、メモリ装置１０は、ホスト１からｒｅａｄ（ａ、ｍ、ｎ、ｌｏｗ）、ｗｒｉｔｅ（ｂ、ｋ、ｌ、ｌｏｗ）、ｗｒｉｔｅ（ａ、ｍ、ｐ、ｌｏｗ）、ｒｅａｄ（ｂ、ｋ、ｑ、ｌｏｗ）、ｒｅａｄ（ａ、ｓ、ｔ、ｌｏｗ）、ｒｅａｄ（ａ、ｓ、ｖ、ｌｏｗ）、ｒｅａｄ（ｂ、ｙ、ｚ、ｌｏｗ）、及びｒｅａｄ（ａ、ｗ、ｘ、ｈｉｇｈ）命令を受信されたとする。コントロールロジック１００は、ホスト１から受けた入力情報のうち、命令、アドレス及び優先順位情報を順次に命令キュー１１２に保存する。

コントロールロジック１００は、メモリセルアレイ１２に対する動作制御のために、前記命令だけではなく、リード命令またはライト命令に補助的に必要な命令を自体的に生成して実行することができる。例えば、メモリ装置１０が、ＤＲＡＭをメモリとして利用する場合、リード命令またはライト命令を行うために、アービタ１１５は、各ロウを開閉するアクティブ命令／プリチャージ命令を自体的に生成することができる。

アービタ１１５は、命令キュー１１２から受信したホスト１の命令と自体的に生成したアクティブ命令／プリチャージ命令とを優先順位情報を反映して、実行順序を可変する。そして、アービタ１１５は、前記命令ＣＭＤを可変された実行順序によって、コントロールファイ１３０を通じてメモリセルアレイ１２に伝送して動作を制御する。

前記例で、第２テーブルＴ２を見れば、アービタ１１５は、ホスト１から受信された入力情報のうち、命令のそれぞれに対して順位ビット及び自体的に生成した命令をいずれも考慮して、ａｃｔｉｖｅ（ａ、ｗ）、ａｃｔｉｖｅ（ｂ、ｋ）、ｒｅａｄ（ａ、ｗ、ｘ）、ｒｅａｄ（ｂ、ｋ、ｑ）、ｗｒｉｔｅ（ｂ、ｋ、ｌ）、ｐｒｅ−ｃｈａｒｇｅ（ａ）、ｐｒｅ−ｃｈａｒｇｅ（ｂ）、ａｃｔｉｖｅ（ａ、ｍ）、ａｃｔｉｖｅ（ｂ、ｙ）、ｒｅａｄ（ａ、ｍ、ｎ）、ｒｅａｄ（ｂ、ｙ、ｚ）、ｗｒｉｔｅ（ａ、ｍ、ｐ）、ｐｒｅ−ｃｈａｒｇｅ（ａ）、ｐｒｅ−ｃｈａｒｇｅ（ｂ）、ａｃｔｉｖｅ（ａ、ｓ）、ｒｅａｄ（ａ、ｓ、ｔ）、ｒｅａｄ（ａ、ｓ、ｖ）、ｐｒｅ−ｃｈａｒｇｅ（ａ）のようにスケジューリングして、メモリセルアレイ１２に対する動作を制御する。

すなわち、アービタ１１５は、同一バンク内の隣接したセルに対して動作するために、レイテンシーが重視される命令、すなわち、順位ビットが高い命令（前記例で、ｒｅａｄ（ａ、ｗ、ｘ）を優先順位が低い命令（Ｐｒｉｏｒｉｔｙ＝ｌｏｗ）よりも先に処理されるように、実行順序を可変することができる。

図７を見れば、クロックＣＫと反転クロックＣＫ＃とが変わる度に、入力ＦＩＦＯ１１７からリード命令（Ｒｅａｄ）、リードされるデータのアドレスＡＤＤ及び順位ビットＰＲ情報が、コントロールロジック１００に印加される。この際、前記信号を実施形態によって、それぞれ図５に示したように、パケット形態に直列的に受信することもでき、図４に示したように、別途のピンを通じて並列的に受信することもできる。

アービタ１１５は、パケットデコーダ１１１でデコーディングされたそれぞれの情報のうち、前記順位ビットＰＲまたはアドレスＡＤＤ、すなわち、バンクの現在状態のうち少なくとも１つを考慮して、ホストの命令と自体的に生成した命令とをスケジューリングして、高い優先順位情報を有した命令を先に実行処理し、低い優先順位情報を有した命令をより後で実行する。この場合、同一バンク内のアクティブ状態であるか、プリチャージ状態であるかによって、前記実行順序を可変することができる。

順位ビットＰＲは、ロー（ｌｏｗ）及びハイ（ｈｉｇｈ）、２種の状態に示したが、本発明の実施形態が、これに限定されるものではなく、実施形態によって、少なくとも２つ以上のマルチビット形態に具現されることもある。

図８は、本発明の他の一実施形態によるメモリ装置がホストから受信した多数の命令のそれぞれの実行順序を決めるのに必要な優先順位テーブルを示すものであり、図９は、図８のメモリ装置がホストから受信するデータを示す信号である。

図８を参照すると、命令キュー１１２は、ホスト１から受信した順次に前記命令ＣＭＤ、アドレスＡＤＤ及び優先順位情報ＰＲをそれぞれ出力する。この際、優先順位情報は、図６と異なって、ホスト１からデータタイプ情報（Ｄａｔａ ｔｙｐｅ；以下、ＤＴと称する）方式で伝送することができる。

アービタ１１５は、データタイプ情報（ＤＴ）に基づいて実行順序を設定することができる。データタイプ（ＤＴ）によってレイテンシーに敏感なデータがあり得るので、これを考慮して、実行順序を決めることができる。

例えば、データタイプが、全体で４種であると仮定する時、第１ＤＴに対しては、実行順序の優先順位を４に、第２ＤＴに対しては、実行順序の優先順位を３に、第３ＤＴに対しては、実行順序の優先順位を２に、第４ＤＴに対しては、実行順序の優先順位を１にそれぞれ設定することができる。

図９に示したように、クロックＣＫと反転クロックＣＫ＃とが変わる度に、ホスト１から入力情報、すなわち、リード命令（Ｒｅａｄ）、リードされるデータのアドレスＡＤＤ及びデータタイプ情報（ＤＴ）がコントロールロジック１００に印加される。この際、前記信号を実施形態によって、それぞれ図５に示したように、パケット形態に直列的に受信することもでき、図４に示したように、別途のピンを通じて並列的に受信することもできる。

アービタ１１５は、前記データタイプ情報（ＤＴ）またはアドレスＡＤＤに基づいて分かるようになるバンクの現在状態のうち少なくとも１つを考慮して、ホストの命令と自体的に生成した命令とを実行順序に反映して、高い優先順位に属するデータタイプ情報を有した命令を先に実行処理し、低い優先順位に属するデータタイプ情報を有した命令をよりも後で実行できるように、実行順序を可変する。この場合、同一バンク内のアクティブ状態であるか、プリチャージ状態であるかによって、前記実行順序を可変することができる。

前記実施形態で、データタイプ情報（ＤＴ）は、４種のタイプの場合に示したが、本発明の実施形態が、これに限定されるものではなく、実施形態によって、複数のタイプとして具現可能である。

図１０は、本発明のさらに他の一実施形態によるメモリ装置がホストから受信した多数の命令のそれぞれの実行順序を決めるのに必要な優先順位テーブルを示すものであり、図１１は、図１０のメモリ装置がホストから受信するデータを示す信号である。

図１０を見れば、各入力情報は、タイムアウトカウント情報（Ｔｉｍｅ Ｏｕｔ；以下、ＴＯと称する）を有しうる。タイムアウトカウント情報とは、クロックカウント数を基準に最大タイムアウトカウントを越す前まで前記各入力情報が実行されなければならないことを言う。

クロックカウントは、各入力情報ごとにホスト１から受信した時点からカウント数が増加するようにしたものであって、前記入力情報のコントロールロジック１００内での待機時間を言う。例えば、リード命令を含んだ所定の入力情報に対してタイムアウトカウント情報が１に設定されているとすれば、前記リード命令は、クロックカウントが最大タイムアウトカウントである５回を越す前にメモリ装置１０で実行されなければならない。また、リード命令を含んだ所定の他の入力情報に対してタイムアウトカウント情報が２に設定されているとすれば、前記リード命令は、クロックカウントが最大タイムアウトカウントである２０回を越す前にメモリ装置１０で実行されなければならない。

コントロールロジック１００は、図１１に示したように、ホスト１からクロック信号ＣＫ、命令ＣＭＤ、アドレスＡＤＤ、タイムアウトカウント情報ＴＯを受信することができる。アービタ１１５は、前記タイムアウトカウント情報ＴＯに基づいて最大タイムアウトカウントに至ったにも、メモリ装置１０の内部で実行されていないならば、実行順序の優先順位を高めうる。すなわち、前記命令の現在クロックカウントと最大タイムアウトカウントとの差を比較して、前記差が小さな命令を残りの命令よりも先に実行させうる。

例えば、図１１に示したように、リード命令（Ｒｅａｄ）のタイムアウトカウント情報が、‘４’であれば、クロックカウントが最大タイムアウトカウント‘１００’に近くなったにも、まだメモリ装置１０で実行されていない場合、アービタ１１５は、命令キュー１１２に待機中である他の命令（現在クロックカウントと最大タイムアウトカウントとの差が小さいか否かを比較して）よりも先に処理されるように、実行順序を可変することができる。

図１２は、本発明のさらに他の一実施形態によるメモリ装置がページ政策を決定する動作方法を示すフローチャートであり、図１３は、図１２のメモリ装置がクローズページ政策によって多数の命令のそれぞれに対する実行順序を可変することを示す概念図であり、図１４は、図１２のメモリ装置がオープンページ政策によって多数の命令のそれぞれに対する実行順序を可変することを示す概念図である。一例として、メモリセルが、ＤＲＡＭである場合とする。

コントロールロジック１００は、メモリセルアレイ１２に対するアクセス動作時に、アクセスしようとするメモリセルのローカリティー（Ｌｏｃａｌｉｔｙ）によってページ政策を変更することができる。例えば、１つのＣＡＳ命令のみ行い、直ちに当該ページをプリチャージする場合、直後に前記ページの同一ロウにアクセスする時、前記ページをアクティブさせた後、アクセスしなければならないので、レイテンシー及び消耗電流量の効率が問題になる。したがって、アクセスしようとするセル間のローカリティーによって、オープンページ政策またはクローズページ政策を選択して行う。

図１２を参照すると、コントロールロジック１００は、まず、基本ページ政策でセッティングされる（ステップＳ１０）。コントロールロジック１００は、ホストの命令に相応するアドレスを確認して、既定の時間ｔの間に、同一ロウにアクセスする回数ｎをカウントする（ステップＳ１１）。

もし、命令キューにある前記アドレスが、同一ロウに反復的にアクセスする回数ｎが既定の臨界値（ｔｈｅｒｓｈｏｌｄ、ｐ）よりも少ない場合には、コントロールロジック１００は、クローズページ政策（ｃｌｏｓｅ Ｐａｇｅ Ｐｏｌｉｃｙ）による（ステップＳ１３）。この際、クローズページ政策とは、当該ページ及びバンクに対する命令遂行後、即時プリチャージし、今後当該ページ及びバンクにアクセスしなければならない場合、再びアクティブに転換させる場合を言う。

命令キューにある前記アドレスが、同一ロウに反復的にアクセスする回数ｎが既定の臨界値（ｔｈｅｒｓｈｏｌｄ、ｐ）よりも多い場合には、コントロールロジック１００は、オープンページ政策（Ｏｐｅｎ Ｐａｇｅ Ｐｏｌｉｃｙ）による（ステップＳ１４）。この際、オープンページ政策とは、当該ページ及びバンクに対する命令遂行後、即時プリチャージせず、アクティブ状態に置いて、次の命令遂行が可能である場合を言う。

図１３を参照すると、クローズページ政策による場合、第３テーブルＴ３に示したように、コントロールロジック１００は、ホスト１の最初のリード命令ｒｅａｄ（ａ、ｍ、ｎ）を受信する。

コントロールロジック１００は、前記命令に対して第４テーブルＴ４に示したように、アービタ１１５（実行Ｓｅｑｕｅｎｃｅ）で当該メモリセルが位置したバンクａ、ロウｍを開いて（ａｃｔｉｖｅ）、リード命令（ｒｅａｄ）を実行した後、即時前記バンクａを閉める（ｐｒｅｃｈａｒｇｅ）。引き続き、命令キュー１１２に待機中である最初の書き込み命令（ｗｒｉｔｅ）は、前記バンクａが閉まった後、アービタ１１５を通じてバンクｂに対して処理された後、前記バンクｂを閉める（ｐｒｅｃｈａｒｇｅ）。

第４テーブルＴ４で、命令キュー１１２に待機中である二番目の書き込み命令（ｗｒｉｔｅ）は、前記バンクａ、前記バンクｂがそれぞれ閉まっているので（ｐｒｅｃｈａｒｇｅｄ）、書き込み命令を処理するために、対象メモリセル（ｂａｎｋ ｂ、ｒｏｗ ｋ、ｃｏｌｕｍｎ ｐ）を再び開けなければ（ａｃｔｉｖｅ）ならない。

すなわち、メモリのアクセス頻度が低い場合（同一ロウに反復的にアクセスする回数が、既定の臨界値ｐよりも小さければ）、コントロールロジック１００は、メモリセルアレイ１２に対する命令処理時に、クローズページ政策によって、実行順序を可変して命令を行う。

図１４を参照すると、オープンページ政策による場合、第５テーブルＴ５に示したように、コントロールロジック１００は、最初のリード命令ｒｅａｄ（ａ、ｍ、ｎ）を受信する。

コントロールロジック１００は、第６テーブルＴ６に示したように、アービタ１１５（実行Ｓｅｑｕｅｎｃｅ）で当該メモリセルが位置したバンクａ、ロウｍを開いて（ａｃｔｉｖｅ）、リード命令（ｒｅａｄ）を実行する。しかし、図１３の第４テーブルＴ４と異なって、コントロールロジック１００は、即時前記バンクａを閉め（ｐｒｅｃｈａｒｇｅ）ず、命令キュー１１２に待機していた残りの命令ｗｒｉｔｅ（ｂ、ｋ、ｌ）、ｗｒｉｔｅ（ｂ、ｋ、ｐ）、ｒｅａｄ（ａ、ｍ、ｑ）を行う。

すなわち、隣接したメモリセルに反復的にアクセスする回数が、既定の臨界値ｐよりも大きければ、ローカリティーが高いので、一回開いた（ａｃｔｉｖｅ）ページに対して同一バンクの他のロウにＣＡＳ命令があるか、既定の時間ｔが経過される前までは開いておく。その結果、ページを開くのに（ａｃｔｉｖｅ）必要な電流消耗量及びレイテンシーが減少しうる。

しかし、アクセスしようとするメモリセルのローカリティーが少ない場合（すなわち、同一ロウに対するメモリアクセスが少ない場合）、当該ページを引き続き開いておくと、電流消耗が大きくなるので、ローカリティーによって、再びクローズページ政策に変える。

前記実施形態は、データのローカリティーによってページ政策を変更すると説明したが、本発明の実施形態が、これに限定されるものではなく、図１３のクローズページ政策または図１４のオープンページ政策のうち、如何なる政策によるかは、多様な実施形態によって、ホストからモードレジスタセッティングに基づいた制御、ホストからの命令（ｒｅｑｕｅｓｔ、ＣＭＤ）による制御、メモリ装置のパワー状態、メモリアクセス頻度、メモリ装置の動作周波数、命令キュー１１２に待機中であるページの数などを基にして定められうる。

ページ政策は、システムが行う演算の種類によって、遂行速度を増加させるために変更されうる。多様な実施形態によって、メモリ装置１０が、モードレジスタを変更するか、ホスト１が、ページ政策変更命令をメモリ装置に伝送することによって、ページ政策が変更されうる。

また、ページ政策は、メモリ装置でリード／ライト動作が実行されていない時、変更されうる。メモリ装置でリード／ライト動作が実行されていない時、ページをオープン（ｏｐｅｎ）状態に置けば、ページをクローズ（ｃｌｏｓｅ）状態に置く場合よりも待機電流がさらに大きくなる。メモリ装置は、メモリアクセス頻度が低いか、動作周波数が低い時には、クローズページ政策で自動的に転換されうる。その結果、メモリ装置の消費電力が減る効果がある。

図１５は、本発明の実施形態によるメモリ装置の動作方法を示すフローチャートである。

図１５を参照すると、メモリ装置１０は、まず、ホストから命令ＣＭＤ、アドレスＡＤＤ及び優先順位情報ＰＲを含んだ入力情報を受信される（ステップＳ２０）。メモリ装置１０は、前記各入力情報をデコーディングする（ライト命令である場合、ライトデータＷＤＡＴＡが含まれうる）（ステップＳ２１）。

メモリ装置１０は、前記アドレスに相応するバンクの状態情報及び前記優先順位情報をそれぞれ確認する（ステップＳ２２）。そして、バンクの状態情報及び優先順位情報のうち少なくとも１つに基づいて実行順序を可変する（ステップＳ２３）。すなわち、レイテンシーに敏感であって、高い優先順位情報を有する命令は、実行順序を繰り上げ、低い優先順位情報を有する命令は、実行順序を延ばすことができる。この際、優先順位情報は、前記各入力情報の処理順序に対する順位ビット、前記データのデータタイプ、前記各入力情報に対する処理制限時間であるタイムアウトカウント、ページ政策またはアルゴリズム制御信号などを含みうる。

一例として、メモリ装置１０は、前記各命令ＣＭＤが処理する各データのデータタイプに基づいて、前記命令の実行順序を前記優先順位が高い順次に実行順序を可変することができる。

一例として、メモリ装置１０は、前記各命令ごとに前記ホストから各入力情報を受信した時点からクロックカウントを増加させ、実行順序を決定する時、命令の現在クロックカウントを確認し、前記命令の現在クロックカウントと最大タイムアウトカウントとの差を比較する。そして、メモリ装置１０は、前記差が小さな命令を残りの命令よりも先に実行するように、実行順序を可変することができる。

一例として、メモリ装置１０は、順位ビットに基づいて、前記命令の実行順序を前記優先順位が高い順次に実行順序を可変することができる。

一例として、メモリ装置１０は、基本ページ政策によって入力情報の処理順序を可変するが、前記アドレスが連続して前記メモリセルの同一ロウに属する回数が、既定の臨界値以下である場合、前記アドレスに相応する命令をクローズページ政策によって、実行順序を可変することができる。しかし、前記アドレスが連続して前記メモリセルの同一ロウに属する回数が、既定の臨界値よりも大きな場合、前記アドレスに相応する命令をオープンページ政策によって、実行順序を可変することができる。

メモリ装置１０は、前記スケジューリングされた命令及び前記各命令に相応するアドレス及びデータを可変された実行順序にメモリセルアレイ１２に出力する（ステップＳ２４）。メモリセルアレイ１２は、前記可変された実行順序によって、それぞれの命令を当該メモリセルで実行する。その結果、レイテンシーが改善されて、メモリ装置１０の動作速度が速くなり、電流消耗量も減らしうるだけではなく、さらにシステム全体の性能の低下を防止することができる効果がある。

図１６は、多数のアルゴリズムを含んだ本発明のさらに他の一実施形態によるメモリ装置を示す概念図である。

図１６のコントロールロジック２００は、少なくとも２つ以上のスケジューリングアルゴリズム部２２０、２３０と選択部２１０とを含みうる。

選択部２１０は、各入力情報の処理順序に対する順位ビット、データのデータタイプ、前記各入力情報に対する処理制限時間であるタイムアウトカウント、ページ政策のうち、少なくとも１つを選択する。

それぞれのアルゴリズム部２２０、２３０は、順位ビットＰＲについての設定情報、データタイプ（ＤＴ）についての優先順位設定テーブル情報、タイムアウトカウントの設定情報、ページ政策設定情報など各特性によって、ホストから受信した入力情報をそれぞれ実行順序を可変する。

コントロールロジック２００は、選択されたアルゴリズムによってメモリセルアレイ１２にアクセスする。

その結果、コントロールロジック２００は、図１ないし図１４で説明したように、多様なアルゴリズムによってホストから受信した命令ＣＭＤの実行順序を可変して、メモリ装置１０”の動作を制御することができる。

図１７は、本発明の実施形態による多数のメモリ装置を含んだモジュールの一実施形態を示すブロック図である。

図１７を参照すると、モジュール５００は、入出力インターフェース装置５１０、及び複数のメモリ装置５５０−１〜５５０−４を含みうる。

入出力インターフェース装置５１０は、メモリ装置５５０と別途に具現されて、ホスト１と通信することができる。

図１８は、本発明の実施形態による多数のメモリ装置を含んだモジュールの他の実施形態を示すブロック図である。

図１８を参照すると、モジュール６００は、複数のメモリ装置６１０−１〜６１０−５を含みうる。複数のメモリ装置６１０−１〜６１０−５のうち、何れか１つ６１０−３は、ホスト（Ｈｏｓｔ）と直接連結されて通信することができる。各メモリ装置６１０は、コントロールロジックをそれぞれ含んで、複数のメモリ装置６１０−１〜６１０−５相互間にチェーン（ｃｈａｉｎ）方式で連結されうる。ホスト１と連結されていない残りのメモリ装置６１０は、チェーンに沿って間接的にホスト１と通信することができる。

実施形態によって、メモリ装置６１０の動作を制御することができるコントロールロジックは、メモリ装置６１０内の一部として具現されることもある。

図１９は、本発明の実施形態による多数のメモリ装置を含んだモジュールのさらに他の実施形態を示すブロック図である。

図１９を参照すると、モジュール７００は、複数のメモリ装置７２０−１〜７２０−５と複数のメモリ装置７２０−１〜７２０−５のそれぞれのデータ入出力をインターフェーシングする光学インターフェース（Ｏｐｔｉｃａｌ ＩＯ）７１０とを含みうる。

光学インターフェース７１０は、複数のメモリ装置７２０−１〜７２０−５のそれぞれの入出力動作を制御することができる入出力制御装置（図示せず）及びメモリ装置のデータ入出力を光信号に変換させる信号変換装置（図示せず）を含みうる。

光学インターフェース７１０は、光学的通信を用いてメモリ装置７２０−１〜７２０−５のそれぞれとホストとの間でデータ交換を提供する。光学インターフェース７１０は、光繊維（ｏｐｔｉｃａｌ ｆｉｂｅｒ）または導波管（ｗａｖｅｇｕｉｄｅ）を用いてデータを送受信することができる。前記交換されるデータは、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）規格によるような高速の信号を送受信する場合に適し、波長分割多重（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘ）方式でデータを送受信することも可能である。

実施形態によって、メモリ装置７２０の動作を制御することができるコントロールロジックは、メモリ装置７２０内の一部として具現され、また、メモリ装置７２０内に積層された構造で具現されることもある。

図２０は、図１に示されたメモリ装置を含むデータ処理システムの他の実施形態を示す。図２０を参照すると、データ処理システム８００は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅ−リーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、またはＭＰ４プレーヤーとして具現可能である。

データ処理システム８００は、メモリ装置８４０を含む。メモリ装置８４０は、メモリ装置８４０のデータ処理動作を制御し、スケジューリングすることができるコントロールロジックを含む。

プロセッサ８２０は、入力装置８３０を通じて入力されたデータによって、メモリ装置８４０に保存されたデータをディスプレイ８１０を通じてディスプレイすることができる。例えば、入力装置８３０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。

プロセッサ８２０は、データ処理システム８００の全般的な動作を制御することができる。実施形態によって、メモリ装置８４０の動作を制御することができるコントロールロジックは、メモリ装置８４０内の一部として具現され、また、メモリ装置８４０内に積層された構造で具現されることもある。

図２１は、図１に示されたメモリ装置を含むデータ処理システムの他の実施形態を示す。図２１を参照すると、データ処理システム９００は、携帯電話（ｃｅｌｌｕｌａｒ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ＰＤＡ、または無線通信装置として具現可能である。

データ処理システム９００は、メモリ装置９５０を含む。メモリ装置９５０は、メモリ装置９５０の動作を制御し、処理順序をスケジューリングすることができるコントロールロジックを含む。コントロールロジックは、プロセッサ９４０の制御によってメモリ装置９５０のデータ（ＤＡＴＡ）アクセス動作、例えば、プログラム（ｐｒｏｇｒａｍ）動作、イレーズ（ｅｒａｓｅ）動作、またはリード（ｒｅａｄ）動作の処理順序を制御することができる。

メモリ装置９５０にプログラムされたページデータは、プロセッサ９４０とコントロールロジック９６０との制御によって、ディスプレイ９３０を通じてディスプレイされうる。

無線送受信器９１０は、アンテナＡＮＴを通じて無線信号を送受信することができる。例えば、無線送受信器９１０は、アンテナＡＮＴを通じて受信された無線信号をプロセッサ９４０で処理される信号に変更することができる。

したがって、プロセッサ９４０は、無線送受信器９１０から出力された信号を処理し、該処理された信号をコントロールロジック９６０またはディスプレイ９３０に伝送しうる。コントロールロジック９６０は、プロセッサ９４０によって処理された信号をメモリ装置９５０にプログラムすることができる。無線送受信器９１０は、プロセッサ９４０から出力された信号を無線信号に変更し、該変更された無線信号をアンテナＡＮＴを通じて外部装置に出力することができる。

入力装置９２０は、プロセッサ９４０の動作を制御するための制御信号またはプロセッサ９４０によって処理されるデータを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。

プロセッサ９４０は、コントロールロジック９６０から出力されたデータ、無線送受信器９１０から出力されたデータ、または入力装置９２０から出力されたデータが、ディスプレイ９３０を通じてディスプレイされるように、ディスプレイ９３０の動作を制御することができる。実施形態によって、メモリ装置９５０の動作を制御し、処理順序をスケジューリングすることができるコントロールロジックは、メモリ装置９５０内の一部として具現され、また、メモリ装置９５０内に積層された構造で具現されることもある。

図２２は、図１に示されたメモリ装置を含むデータ処理システムのさらに他の一実施形態を示す。図２２を参照すると、データ処理システム１０００は、イメージ処理装置、例えば、デジタルカメラまたはデジタルカメラ付き携帯電話として具現可能である。

データ処理システム１０００は、メモリ装置１０４０のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作の処理順序をスケジューリングすることができるコントロールロジックを含んだメモリ装置１０４０を含む。

データ処理システム１０００のセンサー１０１０は、イメージセンサー、温度センサー、モーションセンサー、音声センサーなどであり得る。センサー１０１０は、マルチメディアイメージをデジタル信号に変換し、該変換されたデジタル信号は、プロセッサ１０２０またはメモリ装置１０４０に伝送される。プロセッサ１０２０の制御によって、前記変換されたデジタル信号は、ディスプレイ１０３０を通じてディスプレイされるか、またはメモリ装置１０４０に保存することができる。

また、メモリ装置１０４０に保存されたデータは、プロセッサ１０１０またはコントロールロジックの制御によって、ディスプレイ１０３０を通じてディスプレイされる。コントロールロジックは、メモリ装置１０４０の動作を制御することができる。

図２３は、図１に示されたメモリ装置を含むデータ処理システムのさらに他の一実施形態を示す。図２３を参照すると、データ処理システム１１００は、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）またはスマートカード（ｓｍａｒｔ ｃａｒｄ）として具現可能である。データ処理システム１１００は、メモリ装置１１２０及びカードインターフェース１１１０を含む。

コントロールロジックは、メモリ装置１１２０に含まれて、メモリ装置１１２０とカードインターフェース１１１０とのデータの交換時に、実行順序を制御することができる。実施形態によって、カードインターフェース１１１０は、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カードインターフェースまたはＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。

カードインターフェース１１１０は、ホストＨＯＳＴ１のプロトコルによってホストＨＯＳＴ１とメモリ装置１１２０との間でデータ交換をインターフェースすることができる。実施形態によって、カードインターフェース１１１０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＩＣ（ＩｎｔｅｒＣｈｉｐ）−ＵＳＢプロトコルを支援することができる。ここで、カードインターフェースとは、ホストＨＯＳＴ１が使うプロトコルを支援することができるハードウェア、前記ハードウェアに搭載されたソフトウェア、または信号伝送方式を意味する。

データ処理システム１１００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホストＨＯＳＴ１と接続される時、ホストＨＯＳＴ１は、カードインターフェース１１１０を通じてメモリ装置２００とデータ通信を行うことができる。

図２４は、図１に示されたメモリ装置を含むデータ保存装置１２００のさらに他の一実施形態を示す。図２４を参照すると、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｉｓｋｓ）システムとして具現可能なデータ保存装置１２００は、ＲＡＩＤコントローラ１２１０と複数のモジュール１２２０−１〜１２２０−ｎ（ｎは、自然数）とを含みうる。

複数のメモリモジュール１２２０−１〜１２２０−ｎのそれぞれは、図２３に示されたデータ処理システム１１００であり得る。複数のメモリモジュール１２２０−１〜１２２０−ｎは、ＲＡＩＤアレイを構成することができる。メモリモジュールのそれぞれは、メモリモジュール１２２０−１〜１２２０−ｎのデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作の処理順序をスケジューリングすることができるコントロールロジックを含む。

データ保存装置１２２０は、ＰＣまたはＳＳＤとして具現可能である。

プログラム動作時に、ＲＡＩＤコントローラ１２１０は、ホストから出力されたプログラム命令に基づいて、前記ホストから出力されたプログラムデータをＲＡＩＤレベル情報に基づいて、複数のＲＡＩＤレベルのうちから選択された何れか１つのＲＡＩＤレベルによって、複数のメモリモジュール１２２０−１〜１２２０−ｎのうちの何れか１つのメモリモジュールに出力することができる。

また、読み取り動作時に、ＲＡＩＤコントローラ１２１０は、ホストから出力された読み取り命令に基づいて、ＲＡＩＤレベル情報に基づいて、複数のＲＡＩＤレベルのうちから選択された何れか１つのＲＡＩＤレベルによって、複数のメモリモジュール１２２０−１〜１２２０−ｎのうちの何れか１つのメモリモジュールから読み取られたデータを前記ホストに伝送しうる。

図２５は、図１に示されたメモリ装置を含むマルチチップパッケージの一実施形態を概略的に示す概念図である。

図２５を参照すると、マルチチップパッケージ１３００は、パッケージ基板１３１０上に順次に積層される多数の半導体装置１３３０〜１３５０（Ｃｈｉｐ ＃１〜Ｃｈｉｐ ＃３）を含みうる。多数の半導体装置１３３０〜１３５０のそれぞれは、メモリ装置であり得る。メモリ装置は、前述した揮発性メモリ装置または不揮発性メモリ装置であり得る。本発明の実施形態によるコントロールロジックは、多数の半導体装置１３３０〜１３５０のうち、１つ以上の半導体装置の内部に備えられることもあり、パッケージ基板１３１０上に具現されることもある。多数の半導体装置１３３０〜１３５０間の電気的連結のために、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ、図示せず）、連結線（図示せず）、バンプ（ｂｕｍｐ、図示せず）、ソルダボール１３２０などが使われる。

一例として、図２５のように、第１半導体装置１３３０は、ロジックダイ（ｌｏｇｉｃｄｉｅ）であって、入出力インターフェース装置及びコントロールロジックを含み、第２半導体装置１３４０と第３半導体装置１３５０は、複数のメモリ装置が積層されたダイ（ｄｉｅ）であって、それぞれメモリセルアレイを含みうる。この際、第２半導体装置１３４０のメモリ装置と第３半導体装置１３５０は、実施形態によって、同じ種類のメモリ装置でも、他種のメモリ装置でもあり得る。

他の一例として、図２５のように、第１半導体装置ないし第３半導体装置１３３０〜１３５０のそれぞれは、それぞれのコントロールロジックを含みうる。この際、コントロールロジックは、実施形態によって、メモリセルアレイと同一なダイにも、メモリセルアレイと異なるダイにもあり得る。

さらに他の一例として、図２５のように、第１半導体装置（Ｄｉｅ １）１３３０は、光学インターフェース装置を含みうる。コントロールロジックは、第１半導体装置１３３０または第２半導体装置１３４０に位置し、メモリ装置は、第２半導体装置１３４０または第３半導体装置１３５０に位置して、コントロールロジックとシリコン貫通電極（ＴＳＶ）とに連結されうる。また、前記実施形態は、複数のメモリセルアレイダイが積層された構造として具現可能である。前記積層された構造で具現することによって、帯域幅の増加によるメモリ装置の性能向上、メモリ装置が占める面積を最小化することによって、電力消耗及び生産コストを減少させることができる。

図２６は、図２５に示されたメモリ装置を含むマルチチップパッケージの一実施形態を立体的に示す概念図である。

図２６を参照すると、マルチチップパッケージ１３００’は、シリコン貫通電極（ＴＳＶ）１３６０を通じて相互連結された積層構造の多数のダイ（Ｄｉｅ１〜Ｄｉｅ３）１３３０〜１３５０を含む。ダイ（Ｄｉｅ１〜Ｄｉｅ３）１３３０〜１３５０のそれぞれは、メモリ装置１０の機能を具現するための複数の回路ブロック（図示せず）、周辺回路（Ｐｅｒｉｐｈｅｒｙ ｃｉｒｃｕｉｔ）を含みうる。半導体装置１０の一例として、メモリセルアレイを含む半導体メモリ装置が適用され、図１のメモリ装置１０が、半導体メモリ装置である場合、前記ダイ１３３０〜１３５０は、セルレイヤと指称され、複数の回路ブロックは、メモリブロックとして具現可能である。

シリコン貫通電極１３６０は、銅（Ｃｕ）などの金属を含む導電性物質からなり、シリコン基板の中央に配され、シリコン基板は、シリコン貫通電極１３６０を取り囲んでいる構造を有する。シリコン貫通電極１３６０とシリコン基板との間に絶縁領域（図示せず）が配置される。

図２７は、本発明の他の実施形態によるメモリ装置の全体ブロック図である。

図２７を参考にすると、半導体システムは、携帯電話、スマートフォン、タブレットコンピュータ（Ｔａｂｌｅｔ Ｃｏｍｐｕｔｅｒ）、ＰＤＡ、ＥＤＡ（ＥｎｔｅｒｐｒｉｓｅＤｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、デジタルスチルカメラ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ）、デジタルビデオカメラ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｃａｍｅｒａ）、ＰＭＰ、ＰＮＤ（Ｐｅｒｓｏｎａｌ Ｎａｖｉｇａｔｉｏｎ ＤｅｖｉｃｅまたはＰｏｒｔａｂｌｅ Ｎａｖｉｇａｔｉｏｎ Ｄｅｖｉｃｅ）、携帯用ゲームコンソール（ｈａｎｄｈｅｌｄ ｇａｍｅ ｃｏｎｓｏｌｅ）、または電子ブック（ｅ−ｂｏｏｋ）のように携帯用装置（ｈａｎｄｈｅｌｄ ｄｅｖｉｃｅ）として具現可能である。

半導体システムは、ＳｏＣ１４００、外部メモリ装置１４２０、及びディスプレイデバイス１４１２を含む。

ＳｏＣ１４００は、ディスプレイコントローラ１４０１、ＲＯＭ（Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）１４０２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１４０３、ブリッジ１４０４、ＣＰＵ１４０５、クロック生成器１４０６、クロックコントローラ１４０５、ＧＰＵ１４０８、及びバス１４０９を含みうる。ＳｏＣ１４００は、示した構成要素以外にも、他の構成要素、例えば、電源管理ユニット（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）、ＴＶプロセッサなどをさらに含みうる。

ＣＰＵ１４０５は、メモリ１４０４または１４２０に保存されたプログラム及び／またはデータを処理または実行することができる。例えば、ＣＰＵ１４０５は、クロック発生器１４０６から出力された動作クロックに応答して、前記プログラム及び／または前記データを処理または実行することができる。

ＣＰＵ１４０５は、マルチコアプロセッサ（Ｍｕｌｔｉ−Ｃｏｒｅ Ｐｒｏｃｅｓｓｏｒ）として具現可能である。前記マルチコアプロセッサは、２つまたはそれ以上の独立した実質的なプロセッサ（‘コア（ｃｏｒｅｓ）’と呼ばれる）を有する１つのコンピューティングコンポーネント（ｃｏｍｐｕｔｉｎｇ ｃｏｍｐｏｎｅｎｔ）であり、前記プロセッサのそれぞれは、プログラム命令（ｐｒｏｇｒａｍ ｉｎｓｔｒｕｃｔｉｏｎｓ）を読み取って実行することができる。前記マルチコアプロセッサは、多数の加速器を同時に駆動することができるので、前記マルチコアプロセッサを含むデータ処理システムは、マルチ−加速（ｍｕｌｔｉ−ａｃｃｅｌｅｒａｔｉｏｎ）を行うことができる。

メモリ１４２０に保存されたプログラム及び／またはデータは、必要に応じてＣＰＵ１４０５内のメモリにロード（ｌｏａｄ）されうる。

ＲＯＭ１４０２は、永久的なプログラム及び／またはデータを保存することができる。ＲＯＭ１４０２は、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）として具現可能である。

ＲＡＭ１４０３は、プログラム、データ、または命令（ｉｎｓｔｒｕｃｔｉｏｎｓ）を一時的に保存することができる。例えば、メモリ１４２０に保存されたプログラム及び／またはデータは、ＣＰＵ１４０５の制御またはＲＯＭ１４０２に保存されたブーティングコード（ｂｏｏｔｉｎｇ ｃｏｄｅ）によって、ＲＡＭ１４０３に一時的に保存することができる。ＲＡＭ１４０３は、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）またはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）として具現可能である。

ブリッジ（Ｂｒｉｄｇｅ）１４０４は、内部バス１４０９と外部メモリ装置１４２０とのＩ／Ｏインターフェースがインターフェースするためのブロックである。ブリッジ１４０４は、ホスト１４００とメモリ装置１４２０との間の諸般のデータ交換を制御する。例えば、ブリッジ１４０４は、ホスト１４００の入力情報をメモリ装置１４２０に伝達して、メモリ装置１４２０にホスト１４００の入力情報によるメモリデータを書き込むか、データを読み出す。

ここで、ホスト１４００は、ＣＰＵ１４０５、ＧＰＵ１４０８またはディスプレイコントローラ１４０１のようなマスタ装置であり得る。

メモリ装置１４２０は、データを保存するための保存場所であって、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、各種のプログラム、及び各種のデータを保存することができる。メモリ装置１４２０は、ＤＲＡＭであり得るが、これに限定されるものではない。例えば、メモリ装置１４２０は、不揮発性メモリ装置（フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、またはＦｅＲＡＭ装置）でもあり得る。本発明の他の実施形態では、外部メモリ装置１４２０は、ＳｏＣ１４００の内部に備えられる内蔵メモリであり得る。

各構成要素は、システムバス１４０９を通じて互いに通信することができる。

ディスプレイデバイス１４１２は、ディスプレイコントローラ１４０１にロードされたマルチメディアをディスプレイすることができる。例えば、ディスプレイデバイスは、ＬＣＤ、ＬＥＤ、ＯＬＥＤデバイス、あるいは他種のデバイスであり得る。

ディスプレイコントローラ１４０１は、ディスプレイデバイス１４１２の動作を制御する。

ＳｏＣ１４００は、システムオンチップ（ＳＯＣ：Ｓｙｓｔｅｍ Ｏｎ ｃｈｉｐ）として具現可能である。

また、本発明の実施形態によるメモリ装置の動作方法は、多様なコンピュータ手段を通じて行われるプログラム命令形態で具現されて、コンピュータ判読可能媒体に記録されうる。前記コンピュータ判読可能媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて含みうる。前記媒体に記録されるプログラム命令は、本発明のために特別に設計され、構成されたものであるか、コンピュータソフトウェア当業者に公知されて使用可能なものでもあり得る。コンピュータ判読可能記録媒体の例には、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体（ｍａｇｎｅｔｉｃ ｍｅｄｉａ）、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体（ｏｐｔｉｃａｌ ｍｅｄｉａ）、フロプティカルディスク（ｆｌｏｐｔｉｃａｌ ｄｉｓｋ）のような磁気−光媒体（ｍａｇｎｅｔｏ−ｏｐｔｉｃａｌ ｍｅｄｉａ）及びＲＯＭ、ＲＡＭ、フラッシュメモリのようなプログラム命令を保存して行うように、特別に構成されたハードウェア装置が含まれる。プログラム命令の例には、コンパイラによって作られるような機械語コードだけではなく、インタプリタなどを使って、コンピュータによって実行可能な高級言語コードを含む。前記ハードウェア装置は、本発明の動作を行うために、１つ以上のソフトウェアモジュールとして作動するように構成され、その逆も同様である。

本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。

本発明は、メモリ装置及びメモリ装置の動作方法関連の技術分野に適用可能である。

１：ホスト
１０：メモリ装置
１１：メモリＩ／Ｏインターフェース
１００：メモリコントローラ
１１０：入力ユニット
１２０：出力ユニット
１３０：メモリコントロールファイ
１１１：パケットデコーダ
１１２：命令キュー
１１３：書き込みデータキュー
１１４：バンクコントローラ
１１５：アービタ
１１６：バンク状態部
１１７：入力ＦＩＦＯ
１２１：パケット生成部
１２２：出力ＦＩＦＯ

Claims (10)

1. 優先順位情報を有する入力情報を受信して、優先順位によって、前記入力情報の実行順序を可変するコントロールロジックと、
   データを保存する複数のメモリセルを含んで、前記実行順序に受信された前記各入力情報に基づいて、当該メモリセルで動作を行うメモリセルアレイと、
   を含み、
   前記優先順位にはタイムアウトカウント情報が含まれ、タイムアウトカウント情報は、クロックカウント数を基準に最大タイムアウトカウントを越す前までに前記各入力情報が実行されなければならないことを意味する情報であり、
   前記コントロールロジックに含まれるアービタは、アクティブ命令およびプリチャージ命令を追加的に生成し、
   生成した前記アクティブ命令および前記プリチャージ命令を前記優先順位情報を反映して、実行順序を可変するメモリ装置。
2. 前記コントロールロジックは、
   パケット形態に受信した前記各入力情報を命令、アドレス及び前記優先順位情報にデコーディングするパケットデコーダと、
   前記命令、前記アドレス及び前記優先順位情報を保存する命令キューと、
   前記メモリセルアレイ内のバンクに対するそれぞれの状態（ｓｔａｔｅ）を保存するバンク状態ブロックと、
   前記命令及び前記アドレスを受信すれば、前記バンク状態ブロックに保存された前記各バンクの状態をリード（ｒｅａｄ）またはアップデート（ｕｐｄａｔｅ）するバンクコントローラと、
   前記各優先順位情報に基づいて、前記各命令の前記実行順序を可変し、前記実行順序及び前記当該バンクの状態に基づいて、前記命令及び前記アドレスを前記メモリセルアレイに伝送するアービタと、
   を含む請求項１に記載のメモリ装置。
3. 前記コントロールロジックは、
   前記入力情報が、ライト命令、ライトアドレス、前記優先順位情報及びライトデータを含んだ場合、前記ライトデータを受信して保存し、前記実行順序によって、前記ライト命令が、前記メモリセルアレイに出力される時、前記ライトデータも共に出力するライトデータキューをさらに含む請求項１又は２に記載のメモリ装置。
4. 前記コントロールロジックは、
   前記入力情報が、リード命令、リードアドレス、前記優先順位情報を含んだ場合、前記メモリセルアレイからのリードデータをパケット形態に生成して出力するパケット生成部をさらに含む請求項１又は２に記載のメモリ装置。
5. 第１ポートで前記各入力情報のうち、命令、アドレス及び前記優先順位情報を受信して、前記コントロールロジックに伝送する命令アドレス入出力インターフェース部と、
   第２ポートで前記各入力情報のうち、ライトデータを受信して、前記コントロールロジックに伝送するか、前記メモリセルアレイからリードされたリードデータを出力するデータ入出力インターフェース部と、
   をさらに含む請求項１に記載のメモリ装置。
6. 前記コントロールロジックは、
   前記命令アドレス入出力インターフェース部から受信した前記命令、前記アドレス、前記優先順位情報をデコーディングする命令アドレスデコーダと、
   デコーディングされた前記命令、前記アドレス及び前記優先順位情報を保存する命令キューと、
   前記メモリセルアレイ内のバンクに対するそれぞれの状態を保存するバンク状態ブロックと、
   前記命令キューから前記命令及びアドレスを受信すれば、前記バンク状態ブロックに保存された前記各バンクの状態をリードまたはアップデートするバンクコントローラと、
   前記各優先順位情報に基づいて、前記各命令の前記実行順序を可変し、前記実行順序及び前記当該バンクの状態に基づいて、前記命令及び前記アドレスを前記メモリセルアレイに出力するアービタと、
   前記アービタが、前記命令及び前記アドレスを前記メモリセルアレイに出力すれば、タグ応答を生成して、前記命令アドレス入出力インターフェース部に出力するタグ応答生成部と、
   を含む請求項５に記載のメモリ装置。
7. 前記コントロールロジックは、
   前記各入力情報が実行するデータタイプに基づいて、前記実行順序を可変する請求項１に記載のメモリ装置。
8. 前記コントロールロジックは、
   前記各入力情報のクロックカウントと最大タイムアウトカウントとの差を比較して、前記差が小さな入力情報を残りの入力情報よりも先に実行するように、前記実行順序を可変する請求項１に記載のメモリ装置。
9. 前記コントロールロジックは、
   前記優先順位情報である順位ビットに基づいて、命令の実行順序を可変する請求項１に記載のメモリ装置。
10. 前記コントロールロジックは、
    前記入力情報からデコーディングされたアドレスが連続して前記メモリセルの同一ロウに属する回数が、既定の臨界値以下である場合、クローズページ政策に変更し、
    前記入力情報からデコーディングされたアドレスが連続して前記メモリセルの同一ロウに属する回数が、既定の臨界値よりも大きな場合、オープンページ政策に変更する請求項１に記載のメモリ装置。