JP2011197707A - メモリー制御装置、メモリー制御システム、記録装置及びメモリー制御方法 - Google Patents

Abstract

【課題】ダイナミックＲＡＭにアクセスする際のレイテンシーを改善することができるメモリー制御装置、メモリー制御システム、記録装置及びメモリー制御方法を提供する。
【解決手段】複数のマスターＭ１〜ＭｎとＤＲＡＭとの間に介在するメモリーコントローラー３７は、メモリーシーケンス制御回路６４とレイテンシー改善回路６７等を備える。レイテンシー改善回路６７は、マスター数判定回路７１と、ページヒット率判定回路７２と、ページ制御回路７３とを備える。マスター数判定回路７１は特定時間におけるアクセスマスター数が有効バンク数（例えば「８」）以下であるか否かを判定し、ページヒット率判定回路７２はページヒット率が設定値Ｑ（本例では５０％）以上であるか否かを判定する。ページ制御回路７３は両条件成立時にページオープン制御信号Ｓopenを出力し、一方の条件でも不成立であるとページクローズ制御信号Ｓcloseを出力する。
【選択図】図５

Description

本発明は、複数のマスターとダイナミックＲＡＭとの間に介在し、マスターからの要求に基づいてダイナミックＲＡＭに対するアクセス制御を行うメモリー制御装置、メモリー制御システム、記録装置及びメモリー制御方法に関する。

例えば特許文献１には、ＣＰＵやハードデバイスなどの複数のマスターと、ダイナミックＲＡＭ（ＤＲＡＭ）との間にメモリーコントローラー（メモリー制御装置）が介在する構成が開示されている。マスターはメモリーコントローラーに対してリード／ライドリクエストを行うことにより、ＤＲＡＭに対してデータの読出し／書込みを行う。この種のメモリーコントローラーでは、ＤＲＡＭへのアクセスの高速化が望まれている。

ＤＲＡＭは、複数（４つ又は８つ）のメモリーバンク（以下、単に「バンク」という）を備える。メモリーコントローラーはマスターから要求されたロウアドレスとカラムアドレスを指定して、対応するバンクからのデータの読出し又は書込み動作を行う。このとき、要求されたアドレスに対応する１つのバンクが選択（活性化）され、その選択されたバンク中のロウアドレスで指定された１行分のデータ（ページともいう）をセンスアンプに保持する。そして、センスアンプに保持されたページ中のカラムアドレスで指定された箇所に対しデータの読出し又は書込みを行う。

次回のアクセス時に同一ページが指定されればその開かれたページに直ぐにアクセスできるが、異なるページ（異ページ）が指定された場合は、ページを一旦閉じるページクローズ動作（プリチャージ動作）と、異ページを開くページオープン動作とが必要になる。このプリチャージ動作は比較的時間がかかるので、メモリーコントローラーのアクセス時のレイテンシー（遅延）の増大の原因になる。

例えば特許文献１、２には、ページヒット判定を行う技術が知られている。前回のメモリーアクセス時におけるＣＰＵからのメモリーアドレスと、今回のメモリーアクセス時におけるＣＰＵからのメモリーアドレスとを比較して一致したときに、同一バンクかつ同一ページであることを示すページヒット信号を出力する。そして、ページヒットであれば、そのページを保持し、ページヒットでなければプリチャージ動作を行う。

一方、アクセス終了時の動作を予めオープンとクローズのうち一方に固定しておく固定方式も知られている。例えばオープン固定方式ではアクセス終了後はページオープン状態に保持するので、次のアクセスが異ページであった場合、プリチャージ動作（ページクローズ動作）から開始しなければならず、レイテンシー（遅延）が増大する。一方、クローズ固定方式ではアクセス終了の度にプリチャージ動作を行うので、次のアクセスが異ページであった場合はよいが、同一ページであった場合はプリチャージ動作及びページオープン動作が余分になり、次回のアクセスの開始がその分遅延し、この場合もレイテンシーが増大する。

また、特許文献３には、複数のコマンドキューを溜めておける構成も知られている。このような構成であれば、複数のコマンドキューの中に同一ページにアクセスするキューがあればそのキューを優先処理することで、プリチャージ動作を低減できる。

一方、特許文献４には、複数のマスターのそれまでのアクセスの傾向からオープンかクローズかを予測し、アクセスの競合の調停ばかりでなくマスターの性格に応じた制御を行う技術が開示されている。すなわち、マスターからＤＲＡＭに対するアクセスは、ランダムアクセスであっても、現在アクセスしたアドレスやその近くのアドレスは、近い将来に、頻繁に、再度アクセスされる可能性が高いという性質（「空間的局所性」という）がある。従って、空間的局所性を有するマスターからのＤＲＡＭへのアクセスは同一ページ内へ頻繁に生じることになる。

そこで、マスターからの識別信号によりマスターを識別し、アクセスの最初にメモリーのページを閉じるか閉じないかを決めるその識別したマスターに応じた制御モードに切り替えて、これに従ってアクセスの最後にページの開閉動作を行う。空間的局所性のあるマスターからアクセス要求があったときは、ページオープン状態でアクセスを終了するので、ページヒットが現れやすくアクセスが高速化される。

また、サーバーとノードを備えたシステムにおいてメモリーアクセスの効率化を図るために、ヒストグラムを生成する技術（特許文献５）が知られている。また、試験でヒストグラムを生成する技術（特許文献６）などが知られている。

特開２００７−２３３６３３号公報 特開２００８−１１７２４２号公報 特開２００７−２４９８３７号公報 ＷＯ０１／０５９５７３号 特開２００８−７１２３７号公報 特開２００９−１０４６０５号公報

しかしながら、特許文献１、２に記載された構成では、次回のアクセス要求を受け付けた段階で、今回のアドレスが前回のアドレスと一致するか否かを判定してページヒット判定を行う構成であるため、ページヒットであるか否かを確認してからオープン／クローズの選択が行われる。このため、例えばクローズする必要があるときには、次回のアクセス要求を受け付けた時点からページクローズ動作（プリチャージ動作）を開始するので、ページクローズ固定方式であれば回避できたページクローズ動作分の時間的な遅れが発生する。この場合、次回アクセスがその分遅れ、メモリーコントローラーのＤＲＡＭにアクセスする際のレイテンシー（遅延）が増大するという問題がある。

また、特許文献３のように複数のキューを溜めておける構成では、多段のコマンドキューが必要になるうえ、その段数が増えるに連れてゲート数が増加し、かつ段数に反比例してキュー内アドレスに基づきページを判定するページ判定回路の高速化が困難になる問題や、キュー内に次のコマンドがまだ到達していない場合に判定できないなどの問題があった。

さらに特許文献４では、次回のアクセス要求を受け付ける前に、マスターの性質から次回のアクセスが同一ページか異ページかを予測できるものの、マスター識別手段が必要であるという問題があった。例えば、複数のマスターとメモリコントローラー（メモリー制御装置）との間にインターコネクトが介在する構成のメモリー制御システムの場合は、インターコネクトがマスターの要求を調停した調停結果の要求を受け付けるので、受け付けた要求からはマスターを識別できない。このため、この種のメモリー制御システムには適用できないという問題があった。

本発明は、上記課題に鑑みてなされたものであり、その目的は、ダイナミックＲＡＭにアクセスする際のレイテンシーを改善することができるメモリー制御装置、メモリー制御システム、記録装置及びメモリー制御方法を提供することにある。

上記目的を達成するために、本発明は、マスターとダイナミックＲＡＭとの間に介在して前記マスターからのアクセス要求に基づいて前記ダイナミックＲＡＭに対するアクセスを制御するメモリー制御装置であって、前記ダイナミックＲＡＭにおいてアクセス中の対象バンクのページヒット率が設定値以上であるか否かを判定する判定手段と、前記ページヒット率が設定値以上と判定された場合に前記ダイナミックＲＡＭに対してアクセス中の対象ページを保持するページオープンを指示し、前記ページヒット率が設定値未満と判定された場合に前記ダイナミックＲＡＭに対してアクセス中の対象ページを閉じるページクローズを指示する指示手段と、を備えたことを要旨とする。

この発明によれば、判定手段が、アクセス中の対象バンクのページヒット率が設定値以上と判定し、次回アクセスも同一ページになる可能性が高い（つまり局所性がある）と予測される場合、指示手段はダイナミックＲＡＭにページオープンを指示し、アクセス中の対象ページをオープン状態に保持する。一方、判定手段が、アクセス中の対象バンクのページヒット率が設定値未満と判定し、次回アクセスが同一ページとならない可能性が高い（つまり局所性がない）と予測される場合、指示手段はダイナミックＲＡＭにページクローズを指示し、アクセス中の対象ページを閉じる。つまり、対象バンクのページヒット率が設定値以上か未満かによって局所性の有無を判定し、局所性がある場合に同一ページを保持し、局所性がない場合にページを閉じる。よって、同一ページの可能性が高い場合に不要なページクローズ動作を高確率で回避しつつ、異ページの可能性が高い場合にページクローズ動作を次回のアクセスに先立って行っておくことで、次回のアクセス要求受け付け時に高確率で前回のページを閉じるページクローズ動作からの開始を回避して異ページのページオープン動作から開始すればよいので、次回アクセスを早期に開始できる。この結果、メモリー制御装置においてダイナミックＲＡＭにアクセスする際のレイテンシーを改善できる。

本発明のメモリー制御装置では、前記判定手段を第１判定手段とし、直前の特定時間内にアクセスした異なるマスターの数であるアクセスマスター数が、前記ダイナミックＲＡＭを構成する全バンク数以下の値の設定バンク数以下であるか否かを判定する第２判定手段を更に備え、前記指示手段は、前記ページヒット率が設定値以上と判定され、かつ前記アクセスマスター数が前記設定バンク数以下と判定された場合に前記ページオープンを指示し、それ以外の判定結果の場合には前記ページクローズを指示する。

この発明によれば、第１判定手段によりページヒット率が設定値以上と判定され、かつ第２判定手段によりアクセスマスター数が設定バンク数以下と判定された場合、指示手段はページオープンを指示する。一方、それ以外の判定結果の場合、指示手段はページクローズを指示する。このようにページヒット率だけでなくアクセスマスター数も判定要素に入れて判定するので、局所性の有無を一層的確に判定でき、ダイナミックＲＡＭにアクセスする際のレイテンシーを一層改善できる。

本発明のメモリー制御装置では、前記設定値は５０％以上である。
この発明によれば、ページヒット率が５０％以上であるか否かを判定するので、局所性の有無を一層的確に判定できる。

本発明のメモリー制御装置では、前記ページヒット率で判定する前記判定手段は、全アクセス数を計数する第１カウンターと、ページヒット数を計数する第２カウンターと、前記両カウンターがそれぞれ計数した全アクセス数とページヒット数とに基づいて前記ページヒット率を演算して当該ページヒット率が前記設定値以上であるか否かを判定する第１の判定回路とを備える。

この発明によれば、第１及び第２カウンターと第１の判定回路とを用いるので、第１の判定回路は、第１及び第２カウンターの各計数値に基づいてページヒット率を演算し、そのページヒット率が設定値以上であるか否かの判定を高速に行うことができる。

本発明のメモリー制御装置では、前記第２判定手段は、前記特定時間を計時する計時用カウンターと、前記アクセスマスター数を計数する第３カウンターと、設定バンク数が格納される格納手段と、前記計時用カウンターが計時する前記特定時間内に前記第３カウンターが計数したアクセスマスター数を取得し、当該アクセスマスター数が前記設定バンク数以下であるか否かを判定する第２の判定回路とを備える。

この発明によれば、計時用カウンターと第３カウンターと第２の判定回路とを用いるので、第２の判定回路は計時用及び第３カウンターの各計数値に基づいて取得した特定時間内のアクセスマスター数が設定バンク数以下であるか否かの判定を高速に行うことができる。

本発明は、メモリー制御システムであって、複数のマスターと、上記発明の前記メモリー制御装置とを備え、前記複数のマスターは前記メモリー制御装置に対して個々に接続されていることを要旨とする。

この発明によれば、複数のマスターとメモリー制御装置との間にインターコネクトが介在しないメモリー制御システムにおいて、上記メモリー制御装置に係る発明と同様の効果が得られる。特にインターコネクトが介在しないので、第２判定手段による判定が可能となり、指示手段は第１判定手段と第２判定手段との両判定結果に基づく指示を行うことができる。

本発明は、メモリー制御システムであって、複数のマスターと、請求項１に記載の前記メモリー制御装置とを備え、前記複数のマスターと前記メモリー制御装置との間には前記複数のマスターからの要求を調停可能なインターコネクトが介在する。

この発明によれば、複数のマスターとメモリー制御装置との間にインターコネクトが介在するメモリー制御システムにおいて、上記メモリー制御装置に係る発明と同様の効果が得られる。この場合、対象バンクのページヒット率を用いる第１判定手段による判定方法は、インターコネクトが介在しても可能なので、対象ページを保持するか否かのページヒット率（つまり局所性の有無）に応じた適切な指示を出すことができる。

本発明は、メモリー制御システムであって、Ｎ個（但しＮ≧２）のマスターと、請求項１又は２に記載の前記メモリー制御装置とを備え、前記Ｎ個のうちＰ個（但しＰ＜Ｎ）のマスターは前記メモリー制御装置に対して個々に接続されており、前記Ｎ個のうちＱ個（但しＱ＝Ｎ−Ｐ）のマスターは前記メモリー制御装置に対して、当該Ｑ個のマスターからの要求を調停可能なインターコネクトを介して接続されている。

この発明によれば、対象バンクのページヒット率に応じた適切な指示を行うことができる。また、メモリー制御装置に個々に接続されたＰ個のマスターに限れば、Ｐ個のマスターを対象とするバンク毎のアクセスマスター数の計数が可能である。例えばＰ個のマスターが全体の一部であることを考慮してマスター数割合（Ｐ／Ｎ）に応じた設定値を設定すれば、アクセスマスター数を用いた第２判定手段による判定を比較的適切に行うことができる。

本発明は、記録装置であって、上記発明のメモリー制御システムと、媒体を搬送する搬送手段と、前記搬送手段により搬送される媒体に記録を施す記録手段と、前記ダイナミックＲＡＭから読み出した処理前の画像データに画像処理を施して前記記録手段を制御する制御データを生成して当該制御データを前記ダイナミックＲＡＭに格納する画像処理手段とを備え、前記画像処理手段を前記マスターのうちの１つとすることを要旨とする。この発明によれば、上記メモリー制御装置に係る発明と同様の効果を得ることができる。

本発明は、マスターとダイナミックＲＡＭとの間に介在するメモリー制御装置が、前記マスターからの要求に基づいて前記ダイナミックＲＡＭに対するデータの読出し及び書込みを制御するメモリー制御方法であって、前記ダイナミックＲＡＭにおいて選択中の対象バンクのページヒット率が設定値以上であるか否かを判定する判定ステップと、前記ページヒット率が設定値以上と判定された場合に前記ダイナミックＲＡＭに対してオープン中の対象ページを保持するページオープンを指示し、前記ページヒット率が前記設定値未満と判定された場合に前記ダイナミックＲＡＭに対してオープン中の対象ページを閉じるページクローズを指示する指示ステップと、を備えたことを要旨とする。この発明によれば、上記メモリー制御装置に係る発明と同様の効果を得ることができる。

第１実施形態における複合機の斜視図。 メモリー制御システムを含むＳＯＣ及び外部メモリーを示すブロック図。 複合機の電気的構成を説明するブロック図。 メモリーコントローラー及びＤＲＡＭの構成を示すブロック図。 メモリーコントローラーの要部構成を示すブロック図。 メモリーコントローラー内のデバイスの処理を説明するフローチャート。 （ａ）（ｂ）レイテンシーに対する効果を説明するシーケンス図。 第２実施形態におけるメモリー制御システムを示すブロック図。 メモリーコントローラー内のデバイスの処理を説明するフローチャート。

（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図７に基づいて説明する。図１は、スキャナー機能を備えた印刷装置である複合機１１の斜視図である。記録装置の一例としての複合機１１は本体１２とカバー１３とを備え、本体１２の下側部分が例えばインクジェット記録方式のプリンター部１４、上側部分がスキャナー部１５になっている。また、本体１２には前側上段部に操作パネル１７が設けられ、前側下部に印刷済みの用紙Ｐが排出される排紙部１８が設けられている。さらに本体１２の前面端部にはメモリーカード１９を挿抜可能なカードスロット２０が設けられている。

図１に示すように、操作パネル１７にはその幅方向中央部に配置された表示部２１と、電源ボタン２２、モード選択ボタン２３、印刷／スキャンを開始するスタートボタン２４、選択ボタン２５等を含む操作部２６とが設けられている。モード選択ボタン２３の操作によって選択された「メモリーカード」「コピー」「スキャン」等のモードに応じて、メモリーカード１９から読み取った写真画像の印刷や、原稿のコピー印刷、原稿のスキャニングなどを行うことができる。

図３は、複合機１１の電気的構成を示すブロック図である。複合機１１は、全体的な制御を司り、プリンター部１４及びスキャナー部１５を駆動制御する制御装置３０を備える。制御装置３０は、プリンター部１４を構成するキャリッジモーター２７、搬送モーター２８及び印刷ヘッド２９を駆動制御することにより、プリンター部１４に用紙Ｐ（媒体）への印刷を行わせる。搬送モーター２８は用紙Ｐの給送を行う給送装置及び用紙Ｐの搬送を行う搬送機構の動力源となっており、搬送モーター２８の駆動によって用紙Ｐの給送・搬送（紙送り）・排出が行われる。また、キャリッジモーター２７の駆動によって不図示のキャリッジが主走査方向に移動し、この移動過程でキャリッジの下部に固定された印刷ヘッド２９が用紙Ｐに印刷を施す。なお、本実施形態では、搬送モーター２８等により搬送手段の一例が構成され、キャリッジモーター２７及び印刷ヘッド２９等により記録手段の一例が構成される。

この制御装置３０には、ＳＯＣ３１（System-on-a-Chip）、ＲＯＭ３２及びＤＲＡＭ３３（Dynamic Random Access Memory）を備えている。なお、ＤＲＡＭ３３としては、SDRAM（Synchronous DRAM）、DDR SDRAM（Double-Data-Rate SDRAM）、DDR2 SDRAM、DDR3 SDRAMなどが用いられているが、その他、EDO DRAM（Extended Data Out DRAM）、バーストEDO DRAMなどを用いることもできる。

ＳＯＣ３１は、ＣＰＵ３５（中央処理装置）、スタティックメモリーコントローラー３６、ダイナミックメモリーコントローラー（メモリーコントローラー）３７、表示駆動回路３８、スキャナー入力回路３９、メモリーカード入出力回路４０、ＪＰＥＧ解凍回路４１、画像処理回路４２、縦横変換回路４３、ヘッド制御ユニット４４及びモーター駆動回路４５を内蔵している。

また、複合機１１は、例えば不図示のホスト装置（パーソナルコンピューター等）から転送されてきた印刷データを受信する通信インターフェイス（以下、「通信Ｉ／Ｆ４６」という）を備える。この通信Ｉ／Ｆ４６が接続された不図示の外部バスにはＲＯＭ３２、ＤＲＡＭ３３及びＳＯＣ３１が接続されている。ＳＯＣ３１内では、ＣＰＵ３５及び各回路３８〜４５が、それぞれ直接又は内部バス４７を介して各メモリーコントローラー３６，３７に接続されている。本実施形態では、ＣＰＵ３５及び各回路３８〜４５が複数のマスターであり、これらがメモリーコントローラー３７を介して外部のＤＲＡＭ３３にアクセスする構成となっている。

また、表示駆動回路３８には表示部２１が接続され、スキャナー入力回路３９にはスキャナー部１５が接続されている。さらにメモリーカード入出力回路４０にはカードスロット２０に挿着されたメモリーカード１９が接続されるようになっている。

ＲＯＭ３２には、プログラムや各種制御に必要な設定データ、メニュー画面等の画面表示用の画像データなどが記憶されている。ＲＯＭ３２に記憶されたプログラム等はＤＲＡＭ３３に一旦格納され、ＣＰＵ３５は、ＤＲＡＭ３３にアクセスしてプログラム等を実行する。ＣＰＵ３５はプログラム（例えばファームウェア用プログラム）を実行してコマンド及び指令値をモーター駆動回路４５に与え、キャリッジモーター２７及び搬送モーター２８を駆動制御する。ＤＲＡＭ３３は、ＲＯＭ３２からのプログラム等の格納領域の他、画像データ格納用の入力バッファー３３ａと中間バッファー３３ｂと出力バッファー３３ｃとを備える。

スキャナー部１５は、原稿を光学的に読み取るラインセンサー１５ａと、ラインセンサー１５ａからの読取信号（アナログ信号）をＡ／Ｄ変換して多階調のＲＧＢ画像データ（ラインデータ）として出力するＡ／Ｄ変換回路１５ｂとを備える。スキャナー入力回路３９は、ＣＰＵ３５の制御の下、スキャナー部１５から入力されるＲＧＢ画像データに対しライン間補正処理及び解像度変換処理を施す。そして、これらの処理が施されたＲＧＢ画像データはＳＯＣ３１内の不図示の圧縮回路によりＪＰＥＧ画像データに圧縮された後、ＤＲＡＭ３３内の入力バッファー３３ａに格納される。

また、メモリーカード入出力回路４０は、カードスロット２０に挿着されたメモリーカード１９から例えばＪＰＥＧ画像データを読み出し、ＤＲＡＭ３３内の入力バッファー３３ａに所定サイズずつ格納する。また、通信Ｉ／Ｆ４６を介してホスト装置から受信した印刷データも、ＤＲＡＭ３３内の入力バッファー３３ａに所定転送サイズずつ格納される。

ＪＰＥＧ解凍回路４１は、入力バッファー３３ａから読み出したＪＰＥＧ画像データを解凍（伸張）してＲＧＢ画像データに展開し、その展開したＲＧＢ画像データを所定サイズずつ中間バッファー３３ｂに格納する。

画像処理回路４２は、中間バッファー３３ｂから読み出したＲＧＢ画像データに対して、解像度変換処理、色変換処理、ハーフトーン処理等を含む公知の画像処理を施す。このとき、画像処理回路４２は、これらの画像処理を行う際、中間バッファー３３ｂから画像データを所定サイズずつ読み出し、画像処理を終えた画像データを中間バッファー３３ｂに格納する。

縦横変換回路４３は、中間バッファー３３ｂから読み出した画像処理後の画像データ（印刷イメージデータ）に、その画素の並び順を、表示用の横方向（ライン方向）から、印刷ヘッド２９のノズル列に対応する縦方向（ラスター方向）に変換する縦横変換処理を施す。そして、縦横変換処理後の画像データ（ヘッドイメージデータ）は出力バッファー３３ｃ（イメージバッファー）に格納される。

ヘッド制御ユニット４４は、出力バッファー３３ｃから読み出したヘッドイメージデータを、印刷ヘッド２９による印刷制御（噴射制御）が可能なヘッド制御データに変換し、例えば１パス分（印刷ヘッドの１走査分）ずつ印刷ヘッド２９へ転送する。印刷ヘッド２９は不図示のヘッド駆動回路を内蔵し、ヘッド駆動回路がヘッド制御データに基づきインクの噴射制御を行う。印刷ヘッド２９は、キャリッジモーター２７の駆動により主走査方向に移動するキャリッジの移動途中で、ノズルから所定タイミング毎にインク滴を噴射することにより、用紙Ｐに印刷を施す。

例えば画像処理回路４２や縦横変換回路４３等は、メモリーコントローラー３７に対して画像データを複数回に分けて所定サイズずつバースト転送を要求するので、今回アクセスされた位置の近傍位置に次回アクセスする可能性が高い。このため、画像処理回路４２や縦横変換回路４３等がマスターとして、メモリーコントローラー３７に読み出し又は書き込みのアクセス要求をする場合は空間的局所性がある。

また、モーター駆動回路４５は、印刷時にＤＲＡＭ３３にアクセスして、各モーター２７，２８を速度制御する際に参照する速度テーブルを読み出す。さらに、表示駆動回路３８は、ユーザーによる操作部２６の操作に応じた画面（メニュー画面等）を表示部２１に表示させるために、ＤＲＡＭ３３にアクセスして画面用の画像データを読み出す。

このように、これらの回路３８〜４５は、ＣＰＵ３５を介することなくＤＲＡＭ３３にダイレクト・メモリー・アクセス（ＤＭＡ）をする。このため、各回路３８〜３８は、ＤＲＡＭ３３に直接アクセスするＤＭＡマスターＭ２〜Ｍｎとなる。そして、ＣＰＵ３５はメモリーコントローラー３７に対してＤＲＡＭ３３に読出し又は書込みを要求するマスターＭ１となる。なお、図３においてＳＯＣ３１内のＣＰＵ３５及び各回路３８〜４５と各メモリーコントローラー３６，３７との接続構成は模式的に示したもので、必ずしも全てがバス４７を介して接続されている訳ではない。

図２は、メモリー制御システムを含むＳＯＣ及び外部メモリーを示すブロック図である。本実施形態では、図２に示すように、ＣＰＵ３５（マスターＭ１）はバス４７を介してスタティックメモリーコントローラー３６と、メモリーコントローラー３７と、周辺回路４９を制御する周辺制御コントローラー４８とに接続されている。また、ＤＭＡマスターＭ２，…，Ｍｎは、メモリーコントローラー３７と直接接続されている。つまり、本実施形態のメモリー制御システムでは、Ｎ個のマスターＭ１〜Ｍｎ（マスターＭ）は、メモリーコントローラー３７との間にバスインターコネクトを介在していない構成（非バスインターコネクト介在構成）となっている。

図４は、メモリーコントローラー３７とＤＲＡＭ３３の詳細な構成を示す。メモリーコントローラー３７は、アドレスバスＡＢ及びデータバスＤＢを介してＤＲＡＭ３３と接続されている。ＤＲＡＭ３３は、コマンドデコーダー５０、制御論理回路５１、モードレジスター５２、ロウアドレスバッファー５３、カラムアドレスバッファー５４、複数のメモリーバンクブロックＭＢｉ（ｉ＝０〜Ｋ（但しＫ＝２^ｎ−１））、データ制御回路５５、及び入出力バッファー５６を備えている。

複数のメモリーバンクブロックＭＢｉは、それぞれメモリーバンクＢｉ（以下単に「バンクＢｉ」と称す）と、ロウデコーダー５７と、カラムデコーダー５８と、センスアンプ５９（センスアンプ回路）とを備えている。実際のメモリチップ上ではＤＲＡＭ３３は、互いに物理的に独立した４個又は８個（同図の例では８個）のメモリーバンクＢｉ（ｉ＝０〜７）が配置された構成である。

データ制御回路５５は、各バンクＢｉ毎に、バンクアドレスにより制御される不図示のバンクスイッチを内蔵し、スイッチで選択された１つのバンクＢを活性化させることにより、各バンクＢｉとデータバスＤＢとの間のデータ転送が制御される。なお、データバスＤＢはメモリーコントローラー３７とＤＲＡＭ３３内の入出力バッファー５６と接続されている。

ＤＲＡＭ３３が備える複数のバンクＢｉ（セルアレイ）は、複数のメモリセル（図示省略）をマトリクス配列して構成される。各メモリセルは互いに交差する複数本のワード線と複数本のビット線の交差部に配置されている。

一本のワード線に沿った複数のメモリセルの集合がデータ読み出し及び書き込みの単位である１ページとなる。
ロウデコーダー５７は、ワード線ドライバーを含み、バンクＢｉの選択及びワード線の選択駆動等を行う。センスアンプ５９は、選択中のバンクＢｉにおけるビット線データをセンスする１ページ分のセンスアンプ素子列を備える。

１ページ分の読み出しデータは、カラムデコーダー５８により選択されて、入出力バッファー５６を介してデータ制御回路５５に出力される。データ制御回路５５から供給される書き込みデータは、カラムデコーダー５８により選択されてセンスアンプ５９にロードされる。メモリーコントローラー３７からアドレスバスＡＢを介して転送されるアドレス信号Ａｄｄのうちロウアドレスがロウアドレスバッファー５３に送られ、カラムアドレスがカラムアドレスバッファー５４に送られる。さらにモードがモードレジスター５２に格納される。そして、ロウアドレスバッファー５３からロウアドレスがロウデコーダー５７に転送され、カラムアドレスバッファー５４からカラムアドレスがカラムデコーダー５８に転送される。

コマンドデコーダー５０には、メモリーコントローラー３７から、書込イネーブル信号ＷＥ、読出イネーブル信号ＲＥ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、チップセレクト信号ＣＳ等の制御信号が入力される。コマンドデコーダー５０は各信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥをデコードして制御論理回路５１に転送する。制御論理回路５１は、モードレジスター５２から読み出した設定モードに応じて、ＲＡＳ信号、ＣＡＳ信号、ＣＳ信号等の制御信号に基づいて、読み出し／書き込み及び消去動作のタイミング信号を出力する。そして、制御論理回路５１は、これらのタイミング信号に基づいてシーケンス制御を行い、ロウアドレスバッファー５３からロウデコーダー５７へのロウアドレスの供給、カラムアドレスバッファー５４からカラムデコーダー５８へのカラムアドレスの供給、データ読出し動作及びデータ書込み動作等の制御を行う。

メモリーコントローラー３７は、マスターＭから読出し要求を受け付けた場合、ＤＲＡＭ３３に対して読出し命令（リード命令）を送り、ＤＲＡＭ３３はこの命令をデコードして所望のデータの読出し制御を行なう。また、メモリーコントローラー３７は、マスターＭから書込み要求を受け付けた場合、ＤＲＡＭ３３に対して書込み命令（ライト命令）を送り、ＤＲＡＭ３３はこの命令をデコードして所望のデータの書込み制御を行なう。

詳しくは、メモリーコントローラー３７は、要求されたアドレスから同一バンクか否かを判定する。そして、メモリーコントローラーは、異なるバンクへのアクセスの場合は、先ず最初に、バンクアクティブ命令とロウアドレスをＤＲＡＭ３３へ送る。この命令とロウアドレスによって、ＤＲＡＭ３３内の特定のバンクが選択され、かつその選択されたバンクにおけるロウアドレスに対応するワード線が選択され、このワード線上の一行分のデータが、センスアンプ５９に転送及び増幅されて保持される。一方、要求されたアドレスから同一バンクへのアクセスの場合は、バンクアクティブ命令を送らず、ロウアドレスをＤＲＡＭ３３に送る。このロウアドレスによって、選択中のバンクにおけるロウアドレスに対応するワード線が選択され、このワード線上の一行分のデータが、センスアンプ５９に転送及び増幅されて保持される。

次に、メモリーコントローラー３７は、読み出しの際は、リード命令とカラムアドレスを送り、この命令とカラムアドレスによって、データ制御回路５５内のカラムスイッチが選択され、センスアンプ５９で保持されているページのうちカラムアドレスに対応するデータが読み出される。一方、書き込みの際は、メモリーコントローラー３７は、ライト命令とカラムアドレスを送り、この命令とカラムアドレスによって、データ制御回路５５内のカラムスイッチが選択され、センスアンプ５９で保持されているページのうちカラムアドレスに対応するデータが書き替えられる。

ところで、ＤＲＡＭ３３においてはワード線上の１行分のデータ（ページ）をセンスアンプ５９に一旦保持してしまえば、同一ワード線上のアクセスつまり同一ページのアクセスは比較的短時間で行うことができる。また、現在、選択されているワード線とは異なるワード線上のデータ、つまり異ページにアクセスする場合は、センスアンプ５９に保持されているデータを一旦消去するプリチャージ動作と、新しいワード線上の１行分のデータ（異ページ）をセンスアンプ５９に転送及び増幅して保持させるページオープン動作とが必要になる。このため、異ページにアクセスする場合は、データの読み出し又は書き込みを開始できるまでに比較的長い待ち時間が発生する。

マスターＭからＤＲＡＭ３３に対するアクセスは、ランダムアクセスであっても、例えば同一マスターＭのアクセスが連続する場合には、現在アクセスしたアドレスやその近くのアドレスに、近い将来に頻繁に再度アクセスされる可能性が高いという性質（「空間的局所性」という）がある。従って、同一マスターＭからのＤＲＡＭ３３へのアクセスが、同一ページになるページヒットが頻繁に生じることになる。なお、以下においては、空間的局所性と時間的局所性を含め単に「局所性」と呼ぶ。

そこで、本実施形態のメモリーコントローラー３７は、今回のアクセス中に次回のアクセスが同一ページか異ページかを予測する。そして、メモリーコントローラー３７は、同一ページと予測した場合はセンスアンプ５９に現在保持されている１行分のデータ（現ページ）を保持すべくページオープン状態の保持を指示し、異ページと予測した場合はページクローズ動作（プリチャージ動作）を指示する。このページオープンの指示とページクローズの指示は、今回のアクセスが終了するまでに行われる。このため、次回のアクセスを異ページと予測した場合は、今回のアクセス終了前にプリチャージ動作が開始され、今回と次回のアクセス要求を連続的に受け付けた場合でも、今回のアクセス終了時点でほぼプリチャージ動作が終了しているので、次回のアクセスは異ページのページオープン動作から開始すればよいようになっている。

ＤＲＡＭ３３の場合に、「ページ」とは特定のバンクにおける複数のワード線のうちの一つのワード線上の１行分のデータを意味し、「ページオープン」とは特定のバンクのワード線を選択状態にしたまま１ページ分のデータをセンスアンプ５９に保持しておくことを指す。一方、「ページクローズ」とはセンスアンプ５９に保持されたデータを消去するプリチャージ動作を行うことでバンク内のワード線を非選択状態にして、このバンクに対するワード線の選択要求があったときどのワード線でもすぐに選択できるようにしておくことを指す。

アクセスの局所性のあるマスターＭからアクセス要求があったときは、ページオープンの状態でアクセスを終了しておくと、次回のアクセスにおいても同じページをアクセスする確率が高いため、ページヒットが現れやすくアクセスが高速化される。

一方、アクセスの局所性が低いマスターＭからアクセス要求があったときは、ページクローズでアクセスを終了する。このようなマスターＭの場合、次回のアクセスは異ページである確率が高いため、ページオープンとしておくと一旦そのページを閉じて別のページを開き直す分時間がかかってしまう。このため、ページヒットの確率が低いと予測された場合（つまりページミスの確率が高いと予測される場合）は、ページクローズでアクセスを終了する。

このようなメモリー制御を実現するために、メモリーコントローラー３７は、調停回路６１及び制御回路６２を備える。調停回路６１は、複数のマスターＭからのアクセス要求を調停する。制御回路６２は、調停回路６１によって調停された読出し要求又は書込み要求を受け付けて、その要求に従ってＤＲＡＭ３３を制御する。

制御回路６２は、コマンドキュー回路６３、メモリーシーケンス制御回路６４、制御レジスター回路６５、データ制御回路６６及びレイテンシー改善回路６７を備える。
コマンドキュー回路６３は、コマンドのキューを例えばＦＩＦＯで格納する回路である。

メモリーシーケンス制御回路６４は、アクセス要求に応じたＤＲＡＭ３３に対するシーケンス制御を行う。
制御レジスター回路６５には、メモリーシーケンスを実行するうえで必要な設定値等の各種データが格納される。

データ制御回路６６は、書込み要求時にマスターＭからの書込みデータＤwriteをデータバスＤＢを介してＤＲＡＭ３３内の入出力バッファー５６へ出力する転送制御と、読出し要求時にＤＲＡＭ３３内の入出力バッファー５６から読出しデータＤreadをデータバスＤＢを介して入力する転送制御とを行う。

レイテンシー改善回路６７は、次回のアクセスが同一ページか異ページかを予測して、その予測結果に基づきＤＲＡＭ３３に対する現在（今回）のアクセスをページオープンで終了するかページクローズで終了するか決定し、その決定したページオープン／ページクローズの指示信号をメモリーシーケンス制御回路６４に送る。

図５は、メモリーコントローラー３７のレイテンシー改善に係る部分の詳細構成を示すブロック図である。なお、図５では、メモリーコントローラー３７の構成要素のうち、レイテンシー改善機能に直接は関係ないコマンドキュー回路６３、制御レジスター回路６５及びデータ制御回路６６は省略している。

図５に示すように、マスターＭ１〜Ｍｎからのアクセス要求は調停回路６１が受け付ける。調停回路６１が調停したマスターＭからのメモリーアクセス情報（モード、アドレスを含む）はメモリーシーケンス制御回路６４へ送られる。

レイテンシー改善回路６７は、第２判定手段の一例であるアクセスマスター数判定回路（以下、「マスター数判定回路７１」と称す）、第１判定手段の一例であるページヒット率判定回路７２、及び指示手段の一部を構成するページ制御回路７３を備える。

マスター数判定回路７１は、特定時間内にアクセスのあったマスター数を判定する。この判定のために、マスター数判定回路７１は、第３カウンターの一例であるアクセスマスター数カウンター７５、計時用カウンターの一例である特定時間カウンター７６、格納手段の一例である有効バンク数レジスター７７、及び第２の判定回路の一例である第２判定回路７８を備える。

アクセスマスター数カウンター７５は、マスターＭ１〜Ｍｎから調停回路６１に対して入力される要求情報から要求元のマスターを識別可能なマスター識別信号を入力し、特定時間カウンター７６が計時する特定時間Ｔ内にアクセスのあったマスター数（以下、「アクセスマスター数Ｎｍ」という）を計数する。ここで、アクセスマスター数カウンター７５は、特定時間内で重複するマスターは計数しないので、アクセスマスター数カウンター７５には特定時間内にアクセス要求を受け付けた異なるマスター数がアクセスマスター数Ｎｍとして計数される。また、特定時間カウンター７６は、アクセスマスター数Ｎｍを計数する期間である特定時間Ｔを計時する。

この特定時間カウンター７６が、例えば特定時間Ｔ＋１サイクルクロック分の時間を計時する度にアクセスマスター数カウンター７５はリセットされ、このリセットと同時に特定時間カウンター７６もリセットされて特定時間Ｔの計時を最初から開始する。特定時間カウンター７６は、計時開始時間を所定クロック数（例えば１サイクルクロック）ずつずらしつつ複数の計時カウンターでそれぞれ特定時間Ｔを計時しており、アクセスマスター数カウンター７５は複数の計時カウンターにそれぞれ対応する複数の計数カウンターで複数のアクセスマスター数をそれぞれ計数している。このため、複数の計時カウンターのうち特定時間Ｔに達したばかりの計時カウンターに対応する計数カウンターが計数したアクセスマスター数は、その直近の特定時間Ｔにおけるアクセスマスター数Ｎｍを示すことになる。

有効バンク数レジスター７７は、設定値の一例である有効バンク数Ｎｅを設定するためのレジスターである。ここで、本実施形態では、有効バンク数Ｎｅとして、ＤＲＡＭ３３中のバンクＢｉの個数である「８」を採用する（Ｎｅ＝８）。この有効バンク数レジスター７７には、ＣＰＵ３５によるレジスターアクセスによって有効バンク数Ｎｅが設定される。本実施形態のＤＲＡＭ３３におけるバンクＢｉの個数は「８個」なので、ＣＰＵ３５は有効バンク数レジスター７７に有効バンク数Ｎｅとして「８」を設定する。なお、バンクＢｉが４個のＤＲＡＭ３３を採用する場合、有効バンク数Ｎｅは「４」に設定される。ここで、有効バンク数Ｎｅとして、ＤＲＡＭ３３のバンク数に等しい値を設定するのは、アクセスマスター数ＮｍがＤＲＡＭ３３のバンク数「８」以下であれば、次回も同一のマスターＭがアクセスし、異ページにアクセスするより同一ページにアクセスする確率が高いと推測できるからである。

第２判定回路７８は、アクセスマスター数カウンター７５が特定時間Ｔ内に計数したアクセスマスター数Ｎｍが、有効バンク数Ｎｅ以下であるか否かを判定する。このとき、第２判定回路７８は、アクセスマスター数カウンター７５から特定時間Ｔに達したばかり計時カウンターに対応する計数カウンターの計数値をアクセスマスター数Ｎｍとして読み込む。第２判定回路７８は、Ｎ＞ＮｅのときにＬｏｗ、Ｎ≦ＮｅのときにＨｉｇｈとなる第２判定信号Ｓ２をページ制御回路７３へ出力する。

一方、ページヒット率判定回路７２は、各バンクＢｉ毎に、今回のアクセスが前回のアクセスと同一ページであったページヒットの発生率を示すページヒット率Ｒｈを判定する。この判定のために、ページヒット率判定回路７２は、バンクＢｉ毎に全アクセス数Ａｉをそれぞれ計数する８個のアクセス数カウンターＡＣｉ（ｉ＝０〜７）と、バンクＢｉ毎にページヒット数Ｈｉをそれぞれ計数する８個のページヒット数カウンターＨＣｉ（ｉ＝０〜７）と、バンクＢｉ毎のページヒット率をそれぞれ判定する８個の第１判定回路８１とを備える。なお、本実施形態では、アクセス数カウンターＡＣｉにより第１カウンターの一例が構成され、ページヒット数カウンターＨＣｉにより第２カウンターの一例が構成され、第１判定回路８１により第１の判定回路の一例が構成される。

各第１判定回路８１は、対応するバンクＢｉのアクセス数カウンターＡＣｉから全アクセス数Ａｉを入力するとともに、対応するバンクＢｉのページヒット数カウンターＨＣｉからページヒット数Ｈｉを入力する。そして、各第１判定回路８１は、全アクセス数Ａｉとページヒット数カウンターＨＣｉとに基づきページヒット率Ｒｈｉ（％）（＝Ｈｉ／Ａｉ×１００（％））を算出し、その算出したページヒット率Ｒｈｉ（％）が設定値Ｑ（％）以上であるか否かを判定する。各第１判定回路８１は、Ｒｈｉ＜ＱのときにＬｏｗになり、Ｒｈｉ≧ＱのときにＨｉｇｈになる第１判定信号Ｓ１をページ制御回路７３に出力する。なお、また、ページヒット率判定回路７２は、メモリーアクセス情報を入力する度に、そのうちのアドレス情報からバンクを特定し、特定したバンクに対応するアクセス数カウンターＡＣに「１」を加算する。また、ページヒット率判定回路７２は入力したメモリーアクセス情報のうちロウアドレスを格納するレジスター（図示せず）をバンク毎に内蔵する。そして、次回のアクセス要求で入力したメモリーアクセス情報から取得したロウアドレスと、同一バンクに対応するレジスターに格納された前回のロウアドレスとが一致すると、対応するバンクのページヒット数カウンターＨＣｉに「１」を加算する。なお、ページヒット率Ｒｈｉの実際の演算は、Ｒｈｉ＝Ｈｉ／Ａｉの比を演算することより行っている。

本実施形態では、設定値Ｑを５０％に設定している。ここで、Ｑ＝５０（％）に設定しているのは、ページヒット率Ｒｈｉが５０％以上であれば、次回のアクセスにおいてページミス率以上のページヒット率が確保されると推定できるからである。もちろん、設定値Ｑは５０％に限定されず、５０％を超える値（例えば７５％）を設定してもよい。ここで、第１判定回路の判定処理は今回のアクセス終了前に終える必要があるため、判定処理速度を高速に行う必要がある。設定値Ｑ＝５０％であれば、ページヒット率Ｒｈｉを「２」で１回除算すればよいが、設定値Ｑ＝７５％であれば除算回数が増えて判定所要時間が長くなる。さらにその他の設定値（Ｑ＞５０かつＱ≠７５）にすると、判定所要時間が長くなって、場合によっては判定の遅れからプリチャージ動作が遅れ、これが原因でＤＲＡＭ３３に対する次回のアクセス動作開始までの待ち時間が比較的長くなる虞がある。このため、ページヒット率を「２」で除算する演算を行う回路構成の場合は、除算回数がなるべく少なく済む設定値Ｑを設定することが好ましい。

ページ制御回路７３は第３判定回路８２を備える。第３判定回路８２は、マスター数判定回路７１からの第２判定信号Ｓ２と、ページヒット率判定回路７２からの第１判定信号Ｓ１とを入力する。そして、ページ制御回路７３は、第２判定信号Ｓ２が、アクセスマスター数Ｎｍが有効バンク数Ｎｅ以下であることを示すＨｉｇｈであり、かつバンクＢｉ毎の各第１判定回路８１からの第１判定信号Ｓ１が、ページヒット率Ｒｈｋが設定値Ｑ（％）以上であることを示すＨｉｇｈであるか否かを判定する。そして、第３判定回路８２は、第２判定信号Ｓ２がＨｉｇｈである場合、第１判定信号Ｓ１がＨｉｇｈであるというページオープン条件が成立したか否かをバンクＢｉ毎に判定する。第３判定回路８２がページオープン条件が成立したと判定したバンクＢｉについては、ページ制御回路７３はメモリーシーケンス制御回路６４にそのバンクＢｉを指定してページオープン制御信号Ｓopenを出力する。一方、第３判定回路８２が、前記ページオープン条件が不成立と判定したバンクＢｉについては、ページ制御回路７３はメモリーシーケンス制御回路６４にそのバンクＢｉを指定してページクローズ制御信号Ｓcloseを出力する。

メモリーシーケンス制御回路６４は、ページオープン制御信号Ｓopen又はページクローズ制御信号ＳcloseをバンクＢｉ毎に入力する。そして、メモリーシーケンス制御回路６４は、レイテンシー改善回路６７からのバンクＢｋ毎の信号入力が、ページオープン制御信号Ｓopenであれば、対応するバンクＢｉを指定してページオープンコマンドを出力する。一方、メモリーシーケンス制御回路６４は、レイテンシー改善回路６７からのバンクＢｉ毎の信号入力が、ページクローズ制御信号Ｓcloseであれば、対応するバンクＢｉを指定してページクローズコマンド（プリチャージコマンド）を出力する。

メモリーシーケンス制御回路６４から出力されたコマンドは、ＤＲＡＭ３３内のコマンドデコーダー５０でデコードされてから制御論理回路５１に入力される。そして、制御論理回路５１は、ページオープンコマンドに基づき指定のバンクＢｉのセンスアンプ５９にページオープンを指令し、ページクローズコマンドに基づき指定のバンクＢｉのセンスアンプ５９にプリチャージを指令する。もちろん、全てのバンクに対応するセンスアンプ５９にコマンドを指令するのではなく、現在選択中（活性化状態）にあるバンクに対応するセンスアンプ５９のみにページオープン／ページクローズのコマンドを指令する方式を採用することもできる。

図６は、レイテンシー改善回路６７が行う処理をフローチャートで示したものである。以下、図４〜図６を用いて、レイテンシー改善回路６７によるレイテンシー改善処理を説明する。

まずステップＳ１０では、特定時間Ｔ内のアクセスマスター数Ｎｍが有効バンク数Ｎｅ以下であるか否かを判定する。この判定は、マスター数判定回路７１及びページ制御回路７３が行う。ページ制御回路７３は、マスター数判定回路７１の判定結果に基づき、Ｎ≦Ｎｅが成立したと判定するとステップＳ２０に進み、Ｎ≦Ｎｅが不成立（つまりＮ＞Ｎｅ）であると判定するとステップＳ３０に進む。

ステップＳ２０では、バンク毎のページヒット率Ｒｈが５０％以上であるか否かを判定する。この判定は、ページヒット率判定回路７２及びページ制御回路７３が行う。ページ制御回路７３は、ページヒット率判定回路７２の判定結果に基づき、Ｒｈ≧５０％が成立したと判定するとステップＳ４０に進み、Ｒｈ≧５０％が不成立（つまりＲｈ＜５０％）であると判定するとステップＳ３０に進む。このステップＳ２０の判定処理は、本実施形態では、バンクＢｉ毎に行われる。

ステップＳ３０では、対象ページをクローズする。すなわち、ページ制御回路７３はバンクＢｉ毎にページクローズ制御信号Ｓcloseをメモリーシーケンス制御回路６４に出力する。そして、メモリーシーケンス制御回路６４は、ページクローズ制御信号Ｓcloseに基づきバンクＢｉを指定してプリチャージコマンドを出力する。この結果、ＤＲＡＭ３３内では指定のバンクＢｉ毎に対応するセンスアンプ５９がプリチャージされる。

一方、ステップＳ４０では、対象ページをオープンに保持する。すなわち、ページ制御回路７３はバンクＢｉ毎にページオープン制御信号Ｓopenを出力する。そして、メモリーシーケンス制御回路６４は、ページオープン制御信号Ｓopenに基づきバンクＢｉを指定してページオープンコマンドを出力する。この結果、ＤＲＡＭ３３内において指定のバンクＢｉに対応するセンスアンプ５９はプリチャージされない。

こうして、特定時間Ｔ内のアクセスマスター数Ｎｍが有効バンク数Ｎｅ以下であり、かつバンク毎のページヒット率Ｒｈが５０％以上であるバンクＢｉについては、ページオープン状態に保持される。

例えば、同一のマスターＭがＤＲＡＭ３３にアクセスするときには同一バンクの同一ページがアクセスされ易い「局所性」があり、このように局所性のある同一のマスターＭがアクセスする場合は、上記のアクセスマスター数条件とページヒット率条件が共に成立する。このため、同一のマスターＭがアクセスするときには、ページオープン状態に保持される。この結果、同一のマスターＭが同一ページにアクセス要求すれば、今回のアクセス終了後直ぐに次回のアクセスを開始できる。このとき、不要なプリチャージ動作が省かれるので、高速にアクセスすることができる。この場合、次回のアクセス要求が異ページへのアクセスである場合もあるが、ページミスによりペナルティーが発生してプリチャージ動作から開始する事態は確率から低いので、平均的にみれば次回のアクセスを高速に行える。

一方、局所性の低いマスターＭがアクセスする場合、上記のアクセスマスター数条件とページヒット率条件のうち少なくとも一方が不成立になる。このため、センスアンプ５９がプリチャージされてページをクローズして今回のアクセスを終了する。このとき、次回のアクセスが異ページになる確率が高いので、プリチャージ動作を終えている分、次回のアクセス要求を受け付けると、直ぐに異ページのオープンを開始させることができる。このため、この場合も、ＤＲＡＭ３３に相対的に高速にアクセスすることができる。

図７は、今回と次回のアクセス間におけるレイテンシー改善の効果を説明する模式タイミングチャートである。図７（ａ）はページオープンの場合、同図（ｂ）はページクローズの場合である。なお、図７において、「ｔＲＰ」（Row precharge Time）は、オープンしたページをクローズして別ページをオープンするために待たなければならない時間であり、「ｔＲＣＤ」（RAS-CAS Delay Time）は、ロウアドレスを実行してカラムアドレスを実行するために待たなければならない時間を指す。

アクセスマスター数条件とページヒット率条件の両方が成立した場合、図７（ａ）に示すページオープンを指示することになる。この場合、今回のアクセス終了から次回のアクセス開始までの待ち時間は、次回のアクセスが同一ページ（ページヒット）であれば「０」、異なるページ（ページミス）であれば「ｔＲＰ＋ｔＲＣＤ」になる。ここで、図７（ａ）に示すように上記両条件成立時でページオープンを指示するときは局所性が高く、次回のアクセスにおけるページヒットの確率がページミスの確率よりも高いので（Ｈnext≧０．５）、レイテンシーを改善できる。ここで、次回のアクセスが同一ページになるページヒットの確率をＨnextとおくと、待ち時間Ｔwait１の期待値Ｔｋ１は次式で表される。
Ｔｋ１＝（ｔＲＰ＋ｔＲＣＤ）・（１−Ｈnext） …（1）
ここで、上記両条件成立の場合、次回アクセスが同一ページになる確率Ｈnextは０．５以上になると予測できるので、待ち時間は短縮される。例えば「ｔＲＰ」と「ｔＲＣＤ」が共に１５ナノ秒と仮定すると、確率Ｈnext≧０．５のときは、待ち時間Ｔwaitの期待値は１５ナノ秒以下になる。

一方、図７（ｂ）に示すように上記両条件不成立であった場合は、局所性が低く、次回のアクセスが異ページになるページミスの確率がページヒットの確率よりも高い（Ｈnext＜０．５）ため、ページクローズを指示する。この場合、図７（ｂ）に示すように、今回のアクセスはプリチャージ動作をして終えるので、次回のアクセスが異ページのときも同一ページのときも共に待ち時間Ｔwait２は、Ｔwait２＝ｔＲＣＤになる。待ち時間Ｔwait２の期待値Ｔｋ２は次式で表される。
Ｔｋ２＝ｔＲＣＤ・Ｈnext＋ｔＲＣＤ・（１−Ｈnext）＝ｔＲＣＤ …（2）
待ち時間の期待値が、Ｔｋ１＜Ｔｋ２となる条件は、確率Ｈnext＞０．５である。このため、本実施形態において、アクセスマスター数条件とページヒット率条件の両条件成立のときに図７（ａ）に示すようにページオープンを指示し、両条件不成立のときに図７（ｂ）に示すようにページクローズを指示することにより、今回のアクセス終了から次回のアクセス開始までの平均的な待ち時間を効果的に短くできる。この結果、メモリーコントローラー３７のＤＲＡＭ３３にアクセスする際のレイテンシーを改善できる。

以上詳述したように、本実施形態では、以下に示す効果を得ることができる。
（１）ページヒット率条件が成立したときにはページオープン状態を保持したままアクセスを終了し、ページヒット率条件が不成立のときは、プリチャージ動作を行ってページをクローズさせてアクセスを終了する。よって、局所性のあるマスターＭからのアクセス時には同一ページに早期にアクセスでき、局所性のないマスターＭからのアクセス時には異ページに早期にアクセスできる。この結果、ページミスによるペナルティーの発生頻度は低くなり、ＤＲＡＭ３３に高速にアクセスすることができる。

（２）アクセスマスター数Ｎｍが設定バンク数Ｎｂ以下であるか否かを判定するアクセスマスター数条件の判定に用いる設定値（設定バンク数Ｎｂ）として、ＤＲＡＭ３３のバンク数である有効バンク数Ｎｅを採用したので、ページミスによるペナルティーの発生頻度を低減できる。

（３）アクセスマスター数条件とページヒット率条件が共に成立したときには、ページオープン状態に保持してアクセスを終了し、アクセスマスター数条件とページヒット率条件のうち少なくとも一方が不成立になると、プリチャージ動作を行ってページをクローズさせてアクセスを終了する。よって、局所性のあるマスターＭからのアクセス時には同一ページに早期にアクセスでき、局所性のないマスターＭからのアクセス時には異ページに早期にアクセスできる。この結果、ページミスによりペナルティーが発生する頻度は低くなり、高速にアクセスすることができる。

（４）バンク毎のページヒット率の設定値を「５０％」に設定したので、ページミスによるペナルティーの発生頻度を効果的に低減できる。
（５）判定手段（第１判定手段）の一例であるページヒット率判定回路７２は、バンク毎のアクセス数カウンターＡＣｉと、バンク毎のページヒット数カウンターＨＣｉ、バンク毎の第１判定回路８１とを備えた回路構成なので、バンク毎のページヒット率Ｒｈｉが設定値Ｑ％以上であるか否かの判定を高速に行うことができる。

（６）第２判定手段の一例であるマスター数判定回路７１は、アクセスマスター数カウンター７５、特定時間カウンター７６、有効バンク数レジスター７７及び第２判定回路７８を備えた回路構成なので、アクセスマスター数Ｎｍが設定数Ｎｂ以下であるか否かの判定を高速に行うことができる。

（７）複合機１１によれば、画像データに施すべき画像処理や縦横変換処理時にＤＲＡＭ３３に高速でアクセスできるので、画像処理や縦横変換処理などを高速に行うことができる。よって、複合機１１の印刷スループットを向上させることができる。

（第２実施形態）
次に第２の実施形態を図８及び図９を用いて説明する。図８は、メモリー制御システムを含むＳＯＣ及び外部メモリーを示す。この第２実施形態では、図８に示すように、複数のマスターＭ１〜Ｍｎは、インターコネクトの一例であるバスＢＳを介して接続されている。このバスＢＳは、複数のマスターＭ１〜Ｍｎからの要求が重なったときに各要求を調停し、その調停した１つの要求をメモリーコントローラー３７に渡す機能を有している。このため、メモリーコントローラー３７は要求を受け付けてもどのマスターＭからの要求であるかを識別できない。この場合、特定時間Ｔ内のアクセスマスター数を計数できないので、メモリーコントローラー３７は、マスター数判定回路７１を備えていない。すなわち、本実施形態のメモリーコントローラー３７は、図５においてマスター数判定回路７１が廃止された構成であり、ページヒット率判定回路７２及びページ制御回路７３を備えている。

メモリーコントローラー３７では、ページヒット率判定回路７２が、ページヒット率Ｒｈｉが設定値Ｑ（本例では５０％）以上であるか否かを判定し、バンクＢｉ毎の判定結果が第１判定信号Ｓ１としてページ制御回路７３に出力される。ページ制御回路７３は、バンクＢｉ毎の第１判定信号Ｓ１に基づいて、第１判定信号Ｓ１がＨｉｇｈ（つまりＲｈ≧５０％）のときにはページオープン制御信号Ｓopenを出力し、第１判定信号Ｓ１がＬｏｗ（つまりＲｈ＜５０％）のときにはページクローズ制御信号Ｓcloseを出力する。このように前記第１実施形態と同様にバンク毎にページオープン／ページクローズを制御しているが、現在選択中のバンクのみ対象にページオープン／ページクローズを制御してもよい。

図９は、メモリーコントローラー３７が行う処理をフローチャートで示したものである。図９に示すように、ステップＳ１１０では、バンク毎のページヒット率が５０％以上であるか否かを判断する。この判定は、ページヒット率判定回路７２が行う。すなわち、第１判定回路８１が、バンクＢｉ毎のページヒット数カウンターＨＣ０〜ＨＣ７の計数値であるページヒット数Ｈｉと、バンク毎のアクセス数カウンターＡＣ０〜ＡＣ７の計数値である全アクセス数Ａｉとを用いて、バンクＢｉ毎のページヒット率Ｒｈｉを演算する。そして、その演算したページヒット率Ｒｈｉが設定値Ｑ（本例では５０％）以上であるか否かをバンクＢｉ毎に判定する。各第１判定回路８１はそれぞれの判定結果を第１判定信号Ｓ１としてページ制御回路７３に出力する。このとき、バンク毎のページヒット率Ｒｈｉが５０％以上であれば、ステップＳ１２０に進んで、対象ページのオープンを指示する。一方、バンク毎のページヒット率Ｒｈｉが５０％未満であれば、ステップＳ１３０に進んで、対象ページのクローズを指示する。詳しくは、ページ制御回路７３は、各第１判定信号Ｓ１の信号値に応じてバンク毎にページオープン制御信号Ｓopen又はページクローズ制御信号Ｓcloseをメモリーシーケンス制御回路６４へ出力する。

そして、メモリーシーケンス制御回路６４は、ページオープン制御信号Ｓopen又はページクローズ制御信号Ｓcloseに基づきシーケンス動作する。このシーケンス動作では、ページオープン制御信号Ｓopenに対応するバンクを指定してＤＲＡＭ３３にページオープンコマンドを送り、ページクローズ制御信号Ｓcloseに対応するバンクを指定してＤＲＡＭ３３にプリチャージコマンド（ページクローズコマンド）を送る。

このように、現在選択中のバンクにおけるページヒット率Ｒｈが５０％以上であれば、次回のアクセスで同一ページにアクセスされ易い局所性があるため、ページオープンが指示される。一方、現在選択中のバンクにおけるページヒット率が５０％未満であれば、局所性がなく次回のアクセスが異ページになる確率が高いと予測されるため、ページクローズ動作（プリチャージ動作）が指示される。

このように、複数のマスターＭ１〜Ｍｎとメモリーコントローラー３７との間にインターコネクトが介在して、要求元のマスターが識別不能な構成であっても、バンク毎のページヒット率Ｒｈは演算できるので、ページヒット率Ｒｈが設定値Ｑ（例えば５０％）以上であるか否かの判定結果により局所性の有無を判定できる。そして、局所性がある場合（Ｒｈ≧５０％）は、対象ページのオープンを指示し、局所性がない場合（Ｒｈ＜５０％）は、対象ページのクローズを指示できる。よって、複数のマスターＭ１〜Ｍｎとメモリーコントローラー３７間にインターコネクトが介在するメモリー制御システムであっても、メモリーコントローラー３７のレイテンシーを改善できる。

なお、上記実施形態は以下のような形態に変更することもできる。
・設定バンク数Ｎｂは、ＤＲＡＭ３３を構成する全バンク数（８個又は４個）を指す有効バンク数Ｎｅに限定されない。設定バンク数Ｎｂは、例えば１≦Ｎｂ＜Ｎｅを満たす自然数であってもよい。設定バンク数Ｎｂは、有効バンク数Ｎｅよりも少ないほど、アクセスマスター数条件を満たしたときに次回のアクセスで同一ページになる確率は一層高まり、一層高いレイテンシー改善効果を期待できる。例えば設定バンク数Ｎｂを有効バンク数Ｎｅの１／２以下の自然数に設定したり、さらには「１」を設定してもよい。もちろん、設定バンク数Ｎｂは有効バンク数Ｎｅ以下であることが好ましいが、例えば設定バンク数Ｎｂは、Ｎｅ＜Ｎｂ≦１．５・Ｎｅの範囲内の自然数でもよい。

・ページヒット率Ｒｈの設定値Ｑは５０％に限定されない。５０％より大きな値を設定してもよいし、５０％より小さな値を設定してもよい。例えば設定値として、６０％、７５％を設定してもよいし、４０％を設定してもよい。例えばアクセスマスター数Ｎｍの設定バンク数Ｎｂを有効バンク数Ｎｅより小さな値に設定した場合は、設定値Ｑが５０％未満でも局所性の有無を適正に判定できる。要するに、アクセスマスター数条件とページヒット率条件の両方で判定する場合は、一方の条件設定を緩くした場合に他方の条件設定をきつくすれば、局所性の有無を適正に判定できる。

・アクセスマスター数Ｎｍの値に応じて、ページヒット率の設定値Ｑを動的に変化させる構成としてもよい。また、これとは逆に、ページヒット率Ｒｈｉの値に応じて、アクセスマスター数判定用の設定バンク数Ｎｂを動的に変化させる構成としてもよい。例えばページヒット率Ｒｈｉが５０％以上であればＮｂ＝Ｎｅとし、ページヒット率Ｒｈｉが７５％以上であればＮｂ＝１．５・Ｎｅとし、ページヒット率Ｒｈｉが２５％以上であればＮｂ＝０．５・Ｎｅとするなどの構成を採用できる。

・ページヒット率は、特定時間におけるページヒット率Ｒｈｉとしてもよい。この場合、特定時間は、アクセスマスター数で使用した特定時間Ｔと同じ時間を設定してもよいし、特定時間Ｔと異なる時間を設定してもよい。

・全アクセス数Ａｉに一定の値Ａｏ（但しＡｏは２以上の自然数）を設定し、直近Ａｏ回のアクセス数におけるページヒット数Ｈｉの比率からページヒット率を求める構成も採用できる。

・ページヒット率Ｒｈｉは、ページヒットとページミスのヒストグラムを取り、このヒストグラムから求める構成としてもよい。
メモリー制御システムは、図２及び図８の構成に限定されない。例えばＮ個のマスターＭ１〜ＭｎのうちＰ個（但しＰ＜Ｎ）のマスターは、メモリーコントローラー３７に対して個々に接続され、Ｑ個（但しＱ＝Ｎ−Ｐ）のマスターはメモリーコントローラー３７に対して、Ｑ個のマスターからの要求を調停する調停機能を有するバスＢＳよりなるインターコネクトを介して接続された構成でもよい。この構成のメモリー制御システムにおいても、バンク毎のページヒット率に応じた判定を行うことができる。さらにメモリーコントローラー３７に個々に接続されたＰ個のマスターを対象に特定時間Ｔ内のアクセスマスター数を計数し、その計数結果である特定時間内のアクセスマスター数に応じた指示を出す構成でもよい。この場合、Ｎ個全てのマスターを対象としている訳ではないので、その分を見込んだ小さめの設定値が好ましい。例えば有効バンク数ＮｅにＰ／Ｎを乗じた値付近の設定値が好ましく、一例として［Ｎｅ・Ｐ／Ｎ］以下の設定値が好ましい（但し、上記式における［ ］はガウス記号であり、［Ｘ］はＸを超えない最大の整数を示す。）。このような構成でも、ページヒット率は判定するので、空間的局所性は反映される。

・予測結果が正しかったか否かその予測の適正度を判定する予測適正度判定手段を設け、予測適性度に応じて予測の外れ度合が大きければ、設定値Ｑと設定バンク数Ｎｂのうち少なくとも一方をＣＰＵ３５が予測を当たり易くする方向へシフトさせる構成を採用できる。この構成によれば、設定値を動的に切り替えることで、メモリーコントローラー３７のレイテンシーを改善できる。

・今回のアクセスより前の特定時間Ｔ内のアクセスマスター数としたが、今回アクセスの要求元のマスターをアクセスマスター数に計数する構成としてもよい。
・ページヒット率に替えて、ページミス率を採用し、ページミス率が設定値以下であるか否かを判断し、ページミス率が設定値以下のときにページオープンを指示し、ページミス率が設定値以下でないときにページクローズを指示する構成とし、間接的にページヒット率が設定値を超えるか否かを判定する構成も採用できる。

・前記各実施形態では、スキャナー機能を備えたカラーインクジェット式のプリンター部１４が採用されているが、ワイヤインパクト式記録装置、熱転写式記録装置、電子写真式記録装置等の記録装置を採用してもよい。また、これらの記録装置は、モノクロ記録装置を採用しても良い。また、スキャナー機能を備えない記録装置を採用してもよい。

・前記各実施形態では、記録装置の一例である複合機に適用したが、記録装置にも限定されない。例えばプロジェクター、テレビ、デジタルフォトフレーム、デジタルカメラ、オーディオ機器などの電子機器に広く適用できる。

１１…記録装置の一例としての複合機、１４…プリンター部、２７…記録手段を構成するキャリッジモーター、２８…搬送手段の一例である搬送モーター、２９…記録手段を構成する印刷ヘッド、３３…ダイナミックＲＡＭ（ＤＲＡＭ）、３５…マスターの一例であるＣＰＵ、３６…スタティックメモリーコントローラー、３７…メモリー制御システムを構成するとともにメモリー制御装置の一例であるダイナミックメモリーコントローラー（メモリーコントローラー）、３８…表示駆動回路、３９…スキャナー入力回路、４０…メモリーカード入出力回路、４１…ＪＰＥＧ解凍回路、４２…画像処理手段の一例である画像処理回路、４３…画像処理手段の一例である縦横変換回路、４４…ヘッド制御ユニット、４５…モーター駆動回路、５０…コマンドデコーダー、５１…制御論理回路、５５…データ制御回路、５６…入出力バッファー、５７…ロウデコーダー、５８…カラムデコーダー、５９…センスアンプ、６１…調停回路、６２…制御回路、６３…コマンドキュー回路、６４…指示手段を構成するメモリーシーケンス制御回路、６５…制御レジスター回路、６６…データ制御回路、６７…レイテンシー改善回路、７１…第２判定手段の一例であるマスター数判定回路、７２…第１判定手段の一例であるページヒット率判定回路、７３…指示手段を構成するページ制御回路、７５…第３カウンターの一例であるアクセスマスター数カウンター、７６…計時用カウンターの一例である特定時間カウンター、７７…格納手段の一例である有効バンク数レジスター、７８…第２の判定回路の一例である第２判定回路、８１…第１の判定回路の一例である第１判定回路、８２…第３判定回路、Ｍ，Ｍ１〜Ｍｎ…メモリー制御システムを構成するマスター、Ｂ，Ｂ０〜Ｂ７…バンク、ＢＳ…インターコネクトの一例であるバス、ＨＣ０〜ＨＣ７…第２カウンターの一例であるページヒット数カウンター、ＡＣ０〜ＡＣ７…第１カウンターの一例であるアクセス数カウンター、Ｒｈ，Ｒｈｉ…ページヒット率、Ｑ…設定値、Ｔ…特定時間、Ａｉ…全アクセス数、Ｈｉ…ページヒット数、Ｎｍ…アクセスマスター数、Ｎｂ…設定バンク数、Ｎｅ…設定バンク数の一例である有効バンク数、Ｐ…媒体の一例である用紙。

Claims (10)

1. マスターとダイナミックＲＡＭとの間に介在して前記マスターからのアクセス要求に基づいて前記ダイナミックＲＡＭに対するアクセスを制御するメモリー制御装置であって、
   前記ダイナミックＲＡＭにおいてアクセス中の対象バンクのページヒット率が設定値以上であるか否かを判定する判定手段と、
   前記ページヒット率が設定値以上と判定された場合に前記ダイナミックＲＡＭに対してアクセス中の対象ページを保持するページオープンを指示し、前記ページヒット率が設定値未満と判定された場合に前記ダイナミックＲＡＭに対してアクセス中の対象ページを閉じるページクローズを指示する指示手段と、
   を備えたことを特徴とするメモリー制御装置。
2. 前記判定手段を第１判定手段とし、
   直前の特定時間内にアクセスした異なるマスターの数であるアクセスマスター数が、前記ダイナミックＲＡＭを構成する全バンク数以下の値の設定バンク数以下であるか否かを判定する第２判定手段を更に備え、
   前記指示手段は、前記ページヒット率が設定値以上と判定され、かつ前記アクセスマスター数が前記設定バンク数以下と判定された場合に前記ページオープンを指示し、それ以外の判定結果の場合には前記ページクローズを指示することを特徴とする請求項１に記載のメモリー制御装置。
3. 前記設定値は５０％以上であることを特徴とする請求項１又は２に記載のメモリー制御装置。
4. 前記ページヒット率で判定する前記判定手段は、全アクセス数を計数する第１カウンターと、ページヒット数を計数する第２カウンターと、前記両カウンターがそれぞれ計数した全アクセス数とページヒット数とに基づいて前記ページヒット率を演算して当該ページヒット率が前記設定値以上であるか否かを判定する第１の判定回路とを備えることを特徴とする請求項１又は２に記載のメモリー制御装置。
5. 前記第２判定手段は、前記特定時間を計時する計時用カウンターと、前記アクセスマスター数を計数する第３カウンターと、設定バンク数が格納される格納手段と、前記計時用カウンターが計時する前記特定時間内に前記第３カウンターが計数したアクセスマスター数を取得し、当該アクセスマスター数が前記設定バンク数以下であるか否かを判定する第２の判定回路とを備えることを特徴とする請求項２乃至４のうちいずれか一項に記載のメモリー制御装置。
6. 複数のマスターと、
   請求項１乃至５のいずれか一項に記載の前記メモリー制御装置とを備え、
   前記複数のマスターは前記メモリー制御装置に対して個々に接続されていることを特徴とするメモリー制御システム。
7. 複数のマスターと、
   請求項１、３乃至４のいずれか一項に記載の前記メモリー制御装置とを備え、
   前記複数のマスターと前記メモリー制御装置との間には前記複数のマスターからの要求を調停可能なインターコネクトが介在することを特徴とするメモリー制御システム。
8. Ｎ個（但しＮ≧２）のマスターと、
   請求項１乃至５のいずれか一項に記載の前記メモリー制御装置とを備え、
   前記Ｎ個のうちＰ個（但しＰ＜Ｎ）のマスターは前記メモリー制御装置に対して個々に接続されており、前記Ｎ個のうちＱ個（但しＱ＝Ｎ−Ｐ）のマスターは前記メモリー制御装置に対して、当該Ｑ個のマスターからの要求を調停可能なインターコネクトを介して接続されていることを特徴とするメモリー制御システム。
9. 請求項６乃至８のいずれか一項に記載のメモリー制御システムと、
   媒体を搬送する搬送手段と、
   前記搬送手段により搬送される媒体に記録を施す記録手段と、
   前記ダイナミックＲＡＭから読み出した処理前の画像データに画像処理を施して前記記録手段を制御する制御データを生成して当該制御データを前記ダイナミックＲＡＭに格納する画像処理手段とを備え、
   前記画像処理手段を前記マスターのうちの１つとすることを特徴とする記録装置。
10. マスターとダイナミックＲＡＭとの間に介在するメモリー制御装置が、前記マスターからの要求に基づいて前記ダイナミックＲＡＭに対するデータの読出し及び書込みを制御するメモリー制御方法であって、
    前記ダイナミックＲＡＭにおいて選択中の対象バンクのページヒット率が設定値以上であるか否かを判定する判定ステップと、
    前記ページヒット率が設定値以上と判定された場合に前記ダイナミックＲＡＭに対してオープン中の対象ページを保持するページオープンを指示し、前記ページヒット率が前記設定値未満と判定された場合に前記ダイナミックＲＡＭに対してオープン中の対象ページを閉じるページクローズを指示する指示ステップと、
    を備えたことを特徴とするメモリー制御方法。

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