JP4982778B2 - 電子回路装置 - Google Patents
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Description
このような積層型半導体装置内に多層に積層されたチップ間や、積層されたプリント配線基板間を無線接続する技術として、本発明者らは、チップ上の配線やプリント配線基板上の配線により形成されるコイルを介して積層実装されるチップ間や基板間で誘導結合による通信を行う電子回路を提案している(特許文献1〜7、非特許文献1〜8参照。)。
各チップを何番目の順位に積層実装するかを予め決めておけば、チップの製造過程でチップ識別番号を埋め込むことができる。例えば、フラッシュメモリの場合、各チップをテストして良品を選別する段階で、フラッシュメモリの特定の領域にチップ識別番号を書き込めば良い。或いは、DRAMの場合、レーザーでヒューズを切断することで、チップ識別番号を書き込むことができる。DRAMでは、各チップをテストして不良ビットが見つかれば、レーザーを照射して冗長回路のヒューズを切断することで、不良ビット列を予備のビット列に置き換えることができるからである。
そこで、製造過程にチップ識別番号を埋め込むことや実装時にワイヤボンディングでチップ識別番号を与えるのではなく、各チップに固有のチップ識別番号を割り当てるために、以下のような発明が行われている。
更に、特開2003−110086号公報(特許文献8)および特開2007−157266号公報(特許文献9)いずれの発明においても、全チップにチップ選択アドレスを送り、各チップのチップ識別番号と比較することで所望の半導体チップを選択するために、全チップに共通の接続経路を形成しなければならない。誘導結合で接続する場合、接続できる距離は、コイルの直径程度である。したがって、全チップに共通の接続経路を形成するためには、全チップを積層実装したときのチップの厚さ方向の距離に相当する直径のコイルが必要になる。チップの厚さが50μmの場合、64枚のチップを積層すると3mm以上の厚さになる。この場合、全チップに共通の接続経路を形成するためには3mm以上の直径のコイルが必要になり、これを10mm程度のチップに集積するのは高価になる。
また、抜き差しできる基板が積層された状態にある場合、基板の挿抜のたびにチップ識別番号を生成する必要があり、そのための電力が必要になる。
本発明は、上記問題点に鑑み、同一種類或いは2乃至3種類に分類される複数の半導体チップ又は装置等の電子回路要素を任意の数縦方向或いは横方向に積層させて装置を構成し、所望の電子回路基板を選択して通信することが可能な積層型装置を提供することを目的としている。また、少ない消費電力により積層された複数の電子回路要素から任意の電子回路要素を選択することが可能な構成を提供することを目的としている。また、多層に積層される複数の電子回路要素から所望の電子回路要素を端子の接触、光結合、或いは電磁結合により選択的に結合し通信することが可能な電子回路に応用できることを目的としている。
図1(a)は同実施態様の全体構成を示す図であり、同一機能のn個のメモリチップ(メモリチップ1からメモリチップn)が積層され、メモリチップの最前列にコントロールチップ100が積層されている。メモリチップは通信回路111乃至113と、図示されていない所定の容量のメモリセルと読み出し/書き込み制御回路が集積されている。
通信回路内には送受信回路が設けられている。当該実施態様は誘導結合により通信を行うものであり、通信距離は任意の値に設計可能である。メモリチップmの送受信回路内の受信回路はメモリチップm−yからの信号を受信し、メモリチップm内の制御回路に渡す。また、メモリチップmの送信回路は制御回路のデータをメモリチップm+xに送信する。メモリチップmが転送状態にある時、受信回路が受信した信号を送信回路により送信することにより、メモリチップm−yからの信号をチップm+xに転送(中継)する。
当該実施態様の送受信回路は、前方の構成要素から信号を受信し、後方の構成要素に送信する送受信形態と、後方の構成要素から信号を受信し、前方の構成要素に送信する送受信形態が可能である。従って上記の「x」と「y」は正もしくは負の整数が可能であるが、以下、「x」と「y」はいずれも1の場合で説明する。
n個のメモリチップの中の特定のメモリチップm内に集積されているメモリセルにアクセスする場合、コントロールチップ100はデータ入出力部104からメモリチップmを選択する制御データを出力することにより、メモリチップmを選択状態に設定する。次に、コントロールチップ100は、アクセスするメモリセルのアドレスと、書き込み/読み出し制御信号を出力し、前記アドレスに対してデータの書き込み/読み出しを実行する。
送受信回路122は前段のメモリチップm−1の送受信回路と誘導結合する受信回路部123と、後段のメモリチップm+1の送受信回路と誘導結合する送信回路部127と、通信回路120の全体を制御する制御回路125を有している。
順序論理回路135はメモリチップの動作状態を表す3ビットの状態情報[S1、 S2、 S3]133を記憶するフリップフロップ134と、組合せ論理回路136を有している。組合せ論理回路136はフリップフロップ134の値と送受信回路122が前段のメモリチップm−1(メモリチップ1ではコントロールチップ100)から送信された2ビットの制御情報(D1、D2)131に基づいて、メモリチップmが次に採るべき動作状態を決定し、対応する状態情報をフリップフロップ134に記憶する。
制御回路125は状態情報[S1、 S2、 S3]133に基づいてメモリチップmの動作を決定し、メモリチップmの全体を制御する。制御回路125はメモリチップ内のメモリセルに読み出し/書き込みの制御信号とアドレス情報を送信し、読み出したデータ或いは書き込むデータを授受する信号線137を有している。
データの授受には、受信器回路部123を介して受信したデータをメモリセル等の内部回路に送信する動作、同じく、受信したデータを送信回路部127を介して次段のメモリチップに転送(中継)する動作、メモリセル等の内部回路のデータを送信回路部127を介して次段のメモリチップ(又はコントロールチップ100)に送信する動作がある。
ゲート回路144は制御回路125からの[disable]信号により制御される。ゲート回路144がオンの時、受信回路部123は受信状態となり、増幅回路143は受信コイル141が受信した信号を増幅して制御回路に渡す。制御回路125から[disable]信号が出力されるとゲート回路144はオフとなり、増幅回路143と受信コイル141は分離され、受信動作は休止状態(disabled)となる。
送信器146は制御回路125が出力するデータ信号[Txdata]の「1」「0」に対応して送信コイル145に流れるパルス電流の向きを制御し、次段の受信コイルとの間に出力信号に対応した誘導結合を生成する。
なお、同図では、受信回路部と送信回路部は各一つのみが記載されているが、必要に応じて任意の数とすることが可能である。
図2(c)は受信コイル141と送信コイル145を個別に設ける構成である。当該構成を採用することにより、受信コイル141と送信コイル145の設置位置を任意に決定することが可能となり、各コイル間の干渉を小さくすることが可能となる。
図2(d)は1つのコイル147により送信コイルと受信コイルを兼用する構成であり、コイルを送信時と受信時に切り換えて使用する。図2(e)のコイル148は送信コイルと受信コイルを同軸に配置する構成である。図2(d)及び図2(e)の構成は、送信時は送信回路146を駆動し受信回路142を休止状態とし、受信時は受信回路142を駆動し送信回路146を休止状態とすることにより相互干渉を防止する。
チップ151の制御回路が送信器を介して送信コイルAを駆動すると、チップ152の受信状態に設定されている受信コイルAは誘導結合により信号を検知し、チップ152の制御回路に受信した信号(Rxdata)を渡す。この動作により、チップ151からチップ152にデータの送信が行われる。
チップ152の制御回路は送信する信号に基づいてチップ152の送信コイルBを駆動する。送信コイルBによる誘導結合はチップ151の受信コイルBとチップ153の受信コイルBに到達する。チップ151の受信コイルBは休止状態に設定されているため信号を検知することはない。一方チップ153の受信コイルBは受信状態に設定されているため信号を検知しチップ153の制御部に渡す。上記動作により、チップ152からチップ153にデータの送信が行われる。
次に、チップ153の送信コイルCからチップ154の受信状態に設定されている受信コイルCにデータの送信が行われ、更に、チップ154の送信コイルAからチップ155の受信状態に設定されている受信コイルAにデータの送信が行われる。当該構成と動作により、図1のコントロールチップ100は積層されたメモリチップ1乃至メモリチップnにデータを送信することが可能となる。
図3(b)において、チップ162からチップ163にデータを送信する場合、チップ162のコイルDを送信状態に設定すると共に、チップ161のコイルDを休止状態、チップ163のコイルDを受信状態に設定する。チップ162のコイルDを送信データにより駆動すると、チップ161のコイルDとチップ163のコイルDに誘導結合が発生する。チップ161のコイルDを休止状態に設定されているため、チップ161はチップ162のデータを受信することはない。これに対して、チップ163のコイルDは受信状態に設定されており、誘導結合によりチップ162からのデータを受信する。
従って、チップ161のコイルDを休止状態、チップ163のコイルDを受信状態に設定することにより、チップ162からチップ163にデータを送信することが可能となる。また、チップ163のコイルDを休止状態、チップ161のコイルDを受信状態に設定することにより、チップ162からチップ161にデータを送信することが可能となる。
チップ間のデータの送受信を行う全てのチャネルを1コイル型とすることにより、各チップのコイルの構造は同一となり、積層するチップを全て同一機能且つ同一構造とすることが可能となる。
各メモリチップは、コントロールチップ100から選択され、データの書き込み/読み出しを行う状態、選択されたメモリチップとコントロールチップ100との間で授受されるアドレス等のデータを中継する状態等、複数の動作状態を有し、コントロールチップ100が送信した制御データと現在の動作状態に基づいて、次に採るべき動作状態を決定する。
コントロールチップ100は特定のメモリチップにデータの書き込み/読み出しを指示する際、リセットライン103を介して全てのメモリチップにリセット信号を出力し、各メモリチップのフリップフロップ134をリセットする。当該リセット処理により、全てのメモリチップの状態は初期状態に設定される。コントロールチップ100は、上記リセット処理に続いて、2ビットデータ「D1、D2」を、データチャネル104を介して積層されたメモリチップに出力する。
受信状態{000}:コントロールチップ100が出力したリセット信号により、フリップフロップ134はリセットされ、{000}となり、通信回路は受信状態となる。受信状態のメモリチップmはメモリチップm−1(メモリチップ1はコントロールチップ100:以下「前段装置」と言う。また、メモリチップm+1を「後段装置」と言う)から受信した2ビットデータ「D1、D2」を組合せ論理回路136に渡す。組合せ論理回路136は状態情報{000}と上記の2ビットデータ「D1、D2」に基づいて次の内部状態を決定する。2ビットデータ「D1、D2」が「00」の時は、内部状態は受信状態{000}を維持する。また「D1、D2」が「01」「11」「10」の時、内部状態は各々、転送状態{001}、選択準備状態{010}、スリープ準備状態{100}に遷移する。
転送状態{001}:転送状態{001}にある通信回路120は転送(中継)回路として機能し、前段装置から受信した2ビットデータ「D1、D2」を後段装置に送信する。また、全ての2ビットデータ「D1、D2」に対して状態情報は{001}に維持される。
選択準備状態にある通信回路120が前段装置から2ビットデータ「01」「11」「10」を受信すると、状態情報を選択準備状態{010}に維持し、受信した2ビットデータ「D1、D2」を後段装置に送信する。前段装置から2ビットデータ「00」を受信すると、内部状態をメモリセルの読み出し/書き込み動作可能な状態である選択状態{011}に遷移させると共に、2ビットデータ「00」を後段装置に送信する。
選択状態{011}:選択状態{011}は、メモリセルの読み出し/書き込みが可能な動作状態である。選択状態{011}に設定されている通信回路120は、前段装置から受信した2ビットデータ「D1、D2」により内部状態が変化することはなく、また受信した2ビットデータ「D1、D2」を後段装置に送信することもない。
スリープ準備状態にある通信回路120が前段装置から受信した2ビットデータ「D1、D2」が「01」「11」「10」の時は、状態情報をスリープ準備状態{100}に維持し、受信した2ビットデータ「D1、D2」を後段装置に送信する。前段装置から2ビットデータ「00」を受信すると、内部状態を消費電力が小さいスリープ状態{110}に設定すると共に2ビットデータ「00」を後段装置に送信する。
スリープ状態{110}:スリープ状態{110}にあるメモリチップは、リセット回路等の最小の機能部以外の機能を停止し消費電力を小さくする。前段装置から2ビットデータ「D1、D2」を受信する動作も停止する。
コントロールチップ100と、選択状態{011}にあるメモリチップとの間に積層されているメモリチップは転送状態{001}に設定される。転送状態{001}にあるメモリチップは、コントロールチップ100と選択状態{011}のメモリチップとの間で授受されるアドレスやデータ等の中継処理を行う。
順序論理回路135はフリップフロップ134と、組合せ論理回路136からなる。フリップフロップ134は状態情報{S1、S2、S3}を記憶する回路であり、コントロールチップ100が出力するリセット信号103によりリセットされ、{0、0、0}即ち、受信状態{000}となる。
組合せ論理回路136は、フリップフロップ134の3ビット出力{S1、S2、S3}と受信回路123が前段装置から受信した2ビットデータ「D1、D2」とを図5に示される組合せ論理回路136により論理演算を行い、その結果をフリップフロップ134に保持する。
メモリチップの状態の設定を開始する時、コントロールチップ100は全てのメモリチップにリセット信号103を送信し、メモリチップを受信状態{000}に設定する。
第1ステップ(#1):コントロールチップ100はメモリチップ1を転送状態にするために2ビットデータ「01」を送信する。受信状態{000}にあるメモリチップ1は、2ビットデータ「01」を受信すると転送状態{001}に遷移する。
第2ステップ(#2):コントロールチップ100はメモリチップ2を転送状態にするために2ビットデータ「01」を送信する。転送状態{001}となっているメモリチップ1は2ビットデータ「01」を後段のメモリチップ2に転送する。受信状態{000}のメモリチップ2は2ビットデータ「01」を受信すると転送状態{001}に遷移する。
第3ステップ(#3):コントロールチップ100はメモリチップ3を転送状態にするために2ビットデータ「01」を送信する。当該2ビットデータ「01」は、転送状態{001}にあるメモリチップ1とメモリチップ2を介してメモリチップ3に転送される。受信状態{000}のメモリチップ3は2ビットデータ「01」を受信すると転送状態{001}に遷移する。
第4ステップ(#4):コントロールチップ100はメモリチップ4を転送状態にするために2ビットデータ「01」を送信する。コントロールチップ100が送信した2ビットデータ「01」は、転送状態{001}にあるメモリチップ1乃至メモリチップ3を介してメモリチップ4に転送され、メモリチップ4を転送状態{001}に遷移させる。
第6ステップ(#6):コントロールチップ100はメモリチップ5の読み出し/書き込み動作に関与しないメモリチップ6をスリープ状態にするため、まず、メモリチップ6をスリープ準備状態に設定する2ビットデータ「10」を送信する。当該データは転送状態{001}のメモリチップ1乃至メモリチップ4と、選択準備状態{010}のメモリチップ5を介してメモリチップ6に転送される。受信状態{000}のメモリチップ6は2ビットデータ「10」を受信するとスリープ準備状態{100}に遷移する。
第7ステップ(#7):コントロールチップ100はメモリチップ7をスリープ準備状態に設定するために、2ビットデータ「10」を送信する。当該データは送信状態{001}のメモリチップ1乃至メモリチップ4、選択準備状態{010}のメモリチップ5、スリープ準備状態{100}のメモリチップ6を介してメモリチップ7に転送される。受信状態{000}のメモリチップ7は2ビットデータ「10」を受信するとスリープ準備状態{100}に遷移する。
第8ステップ(#8):コントロールチップ100はメモリチップ8をスリープ準備状態に設定するために、2ビットデータ「10」を送信する。当該データは転送状態{001}のメモリチップ1乃至メモリチップ4、選択準備状態{010}のメモリチップ5、スリープ準備状態{100}のメモリチップ6とメモリチップ7を介してメモリチップ8に転送される。受信状態{000}のメモリチップ8は2ビットデータ「10」を受信するとスリープ準備状態{100}に遷移する。
第9ステップ(#9):コントロールチップ100は選択準備状態とスリープ準備状態にあるメモリチップを各々、選択状態とスリープ状態に遷移させるため、2ビットデータ「00」を送信する。2ビットデータ「00」は転送状態{001}のメモリチップ1乃至メモリチップ4を介してメモリチップ5に送信される。2ビットデータ「00」を受信した選択準備状態{010}にあるメモリチップ5は、選択状態{011}に遷移すると共に、2ビットデータ「00」を後段のメモリチップ6に送信する。2ビットデータ「00」を受信したスリープ準備状態{100}にあるメモリチップ6は、スリープ状態{110}に遷移すると共に、2ビットデータ「00」を後段のメモリチップ7に送信する。スリープ準備状態{100}にあるメモリチップ7とメモリチップ8はメモリチップ6と同様の動作を行いスリープ状態{110}に遷移する。
上記の設定を終了したコントロールチップ100は、書き込み/読み出し制御情報、アドレス情報等、メモリチップ5のアクセスに必要な情報を送信する。転送状態に設定されたメモリチップ1乃至メモリチップ4は、コントロールチップ100とメモリチップ5の間で授受されるデータの転送(中継)処理を行う。
メモリチップ5は、コントロールチップ100が出力した、読み出し/書き込み制御信号、及びアドレス信号を受信し、読み出し/書き込み制御信号に従って、アドレス信号により指定されたメモリ領域からデータを読み出し、前記通信路を介してコントロールチップ100に送信する。或いは、前記通信路を介してコントロールチップ100が送信したデータをアドレス信号により指定されたメモリ領域に書き込む。
転送状態{01}:転送状態{01}にあるメモリチップは、前段装置と後段装置の間で授受されるデータの中継処理を行う。
選択状態{10}:選択状態{10}にあるメモリチップは自身のメモリ回路を読み出し/書き込みが可能な選択状態にセットし、前段装置から送信されるアドレス情報等のアクセス情報に従ってメモリの読み出し/書き込みを実行する。選択状態{10}にあるメモリチップは前段装置から送信されたデータを後段装置に送信することはない。従って、後段装置は受信状態{00}のままである。
当実施態様は複数のグループを縦続接続して目的の電子回路装置を構成する。各グループ内の一つのメンバー(グループ1及びグループ2のメンバー2)は各々通信回路216、226を有しており縦続接続されている。コントロールチップ200から出力される状態設定データ202(図1の2ビットデータ「D1、D2」)が通信回路間を転送される。
通信回路216、226は、自身が選択状態に設定された時、コントロールチップ200から送信されたID情報に基づいてグループ内のメンバーを指定する指定回路217、227を有している。
通信回路を有しないメンバー(グループ1及びグループ2のメンバー1)は、指定回路の指定に従って自身の動作(メモリチップの場合はメモリセルのアクセス動作)を制御する動作制御回路212、222を有している。通信回路を有すメンバー(グループ1及びグループ2のメンバー2)の場合、指定回路217、227が動作制御回路の機能を実行する。
選択状態に設定されている通信回路(例えば、226)が、コントロールチップ200が送信したID情報を通信回路216を介して受信すると、指定回路227は当該ID情報が指定するメンバーを判別し、該当するメンバーの動作制御回路にコントロールチップ200のアクセス要求に応答することを指示する。
本発明に係る電子回路装置は、制御要素であるコントロールチップに複数(n個)の構成要素を縦方向或いは横方向に積層した構成であり、上記制御要素からの信号を積層されている構成要素が順次中継する構成である。従って、n個の構成要素の中間に位置する構成要素、例えばk番の構成要素に障害が発生し、制御要素からの信号の中継が行えなくなった場合、正常に動作することが可能であるk+1番からn番の構成要素も利用することができなくなる。
本実施態様では、制御要素から最も遠い位置に積層されている構成要素の受信回路部323に、コントロールチップ300の制御データを直接入力する入力手段330を設けたものである。k番の構成要素に障害が発生し、当該構成要素より後段の装置との通信が行えなくなったことを検知したコントロールチップ300は、構成要素nの入力手段330を制御し、コントロールチップ300が制御ライン310を介して出力する制御データを受信回路部323に渡す設定とする。
コントロールチップ300は、構成要素k+1から構成要素nに送信するデータを、データライン310を介して構成要素nに送信する。構成要素k+1乃至構成要素nは、図3で説明されているデータの送信方向を変更する構成を用いて、構成要素nがデータライン310を介して受信した制御情報を構成要素k+1に向けて転送し、各構成要素の動作状態を設定する。
本発明は同一の機能を有する構成要素を任意の数縦方向或いは横方向に積層させて装置を構成するものであり、構成要素が有する機能に依存するものではない。また、積層された構成素間の通信手段として、コネクタ或いは接点による機械的な接続、発光素子と受光素子とによる光結合等任意の通信手段が可能である。
本発明の構成により、構成要素の再設計をすること無く構成要素を追加、或いは削除が可能となり、装置全体の能力の変更が可能となる。また、識別番号を各構成要素に割り当てる必要がなくコストの低減が可能となる。制御要素は選択先情報を全ての構成要素に知らせる必要がなく低電力化が可能となる。また、各構成要素が送信するデータ量が少なく、通信電力の削減が可能となる。
本発明の第3の実施態様では、グループ選択を行い、グループ内のメンバー選択を別の手段で行うことにより、構成要素の数が多いときの選択を高速に行うことが可能となる。
本発明の第4の実施態様では、制御要素から最も離れている最終端の構成要素にデータを送信する信号路を設けることにより、積層された構成要素の一部が障害となり、制御要素からのデータを中継することが不可能となった場合であっても、正常な構成要素を動作させることが可能となる。
また、上記の第1乃至第3の実施態様は、隣接する制御要素又は構成要素間でデータ等の授受を行う形態である。しかし、特許文献1の図4に示される様に、誘導結合を用いることにより、離れて積層されている要素間でデータ等の授受を行う構成とすることが可能である。本発明においても、制御要素及び構成要素の通信手段を、離れた位置に積層されている要素との間でデータ等の授受を行う構成することが可能であり、同構成により、制御要素は目的とする構成要素の設定に要する制御量、或いは制御に要する時間を小さくすることが可能となる。
誘導結合用のコイルは通常の集積技術、或いはプリント基板の技術の適用が可能であり、コネクタや貫通ビアなどの機械式接続の構造が無く、低コスト、低電力に基板を積層できる。
非接触コネクタを備えた装置、例えば非接触メモリカードなどが実現できる。
Claims (10)
- 少なくとも1つの制御要素と同一の機能を実現する複数の構成要素を積層した電子回路装置であって、
前記制御要素及び前記構成要素はデータを送受信する通信手段を有し、
前記制御要素は前記通信手段を介して前記構成要素の状態の変更を指示するデータを前記構成要素の一つに送信する手段を有し、
前記構成要素は前段の制御要素又は構成要素から送信された前記状態の変更を指示するデータに従って動作状態を変更する手段と、
前記通信手段を介して前記前段の制御要素又は構成要素から送信された前記状態の変更を指示するデータを後段の構成要素に送信する手段を有し、
前記構成要素の状態は少なくとも、
前記状態の変更を指示するデータを受信し当該構成要素の状態を指示された状態に変更する受信状態と、
前記状態の変更を指示するデータを前段装置と後段装置の間で中継する転送状態と、
前記制御要素の指示を実行する選択状態であること
を特徴とする電子回路装置。 - 請求項1記載の電子回路装置であって、
前記構成要素は動作状態を表す状態情報を保持する状態情報保持手段と、
前記状態の変更を指示するデータと前記状態情報保持手段に保持された状態情報に基づいて動作状態を決定する組合せ論理手段を有することを特徴とする電子回路装置。 - 請求項2記載の電子回路装置であって、
前記制御要素は前記状態情報を受信状態にする信号を出力するリセット手段を有することを特徴とする電子回路装置。 - 請求項1乃至請求項3のいずれか1項に記載の電子回路装置であって、
前記構成要素は同一の機能を実現する複数のメンバーと、
前記制御要素が指示したメンバーを選択するメンバー指定手段を有することを特徴とする電子回路装置。 - 請求項1乃至請求項4のいずれか1項に記載の電子回路装置であって、
前記制御要素と前記制御要素から最も離れた位置に積層されている構成要素と通信する第2の通信路を有することを特徴とする電子回路装置。 - 請求項1乃至請求項5のいずれか1項に記載の電子回路装置であって、
前記通信手段は、コイルによる誘導結合を用いた無線接続手段であることを特徴とする電子回路装置。 - 請求項1乃至請求項6のいずれか1項に記載の電子回路装置であって、
前記構成要素は着脱可能な電子回路基板であることを特徴とする電子回路装置。 - 請求項1乃至請求項6のいずれか1項に記載の電子回路装置であって、
前記構成要素は半導体チップであることを特徴とする電子回路装置。 - 請求項8記載の電子回路装置であって、
前記半導体チップはメモリチップであることを特徴とする電子回路装置。 - 請求項1乃至請求項9のいずれか1項に記載の電子回路装置であって、
前記構成要素は同一機能であり且つ同一構造であることを特徴とする電子回路装置。
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