JP6221762B2 - 記憶装置、記憶方法及び制御装置 - Google Patents
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Description
本発明は、記憶装置、記憶方法及び制御装置に関する。
パーソナルコンピュータ等の情報処理装置の小型化に伴って、メインメモリの小型化が求められている。メインメモリの小型化の要求に対応したメモリとして、３次元積層メモリ（３Ｄメモリ）がある。
積層メモリに不良が発生した場合、不良が発生した積層メモリを交換していた。積層メモリの不良は、積層メモリが有するメモリブロック（記憶領域）部に、データの格納が不可能な不良ブロック（不良領域）が発生することにより起こる。
積層メモリは、基板に対して半田付けされているため、積層メモリに不良が発生した場合、半田リフロー等によって、基板から積層メモリを取り外している。したがって、積層メモリに不良が発生した場合、積層メモリの交換が容易ではないという問題がある。積層メモリに不良が発生した場合であっても、積層メモリを交換せずに、積層メモリの動作が継続することが求められている。
不良が発生したメモリブロック部を特定の冗長ブロックで代替することにより、積層メモリの動作を継続する方法がある。この方法の場合、特定の冗長ブロックに空き容量が無い場合、積層メモリの動作を継続することができないという問題がある。
本件は、積層メモリに不良が発生した場合における積層メモリの動作の継続を向上する技術の提供を目的とする。
本件の一観点による記憶装置は、各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部と、前記記憶部における各々の前記メモリブロックの不良を検出する検出部と、前記記憶部における各々の前記冗長ブロックの空き容量を判定する判定部と、前記判定部により空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、を備える。
本件によれば、積層メモリに不良が発生した場合における積層メモリの動作の継続を向上することができる。
以下、図面を参照して、実施形態を説明する。実施形態の構成は例示であり、本装置の構成は、実施形態の構成に限定されない。本装置の構成の実施にあたって、実施形態に応じた具体的構成が適宜採用されてもよい。
図１は、情報処理装置１のハードウェア構成の一例を示す図である。情報処理装置１は、例えば、ＰＣ（Personal Computer）、ＰＤＡ（Personal Digital Assistant）、スマ
ートフォン、タブレット端末、携帯電話端末、電子ブック、ゲーム装置等の電子機器である。
ートフォン、タブレット端末、携帯電話端末、電子ブック、ゲーム装置等の電子機器である。
情報処理装置１は、処理装置２、メモリ３、通信インターフェース４、表示装置５、操作インターフェース６、補助記憶装置７及び可搬記録媒体駆動装置８を備える。これらは、相互にバスを介して接続されている。図１に示す情報処理装置１の構成要素は例示であり、情報処理装置１を実現する上で、適宜、情報処理装置１の構成要素の追加又は削除がされてもよい。
図２は、情報処理装置１のメモリシステムの一例を示す図である。処理装置２は、ＣＰＵ（Central Processing Unit：中央演算処理装置）２１及びチップセット２２を有する
。ＣＰＵ２１は、チップセット２２に接続されており、チップセット２２を介して、メモリ３と接続されている。ＣＰＵ２１は、例えば、チップセット２２を介してメモリ３との間でデータの読み出し、消去又は書き込みを行いながら、演算処理を実行する。
。ＣＰＵ２１は、チップセット２２に接続されており、チップセット２２を介して、メモリ３と接続されている。ＣＰＵ２１は、例えば、チップセット２２を介してメモリ３との間でデータの読み出し、消去又は書き込みを行いながら、演算処理を実行する。
メモリ３は、情報処理装置１のメインメモリ（主記憶装置）であり、例えば、図３に示すように、複数のＤＲＡＭ（Dynamic Random Access Memory）チップを積層した３次元積層メモリを用いることができる。メモリ３は、「記憶装置」の一例である。ＤＲＡＭチップは、「半導体チップ」の一例である。図３は、メモリ３として３次元積層メモリを用いた場合の模式図である。図３に示すように、メモリ３は、積層された複数のＤＲＡＭチップを有している。メモリ３は、チップセット２２を介してＣＰＵ２１に接続されており、ＣＰＵ２１によってデータの読み出し、消去又は書き込みが行われる。
メモリ３は、制御装置３１と、複数のメモリ部３２‐１‐１‐１〜３２‐ｎ‐ｎ‐ｎと、複数の冗長部３３‐１‐１〜３３‐ｎ‐ｎとを有する。
以下の説明において、メモリ部３２‐１‐１‐１〜３２‐ｎ‐ｎ‐ｎの全てを示す場合又はメモリ部３２‐１‐１‐１〜３２‐ｎ‐ｎ‐ｎのうちの一つを示す場合、メモリ部３２と記述する場合がある。メモリ部３２‐１‐１‐１〜３２‐ｎ‐ｎ‐ｎの其々を示す場合、各メモリ部３２と記述する場合がある。冗長部３３‐１‐１〜３３‐ｎ‐ｎの全てを示す場合又は冗長部３３‐１‐１〜３３‐ｎ‐ｎのうちの一つを示す場合、冗長部３３と記述する場合がある。冗長部３３‐１‐１〜３３‐ｎ‐ｎの其々を示す場合、各冗長部３３と記述する場合がある。
図４は、メモリ３におけるメモリ部３２及び冗長部３３を有する記憶部の一例を示す構成図である。図４では、メモリ部３２‐１‐１‐１〜３２‐ｎ‐ｎ‐１が第１層に配列され、メモリ部３２‐１‐１‐２〜３２‐ｎ‐ｎ‐２が第２層に配列され、メモリ部３２‐１‐１‐３〜３２‐ｎ‐ｎ‐３が第３層に配列されている。図４では、メモリ部３２‐１‐１‐ｎ〜３２‐ｎ‐ｎ‐ｎが第ｎ層に配列されている。図４では、第４層〜第ｎ−１層の図示を省略している。図４では、冗長部３３‐１‐１〜３３‐ｎ‐ｎが第ｎ＋１層に配列されている。メモリ部３２‐１‐１‐１〜３２‐ｎ‐ｎ‐ｎの其々が、一つのＤＲＡＭチップであってもよい。冗長部３３‐１‐１〜３３‐ｎ‐ｎの其々が、一つのＤＲＡＭチップであってもよい。また、第１層〜第ｎ＋１層の各層に、一つのＤＲＡＭチップを配置してもよい。例えば、一つのＤＲＡＭチップが、メモリ部３２‐１‐１‐１〜３２‐ｎ‐ｎ‐１を有してもよい。このように、メモリ３が備える記憶部は、ＤＲＡＭチップの平面方向に複数のメモリ部３２及び複数の冗長部３３が配列されている。
図２に示すように、制御装置３１は、制御部３１１、通信部（無線部）３１２、格納部３１３、管理部３１４及びチェック部３１５を有する。制御装置３１の制御部３１１は、チップセット２２からの指示に従い、メモリ部３２のデータの読み出し、消去又はメモリ部３２へのデータの書き込み（アクセス）を行う。
メモリ部３２‐１‐１‐１は、メモリブロック部３２１‐１‐１‐１、冗長ブロック部３２２‐１‐１‐１、受信部（無線部）３２３‐１‐１‐１及び格納部３２４‐１‐１‐１を有する。同様に、メモリ部３２‐１‐１‐２〜３２‐ｎ‐ｎ‐ｎは、メモリブロック部３２１‐１‐１‐２〜３２１‐ｎ‐ｎ‐ｎ及び冗長ブロック部３２２‐１‐１‐２〜３２２‐ｎ‐ｎ‐ｎを有する。同様に、メモリ部３２‐１‐１‐２〜３２‐ｎ‐ｎ‐ｎは、受信部３２３‐１‐１‐２〜３２３‐ｎ‐ｎ‐ｎ及び格納部３２４‐１‐１‐２〜３２４‐ｎ‐ｎ‐ｎを有する。
以下の説明において、メモリブロック部３２１‐１‐１‐１〜３２１‐ｎ‐ｎ‐ｎの全てを示す場合又はメモリブロック部３２１‐１‐１‐１〜３２１‐ｎ‐ｎ‐ｎのうちの一つを示す場合、メモリブロック部３２１と記述する場合がある。メモリブロック部３２１は、複数のメモリセルを有しており、制御部３１１がメモリ部３２に対してアクセスする際に、データの書き込み、読み出し及び消去等が行われる記憶領域である。メモリブロック部３２１は、「メモリブロック」の一例である。冗長ブロック部３２２‐１‐１‐１〜３２２‐ｎ‐ｎ‐ｎの全てを示す場合又は冗長ブロック部３２２‐１‐１‐１〜３２２‐ｎ‐ｎ‐ｎのうちの一つを示す場合、冗長ブロック部３２２と記述する場合がある。冗長ブロック部３２２は、不良が発生したメモリ部３２のメモリブロック部３２１を代替する記憶領域である。冗長ブロック部３２２は、「冗長ブロック」の一例である。受信部３２３‐１‐１‐１〜３２３‐ｎ‐ｎ‐ｎの全てを示す場合又は受信部３２３‐１‐１‐１〜３２３‐ｎ‐ｎ‐ｎのうちの一つを示す場合、受信部３２３と記述する場合がある。受信
部３２３‐１‐１‐１〜３２３‐ｎ‐ｎ‐ｎの其々を示す場合、各受信部３２３と記述する場合がある。格納部３２４‐１‐１‐１〜３２４‐ｎ‐ｎ‐ｎの全てを示す場合又は格納部３２４‐１‐１‐１〜３２４‐ｎ‐ｎ‐ｎのうちの一つを示す場合、格納部３２４と記述する場合がある。格納部３２４‐１‐１‐１〜３２４‐ｎ‐ｎ‐ｎの其々を示す場合、各格納部３２４と記述する場合がある。 冗長部３３‐１‐１は、受信部（無線部）３３１‐１‐１、冗長ブロック部３３２‐１‐１及び格納部３３３‐１‐１を有する。同様に、冗長部３３‐１‐２〜３３‐ｎ‐ｎは、受信部３３１‐１‐２〜３３１‐ｎ‐ｎ、冗長ブロック部３３２‐１‐１〜３３２‐ｎ‐ｎ及び格納部３３３‐１‐１〜３３３‐ｎ‐ｎを有する。
部３２３‐１‐１‐１〜３２３‐ｎ‐ｎ‐ｎの其々を示す場合、各受信部３２３と記述する場合がある。格納部３２４‐１‐１‐１〜３２４‐ｎ‐ｎ‐ｎの全てを示す場合又は格納部３２４‐１‐１‐１〜３２４‐ｎ‐ｎ‐ｎのうちの一つを示す場合、格納部３２４と記述する場合がある。格納部３２４‐１‐１‐１〜３２４‐ｎ‐ｎ‐ｎの其々を示す場合、各格納部３２４と記述する場合がある。 冗長部３３‐１‐１は、受信部（無線部）３３１‐１‐１、冗長ブロック部３３２‐１‐１及び格納部３３３‐１‐１を有する。同様に、冗長部３３‐１‐２〜３３‐ｎ‐ｎは、受信部３３１‐１‐２〜３３１‐ｎ‐ｎ、冗長ブロック部３３２‐１‐１〜３３２‐ｎ‐ｎ及び格納部３３３‐１‐１〜３３３‐ｎ‐ｎを有する。
以下の説明において、受信部３３１‐１‐１〜３３１‐ｎ‐ｎの全てを示す場合又は受信部３３１‐１‐１〜３３１‐ｎ‐ｎのうちの一つを示す場合、受信部３３１と記述する場合がある。受信部３３１‐１‐１〜３３１‐ｎ‐ｎの全てを示す場合又は受信部３３１‐１‐１〜３３１‐ｎ‐ｎの其々を示す場合、各受信部３３１と記述する場合がある。冗長ブロック部３３２‐１‐１〜３３２‐ｎ‐ｎの全てを示す場合又は冗長ブロック部３３２‐１‐１〜３３２‐ｎ‐ｎのうちの一つを示す場合、冗長ブロック部３３２と記述する場合がある。冗長ブロック部３３２は、「冗長ブロック」の一例である。冗長ブロック部３３２‐１‐１〜３３２‐ｎ‐ｎの其々を示す場合、各冗長ブロック部３３２と記述する場合がある。格納部３３３‐１‐１〜３３３‐ｎ‐ｎの全てを示す場合又は格納部３３３‐１‐１〜３３３‐ｎ‐ｎのうちの一つを示す場合、格納部３３３と記述する場合がある。格納部３３３‐１‐１〜３３３‐ｎ‐ｎの其々を示す場合、各格納部３３３と記述する場合がある。
メモリ部３２及び冗長部３３は、複数のグループにグループ化されている。ＤＲＡＭチップの積層方向（図４では、Ｚ方向）において複数のメモリ部３２と一つの冗長部３３とが一つのグループとしてグループ化されている。すなわち、ＤＲＡＭチップの積層方向に配列された（積み重なった）複数のメモリ部３２及び一つの冗長部３３を一つのグループとしている。例えば、図４では、メモリ部３２‐１‐１‐１〜３２‐１‐１‐ｎ及び冗長部３３‐１‐１を一つのグループとし、メモリ部３２‐ｎ‐ｎ‐１〜３２‐ｎ‐ｎ‐ｎ及び冗長部３３‐ｎ‐ｎを一つのグループとしている。したがって、ＤＲＡＭチップの積層方向に配列された複数のメモリ部３２及び一つの冗長部３３をグループ化したグループが、ＤＲＡＭチップの平面方向に複数配置されている。ＤＲＡＭチップの平面方向は、例えば、列方向（図４では、Ｘ方向）及び行方向（図４では、Ｙ方向）である。ＤＲＡＭチップの積層方向に配列された複数のメモリ部３２及び一つの冗長部３３が、ＴＳＶ（Through Silicon Via）等の有線を介して接続されている。ＴＳＶは、積層されたチップに孔を
形成し、孔に金属を充填して、充填した金属により各チップ間を電気的に接続する。
形成し、孔に金属を充填して、充填した金属により各チップ間を電気的に接続する。
図５は、制御装置３１とメモリ部３２との接続及び制御装置３１と冗長部３３との接続を示す図である。制御装置３１とメモリ部３２とは、有線を介して接続されているとともに、無線を介して接続されている。図５では、有線接続を太い実線で示し、無線接続を点線で示している。
例えば、ＴＳＶ等の有線を介して制御装置３１とメモリ部３２とが接続されている。制御装置３１は、有線によってＡＤ（アドレス）信号、ＢＡ（バンクアドレス）信号、ＤＱ（データ）信号等をメモリ部３２に送信する。メモリ部３２は、有線によってＤＱ信号を制御装置３１に送信する。制御装置３１の通信部３１２は、無線によってＣＳ（チップセレクト）信号をメモリ部３２の受信部３２３に送信する。ＣＳ信号は、メモリ部３２にアクセスを行うための制御信号である。
例えば、ＴＳＶ等の有線を介して制御装置３１と冗長部３３とが接続されている。制御
装置３１は、有線によってＡＤ信号、ＢＡ信号、ＤＱ信号等を冗長部３３に送信する。冗長部３３は、有線によってＤＱ信号を制御装置３１に送信する。制御装置３１の通信部３１２は、無線によってＣＳ信号を冗長部３３の受信部３３１に送信する。ＣＳ信号は、冗長部３３にアクセスを行うための制御信号である。
装置３１は、有線によってＡＤ信号、ＢＡ信号、ＤＱ信号等を冗長部３３に送信する。冗長部３３は、有線によってＤＱ信号を制御装置３１に送信する。制御装置３１の通信部３１２は、無線によってＣＳ信号を冗長部３３の受信部３３１に送信する。ＣＳ信号は、冗長部３３にアクセスを行うための制御信号である。
制御装置３１の格納部３１３には、メモリ部３２の構成が記録（登録）された構成テーブルが記憶されている。構成テーブルには、各メモリ部３２の名称と、各メモリ部３２のＩＤとが対応付けて記録されている。また、構成テーブルには、各冗長部３３の名称と、各冗長部３３のＩＤとが対応付けて記録されている。図６は、構成テーブルの一例を示す図である。
図６の構成テーブルの「メモリ部の名称」のフィールドに各メモリ部３２の名称が記録され、「メモリ部のＩＤ」のフィールドに各メモリ部３２のＩＤが記録されている。図６の構成テーブルの項１には、「メモリ部の名称」のフィールドに「メモリ部３２‐１‐１‐１」が記録され、「メモリ部のＩＤ」のフィールドに「MEM XXXXX111」が記録されている。図６の構成テーブルの項２には、「メモリ部の名称」のフィールドに「メモリ部３２‐１‐１‐２」が記録され、「メモリ部のＩＤ」のフィールドに「MEM XXXXX112」が記録されている。図６の構成テーブルの項ｎには、「メモリ部の名称」のフィールドに「メモリ部３２‐１‐１‐ｎ」が記録され、「メモリ部のＩＤ」のフィールドに「MEM XXXXX11
ｎ」が記録されている。
ｎ」が記録されている。
図６の構成テーブルの「冗長部の名称」のフィールドに各冗長部３３の名称が記録され、「冗長部のＩＤ」のフィールドに各冗長部３３のＩＤが記録されている。図６の構成テーブルの項１００１には、「冗長部の名称」のフィールドに「冗長部３３‐１‐１」が記録され、「冗長部のＩＤ」のフィールドに「Expand XXXXXX11」が記録されている。図６
の構成テーブルの項１００２には、「冗長部の名称」のフィールドに「冗長部３３‐１‐２」が記録され、「冗長部のＩＤ」のフィールドに「Expand XXXXXX12」が記録されてい
る。図６の構成テーブルの項１００ｎには、「冗長部の名称」のフィールドに「冗長部３３‐１‐ｎ」が記録され、「冗長部のＩＤ」のフィールドに「Expand XXXXXX1n」が記録
されている。
の構成テーブルの項１００２には、「冗長部の名称」のフィールドに「冗長部３３‐１‐２」が記録され、「冗長部のＩＤ」のフィールドに「Expand XXXXXX12」が記録されてい
る。図６の構成テーブルの項１００ｎには、「冗長部の名称」のフィールドに「冗長部３３‐１‐ｎ」が記録され、「冗長部のＩＤ」のフィールドに「Expand XXXXXX1n」が記録
されている。
制御装置３１のチェック部３１５は、メモリ部３２における不良（エラー）を検出する。すなわち、制御装置３１のチェック部３１５は、メモリ部３２のメモリブロック部３２１に不良が発生したか否かを検出する。チェック部３１５は、「検出部」の一例である。
制御装置３１の管理部３１４は、メモリ部３２で不良が発生した場合、メモリ部３２のアクセス先を変更するために、管理テーブルを作成又は更新する。制御装置３１の制御部３１１は、管理テーブルに基づいて、不良が発生したメモリ部３２に替えて、空き容量を有するメモリ部３２又は冗長部３３にアクセス先を変更する。
〈初期設定処理（１）〉
図７を参照して、初期設定処理（１）について説明する。図７は、初期設定処理（１）のフロー図である。図７に示す初期設定処理（１）のフローは、情報処理装置１の電源がＯＮになることにより開始される。例えば、情報処理装置１の起動時又はメモリ３の起動時に、図７に示す初期設定処理（１）のフローが行われる。
図７を参照して、初期設定処理（１）について説明する。図７は、初期設定処理（１）のフロー図である。図７に示す初期設定処理（１）のフローは、情報処理装置１の電源がＯＮになることにより開始される。例えば、情報処理装置１の起動時又はメモリ３の起動時に、図７に示す初期設定処理（１）のフローが行われる。
管理部３１４は、構成テーブル及びメモリ３の基本構成図に基づいて、メモリ部３２のアクセス先を管理するための管理テーブルを作成する（Ｓ１０１）。例えば、メモリ３の基本構成図は、図４に示す構成図であってもよい。作成された管理テーブルは、格納部３１３に記憶される。
管理部３１４は、ＤＲＡＭチップの積層方向において複数のメモリ部３２と一つの冗長部３３とを一つのグループとしてグループ化して、管理テーブルでメモリ部３２及び冗長部３３を管理する。管理部３１４は、ＤＲＡＭチップの平面方向に配置された、複数のメモリ部３２及び一つの冗長部３３を、グループ毎に管理する。管理テーブルには、メモリ部３２が複数のグループに分けられて、各メモリ部３２の名称と、各メモリ部３２のＩＤとが対応付けて記録される。また、管理テーブルには、冗長部３３が複数のグループに分けられて、各冗長部３３の名称が記録される。
メモリ部３２のメモリブロック部３２１に不良が発生し、メモリ部３２のメモリブロック部３２１に替えてメモリ部３２の冗長ブロック部３２２を使用する場合がある。この場合、管理テーブルには、メモリ部３２の冗長ブロック部３２２の使用状況が記録される。メモリ部３２のメモリブロック部３２１に不良が発生し、メモリ部３２のメモリブロック部３２１に替えて冗長部３３の冗長ブロック部３３２を使用する場合がある。この場合、管理テーブルには、冗長部３３の使用状況と、冗長部３３のＩＤとが記録される。
図８は、管理テーブルの一例を示す図である。図８の管理テーブルの「メモリ部の名称」のフィールドに各メモリ部３２の名称が記録され、「メモリ部のＩＤ」のフィールドに各メモリ部３２のＩＤが記録されている。図８の管理テーブルの「冗長部の名称」のフィールドに各冗長部３３の名称が記録され、図８の管理テーブルの「Ｇ」のフィールドにグループの番号が記録されている。図８の管理テーブルの「Ｇ」のフィールドに記録されたグループの番号が同じ場合、同じ番号が割り当てられた各メモリ部３２及び各冗長部３３は、同一のグループに属する。
図８の管理テーブルの項１１１には、「メモリ部の名称」のフィールドに「メモリ部３２‐１‐１‐１」が記録され、「メモリ部のＩＤ」のフィールドに「MEM XXXXX111」が記録され、「Ｇ」のフィールドに「１」が記録されている。図８の管理テーブルの項１１２には、「メモリ部の名称」のフィールドに「メモリ部３２‐１‐１‐２」が記録され、「メモリ部のＩＤ」のフィールドに「MEM XXXXX112」が記録され、「Ｇ」のフィールドに「１」が記録されている。図８の管理テーブルの項１１ｎには、「メモリ部の名称」のフィールドに「メモリ部３２‐１‐１‐ｎ」が記録され、「メモリ部のＩＤ」のフィールドに「MEM XXXXX11n」が記録され、「Ｇ」のフィールドに「１」が記録されている。図８の管理テーブルの項１１ｎ１には、「冗長部の名称」のフィールドに「冗長部３３‐１‐１」が記録され、「Ｇ」のフィールドに「１」が記録されている。
通信部３１２は、管理テーブルに従って、メモリ部３２の受信部３２３との無線の設定を行う（Ｓ１０２）。すなわち、通信部３１２は、メモリ部３２の受信部３２３との間でネゴシエーションを確立する。通信部３１２とメモリ部３２の受信３２３との無線の設定が行われることにより、通信部３１２とメモリ部３２の受信部３２３との間で無線による通信が可能となる。
管理部３１４は、通信部３１２とメモリ部３２の受信部３２３との無線の設定が行われているかを判定する（Ｓ１０３）。通信部３１２と、メモリ部３２の受信部３２３との無線の設定が行われている場合（Ｓ１０３；ＹＥＳ）、処理がステップＳ１０４に進む。一方、通信部３１２と、メモリ部３２の受信部３２３との無線の設定が行われていない場合（Ｓ１０３；ＮＯ）、処理がステップＳ１０２に戻る。
制御部３１１は、チップセット２２からの指示があるか否かを判定する（Ｓ１０４）。チップセット２２からの指示は、例えば、メモリ部３２のデータの読み出し指示、消去指示又はメモリ部３２へのデータの書き込み指示等のアクセス指示である。
チップセット２２からの指示がある場合（Ｓ１０４；ＹＥＳ）、処理がステップＳ１０５に進む。一方、チップセット２２からの指示がない場合（Ｓ１０４；ＮＯ）、処理がステップＳ１０８に進む。
制御部３１１は、チップセット２２からの指示に従い、メモリ部３２にアクセスする（Ｓ１０５）。すなわち、制御部３１１は、チップセット２２からの指示に従い、メモリ部３２のメモリブロック部３２１のデータの読み出し、消去又はメモリ部３２へのデータの書き込み等を行う。以下では、アクセスの対象となるメモリ部３２を、対象メモリ部３２と記述する。
管理部３１４は、対象メモリ部３２の受信部３２３のＩＤを管理テーブルから抽出し、抽出したＩＤを通信部３１２に送る。通信部３１２は、管理部３１４から対象メモリ部３２の受信部３２３のＩＤを受け取る。通信部３１２は、対象メモリ部３２の受信部３２３のＩＤをＣＳ信号として、無線によってメモリ部３２に送信する。制御部３１１は、ＡＤ信号、ＢＡ信号及びＤＱ信号等を有線によってメモリ部３２に送信する。
メモリ部３２の受信部３２３は、ＣＳ信号を受信する。メモリ部３２の受信部３２３は、メモリ部３２の格納部３２４に記憶されているＩＤと、ＣＳ信号として受信したＩＤとが一致するかを判定する。対象メモリ部３２の格納部３２４に記憶されているＩＤと、ＣＳ信号として受信したＩＤとは一致するので、対象メモリ部３２は、ＡＤ信号、ＢＡ信号及びＤＱ信号等を受信する。一方、対象メモリ部３２以外のメモリ部３２の格納部３２４に記憶されているＩＤと、ＣＳ信号として受信したＩＤとは一致しないので、対象メモリ部３２以外のメモリ部３２は、ＡＤ信号、ＢＡ信号及びＤＱ信号等を受信しない。
Ｓ１０５の処理が行われると、処理がステップＳ１０６に進む。チェック部３１５は、対象メモリ部３２のメモリブロック部３２１に不良（エラー）が発生したか否かをチェックする（Ｓ１０６）。不良は、例えば、データの修復が可能なコレクタブルエラー（ＣＥ）又はデータの修復が不可能なアンコレクタブルエラー（ＵＥ）である。
対象メモリ部３２のメモリブロック部３２１に不良が発生した場合（Ｓ１０６；ＹＥＳ）、冗長処理が行われる（Ｓ１０７）。冗長処理については、後述する。一方、対象メモリ部３２のメモリブロック部３２１に不良が発生していない場合（Ｓ１０６；ＮＯ）、処理がＳ１０８に進む。
制御部３１１は、情報処理装置１の電源がＯＦＦになったか否かを判定する（Ｓ１０８）。情報処理装置１の電源がＯＦＦの場合（Ｓ１０８；ＹＥＳ）、図７に示す初期設定処理（１）のフローが終了する。一方、情報処理装置１の電源がＯＦＦでない場合（Ｓ１０８；ＮＯ）、処理がステップＳ１０４に戻る。また、ステップＳ１０８の処理でＮＯの場合、処理がステップＳ１０１又はＳ１０３に戻るようにしてもよい。
〈冗長処理（１）〉
図９を参照して、冗長処理（１）について説明する。図９は、冗長処理（１）のフロー図である。
図９を参照して、冗長処理（１）について説明する。図９は、冗長処理（１）のフロー図である。
制御部３１１は、不良が発生したメモリブロック部３２１を有するメモリ部３２の冗長ブロック部３２２の空き容量をチェックする。制御部３１１は、不良が発生したメモリブロック部３２１を有するメモリ部３２の冗長ブロック部３２２に空き容量が有るか否かを判定する（Ｓ２０１）。制御部３１１は、「判定部」の一例である。以下では、不良が発生したメモリブロック部３２１を有するメモリ部３２を、メモリ部３２（不良発生）と記
述する。例えば、メモリ部３２（不良発生）の冗長ブロック部３２２の空き容量が所定値よりも大きいか否かにより、制御部３１１は、メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が有るか否かを判定してもよい。
述する。例えば、メモリ部３２（不良発生）の冗長ブロック部３２２の空き容量が所定値よりも大きいか否かにより、制御部３１１は、メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が有るか否かを判定してもよい。
メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が有る場合（Ｓ２０１；ＹＥＳ）、処理がステップＳ２０２に進む。制御部３１１は、メモリ部３２（不良発生）のメモリブロック部３２１の不良が発生した箇所に替えて、メモリ部３２（不良発生）の冗長ブロック部３２２を使用することを決定する（Ｓ２０２）。すなわち、制御部３１１は、メモリ部３２（不良発生）における空き容量が有る冗長ブロック部３２２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として決定する。ステップＳ２０２の処理が行われると、処理がステップＳ２０８に進む。
メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が無い場合（Ｓ２０１；ＮＯ）、処理がステップＳ２０３に進む。制御部３１１は、冗長部３３の冗長ブロック部３３２の空き容量をチェックし、冗長部３３の冗長ブロック部３３２のうちの少なくとも一つに空き容量が有るか否かを判定する（Ｓ２０３）。例えば、冗長部３３の冗長ブロック部３３２の空き容量が所定値よりも大きいか否かにより、制御部３１１は、冗長部３３の冗長ブロック部３３２に空き容量が有るか否かを判定してもよい。判定の対象となる冗長部３３は、メモリ部３２（不良発生）と同一グループ（自グループ）における冗長部３３と、メモリ部３２（不良発生）と異なるグループ（他グループ）における冗長部３３とを含む。
なお、図９に示す冗長処理（１）のフローにおいて、ステップＳ２０１及びＳ２０２の処理を省略してもよい。すなわち、図９に示す冗長処理（１）のフローが、ステップＳ２０３の処理から開始されてもよい。
冗長部３３の冗長ブロック部３３２のうちの少なくとも一つに空き容量が無い場合、すなわち、冗長部３３の冗長ブロック部３３２の全てに空き容量が無い場合（Ｓ２０３；ＮＯ）、処理がステップＳ２０４に進む。
制御部３１１は、冗長部３３の冗長ブロック部３３２に空き容量が無いことを示す信号を、処理装置２に送る。処理装置２は、メモリ３の交換又はメモリ３の容量低下（不良通知）を、表示装置５に表示する（Ｓ２０４）。ステップＳ２０４の処理が行われると、図９に示す冗長処理（１）のフローが終了する。
冗長部３３の冗長ブロック部３３２のうちの少なくとも一つに空き容量が有る場合（Ｓ２０３；ＹＥＳ）、処理がステップＳ２０５に進む。通信部３１２は、管理テーブルに従って、冗長部３３の受信部３３１との無線の設定を行う（Ｓ２０５）。すなわち、通信部３１２は、冗長部３３の受信部３３１との間でネゴシエーションを確立する。通信部３１２と冗長部３３の受信部３３１との無線の設定が行われることにより、通信部３１２と冗長部３３の受信部３３１との間で無線による通信が可能となる。
管理部３１４は、通信部３１２と冗長部３３の受信部３３１との無線の設定が行われているかを判定する（Ｓ２０６）。通信部３１２と冗長部３３の受信部３３１との無線の設定が行われていない場合（Ｓ２０６；ＮＯ）、処理がステップＳ２０５に戻る。
通信部３１２と冗長部３３の受信部３３１との無線の設定が行われている場合（Ｓ２０６；ＹＥＳ）、処理がステップＳ２０７に進む。制御部３１１は、メモリ部３２（不良発生）のメモリブロック部３２１の不良が発生した箇所に替えて、冗長部３３の冗長ブロック部３３２を使用することを決定する（Ｓ２０７）。すなわち、制御部３１１は、冗長部
３３における空き容量が有る冗長ブロック部３３２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として決定する。空き容量が有る冗長ブロック部３３２が複数の場合、制御部３１１は、複数の冗長ブロック部３３２のうちから何れか一つを選択する。制御部３１１は、「決定部」の一例である。
３３における空き容量が有る冗長ブロック部３３２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として決定する。空き容量が有る冗長ブロック部３３２が複数の場合、制御部３１１は、複数の冗長ブロック部３３２のうちから何れか一つを選択する。制御部３１１は、「決定部」の一例である。
代替ブロック部は、メモリ部３２（不良発生）と同一グループ（自グループ）における冗長部３３の冗長ブロック部３３２及びメモリ部３２（不良発生）と異なるグループ（他グループ）における冗長部３３の冗長ブロック部３３２のうちから決定される。
管理部３１４は、管理テーブルを更新する（Ｓ２０８）。ステップＳ２０２の処理において、制御部３１１が、メモリ部３２（不良発生）の冗長ブロック部３２２を使用することを決定した場合、管理部３１４は、以下の更新処理（１Ａ）を行う。ステップＳ２０７の処理において、制御部３１１が、冗長部３３の冗長ブロック部３３２を使用することを決定した場合、管理部３１４は、以下の更新処理（１Ｂ）を行う。
更新処理（１Ａ）：管理部３１４は、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報を、管理テーブルに記録する。メモリ部３２（不良発生）の冗長ブロック部３２２が使用される。したがって、管理部３１４は、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報として、管理テーブルに「使用」を記録する。
図１０は、管理テーブルの更新処理の一例を示す図である。図１０は、メモリ部３２‐１‐１‐１のメモリブロック部３２１‐１‐１‐１に不良が発生し、メモリ部３２‐１‐１‐１の冗長ブロック部３２２‐１‐１‐１を使用する場合における更新処理を示している。メモリ部３２‐１‐１‐１の冗長ブロック部３２２‐１‐１‐１が使用されるため、図１０の管理テーブルの項１１１における「冗長ブロック部の使用状況」のフィールドに、「使用」が記録される。
更新処理（１Ｂ）：管理部３１４は、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報、冗長部３３の使用状況を示す情報及び冗長部３３のＩＤを、管理テーブルに記録する。メモリ部３２（不良発生）の冗長ブロック部３２２の空き容量が無い。したがって、管理部３１４は、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報として、管理テーブルに「空き無し」を記録する。冗長部３３の冗長ブロック部３３２が使用される。したがって、管理部３１４は、冗長部３３の使用状況を示す情報として、管理テーブルに「冗長部３３の名称」を記録する。
図１１は、管理テーブルの更新処理の一例を示す図である。図１１は、メモリ部３２‐１‐１‐１のメモリブロック部３２１‐１‐１‐１に不良が発生し、冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１を使用する場合における更新処理を示している。
メモリ部３２‐１‐１‐１の冗長ブロック部３２２‐１‐１‐１の空き容量が無いため、図１１の管理テーブルの項１１１における「冗長ブロック部の使用状況」のフィールドに、「空き無し」が記録される。冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１が使用されるため、図１１の管理テーブルの項１１１における「冗長部の使用状況」のフィールドに、「冗長部３３‐１‐１」が記録され、「冗長部のＩＤ」のフィールドに、「Expand XXXXXX11」が記録される。このように、管理テーブルには、代替ブロック部として
用いられる冗長ブロック部３３２を有する冗長部３３の名称及びＩＤが記録される。
用いられる冗長ブロック部３３２を有する冗長部３３の名称及びＩＤが記録される。
制御部３１１は、更新後の管理テーブルに基づいて、ステップＳ２０２又はＳ２０７の処理で決定された代替ブロック部に対してアクセスを行う（Ｓ２０９）。以後、チップセ
ット２２からメモリ部３２（不良発生）に対するアクセス指示がある場合、制御部３１１は、更新後の管理テーブルに基づいて、ステップＳ２０２又はＳ２０７の処理で決定された代替ブロック部に対してアクセスを行う。このように、制御部３１１は、メモリ部３２（不良発生）のメモリブロック部３２１と、代替ブロック部との対応関係が定義された管理テーブルを参照して、メモリ部３２にアクセスする。なお、冗長部３３に対するアクセスは、図７のステップＳ１０５における対象メモリ部３２に対するアクセスと同様の処理によって行われる。ステップＳ２０９の処理が行われると、図９に示す冗長処理（１）のフローが終了する。
ット２２からメモリ部３２（不良発生）に対するアクセス指示がある場合、制御部３１１は、更新後の管理テーブルに基づいて、ステップＳ２０２又はＳ２０７の処理で決定された代替ブロック部に対してアクセスを行う。このように、制御部３１１は、メモリ部３２（不良発生）のメモリブロック部３２１と、代替ブロック部との対応関係が定義された管理テーブルを参照して、メモリ部３２にアクセスする。なお、冗長部３３に対するアクセスは、図７のステップＳ１０５における対象メモリ部３２に対するアクセスと同様の処理によって行われる。ステップＳ２０９の処理が行われると、図９に示す冗長処理（１）のフローが終了する。
例えば、図１２に示すように、３層目のメモリ部３２‐１‐１‐３のメモリブロック部３２１‐１‐１‐３に不良が発生した場合、メモリ部３２‐１‐１‐３の冗長ブロック部３２２‐１‐１‐３の空き容量の有無が判定される。例えば、メモリ部３２‐１‐１‐３の冗長ブロック部３２２‐１‐１‐３に空き容量が有る場合、メモリ部３２‐１‐１‐３の冗長ブロック部３２２‐１‐１‐３が使用される。
冗長処理（１）によれば、メモリ部３２（不良発生）の冗長ブロック部３２２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として使用することができる。
メモリ部３２‐１‐１‐３の冗長ブロック部３２２‐１‐１‐３に空き容量が無い場合、冗長部３３の冗長ブロック部３３２の空き容量がチェックされる。例えば、ｎ＋１層目の冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１に空き容量が有る場合、冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１が使用される。したがって、不良が発生したメモリブロック部３２１‐１‐１‐３を有するメモリ部３２‐１‐１‐３と同一グループにおける冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１が使用される。例えば、ｎ＋１層目の冗長部３３‐２‐１の冗長ブロック部３３２‐２‐１に空き容量が有る場合、冗長部３３‐２‐１の冗長ブロック部３３２‐２‐１が使用される。したがって、不良が発生したメモリブロック部３２１‐１‐１‐３を有するメモリ部３２‐１‐１‐３と異なるグループにおける冗長部３３‐２‐１の冗長ブロック部３３２‐２‐１が使用される。
冗長処理（１）によれば、メモリ部３２（不良発生）と同一及び異なるグループにおける冗長部３３の冗長ブロック部３３２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として使用することができる。
本実施形態によれば、メモリ部３２及び冗長部３３に対して無線によりＣＳ信号が送られるため、メモリ部３２及び冗長部３３に対して容易にアクセスすることができる。本実施形態によれば、メモリ部３２のメモリブロック部３２１に不良が発生した場合において、メモリ部３２のメモリブロック部３２１における不良の発生に容易に対処することができ、メモリ３の動作の継続を向上させることができる。
〈冗長処理（２）〉
図１３を参照して、冗長処理（２）について説明する。図１３は、冗長処理（２）のフロー図である。
図１３を参照して、冗長処理（２）について説明する。図１３は、冗長処理（２）のフロー図である。
制御部３１１は、不良が発生したメモリブロック部３２１を有するメモリ部３２の冗長ブロック部３２２の空き容量をチェックする。制御部３１１は、不良が発生したメモリブロック部３２１を有するメモリ部３２の冗長ブロック部３２２に空き容量が有るか否かを判定する（Ｓ３０１）。以下では、不良が発生したメモリブロック部３２１を有するメモリ部３２を、メモリ部３２（不良発生）と記述する。例えば、メモリ部３２（不良発生）の冗長ブロック部３２２の空き容量が所定値よりも大きいか否かにより、制御部３１１は
、メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が有るか否かを判定してもよい。
、メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が有るか否かを判定してもよい。
メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が有る場合（Ｓ３０１；ＹＥＳ）、処理がステップＳ３０２に進む。制御部３１１は、メモリ部３２（不良発生）のメモリブロック部３２１の不良が発生した箇所に替えて、メモリ部３２（不良発生）の冗長ブロック部３２２を使用することを決定する（Ｓ３０２）。すなわち、制御部３１１は、メモリ部３２（不良発生）における空き容量が有る冗長ブロック部３２２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として決定する。ステップＳ３０２の処理が行われると、処理がステップＳ３１０に進む。
メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が無い場合（Ｓ３０１；ＮＯ）、処理がステップＳ３０３に進む。制御部３１１は、他のメモリ部３２の冗長ブロック部３２２の空き容量をチェックし、他のメモリ部３２の冗長ブロック部３２２のうちの少なくとも一つに空き容量が有るか否かを判定する（Ｓ３０３）。他のメモリ部３２は、メモリ部３２（不良発生）を除く全てのメモリ部３２である。他のメモリ部３２は、メモリ部３２（不良発生）と同一グループ（自グループ）における複数のメモリ部３２と、メモリ部３２（不良発生）と異なるグループ（他グループ）における複数のメモリ部３２とを含む。
なお、図１３に示す冗長処理（２）のフローにおいて、ステップＳ３０１及びＳ３０２の処理を省略してもよい。すなわち、図１３に示す冗長処理（２）のフローが、ステップＳ３０３の処理から開始されてもよい。
他のメモリ部３２の冗長ブロック部３２２のうちの少なくとも一つに空き容量が有る場合（Ｓ３０３；ＹＥＳ）、処理がステップＳ３０４に進む。制御部３１１は、メモリ部３２（不良発生）のメモリブロック部３２１の不良が発生した箇所に替えて、他のメモリ部３２の冗長ブロック部３２２を使用することを決定する（Ｓ３０４）。すなわち、制御部３１１は、他のメモリ部３２における空き容量が有る冗長ブロック部３２２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として決定する。空き容量が有る冗長ブロック部３２２が複数の場合、制御部３１１は、複数の冗長ブロック部３２２のうちから何れか一つを選択する。ステップＳ３０４の処理が行われると、処理がステップＳ３１０に進む。
他のメモリ部３２の冗長ブロック部３２２のうちの少なくとも一つに空き容量が無い場合、すなわち、他のメモリ部３２の冗長ブロック部３２２の全てに空き容量が無い場合（Ｓ３０３；ＮＯ）、処理がステップＳ３０５に進む。制御部３１１は、冗長部３３の冗長ブロック部３３２の空き容量をチェックし、冗長部３３の冗長ブロック部３３２のうちの少なくとも一つに空き容量が有るか否かを判定する（Ｓ３０５）。
冗長部３３の冗長ブロック部３３２のうちの少なくとも一つに空き容量が無い場合、すなわち、冗長部３３の冗長ブロック部３３２の全てに空き容量が無い場合（Ｓ３０５；ＮＯ）、処理がステップＳ３０６に進む。
制御部３１１は、冗長部３３の冗長ブロック部３３２に空き容量が無いことを示す信号を、処理装置２に送る。処理装置２は、メモリ３の交換又はメモリ３の容量低下（不良通知）を、表示装置５に表示する（Ｓ３０６）。ステップＳ３０６の処理が行われると、図１３に示す冗長処理（２）のフローが終了する。
冗長部３３の冗長ブロック部３３２のうちの少なくとも一つに空き容量が有る場合（Ｓ
３０５；ＹＥＳ）、処理がステップＳ３０７に進む。通信部３１２は、管理テーブルに従って、冗長部３３の受信部３３１との無線の設定を行う（Ｓ３０７）。すなわち、通信部３１２は、冗長部３３の受信部３３１との間でネゴシエーションを確立する。通信部３１２と冗長部３３の受信部３３１との無線の設定が行われることにより、通信部３１２と冗長部３３の受信部３３１との間で無線による通信が可能となる。
３０５；ＹＥＳ）、処理がステップＳ３０７に進む。通信部３１２は、管理テーブルに従って、冗長部３３の受信部３３１との無線の設定を行う（Ｓ３０７）。すなわち、通信部３１２は、冗長部３３の受信部３３１との間でネゴシエーションを確立する。通信部３１２と冗長部３３の受信部３３１との無線の設定が行われることにより、通信部３１２と冗長部３３の受信部３３１との間で無線による通信が可能となる。
管理部３１４は、通信部３１２と冗長部３３の受信部３３１との無線の設定が行われているかを判定する（Ｓ３０８）。通信部３１２と冗長部３３の受信部３３１との無線の設定が行われていない場合（Ｓ３０８；ＮＯ）、処理がステップＳ３０７に戻る。
通信部３１２と冗長部３３の受信部３３１との無線の設定が行われている場合（Ｓ３０８；ＹＥＳ）、処理がステップＳ３０９に進む。制御部３１１は、メモリ部３２（不良発生）のメモリブロック部３２１の不良が発生した箇所に替えて、冗長部３３の冗長ブロック部３３２を使用することを決定する（Ｓ３０９）。すなわち、制御部３１１は、冗長部３３における空き容量が有る冗長ブロック部３３２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として決定する。
代替ブロック部は、メモリ部３２（不良発生）と同一グループ（自グループ）における冗長部３３の冗長ブロック部３３２及びメモリ部３２（不良発生）と異なるグループ（他グループ）における冗長部３３の冗長ブロック部３３２のうちから決定される。空き容量を有する冗長ブロック部３３２が複数の場合、制御部３１１は、複数の冗長ブロック部３３２のうちから何れか一つを選択する。
管理部３１４は、管理テーブルを更新する（Ｓ３１０）。ステップＳ３０２の処理において、制御部３１１が、メモリ部３２（不良発生）の冗長ブロック部３２２を使用することを決定した場合、管理部３１４は、以下の更新処理（２Ａ）を行う。ステップＳ３０４の処理において、制御部３１１が、他のメモリ部３２の冗長ブロック部３２２を使用することを決定した場合、管理部３１４は、以下の更新処理（２Ｂ）を行う。ステップＳ３０９の処理において、制御部３１１が、冗長部３３の冗長ブロック部３３２を使用することを決定した場合、管理部３１４は、以下の更新処理（２Ｃ）を行う。
更新処理（２Ａ）：管理部３１４は、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報を、管理テーブルに記録する。メモリ部３２（不良発生）の冗長ブロック部３２２が使用されるため、管理部３１４は、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報として、管理テーブルに「使用」を記録する。
更新処理（２Ｂ）：管理部３１４は、メモリ部３２の冗長ブロック部３２２の使用状況を示す情報を、管理テーブルに記録する。この場合、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報と、他のメモリ部３２の冗長ブロック部３２２の使用状況を示す情報とが、管理テーブルに記録される。
メモリ部３２（不良発生）の冗長ブロック部３２２の空き容量が無い。したがって、管理部３１４は、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報として、管理テーブルに「空き無し」を記録する。
他のメモリ部３２の冗長ブロック部３２２のうちの少なくとも一つに空き容量が有る。したがって、管理部３１４は、メモリ部３２の冗長ブロック部３２２の使用状況を示す情報として、管理テーブルに「空き有り」又は「空き無し」を記録する。空き容量が有る冗長ブロック部３２２については、メモリ部３２の冗長ブロック部３２２の使用状況について、管理テーブルに「空き有り」が記録される。空き容量が無い冗長ブロック部３２２に
ついては、メモリ部３２の冗長ブロック部３２２の使用状況について、管理テーブルに「空き無し」が記録される。
ついては、メモリ部３２の冗長ブロック部３２２の使用状況について、管理テーブルに「空き無し」が記録される。
他のメモリ部３２の冗長ブロック部３２２が使用される。したがって、管理部３１４は、他のメモリ部３２の使用状況を示す情報と、他のメモリ部３２のＩＤとを、管理テーブルに記録する。
図１４は、管理テーブルの更新処理の一例を示す図である。図１４は、メモリ部３２‐１‐１‐１のメモリブロック部３２１‐１‐１‐１に不良が発生し、メモリ部３２‐１‐１‐２のメモリブロック部３２１‐１‐１‐２を使用する場合における更新処理を示している。
メモリ部３２‐１‐１‐１の冗長ブロック部３２２‐１‐１‐１の空き容量が無いため、図１４の管理テーブルの項１１１における「冗長ブロック部の使用状況」のフィールドに、「空き無し」が記録される。図１４の管理テーブルの項１１１における「他のメモリ部の使用状況」のフィールドに、「メモリ部３２‐１‐１‐２」が記録され、「他のメモリ部のＩＤ」のフィールドに、「Expand XXXXXX11」が記録される。このように、管理テ
ーブルには、代替ブロック部として用いられる冗長ブロック部３２２を有する他のメモリ部３２の名称及びＩＤが記録される。
ーブルには、代替ブロック部として用いられる冗長ブロック部３２２を有する他のメモリ部３２の名称及びＩＤが記録される。
更新処理（２Ｃ）：管理部３１４は、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報、冗長部３３の使用状況を示す情報及び冗長部３３のＩＤを、管理テーブルに記録する。
メモリ部３２（不良発生）の冗長ブロック部３２２の空き容量が無い。したがって、管理部３１４は、メモリ部３２（不良発生）の冗長ブロック部３２２の使用状況を示す情報として、管理テーブルに「空き無し」を記録する。冗長部３３の冗長ブロック部３３２が使用される。したがって、管理部３１４は、冗長部３３の使用状況を示す情報として、管理テーブルに「冗長部３３の名称」を記録する。
図１５は、管理テーブルの更新処理の一例を示す図である。図１５は、メモリ部３２‐１‐１‐１のメモリブロック部３２１‐１‐１‐１に不良が発生し、冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１を使用する場合における更新処理を示している。
メモリ部３２‐１‐１‐１〜３２‐１‐１‐ｎの冗長ブロック部３２２‐１‐１‐１〜３２２‐１‐１‐ｎの空き容量が無いため、図１５の管理テーブルの項１１１〜１１ｎにおける「冗長ブロック部の使用状況」のフィールドに、「空き無し」が記録される。冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１が使用されるため、図１５の管理テーブルの項１１１における「冗長部の使用状況」のフィールドに、「冗長部３３‐１‐１」が記録され、「冗長部のＩＤ」のフィールドに、「Expand XXXXXX11」が記録される。この
ように、管理テーブルには、代替ブロック部として用いられる冗長ブロック部３３２を有する冗長部３３の名称及びＩＤが記録される。
ように、管理テーブルには、代替ブロック部として用いられる冗長ブロック部３３２を有する冗長部３３の名称及びＩＤが記録される。
メモリ部３２‐１‐１‐２〜３２‐１‐１‐ｎのメモリブロック部３２１‐１‐１‐２〜３２１‐１‐１‐ｎは使用されない。そのため、図１５の管理テーブルの項１１１〜１１ｎにおける「他のメモリ部の使用状況」及び「メモリ部３２‐１‐１‐２」のフィールドには何も記録されない。
制御部３１１は、更新後の管理テーブルに基づいて、ステップＳ３０２、Ｓ３０４又はＳ３０９の処理で決定された代替ブロック部に対してアクセスを行う（Ｓ３１１）。以後
、チップセット２２からメモリ部３２（不良発生）に対するアクセス指示がある場合、制御部３１１は、更新後の管理テーブルに基づいて、ステップＳ３０２、Ｓ３０４又はＳ３０９の処理で決定された代替ブロック部に対してアクセスを行う。なお、冗長部３３に対するアクセスは、図７のステップＳ１０５における対象メモリ部３２に対するアクセスと同様の処理によって行われる。ステップＳ３１１の処理が行われると、図１３に示す冗長処理（２）のフローが終了する。
、チップセット２２からメモリ部３２（不良発生）に対するアクセス指示がある場合、制御部３１１は、更新後の管理テーブルに基づいて、ステップＳ３０２、Ｓ３０４又はＳ３０９の処理で決定された代替ブロック部に対してアクセスを行う。なお、冗長部３３に対するアクセスは、図７のステップＳ１０５における対象メモリ部３２に対するアクセスと同様の処理によって行われる。ステップＳ３１１の処理が行われると、図１３に示す冗長処理（２）のフローが終了する。
例えば、図１６に示すように、３層目のメモリ部３２‐１‐１‐３のメモリブロック部３２１‐１‐１‐３に不良が発生した場合、メモリ部３２‐１‐１‐３の冗長ブロック部３２２‐１‐１‐３の空き容量の有無が判定される。例えば、メモリ部３２‐１‐１‐３の冗長ブロック部３２２‐１‐１‐３に空き容量が有る場合、メモリ部３２‐１‐１‐３の冗長ブロック部３２２‐１‐１‐３が使用される。
冗長処理（２）によれば、メモリ部３２（不良発生）の冗長ブロック部３２２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として使用することができる。
メモリ部３２‐１‐１‐３の冗長ブロック部３２２‐１‐１‐３に空き容量が無い場合、メモリ部３２の冗長ブロック部３２２の空き容量がチェックされる。例えば、２層目のメモリ部３２‐１‐１‐２の冗長ブロック部３２２‐１‐１‐２に空き容量が有る場合、メモリ部３２‐１‐１‐２の冗長ブロック部３２２‐１‐１‐２が使用される。したがって、不良が発生したメモリブロック部３２１‐１‐１‐３を有するメモリ部３２‐１‐１‐３と同一グループにおけるメモリ部３２‐１‐１‐２の冗長ブロック部３２２‐１‐１‐２が使用される。例えば、３層目のメモリ部３２‐２‐１‐３の冗長ブロック部３２２‐２‐１‐３に空き容量が有る場合、メモリ部３２‐２‐１‐３の冗長ブロック部３２２‐２‐１‐３が使用される。したがって、不良が発生したメモリブロック部３２１‐１‐１‐３を有するメモリ部３２‐１‐１‐３と異なるグループにおけるメモリ部３２‐２‐１‐３の冗長ブロック部３２２‐２‐１‐３が使用される。
冗長処理（２）によれば、メモリ部３２（不良発生）と同一及び異なるグループにおけるメモリ部３２の冗長ブロック部３２２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として使用することができる。
メモリ部３２の冗長ブロック部３２２の全てに空き容量が無い場合、冗長部３３の冗長ブロック部３３２の空き容量がチェックされる。例えば、ｎ＋１層目の冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１に空き容量が有る場合、冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１が使用される。したがって、不良が発生したメモリブロック部３２１‐１‐１‐３を有するメモリ部３２‐１‐１‐３と同一グループにおける冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１が使用される。例えば、ｎ＋１層目の冗長部３３‐２‐１の冗長ブロック部３３２‐２‐１に空き容量が有る場合、冗長部３３‐２‐１の冗長ブロック部３３２‐２‐１が使用される。したがって、不良が発生したメモリブロック部３２１‐１‐１‐３を有するメモリ部３２‐１‐１‐３と異なるグループにおける冗長部３３‐２‐１の冗長ブロック部３３２‐２‐１が使用される。
冗長処理（２）によれば、メモリ部３２（不良発生）と同一及び異なるグループにおける冗長部３３の冗長ブロック部３３２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として使用することができる。
上記では、メモリ部３２の冗長ブロック部３２２の全てに空き容量が無い場合、冗長部３３の冗長ブロック部３３２の空き容量がチェックされる例を示しているが、本実施形態
では、この例に限定されない。例えば、メモリ部３２の冗長ブロック部３２２の空き容量がチェックされる前に、冗長部３３の冗長ブロック部３３２の空き容量がチェックされてもよい。そして、冗長部３３の冗長ブロック部３３２の空き容量が有る場合、冗長部３３の冗長ブロック部３３２が使用されてもよい。また、同一の処理によって、メモリ部３２の冗長ブロック部３２２の空き容量と、冗長部３３の冗長ブロック部３３２の空き容量とをチェックしてもよい。そして、メモリ部３２の冗長ブロック部３２２の空き容量が有るととともに、冗長部３３の冗長ブロック部３３２の空き容量が有る場合、空き容量が有る冗長ブロック部３２２及び３３２のうちから何れか一つを選択してもよい。
では、この例に限定されない。例えば、メモリ部３２の冗長ブロック部３２２の空き容量がチェックされる前に、冗長部３３の冗長ブロック部３３２の空き容量がチェックされてもよい。そして、冗長部３３の冗長ブロック部３３２の空き容量が有る場合、冗長部３３の冗長ブロック部３３２が使用されてもよい。また、同一の処理によって、メモリ部３２の冗長ブロック部３２２の空き容量と、冗長部３３の冗長ブロック部３３２の空き容量とをチェックしてもよい。そして、メモリ部３２の冗長ブロック部３２２の空き容量が有るととともに、冗長部３３の冗長ブロック部３３２の空き容量が有る場合、空き容量が有る冗長ブロック部３２２及び３３２のうちから何れか一つを選択してもよい。
本実施形態によれば、メモリ部３２及び冗長部３３に対して無線によりＣＳ信号が送られるため、メモリ部３２及び冗長部３３に対して容易にアクセスすることができる。本実施形態によれば、メモリ部３２のメモリブロック部３２１に不良が発生した場合において、メモリ部３２のメモリブロック部３２１における不良の発生に容易に対処することができ、メモリ３の動作の継続を向上させることができる。
〈初期設定処理（２）〉
図１７を参照して、初期設定処理（２）について説明する。図１７は、初期設定処理（２）のフロー図である。
図１７を参照して、初期設定処理（２）について説明する。図１７は、初期設定処理（２）のフロー図である。
図１７に示す初期設定処理（２）では、予め、メモリ部の冗長ブロック部３２２の空き容量の有無をチェックしておき、メモリ部の冗長ブロック部３２２の空き容量の有無を管理テーブルに記録しておく。
図１７に示す初期設定処理（２）のフローにおけるステップＳ４０１〜Ｓ４０５の処理については、図７に示す初期設定処理（１）のフローにおけるステップＳ１０１〜Ｓ１０５の処理と同様であるので、その説明を省略する。したがって、図１７に示す初期設定処理（２）のフローにおけるステップＳ４０６〜Ｓ４１０の処理について説明する。
制御部３１１は、メモリ部３２の冗長ブロック部３２２の空き容量をチェックし、メモリ部３２の冗長ブロック部３２２の空き容量の有無を判定する（Ｓ４０６）。例えば、メモリ部３２の冗長ブロック部３２２の空き容量が所定値よりも大きいか否かにより、制御部３１１は、メモリ部３２の冗長ブロック部３２２の空き容量が有るか否かを判定してもよい。判定の対象となるメモリ部３２は、対象メモリ部３２が属するグループ（自グループ）のメモリ部３２と、対象メモリ部３２が属するグループと異なるグループ（他グループ）に属するメモリ部３２とを含む。
管理部３１４は、メモリ部３２の冗長ブロック部３２２の使用状況を示す情報を、管理テーブルに記録することにより、管理テーブルを更新する（Ｓ４０７）。この場合、対象メモリ部３２の冗長ブロック部３２２の使用状況と、対象メモリ部３２を除く全てのメモリ部３２の冗長ブロック部３２２の使用状況とが、管理テーブルに記録される。
チェック部３１５は、対象メモリ部３２のメモリブロック部３２１に不良（エラー）が発生したか否かをチェックする（Ｓ４０８）。対象メモリ部３２のメモリブロック部３２１に不良が発生した場合（Ｓ４０８；ＹＥＳ）、冗長処理が行われる（Ｓ４０９）。一方、対象メモリ部３２のメモリブロック部３２１に不良が発生していない場合（Ｓ４０８；ＮＯ）、処理がＳ４１０に進む。
制御部３１１は、情報処理装置１の電源がＯＦＦになったか否かを判定する（Ｓ４１０）。情報処理装置１の電源がＯＦＦの場合（Ｓ４１０；ＹＥＳ）、図１７に示す初期設定処理（２）のフローが終了する。一方、情報処理装置１の電源がＯＦＦでない場合（Ｓ４
１０Ｂ；ＮＯ）、処理がステップＳ４０４に戻る。また、ステップＳ４１０の処理でＮＯの場合、処理がステップＳ４０１又はＳ４０３に戻るようにしてもよい。
１０Ｂ；ＮＯ）、処理がステップＳ４０４に戻る。また、ステップＳ４１０の処理でＮＯの場合、処理がステップＳ４０１又はＳ４０３に戻るようにしてもよい。
図１７に示す初期設定処理（２）が行われる場合、図９のステップＳ２０１の処理及び図１３のステップＳ３０１の処理において、制御部３１１は、管理テーブルを参照し、メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が有るか否かを判定する。管理テーブルには、メモリ部３２の冗長ブロック部３２２の使用状況を示す情報が記録されている。したがって、制御部３１１は、管理テーブルを参照し、メモリ部３２（不良発生）の冗長ブロック部３２２に空き容量が有るか否かを判定することができる。
図１７に示す初期設定処理（２）が行われる場合、図１３のステップＳ３０３の処理において、制御部３１１は、管理テーブルを参照し、他のメモリ部３２の冗長ブロック部３２２のうちの少なくとも一つに空き容量が有るか否かを判定する。管理テーブルには、メモリ部３２の冗長ブロック部３２２の使用状況を示す情報が記録されている。したがって、制御部３１１は、管理テーブルを参照し、他のメモリ部３２の冗長ブロック部３２２のうちの少なくとも一つに空き容量が有るか否かを判定することができる。
上記では、メモリ部３２に対してアクセスが行われる場合、通信部３１２は、対象メモリ部３２の受信部３２３のＩＤをＣＳ信号として、メモリ部３２に無線送信する例を示している。この例に限らず、通信部３１２は、対象メモリ部３２にＣＳ信号を無線送信し、対象メモリ部３２以外のメモリ部３２にＣＳ信号を無線送信しないようにしてもよい。例えば、通信部３１２が、各メモリ部３２に対して異なる周波数によってＣＳ信号を無線送信することで、対象メモリ部３２の受信部３２３がＣＳ信号を受信し、対象メモリ部３２以外のメモリ部３２の受信部３２３はＣＳ信号を受信しない。
対象メモリ部３２の受信部３２３が受信するＣＳ信号を、対象メモリ部３２の格納部３２４に記憶するようにしてもよい。この場合、対象メモリ部３２の格納部３２４にＣＳ信号が記憶された後、通信部３１２は、対象メモリ部３２にＣＳ信号を無線送信しないようにしてもよい。また、通信部３１２は、対象メモリ部３２にＣＳ信号を継続的に無線送信し、対象メモリ部３２の受信部３２３が継続的にＣＳ信号を受信するようにしてもよい。
対象メモリ部３２の受信部３２３は、ＣＳ信号を受信するため、対象メモリ部３２は、制御部３１１から送られるＡＤ信号、ＢＡ信号及びＤＱ信号等を受信する。一方、対象メモリ部３２以外のメモリ部３２の受信部３２３は、ＣＳ信号を受信しないため、対象メモリ部３２以外のメモリ部３２は、制御部３１１から送られるＡＤ信号、ＢＡ信号及びＤＱ信号等を受信しない。この場合、メモリ部３２の格納部３２４には、受信部３２３のＩＤを記憶しない。
上記では、制御装置３１のチェック部３１５が、メモリ部３２のメモリブロック部３２１に不良が発生したか否かをチェックする例を示している。これに限らず、各メモリ部３２が、各メモリ部３２の各メモリブロック部３２１に不良が発生したか否かをチェックしてもよい。例えば、図１８に示すように、メモリ部３２‐１‐１‐１が、チェック部３２５‐１‐１‐１を有してもよい。同様に、メモリ部３２‐１‐１‐２〜３２‐ｎ‐ｎ‐ｎが、チェック部３２５‐１‐１‐２〜３２５‐ｎ‐ｎ‐ｎを有してもよい。図１８は、情報処理装置１のメモリシステムの一例を示す図である。
以下の説明において、チェック部３２５‐１‐１‐１〜３２５‐ｎ‐ｎ‐ｎの全てを示す場合又はチェック部３２５‐１‐１‐１〜３２５‐ｎ‐ｎ‐ｎのうちの一つを示す場合、チェック部３２５と記述する場合がある。チェック部３２５‐１‐１‐１〜３２５‐ｎ‐ｎ‐ｎの其々を示す場合、各チェック部３２５と記述する場合がある。
各メモリ部３２の各チェック部３２５は、各メモリ部３２の各メモリブロック部３２１に不良が発生したか否かをチェックする。各メモリ部３２の各チェック部３２５は、各メモリ部３２の各メモリブロック部３２１における不良の発生の有無を、各メモリ部３２の各格納部３２４に記憶する。図７に示す初期設定処理（１）のフローでは、ステップＳ１０６において、対象メモリ部３２のチェック部３２５が、対象メモリ部３２のメモリブロック部３２１に不良が発生したか否かをチェックする。図１７に示す初期設定処理（２）のフローでは、ステップＳ４０８において、対象メモリ部３２のチェック部３２５が、対象メモリ部３２のメモリブロック部３２１に不良が発生したか否かをチェックする。
上記では、処理装置２とメモリ３とがバスを介して接続されている例を示している。これに限らず、処理装置２が、メモリ３内に組み込まれていてもよい。例えば、図１９に示すように、メモリ３が、処理装置２を有し、処理装置２が、ＣＰＵ２１、チップセット２２及び制御装置３１を有してもよい。図１９は、情報処理装置１のメモリシステムの一例を示す図である。また、図１８に示す情報処理装置１のメモリシステムと、図１９に示す情報処理装置１のメモリシステムとを組み合わせてもよい。例えば、図１９に示す情報処理装置１のメモリシステムにおいて、各メモリ部３２が、各チェック部３２５を有してもよい。
上記では、制御部３１１が、メモリ部３２にアクセスした後に、チェック部３１５が、対象メモリ部３２のメモリブロック部３２１に不良が発生したか否かをチェックしている（図７のＳ１０６、図１７のＳ４０８）。本実施形態ではこれらの例に限定されず、情報処理装置１の起動時又はメモリ３の起動時に、チェック部３１５が、対象メモリ部３２のメモリブロック部３２１に不良が発生したか否かをチェックしてもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、チェック部３１５が、対象メモリ部３２のメモリブロック部３２１の不良を検出してもよい。
上記では、制御部３１１が、メモリ部３２にアクセスした後に、冗長処理が行われている（図７のＳ１０７、図１７のＳ４０９）。本実施形態ではこれらの例に限定されず、情報処理装置１の起動時又はメモリ３の起動時に、冗長処理が行われてもよい。
情報処理装置１の起動時又はメモリ３の起動時に、制御部３１１は、不良が発生したメモリブロック部３２１を有するメモリ部３２の冗長ブロック部３２２に空き容量が有るか否かを判定してもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、図９のＳ２０１の処理又は図１３のＳ３０１の処理が行われてもよい。情報処理装置１の起動時又はメモリ３の起動時に、制御部３１１は、メモリ部３２（不良発生）における空き容量が有る冗長ブロック部３２２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として決定してもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、図９のＳ２０２の処理又は図１３のＳ３０２の処理が行われてもよい。
情報処理装置１の起動時又はメモリ３の起動時に、制御部３１１は、冗長部３３の冗長ブロック部３３２のうちの少なくとも一つに空き容量が有るか否かを判定してもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、図９のＳ２０３の処理又は図１３のＳ３０５の処理が行われてもよい。情報処理装置１の起動時又はメモリ３の起動時に、制御部３１１は、冗長部３３における空き容量が有る冗長ブロック部３３２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として決定してもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、図９のＳ２０７の処理又は図１３のＳ３０９の処理が行われてもよい。
情報処理装置１の起動時又はメモリ３の起動時に、制御部３１１は、他のメモリ部３２の冗長ブロック部３２２のうちの少なくとも一つに空き容量が有るか否かを判定してもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、図１３のＳ３０３の処理が行われてもよい。情報処理装置１の起動時又はメモリ３の起動時に、制御部３１１は、他のメモリ部３２における空き容量が有る冗長ブロック部３２２を、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロックとして決定してもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、図１３のＳ３０４の処理が行われてもよい。
情報処理装置１の起動時又はメモリ３の起動時に、管理部３１４は、管理テーブルを更新してもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、図９のＳ２０８の処理又は図１３のＳ３１０の処理が行われてもよい。
情報処理装置１の起動時又はメモリ３の起動時に、通信部３１２は、管理テーブルに従って、冗長部３３の受信部３３１との無線の設定を行ってもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、図９のＳ２０５の処理又は図１３のＳ３０７の処理が行われてもよい。
情報処理装置１の起動時又はメモリ３の起動時に、管理部３１４は、通信部３１２と冗長部３３の受信部３３１との無線の設定が行われているかを判定してもよい。すなわち、情報処理装置１の起動時又はメモリ３の起動時に、図９のＳ２０６の処理又は図１３のＳ３０８の処理が行われてもよい。 図２０は、参考例における冗長処理を示す図である。参考例では、３層目のメモリ部３２‐１‐１‐３のメモリブロック部３２１‐１‐１‐３に不良が発生している。メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として、メモリ部３２（不良発生）と同一グループにおける冗長部３３の冗長ブロック部３３２のみが使用できる。すなわち、参考例では、メモリ部３２（不良発生）のメモリブロック部３２１を代替する代替ブロック部として、メモリ部３２（不良発生）と異なるグループにおける冗長部３３の冗長ブロック部３３２を使用できない。参考例では、３層目のメモリ部３２‐１‐１‐３のメモリブロック部３２１‐１‐１‐３に不良が発生し、冗長部３３‐１‐１の冗長ブロック部３３２‐１‐１に空き容量がない場合、メモリ３を交換することになる。
以上の実施形態に関し、更に以下の付記を示す。
（付記１）
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部と、
前記記憶部における各々の前記メモリブロックの不良を検出する検出部と、
前記記憶部における各々の前記冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
を備える記憶装置。
（付記２）
前記記憶部をアクセスする制御部を備え、
前記検出部は、前記記憶装置の起動時に前記不良を検出し、
前記判定部は、前記記憶装置の起動時に前記冗長ブロックの空き容量を判定し、
前記決定部は、前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記制御部は、前記テーブルを参照して前記記憶部にアクセスする、
付記１に記載の記憶装置。
（付記３）
前記記憶部にアクセスするための制御信号が無線により送信される、
付記２に記載の記憶装置。
（付記４）
記憶装置が、
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部における各々の前記メモリブロックの不良を検出し、
前記記憶部における各々の前記冗長ブロックの空き容量を判定し、
空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する、
処理を実行する記憶方法。
（付記５）
記憶装置が、
前記記憶装置の起動時に前記不良を検出し、
前記記憶装置の起動時に前記冗長ブロックの空き容量を判定し、
前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記テーブルを参照して前記記憶部にアクセスする、
処理を実行する付記４に記載の記憶方法。
（付記６）
前記記憶部にアクセスするための制御信号が無線により送信される、
付記５に記載の記憶方法。
（付記７）
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部と、
前記記憶部における各々の前記メモリブロックの不良を検出する検出部と、
前記記憶部における各々の前記冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
を備える制御装置。
（付記８）
前記記憶部をアクセスする制御部を備え、
前記検出部は、前記記憶装置の起動時に前記不良を検出し、
前記判定部は、前記記憶装置の起動時に前記冗長ブロックの空き容量を判定し、
前記決定部は、前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記制御部は、前記テーブルを参照して前記記憶部にアクセスする、
付記７に記載の制御装置。
（付記９）
前記記憶部にアクセスするための制御信号が無線により送信される、
付記８に記載の制御装置。
（付記１）
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部と、
前記記憶部における各々の前記メモリブロックの不良を検出する検出部と、
前記記憶部における各々の前記冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
を備える記憶装置。
（付記２）
前記記憶部をアクセスする制御部を備え、
前記検出部は、前記記憶装置の起動時に前記不良を検出し、
前記判定部は、前記記憶装置の起動時に前記冗長ブロックの空き容量を判定し、
前記決定部は、前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記制御部は、前記テーブルを参照して前記記憶部にアクセスする、
付記１に記載の記憶装置。
（付記３）
前記記憶部にアクセスするための制御信号が無線により送信される、
付記２に記載の記憶装置。
（付記４）
記憶装置が、
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部における各々の前記メモリブロックの不良を検出し、
前記記憶部における各々の前記冗長ブロックの空き容量を判定し、
空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する、
処理を実行する記憶方法。
（付記５）
記憶装置が、
前記記憶装置の起動時に前記不良を検出し、
前記記憶装置の起動時に前記冗長ブロックの空き容量を判定し、
前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記テーブルを参照して前記記憶部にアクセスする、
処理を実行する付記４に記載の記憶方法。
（付記６）
前記記憶部にアクセスするための制御信号が無線により送信される、
付記５に記載の記憶方法。
（付記７）
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部と、
前記記憶部における各々の前記メモリブロックの不良を検出する検出部と、
前記記憶部における各々の前記冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
を備える制御装置。
（付記８）
前記記憶部をアクセスする制御部を備え、
前記検出部は、前記記憶装置の起動時に前記不良を検出し、
前記判定部は、前記記憶装置の起動時に前記冗長ブロックの空き容量を判定し、
前記決定部は、前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記制御部は、前記テーブルを参照して前記記憶部にアクセスする、
付記７に記載の制御装置。
（付記９）
前記記憶部にアクセスするための制御信号が無線により送信される、
付記８に記載の制御装置。
１ 情報処理装置
２ 処理装置
３ メモリ
２１ ＣＰＵ
２２ チップセット
３１ 制御装置
３２−１−１−１〜３２−ｎ−ｎ−ｎ メモリ部
３３−１−１〜３３−ｎ−ｎ 冗長部
３１１ 制御部
３１２ 通信部
３１３ 格納部
３１４ 管理部
３１５ チェック部
３２１−１−１−１〜３２１−ｎ−ｎ−ｎ メモリブロック部
３２２−１−１−１〜３２２−ｎ−ｎ−ｎ 冗長ブロック部
３２３−１−１−１〜３２３−ｎ−ｎ−ｎ 受信部
３２４−１−１−１〜３２４−ｎ−ｎ−ｎ 格納部
３２５−１−１−１〜３２５−ｎ−ｎ−ｎ チェック部
３３１−１−１〜３３１−ｎ−ｎ 受信部
３３２−１−１〜３３２−ｎ−ｎ 冗長ブロック部
３３３−１−１〜３３３−ｎ−ｎ 格納部
２ 処理装置
３ メモリ
２１ ＣＰＵ
２２ チップセット
３１ 制御装置
３２−１−１−１〜３２−ｎ−ｎ−ｎ メモリ部
３３−１−１〜３３−ｎ−ｎ 冗長部
３１１ 制御部
３１２ 通信部
３１３ 格納部
３１４ 管理部
３１５ チェック部
３２１−１−１−１〜３２１−ｎ−ｎ−ｎ メモリブロック部
３２２−１−１−１〜３２２−ｎ−ｎ−ｎ 冗長ブロック部
３２３−１−１−１〜３２３−ｎ−ｎ−ｎ 受信部
３２４−１−１−１〜３２４−ｎ−ｎ−ｎ 格納部
３２５−１−１−１〜３２５−ｎ−ｎ−ｎ チェック部
３３１−１−１〜３３１−ｎ−ｎ 受信部
３３２−１−１〜３３２−ｎ−ｎ 冗長ブロック部
３３３−１−１〜３３３−ｎ−ｎ 格納部
Claims (4)
- 各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の第１冗長ブロックとを有する複数の第１半導体チップ及び各々平面方向に配列された複数の第２冗長ブロックを有し、前記メモリブロックを有していない第２半導体チップが、積層された記憶部と、
前記記憶部における前記メモリブロックの不良を検出する検出部と、
前記記憶部における前記第１冗長ブロック及び前記第２冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された前記第１冗長ブロック及び前記第２冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
前記記憶部にアクセスする制御部と、
を備え、
前記記憶部にアクセスするための制御信号が無線により送信される、
記憶装置。 - 前記検出部は、前記記憶装置の起動時に前記不良を検出し、
前記判定部は、前記記憶装置の起動時に前記第１冗長ブロック及び前記第２冗長ブロックの空き容量を判定し、
前記決定部は、前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記制御部は、前記テーブルを参照して前記記憶部にアクセスする、
請求項１に記載の記憶装置。 - 記憶装置が、
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の第１冗長ブロックとを有する複数の第１半導体チップ及び各々平面方向に配列された複数の第２冗長ブロックを有し、前記メモリブロックを有していない第２半導体チップが、積層された記憶部における前記メモリブロックの不良を検出し、
前記記憶部における前記第１冗長ブロック及び前記第２冗長ブロックの空き容量を判定し、
空き容量があると判定された前記第１冗長ブロック及び前記第２冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定し、
前記記憶部にアクセスする、
処理を実行し、
前記記憶部にアクセスするための制御信号が無線により送信される、
記憶方法。 - 各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の第１冗長ブロックとを有する複数の第１半導体チップ及び各々平面方向に配列された複数の第２冗長ブロックを有し、前記メモリブロックを有していない第２半導体チップが、積層された記憶部と、
前記記憶部における前記メモリブロックの不良を検出する検出部と、
前記記憶部における前記第１冗長ブロック及び前記第２冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された第１前記冗長ブロック及び前記第２冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
前記記憶部にアクセスする制御部と、
を備え、
前記記憶部にアクセスするための制御信号が無線により送信される、
制御装置。
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