KR20170132483A - 메모리 장치의 구동 방법 - Google Patents

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KR20170132483A
KR20170132483A KR1020160063414A KR20160063414A KR20170132483A KR 20170132483 A KR20170132483 A KR 20170132483A KR 1020160063414 A KR1020160063414 A KR 1020160063414A KR 20160063414 A KR20160063414 A KR 20160063414A KR 20170132483 A KR20170132483 A KR 20170132483A
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data
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유용준
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삼성전자주식회사
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Abstract

본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서, 제1 메모리 장치가 채널을 통해 제1 기입 커맨드, 제1 기입 어드레스 및 제1 기입 데이터를 수신한다. 채널과 연결되고 제1 메모리 장치와 다른 타입의 제2 메모리 장치의 동작을 제어하는 컨트롤러가, 제1 메모리 장치에 전송되는 제1 기입 커맨드를 센싱한다. 제1 기입 커맨드가 센싱된 경우에, 제1 기입 어드레스 및 제1 기입 데이터에 기초하여 제1 기입 로그를 발생한다. 제1 기입 로그를 버퍼에 저장한다.

Description

메모리 장치의 구동 방법{METHOD OF OPERATING MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 메모리 장치의 구동 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치 및 비휘발성 메모리 장치는 데이터 기입 및/또는 데이터 독출과 관련된 동작이 서로 상이할 수 있다. 최근에는 휘발성 메모리 장치 및 비휘발성 메모리 장치를 모두 포함하는 메모리 시스템이 연구되고 있으며, 상기 메모리 시스템의 성능을 향상시키기 위한 다양한 기술들이 연구되고 있다.
본 발명의 일 목적은 서로 다른 타입의 반도체 메모리 장치들을 포함하는 메모리 시스템에서, 데이터 기입 동작과 관련된 메모리 장치의 구동 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서, 제1 메모리 장치가 채널을 통해 제1 기입 커맨드, 제1 기입 어드레스 및 제1 기입 데이터를 수신한다. 상기 채널과 연결되고 상기 제1 메모리 장치와 다른 타입의 제2 메모리 장치의 동작을 제어하는 컨트롤러가, 상기 제1 메모리 장치에 전송되는 상기 제1 기입 커맨드를 센싱한다. 상기 제1 기입 커맨드가 센싱된 경우에, 상기 제1 기입 어드레스 및 상기 제1 기입 데이터에 기초하여 제1 기입 로그(log)를 발생한다. 상기 제1 기입 로그를 버퍼에 저장한다.
일 실시예에서, 상기 제1 기입 로그를 발생하는데 있어서, 상기 제1 메모리 장치에 상응하는 상기 제1 기입 어드레스를 상기 제2 메모리 장치에 상응하는 제2 기입 어드레스로 맵핑(mapping)할 수 있다. 상기 제1 기입 데이터에 대한 제1 플래그를 발생할 수 있다. 상기 제1 플래그, 상기 제2 기입 어드레스 및 상기 제1 기입 데이터를 포함하는 상기 제1 기입 로그를 획득할 수 있다.
일 실시예에서, 상기 제1 플래그를 발생하는데 있어서, 상기 제1 기입 데이터가 상기 제2 메모리 장치에 저장될 필요가 없는 경우에, 상기 제1 플래그를 제1 논리 레벨로 설정할 수 있다. 상기 제1 기입 데이터가 상기 제2 메모리 장치에 저장될 필요가 있는 경우에, 상기 제1 플래그를 제2 논리 레벨로 설정할 수 있다.
일 실시예에서, 상기 제1 기입 로그를 상기 버퍼에 저장하는데 있어서, 상기 버퍼의 저장 용량을 판단할 수 있다. 상기 제1 기입 로그를 저장하기에 상기 버퍼의 저장 용량이 부족한 경우에, 상기 버퍼에 저장되어 있는 복수의 기입 로그들 중 일부를 삭제할 수 있다. 상기 제1 기입 로그를 저장하기에 상기 버퍼의 저장 용량이 충분한 경우에, 상기 제1 기입 로그를 상기 버퍼에 기록할 수 있다.
일 실시예에서, 상기 복수의 기입 로그들 각각은 플래그, 기입 어드레스 및 기입 데이터를 포함할 수 있다. 상기 복수의 기입 로그들은 상기 플래그가 제1 논리 레벨로 설정된 제1 그룹의 기입 로그들 및 상기 플래그가 제2 논리 레벨로 설정된 제2 그룹의 기입 로그들로 구분될 수 있다. 상기 복수의 기입 로그들 중 일부를 삭제하는데 있어서, 상기 제1 그룹의 기입 로그들 중 적어도 하나의 기입 로그를 삭제할 수 있다.
일 실시예에서, 상기 제1 그룹의 기입 로그들 중 적어도 하나의 기입 로그를 삭제하는데 있어서, 상기 제1 그룹의 기입 로그들 중 상기 버퍼에 저장된 지 가장 오래된 기입 로그를 삭제할 수 있다.
일 실시예에서, 상기 버퍼에 저장된 상기 제1 기입 로그에 기초하여 상기 제1 기입 데이터를 상기 제2 메모리 장치에 선택적으로 저장할 수 있다.
일 실시예에서, 상기 제1 기입 데이터를 상기 제2 메모리 장치에 선택적으로 저장하는데 있어서, 상기 제1 플래그가 제1 논리 레벨로 설정된 경우에, 상기 제1 기입 데이터를 상기 제2 메모리 장치에 저장하지 않을 수 있다. 상기 제1 플래그가 제2 논리 레벨로 설정된 경우에, 상기 제2 기입 어드레스를 기초로 상기 제1 기입 데이터를 상기 버퍼에서 상기 제2 메모리 장치로 직접 전송하여, 상기 제1 기입 데이터를 상기 제2 메모리 장치에 저장할 수 있다.
일 실시예에서, 상기 제1 및 제2 메모리 장치들이 저전력 모드에 진입하는 경우에 상기 제1 기입 데이터가 상기 제2 메모리 장치에 선택적으로 저장될 수 있다.
일 실시예에서, 상기 제2 메모리 장치, 상기 컨트롤러 및 상기 버퍼는 하나의 메모리 모듈에 포함될 수 있다.
일 실시예에서, 상기 메모리 모듈은 DIMM(dual in-line memory module)일 수 있다.
일 실시예에서, 상기 버퍼는 상기 컨트롤러 내에 포함될 수 있다.
일 실시예에서, 상기 제1 메모리 장치, 상기 제2 메모리 장치, 상기 컨트롤러 및 상기 버퍼는 하나의 메모리 모듈에 포함될 수 있다.
일 실시예에서, 상기 메모리 모듈은 인쇄 회로 기판(printed circuit board: PCB)을 더 포함할 수 있다. 상기 제1 메모리 장치는 상기 인쇄 회로 기판의 제1 면 상에 장착될 수 있다. 상기 제2 메모리 장치, 상기 컨트롤러 및 상기 버퍼는 상기 인쇄 회로 기판의 제1 면에 대향하는 제2 면 상에 장착될 수 있다.
일 실시예에서, 상기 제1 메모리 장치는 휘발성 메모리 장치이고, 상기 제2 메모리 장치는 비휘발성 메모리 장치일 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 제1 메모리 장치, 컨트롤러 및 버퍼를 포함한다. 상기 제1 메모리 장치는 채널과 연결되고, 상기 채널을 통해 제1 기입 커맨드, 제1 기입 어드레스 및 제1 기입 데이터를 수신한다. 상기 컨트롤러는 상기 채널과 연결되고, 상기 제1 메모리 장치와 다른 타입의 제2 메모리 장치의 동작을 제어하고, 상기 채널을 통해 상기 제1 메모리 장치에 전송되는 상기 제1 기입 커맨드를 센싱하며, 상기 제1 기입 커맨드가 센싱된 경우에, 상기 제1 기입 어드레스 및 상기 제1 기입 데이터에 기초하여 제1 기입 로그(log)를 발생한다. 상기 버퍼는 상기 제1 기입 로그를 저장한다.
일 실시예에서, 상기 컨트롤러는 어드레스 맵핑부, 플래그 설정부 및 로그 발생부를 포함할 수 있다. 상기 어드레스 맵핑부는 상기 제1 메모리 장치에 상응하는 상기 제1 기입 어드레스를 상기 제2 메모리 장치에 상응하는 제2 기입 어드레스로 맵핑(mapping)할 수 있다. 상기 플래그 설정부는 상기 제1 기입 데이터에 대한 제1 플래그를 발생할 수 있다. 상기 로그 발생부는 상기 제1 플래그, 상기 제2 기입 어드레스 및 상기 제1 기입 데이터를 포함하는 상기 제1 기입 로그를 획득할 수 있다.
일 실시예에서, 상기 컨트롤러는 버퍼 제어부를 더 포함할 수 있다. 상기 버퍼 제어부는 상기 버퍼의 저장 용량을 판단하고, 상기 제1 기입 로그를 저장하기에 상기 버퍼의 저장 용량이 부족한 경우에, 상기 버퍼에 저장되어 있는 복수의 기입 로그들 중 일부를 삭제하며, 상기 제1 기입 로그를 저장하기에 상기 버퍼의 저장 용량이 충분한 경우에, 상기 제1 기입 로그를 상기 버퍼에 기록할 수 있다.
일 실시예에서, 상기 복수의 기입 로그들 각각은 플래그, 기입 어드레스 및 기입 데이터를 포함할 수 있다. 상기 복수의 기입 로그들은 상기 플래그가 제1 논리 레벨로 설정된 제1 그룹의 기입 로그들 및 상기 플래그가 제2 논리 레벨로 설정된 제2 그룹의 기입 로그들로 구분될 수 있다. 상기 버퍼 제어부는, 상기 제1 기입 로그를 저장하기에 상기 버퍼의 저장 용량이 부족한 경우에, 상기 제1 그룹의 기입 로그들 중 상기 버퍼에 저장된 지 가장 오래된 기입 로그를 삭제할 수 있다.
일 실시예에서, 상기 버퍼에 저장된 상기 제1 기입 로그에 기초하여 상기 제1 기입 데이터를 상기 제2 메모리 장치에 선택적으로 저장할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서는, 제1 메모리 장치가 기입 커맨드를 수신하는 경우에, 제2 메모리 장치를 제어하는 컨트롤러가 기입 어드레스 및 기입 데이터와 관련된 정보를 기록하여 버퍼에 저장할 수 있다. 따라서, 제1 메모리 장치 내의 수정된 데이터를 효과적으로 추적할 수 있으며, 최신의 데이터를 유지할 수 있다.
또한, 버퍼에 기록된 기입 데이터를 제2 메모리 장치에 즉시 저장하지 않고, 수집 또는 축적하였다가 저전력 모드에 진입하는 등의 특정 상황에서 한 번에 제2 메모리 장치에 저장할 수 있으며, 제2 메모리 장치에 저장하고자 하는 기입 데이터가 제1 메모리 장치나 호스트를 거치지 않고 버퍼에서 제2 메모리 장치로 직접 전송될 수 있다. 따라서, 제2 메모리 장치의 데이터 기입 횟수가 감소될 수 있고, 제2 메모리 장치의 내구성이 향상될 수 있으며, 메모리 시스템의 성능 및 데이터 전송 효율이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 3은 도 2의 제1 기입 로그를 발생하는 단계의 일 예를 나타내는 순서도이다.
도 4는 제1 기입 로그의 일 예를 나타내는 도면이다.
도 5는 도 2의 제1 기입 로그를 버퍼에 저장하는 단계의 일 예를 나타내는 순서도이다.
도 6은 본 발명의 실시예들에 따른 메모리 장치를 제어하는 컨트롤러의 일 예를 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 8은 도 7의 제1 기입 데이터를 제2 메모리 장치에 선택적으로 저장하는 단계의 일 예를 나타내는 순서도이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템의 구조를 나타내는 단면도이다.
도 10a 및 10b는 도 9의 메모리 시스템에 포함되는 메모리 모듈의 구조를 나타내는 평면도들이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템의 구조를 나타내는 단면도이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 모바일 시스템을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 저장 서버를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 서버 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 채널(150), 제1 저장부(200) 및 제2 저장부(300)를 포함한다. 제1 저장부(200)는 제1 메모리 장치(210)를 포함한다. 제2 저장부(300)는 컨트롤러(310), 버퍼(320) 및 제2 메모리 장치(330)를 포함한다. 메모리 시스템(10)은 호스트(100)를 더 포함할 수 있다.
호스트(100)는 메모리 시스템(10)의 전반적인 동작을 제어할 수 있고, 채널(150)과 연결될 수 있다. 예를 들어, 호스트(100)는 메모리 컨트롤러(미도시)를 포함할 수 있고, 제1 메모리 장치(210) 및/또는 제2 메모리 장치(330)에 대한 데이터 기입/독출 동작을 제어할 수 있다.
일 실시예에서, 호스트(100)는 특정 계산들 및/또는 태스크들을 수행하는 것과 같이 다양한 컴퓨팅 기능들을 수행하거나 운영 체제(Operating System: OS) 및/또는 애플리케이션과 같은 다양한 응용 프로그램들을 실행할 수 있다. 예를 들어, 호스트(100)는 중앙 처리 장치(central processing unit: CPU), 마이크로프로세서(microprocessor), 어플리케이션 프로세서(application processor: AP) 등을 포함할 수 있다.
제1 메모리 장치(210)는 채널(150)과 연결된다. 예를 들어, 제1 메모리 장치(210)는 DRAM(Dynamic Random Access Memory)과 같은 임의의 휘발성 메모리 장치일 수 있다.
컨트롤러(310)는 채널(150)과 연결된다. 버퍼(320)는 컨트롤러(310)와 연결되고, 컨트롤러(310)로부터 제공되는 정보(예를 들어, 기입 로그)를 저장한다. 컨트롤러(310) 및 버퍼(320)는 제1 메모리 장치(210)와 다른 타입의 제2 메모리 장치(330)의 동작을 제어한다. 예를 들어, 제2 메모리 장치(330)는 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), TRAM(Thyristor Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
본 발명의 실시예들에 따른 메모리 시스템(10)에서, 제1 저장부(200)와 제2 저장부(300)는 하나의 채널(150)을 통해 서로 연결될 수 있으며, 이에 따라 제1 저장부(200)에 포함되는 제1 메모리 장치(210)와 제2 저장부(300)에 포함되는 제2 메모리 장치(330) 또한 하나의 채널(150)을 통해 서로 연결될 수 있다. 다시 말하면, 제1 저장부(200)와 제2 저장부(300)는 동일한 채널(150)을 공유할 수 있으며, 이에 따라 제1 메모리 장치(210)와 제2 메모리 장치(330) 또한 동일한 채널(150)을 공유할 수 있다.
일 실시예에서, 채널(150)은 결정형(deterministic) 인터페이스에 기초하여 커맨드, 어드레스 및 데이터를 전송할 수 있다. 상기 결정형 인터페이스는 커맨드(예를 들어, 기입 커맨드(WCMD1))가 제공된 후 미리 정해진 제1 시간 이내에 데이터(예를 들어, 기입 데이터(WDAT1))가 제공되는 인터페이스를 나타낼 수 있다.
일 실시예에서, 제1 메모리 장치(210)는 상기 결정형 인터페이스에 기초하여 동작할 수 있다. 예를 들어, 제1 메모리 장치(210)가 DRAM인 경우에, 상기 결정형 인터페이스는 DRAM 인터페이스일 수 있다.
일 실시예에서, 제2 메모리 장치(330)는 비결정형(nondeterministic) 인터페이스에 기초하여 동작할 수 있다. 상기 비결정형 인터페이스는 패킷(packet) 형태로 데이터가 제공되는 인터페이스를 나타낼 수 있다. 상기 결정형 인터페이스와 다르게, 상기 비결정형 인터페이스는 커맨드가 제공된 후 상기 미리 정해진 제1 시간 이내에 데이터가 제공될 필요가 없을 수 있다. 이 때, 채널(150)은 상기 결정형 인터페이스에 기초하여 커맨드, 어드레스 및 데이터를 전송하므로, 제2 저장부(300)는 상기 결정형 인터페이스를 상기 비결정형 인터페이스로 전환하기 위한 전환 블록(예를 들어, 메모리 추상화 블록)을 더 포함할 수 있다. 실시예에 따라서, 상기 전환 블록은 컨트롤러(310) 또는 버퍼(320)에 포함될 수도 있다.
일 실시예에서, 도 9를 참조하여 후술하는 것처럼, 제1 메모리 장치(210)를 포함하는 제1 저장부(200)가 하나의 메모리 모듈로 구현될 수 있고, 컨트롤러(310), 버퍼(320) 및 제2 메모리 장치(330)를 포함하는 제2 저장부(300)가 다른 하나의 메모리 모듈로 구현될 수 있다. 다른 실시예에서, 도 11을 참조하여 후술하는 것처럼, 제1 메모리 장치(210), 컨트롤러(310), 버퍼(320) 및 제2 메모리 장치(330) 모두가 하나의 메모리 모듈로 구현될 수도 있다.
이하에서는 기입 커맨드(WCMD1), 기입 어드레스(WADDR1) 및 기입 데이터(WDAT1)가 제1 저장부(200)에 제공되는 경우에 기초하여 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하도록 한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 1 및 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서, 제1 메모리 장치(210)는 채널(150)을 통해 제1 기입 커맨드(WCMD1), 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)를 수신한다(단계 S100). 예를 들어, 제1 기입 커맨드(WCMD1), 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)는 호스트(100)로부터 발생될 수 있다.
제1 기입 커맨드(WCMD1), 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)는 제1 메모리 장치(210)에 대한 데이터 기입 동작을 수행하기 위해 제공될 수 있다. 예를 들어, 도시하지는 않았지만, 호스트(100)는 제1 메모리 장치(210)를 활성화시키는 제1 칩 선택 신호 및 제2 메모리 장치(330)를 활성화시키는 제2 칩 선택 신호를 더 발생할 수 있고, 상기 제1 및 제2 칩 선택 신호들 중 상기 제1 칩 선택 신호를 활성화시킨 상태에서 채널(150)을 통해 제1 기입 커맨드(WCMD1), 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)를 전송할 수 있다.
컨트롤러(310)는 제1 메모리 장치(210)에 전송되는 제1 기입 커맨드(WCMD1)를 센싱(sensing)한다(단계 S200). 상술한 것처럼, 제1 메모리 장치(210)와 제2 메모리 장치(330)는 동일한 하나의 채널(150)을 공유하며, 이 때 컨트롤러(310)가 채널(150)과 연결되므로, 컨트롤러(310)는 상기 제2 칩 선택 신호가 활성화되어 있지 않더라도 채널(150)을 통해 전송되는 제1 기입 커맨드(WCMD1)를 센싱할 수 있다. 상기 센싱 동작은 제1 기입 커맨드(WCMD1)를 몰래 캡쳐(capturing)하는 동작, 즉 스니킹(sneaking) 동작으로 불릴 수 있다. 예를 들어, 단계 S100과 S200은 실질적으로 동시에 수행될 수 있다.
제1 기입 커맨드(WCMD1)가 센싱된 경우에, 컨트롤러(310)는 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)에 기초하여 제1 기입 로그(log)를 발생하고(단계 S300), 상기 제1 기입 로그를 버퍼(320)에 저장한다(단계 S400). 예를 들어, 제1 메모리 장치(210)는 제2 메모리 장치(330)에 대한 캐시(cache) 메모리로서 동작할 수 있으며, 상기 제1 기입 로그는 상기 캐시 메모리의 데이터 수정 이력을 나타낼 수 있다.
한편, 도시하지는 않았지만, 제1 메모리 장치(210)는 제1 기입 커맨드(WCMD1) 및 제1 기입 어드레스(WADDR1)에 기초하여 제1 기입 데이터(WDAT1)를 저장할 수 있다. 실시예에 따라서, 제1 메모리 장치(210)가 제1 기입 데이터(WDAT1)를 저장하는 동작은 단계 S100 이후 및 단계 S300 이전에 수행될 수도 있고, 단계 S300 및 S400 중 적어도 하나와 실질적으로 동시에 수행될 수도 있으며, 단계 S400 이후에 수행될 수도 있다.
도 3은 도 2의 제1 기입 로그를 발생하는 단계의 일 예를 나타내는 순서도이다. 도 4는 제1 기입 로그의 일 예를 나타내는 도면이다.
도 1, 2, 3 및 4를 참조하면, 제1 기입 로그(WLOG1)를 발생하는데 있어서(단계 S300), 먼저 제1 기입 커맨드(WCMD1)의 센싱 여부를 확인할 수 있다(단계 S310).
제1 기입 커맨드(WCMD1)가 센싱된 경우에(단계 S310: 예), 컨트롤러(310)는 제1 기입 어드레스(WADDR1)를 제2 기입 어드레스(PADDR1)로 맵핑(mapping)할 수 있다(단계 S320). 예를 들어, 제1 기입 어드레스(WADDR1)는 제1 메모리 장치(210)의 저장 영역에 상응할 수 있고, 제2 기입 어드레스(PADDR1)는 제2 메모리 장치(330)의 저장 영역에 상응할 수 있다.
일 실시예에서, 제1 메모리 장치(210)가 DRAM인 경우에, 제1 기입 어드레스(WADDR1)는 DRAM 어드레스일 수 있고, 예를 들어 랭크(rank) ID(identification), 뱅크(bank) ID, 로우(row) ID 등을 포함할 수 있다.
일 실시예에서, 제2 기입 어드레스(PADDR1)는 물리(physical) 어드레스일 수 있다. 예를 들어, 제2 메모리 장치(330)가 NAND 플래시 메모리와 같이 블록 별로 주소 지정이 가능한(block addressable) 메모리 장치인 경우에, 제2 기입 어드레스(PADDR1)는 블록 ID, 블록에 상응하는 오프셋(offset) 등을 포함할 수 있다.
컨트롤러(310)는 제1 기입 데이터(WDAT1)에 대한 제1 플래그(FLG1)를 발생할 수 있다(단계 S330). 제1 플래그(FLG1)는 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 저장될 필요가 있는지 여부를 나타낼 수 있다. 예를 들어, 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 저장될 필요가 없는 경우에, 제1 플래그(FLG1)를 제1 논리 레벨(예를 들어, "0")로 설정할 수 있다. 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 저장될 필요가 있는 경우에, 제1 플래그(FLG1)를 상기 제1 논리 레벨과 다른 제2 논리 레벨(예를 들어, "1")로 설정할 수 있다.
일 실시예에서, 제1 기입 데이터(WDAT1)가 제1 메모리 장치(210)에 저장되어 있는 경우에, 제1 플래그(FLG1)는 상기 제1 논리 레벨로 설정될 수 있다. 일반적으로, 제1 기입 로그(WLOG1)가 최초로 발생되는 시점에서는 제1 기입 데이터(WDAT1)가 제1 메모리 장치(210)에 저장되어 있을 확률이 높으므로, 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 추가적으로 저장될 필요가 없을 수 있으며, 따라서 제1 플래그(FLG1)의 초기 값은 상기 제1 논리 레벨로 설정될 수 있다.
일 실시예에서, 제1 기입 데이터(WDAT1)가 제1 메모리 장치(210)에서 다른 저장 공간으로 이동되는 등 제1 메모리 장치(210)에 저장되어 있지 않고 삭제되는 경우에, 제1 플래그(FLG1)는 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 변경될 수 있다. 도시하지는 않았지만, 본 발명의 실시예들에 따른 메모리 시스템(10)의 구동 방법에서, 버퍼(320)에 저장된 제1 기입 로그(WLOG1)의 제1 플래그(FLG1)를 선택적으로 변경(또는 업데이트)하는 단계가 도 2의 단계 S400 이후에 추가적으로 수행될 수도 있다. 다만, 제1 플래그(FLG1)가 상기 제2 논리 레벨로 변경된 직후에 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 곧바로 저장되지는 않으며, 이에 대해서는 도 7 및 8을 참조하여 후술하도록 한다.
도 4에 도시된 것처럼, 컨트롤러(310)는 제1 플래그(FLG1), 제2 기입 어드레스(PADDR1) 및 제1 기입 데이터(WDAT1)를 포함하는 제1 기입 로그(WLOG1)를 획득할 수 있다(단계 S340). 예를 들어, 제1 플래그(FLG1)는 상기 제1 및 제2 논리 레벨들 중 하나를 나타내는 1비트(bit)일 수 있고, 제2 기입 어드레스(PADDR1)는 26비트의 상기 블록 ID 및 6비트의 상기 오프셋으로 구성될 수 있으며, 제1 기입 데이터(WDAT1)는 64바이트(bytes)일 수 있다.
한편, 제1 기입 커맨드(WCMD1)가 센싱되지 않은 경우에(단계 S310: 아니오), 제1 기입 로그(WLOG1)가 발생되지 않으며, 따라서 제1 기입 로그(WLOG1)가 버퍼(320)에 저장되지 않을 수 있다.
도 5는 도 2의 제1 기입 로그를 버퍼에 저장하는 단계의 일 예를 나타내는 순서도이다.
도 1, 2, 4 및 5를 참조하면, 제1 기입 로그(WLOG1)를 버퍼(320)에 저장하는데 있어서(단계 S400), 먼저 버퍼(320)의 저장 용량을 확인할 수 있다(단계 S410).
제1 기입 로그(WLOG1)를 저장하기에 상기 버퍼(320)의 저장 용량이 부족한 경우에(단계 S410: 아니오), 버퍼(320)에 저장되어 있는 복수의 기입 로그들 중 일부를 삭제(delete, erase 또는 remove)할 수 있다(단계 S420).
제1 기입 로그(WLOG1)와 유사하게, 상기 복수의 기입 로그들 각각은 플래그, 기입 어드레스(예를 들어, 물리 어드레스) 및 기입 데이터를 포함할 수 있다. 또한, 상기 복수의 기입 로그들은 상기 플래그가 상기 제1 논리 레벨로 설정된 제1 그룹의 기입 로그들 및 상기 플래그가 상기 제2 논리 레벨로 설정된 제2 그룹의 기입 로그들로 구분될 수 있다.
일 실시예에서, 상기 복수의 기입 로그들 중 일부를 삭제하는데 있어서(단계 S420), 상기 플래그가 상기 제1 논리 레벨로 설정된 상기 제1 그룹의 기입 로그들(즉, 제2 메모리 장치(330)에 저장될 필요가 없는 기입 데이터들을 포함하는 기입 로그들) 중 적어도 하나의 기입 로그가 삭제될 수 있다.
일 실시예에서, 상기 제1 그룹의 기입 로그들 중 적어도 하나의 기입 로그를 삭제하는데 있어서, LRU(least recently used) 정책이 이용될 수 있다. 예를 들어, 상기 제1 그룹의 기입 로그들 중 버퍼(320)에 저장된 지 가장 오래된 기입 로그가 삭제될 수 있다.
제1 기입 로그(WLOG1)를 저장하기에 상기 버퍼(320)의 저장 용량이 충분한 경우에(단계 S410: 예), 또는 상기 복수의 기입 로그들 중 일부를 삭제한 이후에(즉, 단계 S420 이후에), 제1 기입 로그(WLOG1)를 버퍼(320)에 기록할 수 있다(단계 S430).
도 6은 본 발명의 실시예들에 따른 메모리 장치를 제어하는 컨트롤러의 일 예를 나타내는 블록도이다.
도 1 및 6을 참조하면, 컨트롤러(310)는 센싱부(311), 어드레스 맵핑부(313), 플래그 설정부(315), 로그 발생부(317) 및 버퍼 제어부(319)를 포함할 수 있다.
센싱부(311)는 채널(150)과 연결될 수 있고, 채널(150)을 통해 제1 메모리 장치(210)에 전송되는 제1 기입 커맨드(WCMD1)를 센싱할 수 있다. 제1 기입 커맨드(WCMD1)가 센싱된 경우에, 센싱부(311)는 센싱 신호(SEN)를 활성화시킬 수 있다.
제1 기입 커맨드(WCMD1)가 센싱된 경우에, 즉 센싱 신호(SEN)가 활성화된 경우에, 어드레스 맵핑부(313)는 제1 메모리 장치(210)에 상응하는 제1 기입 어드레스(WADDR1)를 제2 메모리 장치(330)에 상응하는 제2 기입 어드레스(PADDR1)로 맵핑할 수 있다. 예를 들어, 도 3을 참조하여 상술한 것처럼, 제1 기입 어드레스(WADDR1)는 DRAM 어드레스일 수 있고, 제2 기입 어드레스(PADDR1)는 물리 어드레스일 수 있다. 예를 들어, 어드레스 맵핑부(313)는 상기 맵핑 동작을 수행하기 위한 어드레스 맵핑 테이블을 포함하여 구현될 수 있다.
제1 기입 커맨드(WCMD1)가 센싱된 경우에, 플래그 설정부(315)는 제1 기입 데이터(WDAT1)에 대한 제1 플래그(FLG1)를 발생할 수 있다. 예를 들어, 도 3을 참조하여 상술한 것처럼, 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 저장될 필요가 없는 경우에, 제1 플래그(FLG1)는 상기 제1 논리 레벨로 설정될 수 있고, 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 저장될 필요가 있는 경우에, 제1 플래그(FLG1)는 상기 제2 논리 레벨로 설정될 수 있다.
일 실시예에서, 제1 기입 데이터(WDAT1)가 제1 메모리 장치(210)에 저장되어 있는 경우에, 제1 플래그(FLG1)는 상기 제1 논리 레벨로 설정될 수 있고, 제1 기입 데이터(WDAT1)가 제1 메모리 장치(210)에 저장되어 있지 않고 삭제되는 경우에, 제1 플래그(FLG1)는 상기 제1 논리 레벨에서 상기 제2 논리 레벨로 변경될 수 있다. 컨트롤러(310)는 제1 기입 로그(WLOG1)가 버퍼(320)에 저장된 이후에 제1 플래그(FLG1)를 선택적으로 변경(또는 업데이트)하기 위한 플래그 업데이트부(미도시)를 더 포함할 수 있다.
실시예에 따라서, 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)는 채널(150)로부터 직접 제공되거나 센싱부(311)를 통해 제공될 수 있다.
제1 기입 커맨드(WCMD1)가 센싱된 경우에, 로그 발생부(317)는 제1 플래그(FLG1), 제2 기입 어드레스(PADDR1) 및 제1 기입 데이터(WDAT1)를 포함하는 제1 기입 로그(WLOG1)를 획득할 수 있다.
제1 기입 커맨드(WCMD1)가 센싱된 경우에, 버퍼 제어부(319)는 버퍼(320)의 저장 용량을 확인할 수 있고, 제1 기입 로그(WLOG1)의 용량 대비 상기 버퍼(320)의 저장 용량이 부족한 경우에, 버퍼(320)에 저장되어 있는 복수의 기입 로그들 중 일부를 삭제할 수 있으며, 제1 기입 로그(WLOG1)의 용량 대비 상기 버퍼(320)의 저장 용량이 충분한 경우에, 제1 기입 로그(WLOG1)를 버퍼(320)에 기록할 수 있다. 예를 들어, 도 3을 참조하여 상술한 것처럼, 상기 버퍼(320)의 저장 용량이 부족한 경우에, 상기 복수의 기입 로그들 중 플래그가 상기 제1 논리 레벨로 설정된 제1 그룹의 기입 로그들 중 적어도 하나가 삭제될 수 있으며, 이 때 LRU 정책이 이용될 수 있다. 상기 복수의 기입 로그들 중 일부를 삭제하고자 하는 경우에, 버퍼 제어부(319)는 삭제 신호(DEL)를 활성화시킬 수 있다. 예를 들어, 버퍼 제어부(319)는 상기 저장 동작을 수행하기 위한 버퍼 관리 테이블을 포함하여 구현될 수 있다.
도 6에서는 버퍼 제어부(319)가 컨트롤러(310)에 포함되는 것으로 도시하였으나, 실시예에 따라서 상기 버퍼 제어부는 버퍼(320)에 포함되어 구현될 수도 있다.
일 실시예에서, 도 6의 컨트롤러(310)에 포함되는 구성요소들(311, 313, 315, 317, 319)의 일부 또는 전부는 하드웨어의 형태로 구현될 수 있다. 다른 실시예에서, 도 6의 컨트롤러(310)에 포함되는 구성요소들(311, 313, 315, 317, 319)의 일부 또는 전부는 프로그램(즉, 소프트웨어)의 형태로 구현될 수 있으며, 이 경우 명령어들(instructions 또는 program routines)을 저장하는 저장부 및 상기 명령어들을 실행하기 위한 프로세서를 포함하여 구현될 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서는, 제1 메모리 장치(210)가 제1 기입 커맨드(WCMD1)를 수신하는 경우에(예를 들어, 제1 메모리 장치(210)가 제1 기입 데이터(WDAT1)를 저장하는 동안에), 제2 메모리 장치(330)를 제어하는 컨트롤러(310)가 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)와 관련된 정보를 기록(즉, 로깅(logging))하여 버퍼(320)에 저장할 수 있다. 따라서, 제1 메모리 장치(210)의 데이터들 중 어떤 데이터가 수정(modified)되었는지 효과적으로 추적할 수 있으며, 제1 메모리 장치(210)로부터 수정된 데이터를 전송 받지 않아도 최신의 데이터를 유지(즉, 수정된 데이터를 확보)할 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 1, 4 및 7을 참조하면, 본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서, 제1 메모리 장치(210)는 채널(150)을 통해 제1 기입 커맨드(WCMD1), 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)를 수신한다(단계 S100). 컨트롤러(310)는 제1 메모리 장치(210)에 전송되는 제1 기입 커맨드(WCMD1)를 센싱한다(단계 S200). 제1 기입 커맨드(WCMD1)가 센싱된 경우에, 컨트롤러(310)는 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)에 기초하여 제1 기입 로그(WLOG1)를 발생하고(단계 S300), 제1 기입 로그(WLOG1)를 버퍼(320)에 저장한다(단계 S400). 도 7의 단계 S100, S200, S300 및 S400은 도 2의 단계 S100, S200, S300 및 S400과 각각 실질적으로 동일할 수 있다.
버퍼(320)에 저장된 제1 기입 로그(WLOG1)에 기초하여 제1 기입 데이터(WDAT1)를 제2 메모리 장치(330)에 선택적으로 저장할 수 있다(단계 S500). 예를 들어, 제1 기입 로그(WLOG1)에 포함되는 제1 플래그(FLG1)에 기초하여 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 저장되거나 저장되지 않을 수 있다.
도 8은 도 7의 제1 기입 데이터를 제2 메모리 장치에 선택적으로 저장하는 단계의 일 예를 나타내는 순서도이다.
도 1, 7 및 8을 참조하면, 제1 기입 데이터(WDAT1)를 제2 메모리 장치(330)에 선택적으로 저장하는데 있어서(단계 S500), 먼저 제1 플래그(FLG1)의 논리 레벨을 확인할 수 있다(단계 S510).
제1 플래그(FLG1)가 상기 제1 논리 레벨로 설정된 경우에(단계 S510: 예), 즉 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 저장될 필요가 없는 경우에, 제1 기입 데이터(WDAT1)를 버퍼(320)에서 제2 메모리 장치(330)로 전송하지 않을 수 있고, 제1 기입 데이터(WDAT1)를 제2 메모리 장치(330)에 저장하지 않을 수 있다(단계 S520).
제1 플래그(FLG1)가 상기 제2 논리 레벨로 설정된 경우에(단계 S510: 아니오), 즉 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 저장될 필요가 있는 경우에, 제2 기입 어드레스(PADDR1)를 기초로 제1 기입 데이터(WDAT1)를 버퍼(320)에서 제2 메모리 장치(330)로 직접 전송하여, 제1 기입 데이터(WDAT1)를 제2 메모리 장치(330)에 저장할 수 있다(단계 S530).
일 실시예에서, 도 7의 단계 S500 및 도 8의 단계 S510, S520 및 S530은 제1 커맨드에 기초하여 수행될 수 있다. 예를 들어, 컨트롤러(도 6의 310)에 포함되는 센싱부(도 6의 311)는 상기 제1 커맨드가 센싱된 경우에 버퍼 기입 신호를 활성화하여 버퍼(320)에 제공할 수 있다. 버퍼(320)는 상기 활성화된 버퍼 기입 신호에 기초하여 제1 기입 데이터(WDAT1)를 제2 메모리 장치(330)에 선택적으로 저장할 수 있다.
일 실시예에서, 상기 제1 커맨드는 호스트(100)로부터 제공될 수 있고, 슬립(sleep) 모드 또는 딥 파워 다운(deep power down: DPD) 모드와 같은 저전력 모드에 진입하기 위한 커맨드일 수 있다. 다시 말하면, 메모리 시스템(10)이 상기 저전력 모드에 진입하는 경우에, 제1 기입 데이터(WDAT1)가 제2 메모리 장치(330)에 선택적으로 저장될 수 있다. 다른 실시예에서, 상기 제1 커맨드는 버퍼(320)를 비우기 위한(즉, 플러싱(flushing)하기 위한) 커맨드일 수 있다. 예를 들어, 버퍼(320)에 추가적인 기입 로그를 저장하기 위한 저장 용량이 부족하고 버퍼(320)에 저장된 모든 기입 로그들의 플래그가 상기 제2 논리 레벨로 설정된 경우에, 버퍼 제어부(도 6의 319)는 버퍼(320)가 가득 차 있음(full)을 나타내는 알림 신호를 활성화하여 호스트(100)에 제공할 수 있고, 호스트(100)는 상기 활성화된 알림 신호에 기초하여 상기 제1 커맨드를 발생할 수 있다. 또 다른 실시예에서, 상기 제1 커맨드는 버퍼(320)에 저장된 데이터를 제2 메모리 장치(330)에 기입하고자 하는 임의의 상황에서 발생될 수 있다.
도 7 및 8을 참조하여 제1 기입 데이터(WDAT1)를 제2 메모리 장치(330)에 선택적으로 저장하는 경우를 설명하였으나, 도 8의 단계 S510, S520 및 S530은 버퍼(320)에 저장된 복수의 기입 로그들 모두에 대해 수행될 수 있다. 상기 복수의 기입 로그들 중 플래그가 상기 제2 논리 레벨로 설정된 기입 로그들에 포함되는 기입 데이터들이 모두 제2 메모리 장치(330)에 저장된 이후에, 버퍼(320)에 저장된 상기 복수의 기입 로그들은 삭제 커맨드에 기초하여 또는 별도의 커맨드 없이 삭제될 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서는, 제1 메모리 장치(210)가 제1 기입 커맨드(WCMD1)를 수신하는 경우에, 제2 메모리 장치(330)를 제어하는 컨트롤러(310)가 제1 기입 어드레스(WADDR1) 및 제1 기입 데이터(WDAT1)와 관련된 정보를 기록하여 버퍼(320)에 저장할 수 있다. 이 때, 버퍼(320)에 기록된 기입 데이터를 제2 메모리 장치(330)에 즉시 저장하지 않고, 수집 또는 축적하였다가 저전력 모드에 진입하는 등의 특정 상황에서 한 번에 제2 메모리 장치(330)에 저장하므로, 제2 메모리 장치(330)에 데이터를 기입하는 횟수가 감소될 수 있으며, 따라서 제2 메모리 장치(330)의 내구성(endurance)이 향상될 수 있다. 또한, 기입 데이터가 제1 메모리 장치(210)나 호스트(100)를 거치지 않고 버퍼(320)에서 제2 메모리 장치(330)로 직접 전송되므로, 메모리 시스템(10)의 성능 및 데이터 전송 효율이 향상될 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템의 구조를 나타내는 단면도이다.
도 9를 참조하면, 메모리 시스템(10a)은 베이스 기판(105) 상에 장착되는 호스트(100), 제1 메모리 모듈(201) 및 제2 메모리 모듈(301)을 포함할 수 있다.
도 9의 실시예에서, 제1 메모리 장치(도 1의 210)가 하나의 메모리 모듈(201)로 구현될 수 있고, 컨트롤러(도 1의 310), 버퍼(도 1의 320) 및 제2 메모리 장치(도 1의 330)가 다른 하나의 메모리 모듈(301)로 구현될 수 있다.
베이스 기판(105)은 인쇄 회로 기판(printed circuit board: PCB)일 수 있다. 베이스 기판(105) 상에는 메모리 모듈들(201, 301)이 삽입되는 복수의 소켓들(110, 120)이 배치될 수 있다. 예를 들어, 제1 메모리 모듈(201)은 제1 소켓(110)에 삽입될 수 있고, 제2 메모리 모듈(301)은 제2 소켓(120)에 삽입될 수 있다.
제1 메모리 모듈(201)은 제1 기판(205) 및 제1 기판(205)에 장착되는 복수의 제1 메모리 칩들(212)을 포함할 수 있다. 제1 메모리 모듈(201)은 도 1의 제1 저장부(200)에 대응할 수 있고, 제1 메모리 칩들(212)은 도 1의 제1 메모리 장치(210)에 대응할 수 있다. 예를 들어, 제1 메모리 칩들(212)은 휘발성 메모리 칩들일 수 있다.
제2 메모리 모듈(301)은 제2 기판(305) 및 제2 기판(305)에 장착되는 복수의 제2 메모리 칩들(332)을 포함할 수 있다. 도시하지는 않았지만, 제2 메모리 모듈(301)은 컨트롤러(310) 및 버퍼(320)를 더 포함할 수 있다. 제2 메모리 모듈(301)은 도 1의 제2 저장부(300)에 대응할 수 있고, 제2 메모리 칩들(332)은 도 1의 제2 메모리 장치(330)에 대응할 수 있다. 예를 들어, 제2 메모리 칩들(332)은 비휘발성 메모리 칩들일 수 있다.
일 실시예에서, 제1 메모리 모듈(201) 및 제2 메모리 모듈(301)은, 제1 기판(205) 및 제2 기판(305)의 양면에 제1 메모리 칩들(212) 및 제2 메모리 칩들(332)이 장착되는 DIMM(dual in-line memory module)일 수 있다. 예를 들어, 제1 메모리 모듈(201)은 휘발성 DIMM(volatile DIMM: VDIMM)일 수 있고, 제2 메모리 모듈(301)은 비휘발성 DIMM(nonvolatile DIMM: NVDIMM)일 수 있다.
일 실시예에서, 제1 기판(205) 및 제2 기판(305)은 인쇄 회로 기판일 수 있다.
채널(150)은 베이스 기판(105) 내에 형성될 수 있으며, 제1 메모리 모듈(201)과 제2 메모리 모듈(301)은 하나의 채널(150)을 통해 서로 연결될 수 있다. 다시 말하면, 제1 메모리 모듈(201)과 제2 메모리 모듈(301)은 동일한 채널(150)을 공유할 수 있다.
도 10a 및 10b는 도 9의 메모리 시스템에 포함되는 메모리 모듈의 구조를 나타내는 평면도들이다.
도 10a를 참조하면, 제2 메모리 모듈(301a)은 제2 기판(305)의 제1 면 상에 장착되는 컨트롤러(310a), 버퍼(320a) 및 복수의 제2 메모리 칩들(332)을 포함할 수 있다.
컨트롤러(310a) 및 버퍼(320a)는 제2 기판(305)의 중심부에 장착될 수 있고, 제2 메모리 칩들(332)은 컨트롤러(310a) 및 버퍼(320a)에 인접하여 장착될 수 있다. 도 10a에서는 컨트롤러(310a) 및 버퍼(320a)를 기준으로 하여 좌우 각각 4개씩 총 8개의 제2 메모리 칩들(332)이 상기 제2 기판(305)의 제1 면 상에 장착되는 것으로 도시하였으나, 제2 메모리 칩들(332)의 개수는 이에 한정되지 않을 수 있다.
도시하지는 않았지만, 상기 제2 기판(305)의 제1 면에 대향하는 제2 면 상에도 동일한 개수의 제2 메모리 칩들(332)이 장착될 수 있다.
도 10b를 참조하면, 제2 메모리 모듈(301b)은 제2 기판(305)의 제1 면 상에 장착되는 컨트롤러(310b), 버퍼(320b) 및 복수의 제2 메모리 칩들(332)을 포함할 수 있다.
버퍼(320b)가 컨트롤러(310b)에 포함되는 것을 제외하면, 도 10b의 제2 메모리 모듈(301b)은 도 10a의 제2 메모리 모듈(301a)과 실질적으로 동일할 수 있다.
한편, 도시하지는 않았지만, 제1 메모리 모듈(201) 또한 제2 메모리 모듈(301a, 301b)과 유사한 구조를 가질 수 있다. 예를 들어, 제1 메모리 모듈(201)에 포함되는 제1 메모리 칩들(212)은 도 10a 및 10b에 도시된 제2 메모리 칩들(332)과 유사하게 제1 기판(205) 상에 장착될 수 있다. 제1 메모리 모듈(201)은, 도 10a 및 10b에 도시된 컨트롤러(310a, 310b) 및 버퍼(320a, 320b)가 배치되는 제1 위치에 구성요소가 배치되지 않는 UDIMM(unbuffered DIMM), 상기 제1 위치에 커맨드/어드레스 레지스터가 배치되는 RDIMM(registered DIMM), 상기 제1 위치에 AMB(advanced memory buffer)와 같은 버퍼 또는 허브가 배치되는 FBDIMM(fully buffered DIMM) 또는 LRDIMM(load reduced DIMM) 등일 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템의 구조를 나타내는 단면도이다.
도 11을 참조하면, 메모리 시스템(10b)은 베이스 기판(105) 상에 장착되는 호스트(100) 및 메모리 모듈(401)을 포함할 수 있다.
두 개의 메모리 모듈들(201, 301)이 하나의 메모리 모듈(401)로 통합되는 것을 제외하면, 도 11의 메모리 시스템(10b)은 도 9의 메모리 시스템(10a)과 실질적으로 동일할 수 있다.
도 11의 실시예에서, 제1 메모리 장치(도 1의 210), 컨트롤러(도 1의 310), 버퍼(도 1의 320) 및 제2 메모리 장치(도 1의 330) 모두가 하나의 메모리 모듈(401)로 구현될 수 있다.
메모리 모듈(401)은 기판(405) 및 기판(405)에 장착되는 복수의 제1 메모리 칩들(212) 및 복수의 제2 메모리 칩들(332)을 포함할 수 있다. 도시하지는 않았지만, 메모리 모듈(401)은 컨트롤러(310) 및 버퍼(320)를 더 포함할 수 있다. 제1 메모리 칩들(212)은 도 1의 제1 메모리 장치(210)에 대응할 수 있고, 제2 메모리 칩들(332)은 도 1의 제2 메모리 장치(330)에 대응할 수 있다.
일 실시예에서, 메모리 모듈(401)은 기판(405)의 양면에 메모리 칩들(212, 332)이 장착되는 DIMM일 수 있다. 예를 들어, 제1 메모리 칩들(212)은 기판(405)의 제1 면 상에 장착될 수 있고, 컨트롤러(도 1의 310), 버퍼(도 1의 320) 및 제2 메모리 칩들(332)은 상기 기판(405)의 제1 면에 대향하는 제2 면 상에 장착될 수 있다. 예를 들어, 메모리 모듈(401)은 휘발성 메모리 칩들 및 비휘발성 메모리 칩들을 모두 포함하는 통합 DIMM일 수 있다.
도 9에서는 메모리 시스템(10a)이 하나의 VDIMM 및 하나의 NVDIMM을 포함하는 것으로 도시하였으나, 실시예에 따라서 메모리 시스템은 복수의 VDIMM들을 포함하거나, 복수의 NVDIMM들을 포함하거나, 복수의 VDIMM들 및 복수의 NVDIMM들을 포함할 수도 있다. 도 11에서는 메모리 시스템(10b)이 하나의 통합 DIMM을 포함하는 것으로 도시하였으나, 실시예에 따라서 메모리 시스템은 복수의 통합 DIMM들을 포함할 수도 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 모바일 시스템을 나타내는 블록도이다.
도 12를 참조하면, 모바일 시스템(1100)은 어플리케이션 프로세서(1110), 통신(connectivity)부(1120), 제1 메모리 모듈(1130), 제2 메모리 모듈(1140), 사용자 인터페이스(1150) 및 파워 서플라이(1160)를 포함할 수 있다.
어플리케이션 프로세서(1110)는 모바일 시스템(1100)을 구동하기 위한 운영 체제(Operating System; OS)를 실행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 다양한 어플리케이션들을 실행할 수 있다.
실시예에 따라서, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 또한, 실시예에 따라서, 어플리케이션 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1120)는 외부 장치와 통신을 수행할 수 있다. 예를 들어, 통신부(1120)는 범용 직렬 버스(universal serial bus: USB) 통신, 이더넷(ethernet) 통신, 근거리 무선 통신(near field communication; NFC), 무선 식별(radio frequency identification; RFID) 통신, 이동 통신(mobile telecommunication), 메모리 카드 통신 등을 수행할 수 있다. 예를 들어, 통신부(1120)는 베이스밴드 칩 셋(baseband chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
제1 및 제2 메모리 모듈들(1130, 1140)은 어플리케이션 프로세서(1110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 또한, 제1 및 제2 메모리 모듈들(1130, 1140)은 모바일 시스템(1100)을 부팅하기 위한 부트 이미지(boot image), 모바일 시스템(1100)을 구동하기 위한 상기 운영 체제와 관련된 파일 시스템(file system), 모바일 시스템(1100)과 연결되는 외부 장치와 관련된 장치 드라이버(device driver), 모바일 시스템(1100)에서 실행되는 상기 어플리케이션 등을 저장할 수 있다.
일 실시예에서, 제1 메모리 모듈(1130)은 DRAM, SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 휘발성 메모리를 포함하는 휘발성 메모리 모듈일 수 있고, 제2 메모리 모듈(1140)은 EEPROM, 플래시 메모리, PRAM, RRAM, NFGM, PoRAM, MRAM, FRAM 등과 같은 비휘발성 메모리를 포함하는 비휘발성 메모리 모듈일 수 있다.
제1 및 제2 메모리 모듈들(1130, 1140)은 본 발명의 실시예들에 따른 메모리 시스템을 형성할 수 있다. 예를 들어, 어플리케이션 프로세서(1110)는 호스트(도 1의 100)로서 동작할 수 있고, 제1 메모리 모듈(1130)은 제1 메모리 장치(도 1의 210)를 포함할 수 있고, 제2 메모리 모듈(1140)은 컨트롤러(도 1의 310), 버퍼(도 1의 320) 및 제2 메모리 장치(도 1의 330)를 포함할 수 있으며, 제1 및 제2 메모리 모듈들(1130, 1140)은 하나의 채널을 통해 서로 연결될 수 있다.
제1 메모리 모듈(1130)이 기입 커맨드(예를 들어, WCMD1)를 수신하는 경우에, 제2 메모리 모듈(1140)에 포함된 컨트롤러(예를 들어, 310)가 기입 어드레스(예를 들어, WADDR1) 및 기입 데이터(예를 들어, WDAT1)와 관련된 정보를 기록하여 제2 메모리 모듈(1140)에 포함된 버퍼(예를 들어, 320)에 저장할 수 있다. 따라서, 제1 메모리 모듈(1130) 내의 수정된 데이터를 효과적으로 추적할 수 있고, 최신의 데이터를 유지할 수 있다. 또한, 버퍼(320)에 기록된 기입 데이터를 수집 또는 축적하였다가 한 번에 저장하므로, 제2 메모리 모듈(1140)의 데이터 기입 횟수가 감소되고 제2 메모리 모듈(1140)의 내구성이 향상될 수 있으며, 저장하고자 하는 상기 기입 데이터가 어플리케이션 프로세서(1110)를 거치지 않고 직접 전송되므로, 메모리 시스템 및 이를 포함하는 모바일 시스템(1100)의 성능 및 데이터 전송 효율이 향상될 수 있다.
사용자 인터페이스(1150)는 키패드, 버튼, 마이크, 터치 스크린 등과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치 등과 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1160)는 모바일 시스템(1100)의 동작 전압을 공급할 수 있다.
일 실시예에서, 모바일 시스템(1100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿(Tablet) PC, 노트북(Laptop Computer), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 기기일 수 있다. 상기 모바일 기기는 웨어러블(wearable) 기기, 사물 인터넷(Internet of Things: IoT) 기기, 만물 인터넷(Internet of Everything: IoE) 기기, e-북(e-book) 등을 더 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(1200)은 프로세서(1210), 입출력 허브(1220), 입출력 컨트롤러 허브(1230), 제1 메모리 모듈(1240), 제2 메모리 모듈(1245) 및 그래픽 카드(1250)를 포함할 수 있다.
프로세서(1210)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1210)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다.
도 12의 어플리케이션 프로세서(1110)와 유사하게, 프로세서(1210)는 하나의 프로세서 코어를 포함하거나 복수의 프로세서 코어들을 포함할 수도 있고, 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리를 더 포함할 수도 있다. 실시예에 따라서, 컴퓨팅 시스템(1200)은 복수의 프로세서들을 포함할 수도 있다.
프로세서(1210)는 제1 및 제2 메모리 모듈들(1240, 1245)의 동작을 제어하는 메모리 컨트롤러(1211)를 포함할 수 있다. 메모리 컨트롤러(1211)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1211)와 메모리 모듈들(1240, 1245) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현될 수 있다. 실시예에 따라서, 메모리 컨트롤러(1211)는 입출력 허브(1220) 내에 위치할 수 있다. 메모리 컨트롤러(1211)를 포함하는 입출력 허브(1220)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
제1 메모리 모듈(1240)은 메모리 컨트롤러(1211)로부터 제공된 데이터를 저장하는 복수의 휘발성 메모리들을 포함할 수 있고, 제2 메모리 모듈(1245)은 상기 데이터를 저장하는 복수의 비휘발성 메모리들을 포함할 수 있다.
제1 및 제2 메모리 모듈들(1240, 1245)은 본 발명의 실시예들에 따른 메모리 시스템을 형성할 수 있다. 제1 및 제2 메모리 모듈들(1240, 1245)은 하나의 채널을 통해 서로 연결될 수 있다. 제1 메모리 모듈(1240)이 기입 커맨드를 수신하는 경우에, 제2 메모리 모듈(1245)에 포함된 컨트롤러가 기입 어드레스 및 기입 데이터와 관련된 정보를 기록하여 제2 메모리 모듈(1245)에 포함된 버퍼에 저장할 수 있다. 따라서, 제1 메모리 모듈(1240) 내의 수정된 데이터를 효과적으로 추적할 수 있고, 최신의 데이터를 유지할 수 있다. 또한, 상기 버퍼에 기록된 기입 데이터를 수집 또는 축적하였다가 한 번에 저장하므로, 제2 메모리 모듈(1245)의 데이터 기입 횟수가 감소되고 제2 메모리 모듈(1245)의 내구성이 향상될 수 있으며, 저장하고자 하는 상기 기입 데이터가 프로세서(1210)를 거치지 않고 직접 전송되므로, 메모리 시스템 및 이를 포함하는 컴퓨팅 시스템(1200)의 성능 및 데이터 전송 효율이 향상될 수 있다.
입출력 허브(1220)는 그래픽 카드(1250)와 같은 장치들과 프로세서(1210) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1220)는 다양한 방식의 인터페이스를 통하여 프로세서(1210)에 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 프로세서(1210)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 실시예에 따라서, 컴퓨팅 시스템(1200)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1220)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1220)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1250)는 AGP 또는 PCIe를 통하여 입출력 허브(1220)와 연결될 수 있다. 그래픽 카드(1250)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1250)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라서, 입출력 허브(1220)는, 입출력 허브(1220)의 외부에 위치한 그래픽 카드(1250)와 함께, 또는 그래픽 카드(1250) 대신에 입출력 허브(1220)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1220)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1220)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1230)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1230)는 내부 버스를 통하여 입출력 허브(1220)와 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 입출력 컨트롤러 허브(1230)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1230)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1230)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
일 실시예에서, 프로세서(1210), 입출력 허브(1220) 및 입출력 컨트롤러 허브(1230)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1210), 입출력 허브(1220) 또는 입출력 컨트롤러 허브(1230) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
일 실시예에서, 컴퓨팅 시스템(1200)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더(Camcoder), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템 등과 같은 임의의 컴퓨팅 기기일 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 저장 서버를 나타내는 블록도이다.
도 14를 참조하면, 저장 서버(2100)는 서버(2110), 서버(2110)를 구동하는데 필요한 데이터를 저장하는 복수의 저장 장치들(2120), 및 복수의 저장 장치들(2120)을 제어하기 위한 레이드 컨트롤러(2150)를 포함할 수 있다.
RAID(redundant array of independent drives)는 상대적으로 중요한 데이터를 가지고 있는 서버에 주로 사용되며, 여러 개의 저장 장치가 있을 때 동일한 데이터를 서로 다른 위치에 중복해서 저장하는 방법일 수 있다. 레이드 컨트롤러(2150)는 RAID 레벨 정보에 따라 다수의 RAID 레벨들 중에서 선택된 하나의 RAID 레벨을 인에이블시키고 인에이블된 RAID 레벨(또는 RAID 프로토콜)에 따라 서버(2110)와 복수의 저장 장치들(2120) 사이에서 주고받는 데이터를 인터페이싱할 수 있다.
복수의 저장 장치들(2120) 각각은 제1 메모리 모듈(2130) 및 제2 메모리 모듈(2140)을 포함할 수 있다. 제1 메모리 모듈(2130)은 서버(2110)로부터 제공된 데이터를 저장하는 복수의 휘발성 메모리들을 포함할 수 있고, 제2 메모리 모듈(2140)은 상기 데이터를 저장하는 복수의 비휘발성 메모리들을 포함할 수 있다.
제1 및 제2 메모리 모듈들(2130, 2140)은 본 발명의 실시예들에 따른 메모리 시스템을 형성할 수 있다. 제1 및 제2 메모리 모듈들(2130, 2140)은 하나의 채널을 통해 서로 연결될 수 있다. 제1 메모리 모듈(2130)이 기입 커맨드를 수신하는 경우에, 제2 메모리 모듈(2140)에 포함된 컨트롤러가 기입 어드레스 및 기입 데이터와 관련된 정보를 기록하여 제2 메모리 모듈(2140)에 포함된 버퍼에 저장할 수 있다. 따라서, 제1 메모리 모듈(2130) 내의 수정된 데이터를 효과적으로 추적할 수 있고, 최신의 데이터를 유지할 수 있다. 또한, 상기 버퍼에 기록된 기입 데이터를 수집 또는 축적하였다가 한 번에 저장하므로, 제2 메모리 모듈(2140)의 데이터 기입 횟수가 감소되고 제2 메모리 모듈(2140)의 내구성이 향상될 수 있으며, 저장하고자 하는 상기 기입 데이터가 서버(2110)를 거치지 않고 직접 전송되므로, 메모리 시스템 및 이를 포함하는 저장 서버(2100)의 성능 및 데이터 전송 효율이 향상될 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 서버 시스템을 나타내는 블록도이다.
도 15를 참조하면, 서버 시스템(2200)은 서버(2210) 및 서버(2210)를 구동하는 데 필요한 데이터를 저장하는 저장 장치(2220)를 포함할 수 있다.
서버(2210)는 응용 통신 모듈(2211), 데이터 처리 모듈(2212), 업그레이드 모듈(2213), 스케줄링 센터(2214), 로컬 리소스 모듈(2215), 및 리페어 정보 모듈(2216)을 포함할 수 있다.
응용 통신 모듈(2211)은 서버(2210)와 네트워크(NTWK)에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(2210)와 저장 장치(2220)가 통신하도록 구현될 수 있다. 응용 통신 모듈(2211)은 사용자 인터페이스를 통하여 인가된 데이터 혹은 정보를 데이터 처리 모듈(2212)로 전송할 수 있다.
데이터 처리 모듈(2212)은 로컬 리소스 모듈(2215)에 링크될 수 있다. 여기서 로컬 리소스 모듈(2215)은 서버(2210)에 입력된 데이터 또는 정보에 기초하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 인가할 수 있다.
업그레이드 모듈(2213)은 데이터 처리 모듈(2212)과 인터페이싱할 수 있다. 업그레이드 모듈(2213)은 저장 장치(2220)로부터 전송된 데이터 또는 정보에 기초하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자 기기에 업그레이드할 수 있다.
스케쥴링 센터(2214)는 서버(2210)에 입력된 데이터 또는 정보에 기초하여 사용자에게 실시간의 옵션을 허용할 수 있다.
리페어 정보 모듈(2216)은 데이터 처리 모듈(2212)과 인터페이싱할 수 있다. 리페어 정보 모듈(2216)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 인가하는데 이용될 수 있다. 데이터 처리 모듈(2212)은 저장 장치(2220)로부터 전달된 정보에 기초하여 관련된 정보를 패키징할 수 있다. 그 후에, 이러한 정보는 저장 장치(2220)에 전송되거나 또는 사용자에게 디스플레이될 수 있다.
저장 장치(2220)는 제1 메모리 모듈(2221) 및 제2 메모리 모듈(2222)을 포함할 수 있다. 제1 메모리 모듈(2221)은 서버(2210)로부터 제공된 데이터를 저장하는 복수의 휘발성 메모리들을 포함할 수 있고, 제2 메모리 모듈(2222)은 상기 데이터를 저장하는 복수의 비휘발성 메모리들을 포함할 수 있다.
제1 및 제2 메모리 모듈들(2221, 2222)은 본 발명의 실시예들에 따른 메모리 시스템을 형성할 수 있다. 제1 및 제2 메모리 모듈들(2221, 2222)은 하나의 채널을 통해 서로 연결될 수 있다. 제1 메모리 모듈(2221)이 기입 커맨드를 수신하는 경우에, 제2 메모리 모듈(2222)에 포함된 컨트롤러가 기입 어드레스 및 기입 데이터와 관련된 정보를 기록하여 제2 메모리 모듈(2222)에 포함된 버퍼에 저장할 수 있다. 따라서, 제1 메모리 모듈(2221) 내의 수정된 데이터를 효과적으로 추적할 수 있고, 최신의 데이터를 유지할 수 있다. 또한, 상기 버퍼에 기록된 기입 데이터를 수집 또는 축적하였다가 한 번에 저장하므로, 제2 메모리 모듈(2222)의 데이터 기입 횟수가 감소되고 제2 메모리 모듈(2222)의 내구성이 향상될 수 있으며, 저장하고자 하는 상기 기입 데이터가 서버(2210)를 거치지 않고 직접 전송되므로, 메모리 시스템 및 이를 포함하는 서버 시스템(2200)의 성능 및 데이터 전송 효율이 향상될 수 있다.
본 발명의 실시예들에 따른 메모리 시스템(10), 모바일 시스템(1100), 컴퓨팅 시스템(1200), 저장 서버(2100), 서버 시스템(2200) 또는 그 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 구동 방법은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 판독 장치를 통해 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다.
본 발명의 실시예들에 따른 메모리 장치의 구동 방법은 다양한 장치 및 시스템에 유용하게 적용될 수 있으며, 컴퓨터, 노트북, 핸드폰, 스마트폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 다양한 전자 기기에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 메모리 장치가 채널을 통해 제1 기입 커맨드, 제1 기입 어드레스 및 제1 기입 데이터를 수신하는 단계;
    상기 채널과 연결되고 상기 제1 메모리 장치와 다른 타입의 제2 메모리 장치의 동작을 제어하는 컨트롤러가, 상기 제1 메모리 장치에 전송되는 상기 제1 기입 커맨드를 센싱하는 단계;
    상기 제1 기입 커맨드가 센싱된 경우에, 상기 제1 기입 어드레스 및 상기 제1 기입 데이터에 기초하여 제1 기입 로그(log)를 발생하는 단계; 및
    상기 제1 기입 로그를 버퍼에 저장하는 단계를 포함하는 메모리 장치의 구동 방법.
  2. 제 1 항에 있어서, 상기 제1 기입 로그를 발생하는 단계는,
    상기 제1 메모리 장치에 상응하는 상기 제1 기입 어드레스를 상기 제2 메모리 장치에 상응하는 제2 기입 어드레스로 맵핑(mapping)하는 단계;
    상기 제1 기입 데이터에 대한 제1 플래그를 발생하는 단계; 및
    상기 제1 플래그, 상기 제2 기입 어드레스 및 상기 제1 기입 데이터를 포함하는 상기 제1 기입 로그를 획득하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  3. 제 2 항에 있어서, 상기 제1 플래그를 발생하는 단계는,
    상기 제1 기입 데이터가 상기 제2 메모리 장치에 저장될 필요가 없는 경우에, 상기 제1 플래그를 제1 논리 레벨로 설정하는 단계; 및
    상기 제1 기입 데이터가 상기 제2 메모리 장치에 저장될 필요가 있는 경우에, 상기 제1 플래그를 제2 논리 레벨로 설정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  4. 제 2 항에 있어서, 상기 제1 기입 로그를 상기 버퍼에 저장하는 단계는,
    상기 버퍼의 저장 용량을 판단하는 단계;
    상기 제1 기입 로그를 저장하기에 상기 버퍼의 저장 용량이 부족한 경우에, 상기 버퍼에 저장되어 있는 복수의 기입 로그들 중 일부를 삭제하는 단계; 및
    상기 제1 기입 로그를 저장하기에 상기 버퍼의 저장 용량이 충분한 경우에, 상기 제1 기입 로그를 상기 버퍼에 기록하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  5. 제 4 항에 있어서,
    상기 복수의 기입 로그들 각각은 플래그, 기입 어드레스 및 기입 데이터를 포함하고,
    상기 복수의 기입 로그들은 상기 플래그가 제1 논리 레벨로 설정된 제1 그룹의 기입 로그들 및 상기 플래그가 제2 논리 레벨로 설정된 제2 그룹의 기입 로그들로 구분되며,
    상기 복수의 기입 로그들 중 일부를 삭제하는 단계는,
    상기 제1 그룹의 기입 로그들 중 적어도 하나의 기입 로그를 삭제하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  6. 제 5 항에 있어서, 상기 제1 그룹의 기입 로그들 중 적어도 하나의 기입 로그를 삭제하는 단계는,
    상기 제1 그룹의 기입 로그들 중 상기 버퍼에 저장된 지 가장 오래된 기입 로그를 삭제하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  7. 제 2 항에 있어서,
    상기 버퍼에 저장된 상기 제1 기입 로그에 기초하여 상기 제1 기입 데이터를 상기 제2 메모리 장치에 선택적으로 저장하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  8. 제 7 항에 있어서, 상기 제1 기입 데이터를 상기 제2 메모리 장치에 선택적으로 저장하는 단계는,
    상기 제1 플래그가 제1 논리 레벨로 설정된 경우에, 상기 제1 기입 데이터를 상기 제2 메모리 장치에 저장하지 않는 단계; 및
    상기 제1 플래그가 제2 논리 레벨로 설정된 경우에, 상기 제2 기입 어드레스를 기초로 상기 제1 기입 데이터를 상기 버퍼에서 상기 제2 메모리 장치로 직접 전송하여, 상기 제1 기입 데이터를 상기 제2 메모리 장치에 저장하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  9. 제 7 항에 있어서,
    상기 제1 및 제2 메모리 장치들이 저전력 모드에 진입하는 경우에 상기 제1 기입 데이터가 상기 제2 메모리 장치에 선택적으로 저장되는 것을 특징으로 하는 메모리 장치의 구동 방법.
  10. 제 1 항에 있어서,
    상기 제1 메모리 장치는 휘발성 메모리 장치이고, 상기 제2 메모리 장치는 비휘발성 메모리 장치인 것을 특징으로 하는 메모리 장치의 구동 방법.
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