JP5735350B2 - 半導体メモリチップ、半導体集積回路、半導体パッケージ、半導体メモリ装置、半導体装置パッケージの製造方法、および半導体装置の製造方法 - Google Patents

半導体メモリチップ、半導体集積回路、半導体パッケージ、半導体メモリ装置、半導体装置パッケージの製造方法、および半導体装置の製造方法 Download PDF

Info

Publication number
JP5735350B2
JP5735350B2 JP2011117388A JP2011117388A JP5735350B2 JP 5735350 B2 JP5735350 B2 JP 5735350B2 JP 2011117388 A JP2011117388 A JP 2011117388A JP 2011117388 A JP2011117388 A JP 2011117388A JP 5735350 B2 JP5735350 B2 JP 5735350B2
Authority
JP
Japan
Prior art keywords
chip
semiconductor
data
pad
path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011117388A
Other languages
English (en)
Other versions
JP2011248992A (ja
Inventor
郁 成 姜
郁 成 姜
東 鉉 張
東 鉉 張
張　星　珍
星 珍 張
勳 李
勳 李
鎭 護 金
鎭 護 金
南 錫 金
南 錫 金
炳 植 文
炳 植 文
于 東 李
于 東 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2011248992A publication Critical patent/JP2011248992A/ja
Application granted granted Critical
Publication of JP5735350B2 publication Critical patent/JP5735350B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Description

本発明は、半導体メモリチップ、半導体チップ、半導体集積回路、半導体パッケージ、半導体メモリ装置、半導体装置パッケージの製造方法、および半導体装置の製造方法に関し、特に、貫通電極を内在した３Ｄ（ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ）半導体装置に係る半導体メモリチップ、半導体チップ、半導体集積回路、半導体パッケージ、半導体メモリ装置、半導体装置パッケージの製造方法、および半導体装置の製造方法に関する。
デジタル情報機器製品、例えば、携帯電話、デジタルカメラ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などの小型軽量化、高機能化、高性能化によって、半導体パッケージの小型化、薄型化、高密度化が要求されている。これと共に、複数個の半導体チップを１個のパッケージに搭載する３Ｄ半導体技術が注目されている。
本発明が解決しようとする技術的課題は、貫通電極の配置バウンダリを採用し、ロード・デカップルド（ｌｏａｄ−ｄｅｃｏｕｐｌｅｄ）・アーキテクチャを有する半導体装置を提供するところにある。
本発明が解決しようとする技術的課題はまた、同種の半導体チップが積層されるが、半導体チップ別に、互いに異なる回路構成を有する半導体装置を提供するところにある。
本発明が解決しようとするさらに他の技術的課題は、物理的に同一な半導体チップが積層される半導体装置を提供するところにある。
本発明が解決しようとする技術的課題はまた、チップ識別ヒューズカット後に、ウェーハテストの可能な半導体装置を提供するところにある。
本発明の上記課題は、以下の手段によって解決される。
半導体メモリチップであって、データチップパッドと、前記データチップパッドに連結されるデータ入力バッファと、前記データ入力バッファに連結され、前記データ入力バッファから出力されるデータをラッチするラッチと、メモリセル・アレイと、を具備し、前記データ入力バッファと前記ラッチは、前記データチップパッドから前記メモリセル・アレイまでの第１データ書き込み経路の部分であり、前記半導体メモリチップは、前記第１データ書き込み経路の電気的なノードに電気的に連結され、前記第１データ書き込み経路の一部分を含む第２データ書き込み経路を形成する貫通電極をさらに具備し、前記第２データ書き込み経路は、前記データチップパッドとは異なるチップ・ターミナルから、前記メモリセル・アレイまで拡張されることを特徴とする半導体メモリチップ。
半導体メモリチップであって、データチップパッドと、前記データチップパッドに連結されるデータ出力バッファと、メモリセル・アレイと、前記メモリセル・アレイに連結され、前記メモリセル・アレイから出力されるデータをラッチし、前記ラッチされたデータを前記データ出力バッファに提供するラッチと、を具備し、前記ラッチと前記データ出力バッファは、前記メモリセル・アレイから前記データチップパッドまでの第１データ読み取り経路の部分であり、前記半導体メモリチップは、前記第１データ読み取り経路の電気的なノードに電気的に連結され、前記第１データ読み取り経路の一部分を含む第２データ読み取り経路を形成する貫通電極をさらに具備し、前記第２データ読み取り経路は、前記データチップパッドとは異なるチップ・ターミナルから、前記メモリセル・アレイまで拡張されることを特徴とする半導体メモリチップ。
半導体メモリチップであって、チップパッドと、前記チップパッドに連結される入力バッファと、前記入力バッファに連結され、前記入力バッファのデータをラッチするラッチと、メモリセル・アレイと、前記メモリセル・アレイの選択された行にアクセスするロウ・デコーダと、前記メモリセル・アレイの選択された列（ｃｏｌｕｍｎ）にアクセスするカラム・デコーダと、を具備し、前記入力バッファと前記ラッチは、前記チップパッドから第１デコーダまでの第１情報入力経路の部分であり、前記第１デコーダは、前記ロウ・デコーダまたは前記カラム・デコーダによって構成され、前記第１情報入力経路は、アドレス経路とコマンド経路のうち少なくとも一つで構成され、前記半導体メモリチップは、前記第１情報入力経路の電気的なノードに電気的に連結され、前記第１情報入力経路の一部分を含む第２情報入力経路を形成する貫通電極をさらに具備し、前記第２情報入力経路は、前記チップパッドとは異なるチップ・ターミナルから、前記第１デコーダまで拡張されることを特徴とする半導体メモリチップ。
半導体メモリチップであって、クロックチップパッドと、前記クロックチップパッドに連結される入力を有するクロックバッファと、前記クロックバッファの出力に連結される入力を有し、内部クロック信号を提供する出力を有する内部クロック発生部と、前記内部クロック発生部から出力される前記内部クロック信号を受信する入力を有するコマンド・デコーダと、メモリセル・アレイと、前記コマンド・デコーダに応答し、前記メモリセル・アレイの選択された行にアクセスするロウ・デコーダと、前記コマンド・デコーダに応答し、前記メモリセル・アレイの選択された列にアクセスするカラム・デコーダと、を具備し、前記クロックバッファと前記内部クロック発生部は、前記クロックチップパッドから前記コマンド・デコーダまでの第１クロック経路を構成し、前記半導体メモリチップは、前記第１クロック経路の電気的なノードに電気的に連結され、前記第１クロック経路の一部分を含む第２クロック経路を形成する貫通電極をさらに具備し、前記第２クロック経路は、前記クロックチップパッドとは異なるチップ・ターミナルから、前記コマンド・デコーダまで拡張されることを特徴とする半導体メモリチップ。
半導体集積回路であって、チップパッドと、メモリセル・アレイと、前記メモリセル・アレイのセルを選択するデコーダと、前記チップパッドと、前記メモリセル・アレイと前記デコーダとのうち少なくとも一つとの間に拡張される第１情報経路と、前記チップパッドとは異なるチップ・ターミナルから、前記第１情報経路のノードまで拡張され、前記第１情報経路の一部分を含む第２情報経路を形成する貫通電極と、前記半導体集積回路がマスターチップであるかスレーブチップであるかを識別するチップ識別出力を有するチップ識別プログラマブル回路と、前記半導体集積回路がマスターチップであることを示すチップ識別出力に応答し、前記集積回路に対する外部通信のための通信経路として、前記チップパッドを含む前記第１情報経路を選択し、前記半導体集積回路がスレーブチップであることを示すチップ識別出力に応答し、前記集積回路に対する外部通信のための通信経路として、前記貫通電極を含む前記第２情報経路を選択する選択回路と、を具備することを特徴とする半導体集積回路。
半導体パッケージであって、第２チップとスタックされた少なくとも１つの第１チップを具備し、前記第１チップ及び第２チップは、同じチップ設計がされ、前記第１チップ及び第２チップそれぞれは、チップパッドと、メモリセル・アレイと、前記メモリセル・アレイのセルを選択するデコーダと、前記チップパッドと、前記メモリセル・アレイと前記デコーダとのうち少なくとも一つとの間に拡張される第１情報経路と、前記チップパッドとは異なるチップ・ターミナルから、前記第１情報経路のノードまで拡張され、前記第１情報経路の一部分を含む第２情報経路を形成する貫通電極と、前記チップがマスターチップであるかスレーブチップであるかを識別するチップ識別出力を有するチップ識別プログラマブル回路と、を具備し、前記第１チップの前記貫通電極は、前記第２チップの貫通電極と連結され、前記半導体パッケージの貫通電極連結を構成し、前記第１チップの前記チップ識別プログラマブル回路は、前記第１チップが前記マスターチップであることを示し、前記第２チップの前記第２チップ識別プログラマブル回路は、前記第２チップが前記スレーブチップであることを示し、前記スレーブチップは、前記貫通電極連結によって受信される信号によって、前記マスターチップに応答することを特徴とする半導体パッケージ。
半導体装置であって、第１貫通電極と、第１半導体チップの第１表面に前記第１貫通電極に連結されるビアパッドとを有する前記第１半導体チップと、第２半導体チップの前記第１表面上に、第１距離だけ拡張された第２貫通電極を有する前記第２半導体チップと、バンプと、を具備し、前記第１半導体チップは、前記第２半導体チップに積層され、前記第１半導体チップの前記第１表面は、前記第２半導体チップの前記第１表面と対向し、前記第１半導体チップの前記バンプと前記パッドは、前記第１貫通電極と前記第２貫通電極とを連結させ、前記バンプの高さは、前記第１距離より小さいことを特徴とする半導体メモリ装置。
半導体装置パッケージの製造方法であって、第１貫通電極、前記第１貫通電極に電気的に連結されるビアパッド、および前記ビアパッド上にバンプを含む第１半導体チップを提供する段階と、第２貫通電極を含む第２半導体チップを提供する段階と、前記ビアパッドと前記バンプとを利用し、前記第１貫通電極と第２貫通電極とを連結することを含んで前記第１半導体チップと、前記第２半導体チップとを連結する段階と、を含み、前記連結する段階で、前記バンプの高さと前記ビアパッドの高さとの比は、１より小さいことを特徴とする半導体装置パッケージの製造方法。
前記第１半導体チップは、前記第１半導体チップのような表面に、前記ビアパッドとしてチップパッドと、前記チップパッド上のバンプとをさらに具備し、前記連結する段階後に、前記チップパッド上の前記バンプは、前記第２半導体チップと分離されることを特徴とする請求項６６に記載の半導体装置パッケージの製造方法。
半導体チップであって、第１コードと第２コードのうちいずれか１つの入力を有し、前記半導体チップは、前記第１コードに応答し、前記半導体チップをマスターチップとして動作させ、前記第２コードに応答し、前記半導体チップをスレーブチップとして動作させるプログラム部と、前記プログラム部の出力を受信するスイッチと、前記スイッチに連結されるテストパッドと、を具備し、前記スイッチは、前記テストパッドが第１状態であるとき、前記プログラム部の前記出力を中継するように連結され、前記テストパッドが第２状態であるとき、第３コードを中継するように連結され、前記第３コードに応答し、前記半導体チップは、前記半導体チップを、マスターとスレーブとのうちいずれか一つで動作させることを特徴とする半導体チップ。
半導体装置の製造方法であって、第１コードと第２コードとのうちいずれか一つで半導体チップをプログラムするが、前記半導体チップは、前記第１コードに応答し、前記半導体チップがマスターチップとして動作し、前記第２コードに応答し、前記半導体チップがスレーブチップとして動作するようにプログラムする段階と、前記半導体チップをプログラムした後、前記プログラム段階でプログラムされた前記コードにかかわらず、マスターとして前記半導体チップを動作させ、前記プログラム段階でプログラムされたコードがプログラムされたままである間、半導体チップをテストする段階と、前記テスト段階後に、前記半導体チップをパッケージする段階と、を含むことを特徴とする半導体装置の製造方法。
本発明の一実施形態による３Ｄ半導体装置について説明する図面である。 本発明の一実施形態による半導体メモリ装置のブロック・ダイヤグラムである。 図１の半導体装置のデータ入力経路上のＴＳＶバウンダリ設定方法について説明する図面である。 図１の半導体装置のデータ出力経路上のＴＳＶバウンダリ設定方法について説明する図面である。 図１の半導体装置のコマンド／アドレス経路上のＴＳＶバウンダリ設定方法について説明する図面である。 図１の半導体装置のクロック経路上のＴＳＶバウンダリ設定方法について説明する図面である。 本発明の一実施形態による読み取りＦｉＦｏ制御部について説明する図面である。 図７の比較例として提供され、カレントバーン現象について説明する図面である。 図７の読み取りＦｉＦｏ制御部の動作タイミング・ダイヤグラムである。 本発明の一実施形態による半導体装置のグローバル制御方法について説明する図面である。 図１０のグローバル制御回路を制御するグローバルチップ選択信号発生回路について説明する図面である。 本発明の一実施形態によるグローバルコマンド発生回路について説明する図面である。 本発明の一実施形態によるマスターチップでのローカル読み取り制御経路とグローバル読み取り制御経路とを示す図面である。 本発明の一実施形態によるマスターチップの経路とスレーブチップの経路とが区分されるように設計されたＴＳＶ Ｉ／Ｏモジュールを示す図面である。 本発明の一実施形態による物理的に同一な回路を有するチップで、各層別に設計目的に合うように構成要素を互いに異なるように構成するロジック回路を示す図面である。 本発明の一実施形態による物理的に同一な回路を有するチップで、各層別に設計目的に合うように構成要素を互いに異なるように構成するロジック回路を示す図面である。 本発明の一実施形態によるマスターチップと第１スレーブチップとが積層された構造でのＥＤＳレベルテスト経路とパッケージレベル・テスト経路とを示す図面である。 本発明の一実施形態による物理的に同一な回路を有するチップで、各層別に設計目的に合うようにＩ／Ｏタイプを互いに異なるように具現するロジック回路を示す図面である。 本発明の一実施形態による物理的に同一な回路を有するチップで、各層別に設計目的に合うようにＩ／Ｏタイプを互いに異なるように具現するロジック回路を示す図面である。 本発明の第１実施形態によるバンプ・ツー・ウェーハのバックサイド短絡現象を防止するＴＳＶ・ツー・バンプ空中連結方式を示す図面である。 本発明の第２実施形態によるバンプ・ツー・ウェーハのバックサイド短絡現象を防止するＴＳＶ・ツー・バンプ空中連結方式を示す図面である。 積層された半導体チップで、ウェーハテスト時に使われ、パッケージ後にディセーブルされる回路ブロックを示す図面である。 本発明の一実施形態によるチップ識別ヒューズをカットした後、プローブパッドを利用してウェーハテストすることができるロジック回路を示す図面である。
本発明、本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するために、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照する。
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示している。
図１は、本発明の一実施形態による３Ｄ半導体装置について説明するための図面である。図１を参照すれば、３Ｄ半導体装置１００は、１個のパッケージに、複数個のチップ１１０，１２０，１３０，１４０が搭載された貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）スタックを示している。チップ１１０，１２０，１３０，１４０は、基板１５０上に積層される。基板１５０は、例えば、印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）や、他のタイプの基板でありうる。チップ１１０，１２０，１３０，１４０は、所定の信号がチップ・ツー・チップ連結、すなわち、貫通電極（ＴＳＶ）１６０を介して互いに連結されるように配列される。貫通電極（以下、「ＴＳＶ」ともいう）１６０は、データ貫通電極、アドレス貫通電極、コマンド貫通電極、電源貫通電極、接地貫通電極などから構成される。
第１チップないし第４チップ１１０，１２０，１３０，１４０は、下端面である第１面１１２，１２２，１３２，１４２と、上端面である第２面１１４，１２４，１３４，１４４とから構成される。第１面１１２，１２２，１３２，１４２には、第１チップないし第４チップ１１０，１２０，１３０，１４０の回路パターン１１１（図１９）が配され、第２面１１４，１２４，１３４，１４４は、第１チップないし第４チップ１１０，１２０，１３０，１４０のウェーハ背面になる。
基板１５０の真上に積層される第１メモリチップ１１０は、マスターチップ（以下、「マスターチップ」と称する）として動作し、マスターチップ１１０上に積層される第２チップないし第４チップ１２０，１３０，１４０は、第１スレーブチップないし第３スレーブチップ（以下、「スレーブチップ」と称する）として動作する。マスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、同じチップでもよく、異種のチップでもよい。
マスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、ＴＳＶ１６０を介して互いに連結される。マスターチップ１１０の第１面１１２の電極パッド１１６ａ，１１６ｂは、マスターチップ１１０の回路パターン１１１と連結され、バンプ１７０ａ，１７０ｂを介して、基板１５０の電極１５２ａ，１５２ｂと連結される。基板１５０の電極１５２ａ，１５２ｂは、ＴＳＶ１５４ａ，１５４ｂを介して、基板配線１５６ａ，１５６ｂ及びソルダバンプ１５８ａ，１５８ｂと連結される。ソルダバンプ１５８ａ，１５８ｂは、半導体装置１００と外部装置（図示せず）とを連結させるチャネル（図示せず）と連結される。
第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、チャネルと連結されずに、マスターチップ１１０の電極パッド１１６ａ，１１６ｂだけがチャネルと連結される。これにより、マスターチップ１１０のみがチャネルの負荷を有することになる。これは、ＤＤＰ（Ｄｏｕｂｌｅ Ｄｉｅ Ｐａｃｋａｇｅ）またはＱＤＰ（Ｑｕａｄ Ｄｉｅ Ｐａｃｋａｇｅ）のように、チップを単純積層する場合と比較し、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０がチャネルとロード・デカップリング（ｌｏａｄ−ｄｅｃｏｕｐｌｉｎｇ）され、データ入出力速度が向上するという効果がある。
これにより、マスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とが同種のチップである場合、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０の回路ブロックのうち、マスターチップ１１０と共有する回路ブロック、例えば、遅延同期回路ブロック、データ入出力回路ブロック、クロック回路ブロックは使用しないために、オフ（ＯＦＦ）状態に留めておくことができる。マスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とが異種のチップである場合、マスターチップ１１０と共有する回路ブロックを、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０において設計されないことも可能である。これは、ＤＤＰまたはＱＤＰのように、チップを単純積層する場合と比較し、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０の電力消耗を減らすという効果がある。また、マスターチップ１１０と共有するため設計されない回路ブロックがあることによりチップ面積を狭めることができ、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、マスターチップ１１０よりチップサイズが小さくすることができる。
マスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とが同種のチップである場合、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のロード・デカップリング効果を最適化するＴＳＶ位置設定方法（以下、「ＴＳＶバウンダリ設定方法」と称する）について、図２ないし図６で具体的に説明する。図２で説明する半導体メモリ装置２００は、マスターチップ１１０及び第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０と等価である。
図２は、本発明の一実施形態による半導体メモリ装置２００のブロック・ダイヤグラムを示している。半導体メモリ装置２００は、例示的なものとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップでありうる。半導体メモリ装置２００は、複数個のメモリセルが配列されるメモリセルアレイ・ブロック（ＤＲＡＭ ＣＯＲＥ）２０５、メモリセルをアドレシングするロウ・デコーダ（ＲＯＷＤＥＣ）２３７及びカラム・デコーダ（ＣＯＬＤＥＣ）２３８、そしてメモリセルアレイ・ブロック２０５に／から書き込みデータ／読み取りデータの書き込み／読み取りを行うデータ入出力駆動部／センスアンプ部（ＩＯＤＲＶ／ＩＯＳＡ）２２０を含む。さらに、半導体メモリ装置２００は、データ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、クロックパッド（ＣＬＫ）、コマンドパッド（ＣＭＤ）そしてアドレスパッド（ＡＤＤＲ）をさらに含み、各パッド（ＤＱ，ＤＱＳ，ＣＬＫ，ＣＭＤ，ＡＤＤＲ）は入力／出力バッファ２１０，２１２，２２６，２２８，２３０，２３２，２４０と連結される。
データ入出力パッド（ＤＱ）に順次に入力されるデータは、入力バッファ２１０とフリップフロップ（ＦＦ）２１３とに伝えられた後、シリアル・ツー・パラレル変換部（ＤｅＳＥＲ）２１４によって並列データに変換され、並列データは、メモリセルアレイ・ブロック２０５に一列に書き込むように調整する書き込みデータ整列部（Ｗｄ ＡＬＩＧＮ）２１６を介して、データ入出力駆動部／センスアンプ部２２０に伝えられる。データ入出力パッド（ＤＱ）に出力されるデータは、出力バッファ２２８を介して順次に出力される。メモリセルアレイ・ブロック２０５と、データ入出力駆動部／センスアンプ部２２０とから出力される並列読み取りデータは、読み取りデータ整列部（Ｒｄ ＦＩＦＯ）（以下、「読み取りＦｉＦｏ（ｆｉｒｓｔ−ｉｎ／ｆｉｒｓｔ−ｏｕｔ）と称する）２２２によって調整された後、パラレル・ツー・シリアル変換部（ＳＥＲ）２２４を介して直列データに変換され、出力バッファ２２８を介して順次に出力される。
データ・ストローブパッド（ＤＱＳ）に入力されるデータストローブ信号は、入力バッファ２１２を経た後、入力データストローブ信号として発せられ、フリップフロップ２１３とシリアル・ツー・パラレル変換部２１４とを制御する。半導体メモリ装置２００の内部回路動作によって発せられる出力データストローブ信号は、出力バッファ２２６を介して、データ・ストローブパッド（ＤＱＳ）に出力される。
アドレスパッド（ＡＤＤＲ）に入力されるアドレス信号は、入力バッファ２３０とフリップフロップ２３３とを介して、アドレスバッファ（ＡＤＤＲＱ）２３５に伝えられる。コマンドパッド（ＣＭＤ）に入力されるコマンド信号は、入力バッファ２３２とフリップフロップ２３４とを介して、コマンドバッファ及びコマンド・デコーダ（ＣＭＤＥＣ ＣＭＤＱ）２３６に伝えられる。アドレスバッファ２３５と、コマンドバッファ及びコマンド・デコーダ２３６とに伝えられたアドレス信号及びコマンド信号は、ロウ・デコーダ２３７とカラム・デコーダ２３８とに伝えられ、メモリセルを選択するワードラインとビットラインとを活性化させる。さらに、コマンドバッファ及びコマンド・デコーダ２３６で発せられるコマンド制御信号は、バッファ制御及びクロック・ゲーティング部２５０に伝えられ、バッファ制御信号及びクロック・ゲーティング信号として発せられる。
クロックパッド（ＣＬＫ）に入力されるクロック信号は、入力バッファ２４０を介して、クロック発生部及びバッファ部（ＣＬＫ）２４２に伝えられ、多数の内部クロック信号として発せられる。クロック発生部及びバッファ部２４２で発せられる内部クロック信号は、コマンドバッファ及びコマンド・デコーダ２３６と、書き込みデータ整列部２１６とを制御する。また、内部クロック信号は、遅延同期回路（ＤＬＬ）２６０に提供され、パラレル・ツー・シリアル変換部２２４とレイテンシ制御部（ＬＡＴＣＴＲＬ）２６２とを制御する。レイテンシ制御部２６２は、コマンドバッファ及びコマンド・デコーダ２３６で発せられるコマンド信号に応答して、読み取りＦｉＦｏ２２２を制御する。バッファ制御及びクロック・ゲーティング部２５０で発せられるバッファ制御信号とクロック・ゲーティング信号は、クロックバッファ２４２、遅延同期回路２６０、そして入力／出力バッファ２１０，２１２，２２６，２２８，２３０，２３２，２４０を制御する。
半導体メモリ装置２００と等価であるマスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とがスタックされた半導体装置１００において、効果的なＴＳＶバウンダリ設定方法は、データ入力経路、データ出力経路、コマンド／アドレス経路、クロック経路そしてレイテンシ／ＤＬＬ経路に大きく区分されて設定される。
図３は、データ入力経路上のＴＳＶバウンダリ設定方法について説明する図面である。図３に図示されているように、データ入力経路上の主要回路構成は、データ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、データ入力バッファ２１０、データストローブ入力バッファ２１２、シリアル・ツー・パラレル変換部２１４、書き込みデータ整列部２１６、データ入出力駆動部／センスアンプ部２２０そしてメモリセルアレイ・ブロック２０５からなる。
データ入力経路で、ＴＳＶ１６０の位置を所定のバウンダリとして境界をつけることができる。例えば、データ入出力パッド（ＤＱ）とデータ・ストローブパッド（ＤＱＳ）との端に、第１バウンダリＣａｓｅＩを設定し、データ入力バッファ２１０とデータストローブ入力バッファ２１２とのすぐ後ろに、第２バウンダリＣａｓｅＩＩを設定し、フリップフロップ２１３のすぐ後ろに、第３バウンダリＣａｓｅＩＩＩを設定し、書き込みデータ整列部２１６のすぐ後ろに、第４バウンダリＣａｓｅＩＶを設定し、データ入出力駆動部／センスアンプ部２２０のすぐ後ろに、第５バウンダリＣａｓｅＶを設定する。
マスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とがスタックされた状態で、ＴＳＶ１６０の位置を第１バウンダリないし第５バウンダリＣａｓｅＩないしＣａｓｅＶそれぞれに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０で、ＴＳＶバウンダリの外側回路ブロックは、使われない。すなわち、ＴＳＶ位置を第１バウンダリＣａｓｅＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のデータ入出力パッド（ＤＱ）とデータ・ストローブパッド（ＤＱＳ）は、使われない。マスターチップ１１０のデータ入出力パッド（ＤＱ）とデータ・ストローブパッド（ＤＱＳ）とが、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。マスターチップ１１０のデータ入出力パッド（ＤＱ）とデータ・ストローブパッド（ＤＱＳ）は、半導体装置１００の電極パッド１１６ａ，１１６ｂに連結される。
ＴＳＶ位置を第２バウンダリＣａｓｅＩＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のデータ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、データ入力バッファ２１０そしてデータストローブ入力バッファ２１２は、使われない。マスターチップ１１０のデータ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、データ入力バッファ２１０そしてデータストローブ入力バッファ２１２が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第３バウンダリＣａｓｅＩＩＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のデータ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、データ入力バッファ２１０、データストローブ入力バッファ２１２そしてフリップフロップ２１３は、使われない。マスターチップ１１０のデータ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、データ入力バッファ２１０、データストローブ入力バッファ２１２そしてフリップフロップ２１３が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第４バウンダリＣａｓｅＩＶに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のデータ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、データ入力バッファ２１０、データストローブ入力バッファ２１２、フリップフロップ２１３、シリアル・ツー・パラレル変換部２１４そして書き込みデータ整列部２１６は、使われない。マスターチップ１１０のデータ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、データ入力バッファ２１０、データストローブ入力バッファ２１２、フリップフロップ２１３、シリアル・ツー・パラレル変換部２１４そして書き込みデータ整列部２１６が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第５バウンダリＣａｓｅＶに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のデータ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、データ入力バッファ２１０、データストローブ入力バッファ２１２、フリップフロップ２１３、シリアル・ツー・パラレル変換部２１４、書き込みデータ整列部２１６そしてデータ入出力駆動部／センスアンプ部２２０は、使われない。マスターチップ１１０のデータ入出力パッド（ＤＱ）、データ・ストローブパッド（ＤＱＳ）、データ入力バッファ２１０、データストローブ入力バッファ２１２、フリップフロップ２１３、シリアル・ツー・パラレル変換部２１４、書き込みデータ整列部２１６そしてデータ入出力駆動部／センスアンプ部２２０が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
データ入力経路で、ＴＳＶ位置を第１バウンダリないし第５バウンダリCaseＩないしCaseＶそれぞれに設定すれば、表１のような特性を得ることができる。
Figure 0005735350
表１について述べれば、ＴＳＶ１６０の位置が、第１バウンダリＣａｓｅＩから第５バウンダリＣａｓｅＶの方向に行くに従い順次データ・ウインドーが広がり、データ・セットアップ／ホールド時間も良好となり、ロード・デカップリング効果も有するということが分かる。しかし、ＴＳＶの位置が、第１バウンダリＣａｓｅＩから第５バウンダリＣａｓｅＶの方向に行くに従い、順次ＴＳＶ個数が増加する。
図４は、データ出力経路上のＴＳＶバウンダリ設定方法について説明する図面である。図４に図示されているように、データ出力経路上の主要回路構成は、メモリセルアレイ・ブロック２０５、データ入出力駆動部／センスアンプ部２２０、読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）からなる。
データ出力経路で、ＴＳＶ位置バウンダリの境界は、データ入出力駆動部／センスアンプ部２２０の先端に、第５バウンダリＣａｓｅＶを設定し、データ入出力駆動部／センスアンプ部２２０のすぐ後ろ、または読み取りＦｉＦｏ２２２のすぐ前に、第４バウンダリＣａｓｅＩＶを設定し、読み取りＦｉＦｏ２２２の保存ノードに、第３バウンダリＣａｓｅＩＩＩを設定し、パラレル・ツー・シリアル変換部２２４のすぐ後ろに、第２バウンダリＣａｓｅＩＩを設定し、データ入出力パッド（ＤＱ）とデータ・ストローブパッド（ＤＱＳ）との端に、第１バウンダリＣａｓｅＩを設定する。
マスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とがスタックされた状態で、ＴＳＶ位置を第１バウンダリないし第５バウンダリＣａｓｅＩないしＣａｓｅＶそれぞれに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のＴＳＶバウンダリの外側回路ブロックは、使われない。すなわち、ＴＳＶ位置を第１バウンダリＣａｓｅＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のデータ入出力パッド（ＤＱ）とデータ・ストローブパッド（ＤＱＳ）は、使われない。マスターチップ１１０のデータ入出力パッド（ＤＱ）とデータ・ストローブパッド（ＤＱＳ）とが、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。マスターチップ１１０のデータ入出力パッド（ＤＱ）とデータ・ストローブパッド（ＤＱＳ）は、半導体装置１００の電極パッド１１６ａ，１１６ｂに連結される。
ＴＳＶ位置を第２バウンダリＣａｓｅＩＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のデータストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）は、使われない。マスターチップ１１０のデータストローブ出力バッファ２２６、データ出力バッファ２２８、データ入出力パッド（ＤＱ）そしてデータ・ストローブパッド（ＤＱＳ）が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第３バウンダリＣａｓｅＩＩＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０の読み取りＦｉＦｏ２２２の保存ノードの後ろ、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）は、使われない。マスターチップ１１０の読み取りＦｉＦｏ２２２の保存ノードの後ろ、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第４バウンダリＣａｓｅＩＶに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０の読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）は、使われない。マスターチップ１１０の読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第５バウンダリＣａｓｅＶに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のデータ入出力駆動部／センスアンプ部２２０、読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）は、使われない。マスターチップ１１０のデータ入出力駆動部／センスアンプ部２２０、読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
一方、データ出力経路上の回路ブロックのうち、読み取りＦｉＦｏ２２２とパラレル・ツー・シリアル変換部２２４は、レイテンシ制御部２６２と遅延同期回路２６０との制御を受ける。レイテンシ制御部２６２は、データ読み取り命令後、読み取りデータがデータ入出力パッド（ＤＱ）に出てくるまでのクロックサイクル数を示すレイテンシを制御するが、半導体メモリ装置２００の動作速度によって、レイテンシを調節することができる。遅延同期回路（ＤＬＬ）２６０は、外部から提供されるクロック信号（ＣＬＫ）と内部クロック信号とを同期化させる。レイテンシ制御部２６２は、ＤＬＬクロックドメインで動作する。
データ出力経路で、ＴＳＶ位置バウンダリの境界を第３バウンダリＣａｓｅＩＩＩ、第４バウンダリＣａｓｅＩＶまたは第５バウンダリＣａｓｅＶとする場合、レイテンシ制御部２６２と遅延同期回路２６０は、マスターチップ１１０にのみ位置する（ＣａｓｅＡ）。これによって、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のレイテンシ制御部２６２と遅延同期回路２６０は、使われない。ＴＳＶ位置バウンダリの境界を、第１バウンダリＣａｓｅＩまたは第２バウンダリＣａｓｅＩＩとする場合には、レイテンシ制御部２６２と遅延同期回路２６０は、マスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とに位置する。
データ出力経路で、ＴＳＶ位置を第１バウンダリないし第５バウンダリＣａｓｅＩないしＣａｓｅＶそれぞれに設定すれば、表２のような特性を得ることができる。
Figure 0005735350
表２について述べれば、ＴＳＶ位置が、第１バウンダリCaseＩから第５バウンダリCaseＶの方向に行くに従い順次データ・ウインドーが広くなり、クロック
Figure 0005735350
からのデータストローブ出力アクセス時間ｔＤＱＳＣＫ，データストローブエッジ・ツー・出力データエッジ時間ｔＤＱＳＱも、ＤＤＰ（Ｄｏｕｂｌｅ Ｄｉｅ Ｐａｃｋａｇｅ）レベルと同等であり、ロード・デカップリング効果も存在するということが分かる。また、読み取りデータが続けて出力される特性であるシームレス読み取り（ｓｅａｍｌｅｓｓ ｒｅａｄ）特性も優れる。しかし、ＴＳＶの位置が、第１バウンダリＣａｓｅＩから第５バウンダリＣａｓｅＶの方向に、順次ＴＳＶ個数が増加する。
図５は、コマンド／アドレス経路上のＴＳＶバウンダリ設定方法について説明する図面である。図５に図示されているように、コマンド／アドレス経路上の主要回路構成は、アドレスパッド（ＡＤＤＲ）、コマンドパッド（ＣＭＤ）、アドレス入力バッファ２３０、コマンド入力バッファ２３２、フリップフロップ２３３，２３４、アドレスバッファ２３５、コマンドバッファ及びコマンド・デコーダ２３６、ロウ・デコーダ２３７そしてカラム・デコーダ２３８からなる。
コマンド／アドレス経路で、ＴＳＶ位置バウンダリの境界は、アドレスパッド（ＡＤＤＲ）とコマンドパッド（ＣＭＤ）との端に、第１バウンダリＣａｓｅＩを設定し、アドレス入力バッファ２３０とコマンド入力バッファ２３２とのすぐ後ろに、第２バウンダリＣａｓｅＩＩを設定し、フリップフロップ２３３，２３４のすぐ後ろに、第３バウンダリＣａｓｅＩＩＩを設定し、アドレスバッファ２３５とコマンドバッファ及びコマンド・デコーダ２３６のすぐ後ろに、第４バウンダリＣａｓｅＩＶを設定し、ロウ・デコーダ２３７とカラム・デコーダ２３８とのすぐ後ろに、第５バウンダリＣａｓｅＶを設定する。
コマンド／アドレス経路で、ＴＳＶ位置を第１バウンダリないし第５バウンダリＣａｓｅＩないしＣａｓｅＶそれぞれに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のＴＳＶバウンダリの外側回路ブロックは、使われない。すなわち、ＴＳＶ位置を第１バウンダリＣａｓｅＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のアドレスパッド（ＡＤＤＲ）とコマンドパッド（ＣＭＤ）は、使われない。マスターチップ１１０のアドレスパッド（ＡＤＤＲ）とコマンドパッド（ＣＭＤ）とが、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。マスターチップ１１０のアドレスパッド（ＡＤＤＲ）とコマンドパッド（ＣＭＤ）は、半導体装置１００の電極パッド１１６ａ，１１６ｂに連結される。
ＴＳＶ位置を第２バウンダリＣａｓｅＩＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のアドレスパッド（ＡＤＤＲ）、コマンドパッド（ＣＭＤ）、アドレス入力バッファ２３０そしてコマンド入力バッファ２３２は、使われない。マスターチップ１１０のアドレスパッド（ＡＤＤＲ）、コマンドパッド（ＣＭＤ）、アドレス入力バッファ２３０そしてコマンド入力バッファ２３２が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第３バウンダリＣａｓｅＩＩＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のアドレスパッド（ＡＤＤＲ）、コマンドパッド（ＣＭＤ）、アドレス入力バッファ２３０、コマンド入力バッファ２３２そしてフリップフロップ２３３，２３４は、使われない。マスターチップ１１０のアドレスパッド（ＡＤＤＲ）、コマンドパッド（ＣＭＤ）、アドレス入力バッファ２３０、コマンド入力バッファ２３２そしてフリップフロップ２３３，２３４が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第４バウンダリＣａｓｅＩＶに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のアドレスパッド（ＡＤＤＲ）、コマンドパッド（ＣＭＤ）、アドレス入力バッファ２３０、コマンド入力バッファ２３２、フリップフロップ２３３，２３４、アドレスバッファ２３５そしてコマンドバッファ及びコマンド・デコーダ２３６は、使われない。マスターチップ１１０のアドレスパッド（ＡＤＤＲ）、コマンドパッド（ＣＭＤ）、アドレス入力バッファ２３０、コマンド入力バッファ２３２、フリップフロップ２３３，２３４、アドレスバッファ２３５そしてコマンドバッファ及びコマンド・デコーダ２３６が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第５バウンダリＣａｓｅＶに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のアドレスパッド（ＡＤＤＲ）、コマンドパッド（ＣＭＤ）、アドレス入力バッファ２３０、コマンド入力バッファ２３２、フリップフロップ２３３，２３４、アドレスバッファ２３５、コマンドバッファ及びコマンド・デコーダ２３６、ロウ・デコーダ２３７そしてカラム・デコーダ２３８は、使われない。マスターチップ１１０のアドレスパッド（ＡＤＤＲ）、コマンドパッド（ＣＭＤ）、アドレス入力バッファ２３０、コマンド入力バッファ２３２、フリップフロップ２３３，２３４、アドレスバッファ２３５、コマンドバッファ及びコマンド・デコーダ２３６、ロウ・デコーダ２３７そしてカラム・デコーダ２３８が、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
アドレス／コマンド経路で、ＴＳＶ位置を第１バウンダリないし第５バウンダリＣａｓｅＩないしＣａｓｅＶそれぞれに設定すれば、表３のような特性を得ることができる。
Figure 0005735350
表３について述べれば、ＴＳＶの位置が第１バウンダリＣａｓｅＩから第５バウンダリＣａｓｅＶの方向に行くに従い順次データ・ウインドーが広くなり、データ・セットアップ／ホールド時間も良好となり、ロード・デカップリング効果も有するということが分かる。しかし、ＴＳＶの位置が、第１バウンダリＣａｓｅＩから第５バウンダリＣａｓｅＶの方向に行くに従い、順次ＴＳＶ個数が増加する。
図６は、クロック経路上のＴＳＶバウンダリ設定方法について説明する図面である。図６に図示されているように、クロック経路上の主要回路構成は、クロックパッド（ＣＬＫ）、クロック入力バッファ２４０そしてクロック発生部及びバッファ部２４２からなる。
クロック経路で、ＴＳＶ位置バウンダリの境界は、クロックパッド（ＣＬＫ）端に、第１バウンダリＣａｓｅＩを設定し、クロック入力バッファ２４０のすぐ後ろに、第２バウンダリＣａｓｅＩＩを設定し、クロック発生部及びバッファ部２４２のすぐ後ろに、第３バウンダリＣａｓｅＩＩＩを設定する。
クロック経路で、ＴＳＶ位置を第１バウンダリないし第３バウンダリＣａｓｅＩないしＣａｓｅＩＩＩそれぞれに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のＴＳＶバウンダリの外側回路ブロックは、使われない。すなわち、ＴＳＶ位置を、第１バウンダリＣａｓｅＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のクロックパッド（ＣＬＫ）は、使われない。マスターチップ１１０のクロックパッド（ＣＬＫ）は、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。マスターチップ１１０のクロックパッド（ＣＬＫ）は、半導体装置１００の電極パッド１１６ａに連結される。
ＴＳＶ位置を第２バウンダリＣａｓｅＩＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のクロックパッド（ＣＬＫ）そしてクロック入力バッファ２４０は、使われない。マスターチップ１１０のクロックパッド（ＣＬＫ）とクロック入力バッファ２４０は、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
ＴＳＶ位置を第３バウンダリＣａｓｅＩＩＩに設定すれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のクロックパッド（ＣＬＫ）、クロック入力バッファ２４０そしてクロック発生部及びバッファ部２４２は、使われない。マスターチップ１１０のクロックパッド（ＣＬＫ）、クロック入力バッファ２４０そしてクロック発生部及びバッファ部２４２は、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に共有される。
マスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とがスタックされた状態において、ＴＳＶバウンダリは、ＴＳＶ個数、スレーブチップ１２０，１３０，１４０のサイズ、ＴＳＶ変動による安定した動作特性（ｉｍｍｕｎｉｔｙ ｔｏ ＴＳＶ ｖａｒｉａｔｉｏｎ）、ロード・デカップリング、そしてロジック回路設計の単純化などを考慮して設定されることが望ましい。特に、データ入力経路、データ出力経路そしてアドレス／コマンド経路で、ＴＳＶ位置が、第１バウンダリＣａｓｅＩから第５バウンダリＣａｓｅＶの方向に行くに従い、順次ＴＳＶ個数が増加する。これによって、同種に設計されるマスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０との面積が拡大しうる。ＴＳＶの最小ピッチ／サイズ（ｐｉｔｃｈ／ｓｉｚｅ）は、半導体製造工程のデザインルールによって決定されるので、デザインルールを考慮して、第１バウンダリないし第５バウンダリＣａｓｅＩないしＣａｓｅＶのうち最適のバウンダリを決定することができる。
一方、もしマスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とが異種のチップである場合、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０で使われない回路ブロックは、設計されなくてもよいので、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０の面積はマスターチップ１１０面積より小さくともよい。
ＴＳＶ変動による安定した動作特性と、ロジック回路設計の単純化とを考慮し、図４のデータ出力経路上で、ＴＳＶバウンダリ設定を第４バウンダリに決定することができる。これによって、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０の読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）は、使われずに、マスターチップ１１０に存在する読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）を、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０が共有することになる。
スタックされた第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０間に、製造工程上の変動要素が存在しうる。その場合、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０で出力される読み取りデータが、ＴＳＶを介して、マスターチップ１１０の読み取りＦｉＦｏ２２２に達する時間が互いに異なりうる。マスターチップ１１０の読み取りＦｉＦｏ２２２では、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０の読み取りデータが有する個別的な到達遅延時間をトラックキングすることができない。これを解決するために、マスターチップ１１０と第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、図７のような読み取りＦｉＦｏ制御部を含む。
図７は、本発明の一実施形態による読み取りＦｉＦｏ制御部について説明する図面である。図７は、説明の便宜のために、マスターチップ１１０と、マスターチップ１１０のすぐ上にスタックされた第１スレーブチップ１２０とに含まれる読み取りＦｉＦｏ制御部７１０、７２０について説明する。マスターチップ１１０は、メモリセルアレイ・ブロック２０５（図２及び図４）から出力される読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］を駆動するデータ入出力駆動部２２０、読み取り命令から発せられる第１整列信号ＦＲＰ＿ＰＤＬを駆動するコマンド・デコーダ２３６、マスターチップ１１０または第１スレーブチップ１２０から提供される第１整列信号ＦＲＰ＿ＰＤＬに応答し、第３整列信号ＰＤＬ＃［１：０］を発するカウンタ７００、チップ識別信号ＣＩＤと第１整列信号ＦＲＰ＿ＰＤＬとに応答し、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータ（ＲＤ０［３：０］、ＲＤ０［７：４］）とを、読み取りＦｉＦｏ２２２に伝達する読み取りＦｉＦｏ制御部７１０、そして第３整列信号ＰＤＬ＃［１：０］に応答し、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］とを順次に保存する読み取りＦｉＦｏ２２２を含む。
第１スレーブチップ１２０は、マスターチップ１１０と同一に構成される。図４で説明した通り、データ出力経路上で、ＴＳＶバウンダリ設定が第４バウンダリに決定される場合、第１スレーブチップ１２０の読み取りＦｉＦｏ２２２、及びその後の回路ブロック、すなわち、パラレル・ツー・シリアル変換部２２４、データストローブ出力バッファ２２６、データ出力バッファ２２８、データ・ストローブパッド（ＤＱＳ）そしてデータ入出力パッド（ＤＱ）が、使われないということを説明した。本実施形態では、第１スレーブチップ１２０の読み取りＦｉＦｏ制御部７２０内の第１ＭＵＸ部７２２及び第２ＭＵＸ部７２４の出力が、第１ＴＳＶ１６０ａ及び第２ＴＳＶ１６０ｂを介して、マスターチップ１１０の第１ＭＵＸ部７１２及び第２ＭＵＸ部７１４の出力と連結される。これによって、第１スレーブチップ１２０の読み取りＦｉＦｏ制御部７２０内の第３ＭＵＸ部７２６、ＯＲゲート７２８そしてバッファ７２７は、使われない。マスターチップ１１０の読み取りＦｉＦｏ制御部７１０内の第３ＭＵＸ部７１６、ＯＲゲート７１８そしてバッファ７１７が、第１スレーブチップ１２０に共有される。
マスターチップ１１０の読み取りＦｉＦｏ制御部７１０は、第１ＭＵＸ部ないし第３ＭＵＸ部７１２，７１４，７１８、ＯＲゲート７１６そしてバッファ７１７を含む。第１ＭＵＸ部７１２は、１つの入力端Ｉと、２個の出力端Ｏ１，Ｏ２とから構成される。第１ＭＵＸ部７１２の入力端Ｉは、データ入出力駆動部２２０を介して伝えられる読み取りデータらＲＤ１［３：０］，ＲＤ１［７：４］を入力する。第１ＭＵＸ部７１２は、マスターチップ１１０のチップ識別信号ＣＩＤに応答し、第１信号ライン７０４と連結される第１出力端Ｏ１に読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］を出力する。第１ＭＵＸ部７１２の第２出力端Ｏ２は、第２信号ライン７０６と連結される。第２信号ライン７０６は、マスターチップ１１０と第１スレーブチップ１２０とを連結させる第１ＴＳＶ１６０ａに連結される。例示的には、マスターチップ１１０のチップ識別信号ＣＩＤは、「０」に設定し、第１スレーブチップ１２０のチップ識別信号ＣＩＤは「１」に設定することができる。
第２信号ライン７０４は、第１ＴＳＶ１６０ａを介して、第１スレーブチップ１２０の第１ＭＵＸ部７２２の出力と連結される。第１スレーブチップ１２０の第１ＭＵＸ部７２２は、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］を入力端Ｉに入力させ、第１スレーブチップ１２０のチップ識別信号ＣＩＤに応答し、読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］を、第２信号ライン７２３と連結される第２出力端Ｏ２に出力する。第１スレーブチップ１２０の第２信号ライン７２３は、第１ＴＳＶ１６０ａを介して、第１マスターチップ１１０の第２信号ライン７０４と連結される。これによって、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］が、第１マスターチップ１１０の第２信号ライン７０４に伝えられる。
第２ＭＵＸ部７１４は、１つの入力端Ｉと、２個の出力端Ｏ１，Ｏ２とから構成される。コマンド・デコーダ２３６によって駆動される第１整列信号ＦＲＰ＿ＰＤＬを、入力端Ｉに入力させる。第２ＭＵＸ部７１４は、マスターチップ１１０のチップ識別信号ＣＩＤに応答し、第３信号ライン７０６と連結される第１出力端Ｏ１に、第１整列信号ＦＲＰ＿ＰＤＬを出力する。第２ＭＵＸ部７１４の第２出力端Ｏ２は、第４信号ライン７０８と連結される。第４信号ライン７０８は、マスターチップ１１０と第１スレーブチップ１２０とを連結させる第２ＴＳＶ１６０ｂに連結される。
第４信号ライン７０８は、第２ＴＳＶ１６０ｂを介して、第１スレーブチップ１２０の第２ＭＵＸ部７２４の出力と連結される。第１スレーブチップ１２０の第２ＭＵＸ部７２４は、第１スレーブチップ１２０の第１整列信号ＦＲＰ＿ＰＤＬを入力端Ｉに入力させ、第１スレーブチップ１２０のチップ識別信号ＣＩＤに応答し、第１整列信号ＦＲＰ＿ＰＤＬを、第４信号ライン７２５と連結される第２出力端Ｏ２に出力する。第１スレーブチップ１２０の第４信号ライン７２５は、第２ＴＳＶ１６０ｂを介して、第１マスターチップ１１０の第４信号ライン７０８と連結される。これによって、第１スレーブチップ１２０の第１整列信号ＦＲＰ＿ＰＤＬが、第１マスターチップ１１０の第４信号ライン７０８に伝えられる。
マスターチップ１１０の第１整列信号ＦＲＰ＿ＰＤＬが伝えられる第３信号ライン７０６と、第１スレーブチップ１２０の第１整列信号ＦＲＰ＿ＰＤＬが伝えられる第４信号ライン７０８は、ＯＲゲート７１６に連結される。ＯＲゲート７１６の出力は、バッファ７１７を介して、第２整列信号ＦＲＰ＿ＱＣＴＲＬとして発せられる。第２整列信号ＦＲＰ＿ＱＣＴＲＬは、マスターチップ１１０の第１整列信号ＦＲＰ＿ＰＤＬと、第１スレーブチップ１２０の第１整列信号ＦＲＰ＿ＰＤＬとがいずれも含まれた信号である。また、ＯＲゲート７１６の出力であるマスターチップ１１０の第１整列信号ＦＲＰ＿ＰＤＬと、第１スレーブチップ１２０の第１整列信号ＦＲＰ＿ＰＤＬは、カウンタ７００に提供され、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］とを、読み取りＦｉＦｏ２２２に順次に保存させる第３整列信号ＰＤＬ＃［１：０］として発せられる。
第３ＭＵＸ部７１８は、２個の入力端Ｉ１，Ｉ２と、１つの出力端Ｏとから構成される。第３ＭＵＸ部７１６は、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］が伝えられる第１信号ライン７０２が、第１入力端Ｉ１と連結され、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］が伝えられる第２信号ライン７０４が、第２入力端Ｉ２と連結される。第３ＭＵＸ部７１６は、第２整列信号ＦＲＰ＿ＱＣＴＲＬに応答し、第１入力端Ｉ１及び第２入力端Ｉ２に入力されるマスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］とを出力端Ｏに出力する。第３ＭＵＸ部７１８の出力端Ｏは、読み取りＦｉＦｏ２２２と連結される。
読み取りＦｉＦｏ２２２は、第３整列信号ＰＤＬ＃［１：０］に応答し、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］とを順次に保存する。読み取りＦｉＦｏ２２２に保存されたマスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］は、ＦｉＦｏ出力制御信号ＥＸＴＣＬＫ＃に応答して順次に出力される（ＤＩＯＢ［３：０］）。
マスターチップ１１０の読み取りＦｉＦｏ制御部７１０は、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］が、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と互いに異なる遅延時間で、マスターチップ１１０に達しても、第３ＭＵＸ部７１８で、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］、またはマスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］を選択的に読み取りＦｉＦｏ２２２に伝達する。これによって、カレントバーン（ｃｕｒｒｅｎｔ ｂｕｒｎ）現象が発生しない。カレントバーン現象は、図７の比較例として提供される図８で説明する。
図８で、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］は、第１イネーブル信号ＴＳＶＥＮ＿Ｍに応答する第１ｔｒｉ−ｓｔａｔｅバッファ８１０を介して、第１信号ライン８０２に伝えられる。第１イネーブル信号ＴＳＶＥＮ＿Ｍは、マスターチップ１１０で発せられる信号である。第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］は、第２イネーブル信号ＴＳＶＥＮ＿Ｓに応答する第２ｔｒｉ−ｓｔａｔｅバッファ８２０を介して、第２信号ライン８２２に伝えられる。第２イネーブル信号ＴＳＶＥＮ＿Ｓは、第１スレーブチップ１２０で発せられる信号である。第２信号ライン８２２は、ＴＳＶ１６０ｃを介して、第１信号ライン８０２と連結される。第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］は、ＴＳＶ１６０ｃを介して、第１信号ライン８０２に伝えられる。第１信号ライン８０２に伝えられるマスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］は、読み取りＦｉＦｏ２２２に順次に保存された後で出力される。
マスターチップ１１０と第１スレーブチップ１２０とがそれぞれ有する半導体製造工程上の変動要素によって、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］とが、読み取りＦｉＦｏ２２２に達する時間が互いに異なりうる。マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］とのギャップレス（ｇａｐ−ｌｅｓｓ）データ出力動作がなされれば、第１信号ライン８０２、ＴＳＶ１６０そして第２信号ライン８２２の上で読み取りデータ衝突が起こりうる。例えば、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］が、ロジック・ハイレベルであり、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］が、ロジック・ローレベルである場合、第２ｔｒｉ−ｓｔａｔｅバッファ８２０、第１信号ライン８０２、ＴＳＶ１６０そして第１tri-stateバッファ８１０の間で、電流経路８００が形成される。この電流経路８００によって、カレントバーン現象が誘発される。
ギャップレス・データ出力動作時に発生するカレントバーン現象は、図７の第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］と、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］とが互いに分離された第１信号ライン７０２及び第２信号ライン７０４を介して、マスターチップ１１０に伝えられ、第３ＭＵＸ部７１８を介して、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］と、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］とを、選択的に読み取りＦｉＦｏ２２２に伝達する読み取りＦｉＦｏ制御部７１０によって防止される。
図８の第１ｔｒｉ−ｓｔａｔｅバッファ８１０及び第２ｔｒｉ−ｓｔａｔｅバッファ８２０それぞれは、マスターチップ１１０と第１スレーブチップ１２０とで発せられる第１イネーブル信号ＴＳＶＥＮ＿Ｍ及び第２イネーブル信号ＴＳＶＥＮ＿Ｓに応答し、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］とを駆動する。これに対して、図８の読み取りＦｉＦｏ制御部７１０，７２０は、マスターチップ１１０及び第１スレーブチップ１２０それぞれに固有なチップ識別信号ＣＩＤによって、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］と、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］とを選択的に伝達する。これによって、図７のマスターチップ１１０と第１スレーブチップ１２０は、第１イネーブル信号ＴＳＶＥＮ＿Ｍ及び第２イネーブル信号ＴＳＶＥＮ＿Ｓ発生のための別途の回路ブロックを具備しなくてもよいという利点がある。
前述の図７の半導体装置１００の読み取りＦｉＦｏ制御部７１０，７２０の動作タイミング・ダイヤグラムは、図９の通りである。図９を参照すれば、スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］と、第１整列制御信号ＦＲＤＴＰが提供され、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１整列制御信号ＦＲＤＴＰとが提供される。第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］は、マスターチップ１１０の第２信号ライン７０４に伝えられ、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］は、マスターチップ１１０の第１信号ライン７０２に伝えられる。その後、マスターチップ１１０の第１整列信号ＦＲＰ＿ＰＤＬと、第１スレーブチップ１２０の第１整列信号ＦＲＰ＿ＰＤＬとを含む第２整列信号ＦＲＰ＿ＱＣＴＲＬとして発せられる。第２整列信号ＦＲＰ＿ＱＣＴＲＬに応答し、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］は、読み取りＦｉＦｏ２２２に伝えられる。読み取りＦｉＦｏ２２２は、第３整列信号ＰＤＬ＃［１：０］に応答し、マスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］とを順次に保存する。読み取りＦｉＦｏ２２２に保存されたマスターチップ１１０の読み取りデータＲＤ１［３：０］，ＲＤ１［７：４］と、第１スレーブチップ１２０の読み取りデータＲＤ０［３：０］，ＲＤ０［７：４］は、ＦｉＦｏ出力制御信号ＥＸＴＣＬＫ＃に応答し、順次に出力される（ＤＩＯＢ［３：０］）。
図１０は、本発明の一実施形態による半導体装置１００のグローバル制御方法について説明する図面である。図１０を参照すれば、半導体装置１００内のスタックされたマスターチップ１１０及び第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０それぞれは、前述の図２の半導体メモリ装置２００と等価である。半導体装置１００は、マスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とからなる多数個のランク（ｒａｎｋ）から構成される。ランクは、同時に同じコマンドＣＤＭとアドレスＡＤＤＲとを入力されるＤＲＡＭチップの集合として定義することができる。通常ランクは、チップ選択信号ＣＳによって区分される。例示的には、第１ランクであるマスターチップ１１０は、コマンドパッド（ＣＭＤ）に印加される第１チップ選択信号ＣＳ０によって駆動され、第２ランクである第１スレーブチップ１２０は、第２チップ選択信号ＣＳ１によって駆動され、第３ランクである第２スレーブチップ１３０は、第３チップ選択信号ＣＳ２によって駆動され、第４ランクである第３スレーブチップ１４０は、第４チップ選択信号ＣＳ３によって駆動される。
マスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とがいずれも共に動作される場合、マスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とを制御するロジック回路は、マスターチップ１１０に存在することになる。例えば、データ出力経路上のＴＳＶバウンダリが、第４バウンダリに決定される場合、マスターチップ１１０に位置する遅延同期回路２６０、レイテンシ制御部２６２、読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、そしてデータ入出力，コマンド及びアドレス関連ロジック回路が、マスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とを制御するグローバル制御回路１０００になる。グローバル制御回路１０００は、どんなランクのチップで読み取り動作がなされても、動作することが望ましい。
図１１は、図１０のグローバル制御回路１０００を制御するグローバルチップ選択信号発生回路について説明する図面である。図１１は、説明の便宜のために、マスターチップ１１０と、マスターチップ１１０のすぐ上にスタックされた第１スレーブチップ１２０とに含まれるグローバルチップ選択信号発生回路１１１０，１１２０について説明する。マスターチップ１１０のグローバルチップ選択信号発生回路１１１０は、マスターチップ１１０のチップ識別ヒューズ部１１１１から発せられるマスターチップ識別信号ＣＩＤの反転信号と、第１チップ選択信号ＣＳ０とを入力する第１ＮＡＮＤゲート１１１２；マスターチップ識別信号ＣＩＤと、第２チップ選択信号ＣＳ１とを入力する第２ＮＡＮＤゲート１１１３；第１ＮＡＮＤゲート１１１２及び第２ＮＡＮＤゲート１１１３の出力を入力する第１ＯＲゲート１１１４；を含む。第１ＯＲゲート１１１４の出力は、自体チップ選択信号ＣＳ＿ＭＥとして発せられる。自体チップ選択信号ＣＳ＿ＭＥは、マスターチップ１１０が選択されたことを示す。マスターチップ１１０は、自体チップ選択信号ＣＳ＿ＭＥに応答して動作される。
そして、マスターチップ１１０のグローバルチップ選択信号発生回路１１１０は、マスターチップ識別信号ＣＩＤと、第１チップ選択信号ＣＳ０とを入力する第３ＮＡＮＤゲート１１１５；マスターチップ識別信号ＣＩＤの反転信号と、第２チップ選択信号ＣＳ１とを入力する第４ＮＡＮＤゲート１１１６；第３ＮＡＮＤゲート１１１５及び第４ＮＡＮＤゲート１１１６の出力を入力する第２ＯＲゲート１１１７；を含む。第２ＯＲゲート１１１７の出力は、他のチップ選択信号ＣＳ＿ＯＴＨＥＲとして発せられる。他のチップ選択信号ＣＳ＿ＯＴＨＥＲは、マスターチップ１１０以外の他のチップ、すなわち、第１スレーブチップ１２０が選択されたことを示し、第１スレーブチップ１２０が動作されるということを暗示する。
自体チップ選択信号ＣＳ＿ＭＥと、他のチップ選択信号ＣＳ＿ＯＴＨＥＲは、第３ＯＲゲート１１１８に入力され、第３ＯＲゲート１１１８の出力は、全てのチップ選択信号ＣＳ＿ＡＬＬとして発せられる。全てのチップ選択信号ＣＳ＿ＡＬＬは、マスターチップ１１０が選択されるか、または第１スレーブチップ１２０が選択される場合に活性化される。全てのチップ選択信号ＣＳ＿ＡＬＬは、マスターチップ１１０または第１スレーブチップ１２０が動作されるとき、図１０のグローバル制御回路１０００を活性化させ、マスターチップ１１０及び第１スレーブチップ１２０での読み取り動作がなされるように制御する。
スレーブチップ１２０のグローバルチップ選択信号発生回路１１２０は、マスターチップ１１０のグローバルチップ選択信号発生回路１１１０の構成と同一である。ただし、マスターチップ１１０のチップ識別信号１１１１は、例示的に「０」に設定したのに対して、第１スレーブチップ１２０のチップ識別信号１１２１は、「１」に設定した点で違いがある。マスターチップ１１０のチップ識別ヒューズ部１１１１から発せられるマスターチップ識別信号は、マスターチップ１１０に、ロジック「０」でセッティングされうる。スレーブチップ１２０のチップ識別ヒューズ部１１２１から発せられるスレーブチップ識別信号は、第１スレーブチップ１２０に、ロジック「１」でセッティングされうる。第１スレーブチップ１１０の自体チップ選択信号ＣＳ＿ＭＥは、第１スレーブチップ１１０が選択されて動作されるということを示す。第１スレーブチップ１１０の他のチップ選択信号ＣＳ＿ＯＴＨＥＲは、第１スレーブチップ１２０以外の他のチップ、すなわち、マスターチップ１１０が選択されたことを示す。第１スレーブチップ１２０の全てのチップ選択信号ＣＳ＿ＡＬＬは、マスターチップ１１０及び／または第１スレーブチップ１２０が選択されたことを示す。第１スレーブチップ１２０の全てのチップ選択信号ＣＳ＿ＡＬＬは、実際には使われない。
図１２は、本発明の一実施形態によるグローバルコマンド発生回路について説明する図面である。図１２は、説明の便宜のために、マスターチップ１１０と、マスターチップ１１０のすぐ上にスタックされた第１スレーブチップ１２０とに含まれるグローバルコマンド発生回路１２１０，１２２０について説明する。マスターチップ１１０のグローバルコマンド発生回路１２１０は、第１チップ選択信号パッド１２１１及び第２チップ選択信号パッド１２１２、第１バッファないし第４バッファ１２１３，１２１４，１２１５，１２１６、第１ラッチ１２１７及び第２ラッチ１２１８そしてコマンド・デコーダ２３６を含む。
マスターチップ１１０の第１チップ選択信号パッド１２０１に入力される第１チップ選択信号／ＣＳ０は、第１バッファ１２１３及び第２バッファ１２１４を介して、第１信号ライン１２０１に連結され、第２チップ選択信号パッド１２１２に入力される第２チップ選択信号／ＣＳ１は、第３バッファ１２１５及び第４バッファ１２１６を介して、第２信号ライン１２０２に連結される。第１信号ライン１２０１に伝えられる第１チップ選択信号／ＣＳ０は、内部クロック信号ＰＣＬＫＦに応答する第１ラッチ１２１７に保存された後、コマンド・デコーダ２３６に提供される。第２信号ライン１２０２に伝えられる第２チップ選択信号／ＣＳ１は、マスターチップ１１０の内部クロック信号ＰＣＬＫＦに応答する第２ラッチ１２１８に保存された後、コマンド・デコーダ２３６に提供される。
マスターチップ１１０のコマンド・デコーダ２３６は、マスターチップ１１０のチップ識別信号ＣＩＤと、読み取り及び書き込み命令ＲＤ／ＷＲを含むコマンドＣＭＤとに応答し、自体のコマンド信号ＣＭＤ＿ＭＥ、または全てのコマンド信号ＣＭＤ＿ＡＬＬを発する。コマンド・デコーダ２３６は、図１１で説明したグローバルクロック信号発生部１１１０を内在させる。自体コマンド信号ＣＭＤ＿ＭＥは、マスターチップ１１０のチップ識別信号と、第１チップ選択信号／ＣＳ０とに応答し、現在入力されるコマンドが、マスターチップ１１０のコマンドであることを示す。マスターチップ１１０は、自体コマンド信号ＣＭＤ＿ＭＥによって動作モードとなる。全てのコマンド信号ＣＭＤ＿ＡＬＬは、現在入力されるコマンドが、マスターチップ１１０または第１スレーブチップ１２０のコマンドであることを示す。全てのコマンド信号ＣＭＤ＿ＡＬＬは、マスターチップ１１０が選択されるか、または第１スレーブチップ１２０が選択される場合に活性化される。全てのコマンド信号ＣＭＤ＿ＡＬＬは、マスターチップ１１０または第１スレーブチップ１２０が動作されるとき、図１０のグローバル制御回路１０００を活性化させ、マスターチップ１１０及び第１スレーブチップ１２０での読み取り／書き込み動作がなされるように制御する。
第１信号ライン１２０１に伝えられる第１チップ選択信号／ＣＳ０と、第２信号ライン１２０２に伝えられる第２チップ選択信号／ＣＳ１は、ＴＳＶ１６０ｄ，１６０ｅを介して、第１スレーブチップ１２０のグローバルコマンド発生回路１２２０に連結される。
第１スレーブチップ１２０のグローバルコマンド発生回路１２２０は、マスターチップ１１０のグローバルコマンド発生回路１２１０の構成と同一である。第１スレーブチップ１２０のグローバルコマンド発生回路１２２０は、第１ＴＳＶ１６０ｄと連結される第３信号ライン１２０３で第１チップ選択信号／ＣＳ０を受信し、第２ＴＳＶ１６０ｅと連結される第４信号ライン１２０４で第２チップ選択信号／ＣＳ１を受信する。第１スレーブチップ１２０のグローバルコマンド発生回路１２２０で、第１ＴＳＶ１６０ｄ及び第２ＴＳＶ１６０ｅと連結される第３信号ライン１２０３及び第４信号ライン１２０４以前の回路構成、すなわち、第１チップ選択信号パッド１２２１及び第２チップ選択信号パッド１２２２、第１バッファないし第４バッファ１２２３，１２２４，１２２５，１２２６は、使われない。第３信号ライン１２０３に伝えられた第１チップ選択信号／ＣＳ０は、第１スレーブチップ１２０の内部クロック信号ＰＣＬＫＦに応答する第１ラッチ１２２７に保存された後、第１スレーブチップ１２０のコマンド・デコーダ２３６に提供される。第４信号ライン１２０３に伝えられた第２チップ選択信号／ＣＳ１は、第１スレーブチップ１２０の内部クロック信号ＰＣＬＫＦに応答する第２ラッチ１２２８に保存された後、第１スレーブチップ１２０のコマンド・デコーダ２３６に提供される。
第１スレーブチップ１２０のコマンド・デコーダ２３６は、第１スレーブチップ１１０のチップ識別信号ＣＩＤと、読み取り及び書き込み命令ＲＤ／ＷＲを含むコマンドＣＭＤとに応答し、自体コマンド信号ＣＭＤ＿ＭＥを発する。第１スレーブチップ１２０のコマンド・デコーダ２３６は、図１１で説明したグローバルクロック信号発生部１１２０を内在させる。自体コマンド信号ＣＭＤ＿ＭＥは、第１スレーブチップ１２０のチップ識別信号と、第２チップ選択信号／ＣＳ１とに応答し、現在入力されるコマンドが第１スレーブチップ１２０のコマンドであることを示す。第１スレーブチップ１２０は、自体コマンド信号ＣＭＤ＿ＭＥによって動作モードとなる。
図１１のグローバルチップ選択信号発生回路と、図１２のグローバルコマンド発生回路とで説明されている概念は、マスターチップ１１０のオン・ダイ・ターミネーション部（以下、「ＯＤＴ部」と称する）と、第１スレーブチップ１２０のＯＤＴ部とにも同一に適用することができる。マスターチップ１１０のＯＤＴ部は、マスターチップ１１０が選択されるか、または第１スレーブチップ１２０が選択される場合に活性化され、第１スレーブチップ１２０のＯＤＴ部は、第１スレーブチップ１２０だけ選択された時に活性化されるように設計されることができる。
一方、スタックされたマスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、コマンド／アドレス／データ書き込み／データ読み取りと関連する信号が、ＴＳＶを介して互いに連結される。データ読み取りと関連する信号経路は、図１３に図示されている通りである。図１３は、マスターチップ１１０でのローカル読み取り制御経路と、グローバル読み取り制御経路とを示している。ローカル読み取り制御経路１３００は、マスターチップ１１０自体の読み取り制御経路を示し、グローバル読み取り制御経路１３５０は、ＴＳＶを介して、マスターチップ１１０と連結される第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０と関連する読み取り制御経路を示している。
ローカル読み取り制御経路１３００には、コマンドＣＭＤを受信するコマンドバッファ２３２、フリップフロップ２３４、読み取りコマンド・デコーダ１３１０、そしてアディティブレイテンシ・シフタ・レジスタ（ＡＬＱ）１３１２が含まれ、読み取り制御信号ＲＤ＿ＣＴＲＬが発せられる。読み取り制御信号ＲＤ＿ＣＴＲＬに応答し、メモリセルアレイ・ブロック２０５に保存されたデータが、データ入出力ドライバ（ＩＯＳＡ）２２０に伝えられ、読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、出力バッファ２２８そしてデータ入出力パッド（ＤＱ）を介して出力される。マスターチップ１１０のローカル読み取り制御経路１３００は、マスターチップ１１０のチップ選択信号ＣＳ０に応答して活性化される。
グローバル読み取り制御経路１３５０は、コマンドＣＭＤを受信するコマンドバッファ２３２、フリップフロップ２３４、読み取りコマンド・デコーダ複写部（ｒｅｐｌｉｃａ ｃｉｒｃｕｉｔ）（ＲＥＡＤ ＣｍｄＤｅｃ）１３１０ｃそしてアディティブレイテンシ・シフタ・レジスタ複写部（ＡＬＱ）１３１２ｃを含み、複写された読み取り制御信号ＲＤ＿ＣＴＲＬ＿Ｃを発する。アディティブレイテンシ・シフタ・レジスタ１３１２と、アディティブレイテンシ・シフタ・レジスタ複写部１３１２ｃは、クロック信号ＣＬＫ，ＣＬＫＢを受信するクロック入力バッファ２４０と、クロックバッファ部２４２とによって制御される。複写された読み取り制御信号ＲＤ＿ＣＴＲＬ＿Ｃは、レイテンシ制御部２６２と、ＦｉＦｏ出力制御部（ＦＩＦＯ ＩＮ ＣＯＮＴＲＯＬ）１３１８とに提供され、読み取りＦｉＦｏ２２２を制御する。読み取りＦｉＦｏ２２２には、マスターチップ１１０のメモリセルアレイ・ブロック２０５に保存されたデータ、または第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０から出力されるデータが伝えられる。読み取りＦｉＦｏ２２２に伝えられたデータは、パラレル・ツー・シリアル変換部２２４、出力バッファ２２８そしてデータ入出力パッド（ＤＱ）を介して出力される。
読み取りＦｉＦｏ２２２は、レイテンシ制御部２６２で発せられるレイテンシ制御信号ＬＡＴ＿ＣＴＲＬに応答するＦｉＦｏ出力制御部１３１８によって制御される。レイテンシ制御部２６２は、複写された（ｄｕｐｌｉｃａｔｅｄ）読み取り制御信号ＲＤ＿ＣＴＲＬ＿Ｃと、内部クロック信号Ｉ＿ＣＬＫとに応答し、レイテンシ制御信号ＬＡＴ＿ＣＴＲＬを発する。複写された読み取り制御信号ＲＤ＿ＣＴＲＬ＿Ｃは、コマンド（ＣＭＤ）を受信するコマンドバッファ２３２；フリップフロップ２３４；読み取りコマンド・デコーダ複写部１３１０ｃとアディティブレイテンシ・シフタ・レジスタ複写部１３１２ｃとからなるグローバル読み取り制御経路１３５０；を介して発せられる。内部クロック信号Ｉ＿ＣＬＫは、クロック信号ＣＬＫ，ＣＬＫＢを受信するＤＬＬ２４０、第１ＤＬＬ複写遅延部１３２２そして読み取り複写遅延部１３２４を介して発せられる。第１ＤＬＬ複写遅延部１３２２及び第２ＤＬＬ複写遅延部１３２６は、ＤＬＬ１３２０を複写したブロックであり、ＤＬＬ１３２０の動作遅延時間を反映するために使われる。読み取り複写遅延部１３２４は、ＤＬＬ１３２０の出力クロックが、パラレル・ツー・シリアル変換部２２４に印加される経路、すなわち、クロック出力パス１３２８上の遅延を補償する。
前述の図１０のグローバル制御回路ブロック１０００についてさらに具体的に述べれば、特に、グローバル読み取り制御関連回路は、コマンドバッファ２３２、フリップフロップ２３４、読み取りコマンド・デコーダ１３１０、アディティブレイテンシ・シフタ・レジスタ１３１２、読み取りコマンド・デコーダ複写部１３１０ｃ及びアディティブレイテンシ・シフタ・レジスタ複写部１３１２ｃ、クロック入力バッファ２４０、クロックバッファ部２４２、ＤＬＬ１３２０、第１ＤＬＬ複写遅延部１３２２及び第２ＤＬＬ複写遅延部１３２６、読み取り複写遅延部１３２４、クロック出力パス１３２８、読み取りＦｉＦｏ２２２、パラレル・ツー・シリアル変換部２２４、出力バッファ２２８そしてデータ入出力パッド（ＤＱ）からなる。グローバル制御回路ブロック１０００は、マスターチップ１１０のチップ選択信号ＣＳ０、またはスレーブチップのチップ選択信号ＣＳ１に応答して活性化される。
レイテンシ制御部２６２は、一般的に、直列連結された多数個のフリップフロップから構成される。レイテンシ制御部２６２の最初のフリップフロップは、読み取り制御信号ＲＤ＿ＣＴＲＬ＿Ｃと内部クロック信号Ｉ＿ＣＬＫとを受信するが、それら信号間のマージンを保証することになる。半導体製造工程、電圧、温度などの変動（ＰＶＴ変動）にかかわらず、読み取り制御信号ＲＤ＿ＣＴＲＬ＿Ｃと内部クロック信号Ｉ＿ＣＬＫとのマージンを保証するために、内部クロック信号Ｉ＿ＣＬＫは、第１ＤＬＬ複写遅延部１３２２と、読み取り複写遅延部１３２４とを介して発せられるように設計される。
コマンドＣＭＤとクロック信号ＣＬＫ，ＣＬＫＢとが、マスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０との間に連結されるＴＳＶ１３０２，１３０４が存在する信号経路を介して伝えられる場合、コマンドＣＭＤとクロック信号ＣＬＫ，ＣＬＫＢは、マスターチップ１１０と、スレーブチップ１２０，１３０，１４０とのいずれでもＴＳＶ負荷を受けることになる。ところで、ＤＬＬ１３２０に入っていくクロック信号ＣＬＫ，ＣＬＫＢは、ＴＳＶ負荷を受けない。読み取り制御信号ＲＤ＿ＣＴＲＬ＿Ｃは、内部クロック信号Ｉ＿ＣＬＫよりも、ＴＳＶ負荷による遅延時間、例えば、５００ｐｓほどの遅延スキューを有し、レイテンシ制御部２６２に提供される。これによって、レイテンシ制御部２６２の最初のフリップフロップで、読み取り制御信号ＲＤ＿ＣＴＲＬ＿Ｃと内部クロック信号Ｉ＿ＣＬＫとのマージンが低減する問題点がある。
これによって、マスターチップ１１０のコマンドＣＭＤと、クロック信号ＣＬＫ，ＣＬＫＢは、ＴＳＶ１３０２，１３０４をバイパスさせてＴＳＶ負荷を受けないようにし、スレーブチップ１２０，１３０，１４０のコマンドＣＭＤと、クロック信号ＣＬＫ，ＣＬＫＢは、ＴＳＶを受けさせる方案が提案される。図１４は、マスターチップ１１０の経路と、スレーブチップ１２０，１３０，１４０の経路とが区分されるように設計されたＴＳＶ Ｉ／Ｏモジュールを示している。図１４のＴＳＶ Ｉ／Ｏモジュール１４００は、図１３のＴＳＶ１３０２領域に代替され、マスターチップ１１０と、スレーブチップ１２０，１３０，１４０とに含まれる。
図１４を参照すれば、ＴＳＶ Ｉ／Ｏモジュール１４００は、コマンドバッファ２３２を介して伝えられるコマンドＣＭＤを受信する第１経路１４１０と、第２経路１４２０とを含む。第１経路１４１０は、チップ識別信号ＣＩＤに応答する第１インバータ１４１１を含む。第２経路１４２０は、チップ識別信号ＣＩＤに応答するバッファ１４２１、バッファ１４２１出力とＴＳＶ１３０２とに連結されるラッチ部１４２２、ラッチ部１４２２の出力を入力する第２インバータ１４２３、そしてチップ識別信号ＣＩＤに応答し、第２インバータ１４２３の出力を入力する第３インバータ１４２４を含む。第１インバータ１４１１の出力と、第３インバータ１４２４の出力は、第５インバータ１４２６に入力される。第５インバータ１４２６の出力は、図１３のフリップフロップ２３４に提供される。
マスターチップ１１０は、マスターチップ１１０のチップ識別信号ＣＩＤ、例えば、「０」に応答して、ＴＳＶ Ｉ／Ｏモジュール１４００の第１経路１４１０を介して、コマンドＣＭＤを受信する。スレーブチップ１２０，１３０，１４０のうち、例示的には第１スレーブチップ１２０は、第１スレーブチップ１２０のチップ識別信号、例えば、「１」に応答して、ＴＳＶ Ｉ／Ｏモジュール１４００の第２経路１４２０を介して、コマンドＣＭＤを受信する。マスターチップ１１０のコマンドＣＭＤは、ＴＳＶを経ないために、ＴＳＶ負荷を有さない。第１スレーブチップ１２０のコマンドＣＭＤは、ＴＳＶ１３０２を経るために、ＴＳＶ負荷を有する。本実施形態では、コマンドＣＭＤを受信するＴＳＶ Ｉ／Ｏモジュール１４００について説明しているが、アドレス／データ入力／クロック信号ＡＤＤＲ／ＤＩＮ／ＣＬＫを受信する場合にも、ＴＳＶ Ｉ／Ｏモジュール１４００を適用することができる。この場合、マスターチップ１１０のアドレス／データ入力／クロック信号ＡＤＤＲ／ＤＩＮ／ＣＬＫは、第１経路１４１０を介して入力されてＴＳＶ負荷を有さず、スレーブチップ１２０，１３０，１４０のアドレス／データ入力／クロック信号ＡＤＤＲ／ＤＩＮ／ＣＬＫは、第２経路１４２０を介して入力されてＴＳＶ負荷を有する。
多数個のチップをスタックする３Ｄデバイスで、層別に互いに異なる回路構成が要求される場合、ウェーハレベルでこれを区分すれば、層別ウェーハ管理が別途に必要である。このために、生産性の観点から不利であるという面がある。図１５Ａのように、物理的に同一であるチップを組み込み、組み込んだ後でパワーアップされるとともに、チップが電気的に自動区分されるようにすることができるならば、回路構成が層別に互いに異なる３Ｄデバイスを具現することができる。
層別に互いに異なる３Ｄデバイスを具現するために必要な構成要素としては、電気的にチップ識別信号ＣＩＤを付与する手段と、チップ識別信号ＣＩＤを受信し、各層別に構成回路、Ｉ／Ｏタイプなどを電気的に区別する手段とがある。電気的にチップ識別信号ＣＩＤを付与する手段としては、カウンタ方式を採用することができる。全ての層に同じ回路を有するチップで、チップ識別信号ＣＩＤを入力され、各層別に設計目的に合うように構成要素を互いに異なるように構成するロジック回路が、図１５Ｂに図示されている。
図１５Ｂを参照すれば、ロジック回路１５００は、マスターチップ１１０と、第１スレーブチップ１２０とに同一に存在する。ロジック回路１５００は、入力信号ＩＮを受信する第１ＭＵＸ部１５０１、第１回路１５０３及び第２回路１５０５、そして出力信号ＯＵＴを出力する第２ＭＵＸ部１５０７を含む。第１ＭＵＸ部１５０１は、チップ識別信号ＣＩＤに応答し、入力信号ＩＮを第１回路１５０３または第２回路１５０５に選択的に伝達する。第１回路１５０３と第２回路１５０５は、互いに異なる回路構成を有する。第２ＭＵＸ部１５０７は、チップ識別信号ＣＩＤに応答し、第１回路１５０３の出力または第２回路１５０５の出力を、出力信号ＯＵＴに選択的に出力する。
マスターチップ１１０のチップ識別信号ＣＩＤが、例えば「０」であり、第１スレーブチップ１２０のチップ識別信号ＣＩＤが、例えば「１」である場合を仮定する。マスターチップ１１０のロジック回路１５００は、マスターチップ１１０のチップ識別信号ＣＩＤ「０」に応答し、入力信号ＩＮを第１ＭＵＸ部１５０１を介して、第１回路１５０３に伝達し、第１回路１５０３の出力は、第２ＭＵＸ部１５０７を介して、出力信号ＯＵＴに出力する。第１スレーブチップ１２０のロジック回路１５００は、第１スレーブチップ１２０のチップ識別信号ＣＩＤ「１」に応答し、入力信号ＩＮを、第１ＭＵＸ部１５０１を介して第２回路１５０５に伝達し、第２回路１５０５の出力は、第２ＭＵＸ部１５０７を介し、出力信号ＯＵＴに出力する。これによって、同じロジック回路１５００を有するマスターチップ１１０と第１スレーブチップ１２０とで、マスターチップ１１０は、第１回路（Ｃｋｔ０）１５０３によって構成され、第１スレーブチップ１２０は、第２回路（Ｃｋｔ１）１５０５によって構成される。
全ての層に同じ回路を有するチップで、該当するチップを活性化させるチップ選択信号とチップ識別信号とに応答し、グローバルチップ選択信号を発するロジック回路を具備することができる。このロジック回路は、図１１で説明したマスターチップ１１０及び第１スレーブチップ１２０それぞれに含まれるグローバルチップ選択信号発生回路１１１０，１１２０であると説明することができる。すなわち、グローバルチップ選択信号発生回路１１１０，１１２０は、マスターチップ１１０が選択されるか、または第１スレーブチップ１２０が選択されたとき、マスターチップ１１０の全てのチップ選択信号ＣＳ＿ＡＬＬを活性化させ、マスターチップ１１０と第１スレーブチップ１２０とに共有されるマスターチップ１１０のグローバル制御回路ブロック１０００（図１０）を活性化させる。そして、グローバルチップ選択信号発生回路１１１０，１１２０は、マスターチップ１１０だけ選択されたとき、マスターチップ１１０の自体チップ選択信号ＣＳ＿ＭＥを活性化させて、マスターチップ１１０を活性化させ、第１スレーブチップ１２０だけ選択されたとき、第１スレーブチップ１２０の自体チップ選択信号ＣＳ＿ＭＥを活性化させて、第１スレーブチップ１２０を活性化させる。
全ての層に同じ回路を有するチップが積層された３Ｄデバイスで、ウェーハレベル・テストに使われる回路ブロックと、パッケージレベル・テストに使われる回路ブロックとに区分する必要がある。図１６は、マスターチップ１１０と第１スレーブチップ１２０とが積層された構造でのＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔ）レベルテスト経路と、パッケージレベル・テスト経路とを示している。
図１６を参照すれば、マスターチップ１１０のＥＤＳレベルテスト経路と、パッケージレベル・テスト経路は、コマンド経路、クロック経路、データ経路そしてデータストローブ信号経路を含む。マスターチップ１１０のＥＤＳレベルテスト経路と、パッケージレベル・テスト経路は、同一である。マスターチップ１１０のコマンド経路は、コマンドＣＭＤを受信するコマンドパッド１６１１、コマンドＣＭＤを入力する入力バッファ１６１４、チップ識別信号ＣＩＤに応答し、コマンドＣＭＤを第１信号ライン１６０１に伝達するドライバ１６１５、そして第２信号ライン１６０２のクロック信号ＣＬＫに応答し、第１信号ライン１６０１のコマンドＣＭＤをラッチするラッチ部１６１８からなる。
マスターチップ１１０のクロック経路は、クロックパッド１６１２，１６１３で受信されるクロック信号ＣＬＫ，ＣＬＫＢを入力するクロック入力バッファ１６１６、チップ識別信号ＣＩＤに応答し、クロック信号ＣＬＫを第２信号ライン１６０２に伝達するドライバ１６１７、そして第２信号ライン１６０２のクロック信号ＣＬＫを内部回路に伝達するバッファ部１６１９からなる。
マスターチップ１１０のデータ経路は、データＤを受信するデータパッド１６２１、データＤを入力するデータ入力バッファ１６２３、チップ識別信号ＣＩＤに応答し、データＤを第３信号ライン１６０３に伝達するドライバ１６２４、そして第４信号ライン１６０３のデータストローブ信号ＤＳに応答し、第３信号ライン１６０３のデータＤをラッチするラッチ部１６２７からなる。
マスターチップ１１０のデータストローブ信号経路は、データストローブ信号パッド１６２２に受信されるデータストローブ信号ＤＳを入力する入力バッファ１６２５、チップ識別信号ＣＩＤに応答し、データストローブ信号ＤＳを第４信号ライン１６０４に伝達するドライバ１６２６、そして第４信号ライン１６０４のデータストローブ信号ＤＳを、内部回路に伝達するバッファ部１６２８からなる。
第１スレーブチップ１２０は、マスターチップ１１０のコマンド経路、クロック経路、データ経路そしてデータストローブ信号経路上の回路構成と同一に構成される。第１スレーブチップ１２０のＥＤＳレベルテスト経路と、パッケージレベル・テスト経路は、互いに異なる。
第１スレーブチップ１２０のＥＤＳレベルテスト経路は、マスターチップ１１０のＥＤＳテスト経路と同一に、コマンドパッド１６３１、入力バッファ１６３４、ドライバ１６３５、第５信号ライン１６０５そしてラッチ部１６３８からなるコマンド経路；クロックパッドＣＬＫ，ＣＬＫＢ、クロック入力バッファ１６３６、ドライバ１６３７、第６信号ライン１６０６そしてバッファ部１６３９からなるクロック経路；データパッド１６４１、データ入力バッファ１６４３、ドライバ１６４４、第７信号ライン１６０７そしてラッチ部１６４７からなるデータ経路；データストローブ信号パッド１６４２、入力バッファ１６４５、ドライバ１６４６、第８信号ライン１６０８そしてバッファ部１６４８からなるデータストローブ信号経路；を含む。第１スレーブチップ１２０のＥＤＳレベルテスト経路は、第１スレーブチップ１２０のチップ識別信号ＣＩＤに応答して形成される。
第１スレーブチップ１２０のパッケージレベル・テストは、マスターチップ１１０のコマンド経路、クロック経路、データ経路そしてデータストローブ信号経路を利用し、ＴＳＶ１６０ｆ，１６０ｇ，１６０ｈ，１６０ｉを介して、マスターチップ１１０からコマンドＣＭＤ、クロック信号ＣＬＫ、データＤそしてデータストローブ信号ＤＳを伝達される。第１スレーブチップ１２０の第５信号ライン１６０５は、ＴＳＶ１６０ｆを介して、マスターチップ１１０の第１信号ライン１６０１と連結され、マスターチップ１１０のコマンド経路を介して、第１信号ライン１６０１に伝えられるコマンドＣＭＤを受信する。第１スレーブチップ１２０の第６信号ライン１６０６は、ＴＳＶ１６０ｇを介して、マスターチップ１１０の第２信号ライン１６０２と連結され、マスターチップ１１０のクロック経路を介して、第２信号ライン１６０２に伝えられるクロック信号ＣＬＫを受信する。第１スレーブチップ１２０の第７信号ライン１６０７は、ＴＳＶ１６０ｈを介して、マスターチップ１１０の第３信号ライン１６０３と連結され、マスターチップ１１０のデータ経路を介して、第３信号ライン１６０３に伝えられるデータＤを受信する。第１スレーブチップ１２０の第８信号ライン１６０８は、ＴＳＶ１６０ｉを介して、マスターチップ１１０の第４信号ライン１６０３と連結され、マスターチップ１１０のデータストローブ信号経路を介して、第４信号ライン１６０４に伝えられるデータストローブ信号ＤＳを受信する。
パッケージレベル・テスト時、第１スレーブチップ１２０のコマンド経路で、ラッチ部１６３８だけ使われ、コマンドパッド１６３１、入力バッファ１６３４そしてドライバ１６３５は、使われない。ラッチ部１６３８は、マスターチップ１１０の第２信号ライン１６０２で、ＴＳＶ１６０ｇを介して、第６信号ライン１６０５に伝えられるクロック信号ＣＬＫに応答し、マスターチップ１１０の第１信号ライン１６０１から、ＴＳＶ１６０ｆを介して第５信号ライン１６０５に伝えられるコマンドＣＭＤをラッチする。第１スレーブチップ１２０のクロック経路で、バッファ部１６３９だけ使われ、クロックパッドＣＬＫ，ＣＬＫＢ、クロック入力バッファ１６３６そしてドライバ１６３７は、使われない。バッファ部１６３９は、マスターチップ１１０の第２信号ライン１６０２から、ＴＳＶ１６０ｇを介して第６信号ライン１６０５に伝えられるクロック信号ＣＬＫを受信する。第１スレーブチップ１２０のデータ経路で、ラッチ部１６４７だけ使われ、データパッド１６４１、データ入力バッファ１６４３そしてドライバ１６４４は、使われない。ラッチ部１６４７は、マスターチップ１１０の第４信号ライン１６０４から、ＴＳＶ１６０ｉを介して第８信号ライン１６０８に伝えられるデータストローブ信号ＤＳに応答し、マスターチップ１１０の第３信号ライン１６０３から、ＴＳＶ１６０ｈを介して第７信号ライン１６０７に伝えられるデータＤをラッチする。第１スレーブチップ１２０のデータストローブ経路で、バッファ部１６４８だけ使われ、データストローブ信号パッド１６４２、入力バッファ１６４５そしてドライバ１６４６は、使われない。バッファ部１６４８は、マスターチップ１１０の第４信号ライン１６０４から、ＴＳＶ１６０ｉを介して第８信号ライン１６０８に伝えられるデータストローブ信号ＤＳを受信する。
全ての層に同じ回路を有するチップが積層された３Ｄデバイスで、層別にＩ／Ｏタイプを互いに異なるように具現する必要がある。図１７は、チップ識別信号ＣＩＤを入力され、各層別に設計目的に合うように、Ｉ／Ｏタイプ（ｉｎｐｕｔ／ｏｕｔｐｕｔ／ｔｒｉ−ｓｔａｔｅ）によって、異なるように具現するロジック回路を示している。
図１７のマスターチップ１１０と第１スレーブチップ１２０とが積層された構造で、マスターチップ１１０及び第１スレーブチップ１２０それぞれは、入力信号ＩＮを受信して出力信号ＯＵＴを出力するドライバ１７１０，１７３０と、入力バッファ部１７２０，１７４０とを含む。マスターチップ１１０のドライバ１７１０は、第１スレーブチップ１７３０のドライバ１７３０と同一であり、マスターチップ１１０の入力バッファ部１７２０は、第１スレーブチップ１７３０の入力バッファ部１７４０と同一である。
マスターチップ１１０のドライバ１７１０は、マスターチップ１１０に入力される入力信号ＩＮと、マスターチップ１１０のチップ識別信号ＣＩＤとを入力するＮＯＲゲート１７１１、マスターチップ１１０のチップ識別信号ＣＩＤを入力するインバータ１７１２、入力信号とインバータ１７１２の出力とを入力するＮＡＮＤゲート１７１３、そして電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結されるＰＭＯＳ（Ｐｏｓｉｔｉｖｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１７１４並びにＮＭＯＳ（Ｎｅｇａｔｉｖｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１７１５を含む。ＰＭＯＳトランジスタ１７１４のゲートは、ＮＡＮＤゲート１７１３の出力に連結され、ＮＭＯＳトランジスタ１７１５のゲートは、ＮＯＲゲート１７１１の出力に連結される。マスターチップ１１０のドライバ１７１０の出力になるＰＭＯＳトランジスタ１７１４と、ＮＭＯＳトランジスタ１７１５との連結ノードは、第１信号ライン１７０１と連結される。
マスターチップ１１０の入力バッファ部１７２０は、ドライバ１７１０の出力と、チップ識別信号ＣＩＤとを入力するＮＡＮＤゲート１７２１；ＮＡＮＤゲート１７２１の出力を入力するインバータ１７２２；を含む。第１スレーブチップ１２０のドライバ１７３０と入力バッファ部１７４０は、第１スレーブチップ１２０に入力される入力信号ＩＮと、第１スレーブチップ１２０のチップ識別信号ＣＩＤとに応答して動作される。第１スレーブチップ１２０のドライバ１７３０の出力が連結される第２信号ライン１７０２は、ＴＳＶ１６０ｊを介して、マスターチップ１１０の第１信号ライン１７０１と連結される。
マスターチップ１１０のチップ識別信号ＣＩＤは、例えば「０」に設定され、第１スレーブチップ１２０のチップ識別信号ＣＩＤは、例えば「１」に設定される。これによって、マスターチップ１１０のドライバ１７１０は、イネーブルされ、入力バッファ部１７２０は、ディセーブルされる。第１スレーブチップ１２０のドライバ１７３０は、ディセーブルされてｔｒｉ−ｓｔａｔｅになり、入力バッファ部１７４０は、イネーブルされる。マスターチップ１１０に入力される入力信号ＩＮは、マスターチップ１１０のドライバ１７１０、第１信号ライン１７０１、ＴＳＶ１６０ｊ、第２信号ライン１７０２そして第１スレーブチップ１２０の入力バッファ部１７４０からなる経路に伝えられる。これによって、マスターチップ１１０は、ドライバとして動作し、第１スレーブチップ１２０は、レシーバ（ｒｅｃｅｉｖｅｒ）として動作する。
図１７は、マスターチップ１１０と第１スレーブチップ１２０とから構成される２層構造の３Ｄデバイスについて説明しているが、これから４層構造または層階構造の３Ｄデバイスに拡張することができる。図１８は、マスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とがスタックされた４層構造の３Ｄデバイスを示している。
図１８を参照すれば、マスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とのチップ識別信号ＣＩＤは、第１コード信号及び第２コード信号Ｃ［１：０］の組み合わせからなる。マスターチップ１１０のチップ識別信号ＣＩＤは、第１コード信号及び第２コード信号Ｃ［１：０］が「００」であり、そして第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のチップ識別信号ＣＩＤそれぞれは、第１コード信号及び第２コード信号Ｃ［１：０］が、「０１」、「１０」、「１１」であると設定される。これによって、第１コード信号及び第２コード信号Ｃ［１：０］（「００」）に応答して、マスターチップ１１０は、ドライバとして動作し、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、レシーバとして動作する。
同様に、８層構造の３Ｄデバイスに拡張すれば、マスターチップと第１スレーブチップないし第７スレーブチップのチップ識別信号ＣＩＤは、第１コード信号ないし第３コード信号Ｃ［２：０］の組み合わせからなりうる。マスターチップのチップ識別信号ＣＩＤは、第１コード信号ないし第３コード信号Ｃ［２：０］が「０００」であり、第１スレーブチップないし第７スレーブチップのチップ識別信号ＣＩＤそれぞれは、第１コード信号ないし第３コード信号Ｃ［２：０］が、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、「１１１」であると設定することができる。第１コード信号ないし第３コード信号Ｃ［２：０］（「０００」）に応答し、マスターチップ１１０はドライバとして動作し、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、レシーバとして動作するように設計されることができる。
図１５Ａに戻り、積層されたチップ１１０，１２０が物理的に同一であるためには、チップ・レイアウトはもとより、チップ・パッケージ上のバンプの位置、サイズ及び厚みが同一でなければならない。図１５Ａで、マスターチップ１１０と第１スレーブチップ１２０とが積層されることにより、第１スレーブチップ１２０のＴＳＶパッドと連結されるバンプは、マスターチップ１１０のＴＳＶ突出部分と接触する。第１スレーブチップ１２０の電極パッドと連結されるバンプは、マスターチップ１１０のバックサイド面と接触して短絡するという問題が生じうる。従って、このようなバンプ・ツー・ウェーハのバックサイド短絡現象を防止するための手段が必要である。
図１９は、バンプ・ツー・ウェーハのバックサイド短絡現象を防止する第１実施形態のＴＳＶ・ツー・バンプ空中連結方式を示している。図１９を参照すれば、マスターチップ１１０の第１面１１２に、電極パッド１９１０とＴＳＶパッド１９１１とが形成される。電極パッド１９１０は、マスターチップ１１０の第１面１１２に形成される回路パターンと連結され、ＴＳＶパッド１９１１は、マスターチップ１１０を貫通するＴＳＶ１９１４と連結される。電極パッド１９１０とＴＳＶパッド１９１１とには、バンプ１９１２，１９１６がそれぞれ接触する。ＴＳＶ１９１４は、マスターチップ１１０の第２面１１４の外側に突設される。電極パッド１９１０と連結されるバンプ１９１２は、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）基板１５０の電極１５２と接触する。
第１スレーブチップ１２０は、マスターチップ１１０と同一であるので、第１スレーブチップ１２０の第１面１２２には、それぞれ電極パッド１９１０ａ並びにＴＳＶパッド１９１１ａと接触するバンプ１９１２ａ，１９１６ａが存在し、ＴＳＶパッド１９１１ａと連結されるＴＳＶ１９１４ａは、第２面１２４の外側に突出している。
マスターチップ１１０及び第１スレーブチップ１２０の第２面１１４，１２４に分離膜（ｉｓｏｌａｔｉｏｎ Ｌａｙｅｒ）１９５０，１９６０が塗布されている。分離膜１９５０，１９６０は、ウェーハ・バックサイド面に存在する。第１スレーブチップ１２０の電極パッド１９１０ａと連結されるバンプ１９１２ａが、マスターチップ１１０の第２面１１４と接触しても、マスターチップ１１０の分離膜１９５０によって絶縁される。これによって、バンプ・ツー・ウェーハのバックサイド短絡現象１９０２が防止される。
図２０は、バンプ・ツー・ウェーハのバックサイド短絡現象を防止する第２実施形態のＴＳＶ・ツー・バンプ空中連結方式を示している。図２０を参照すれば、マスターチップ１１０の第１面１１２に、電極パッド２０１０と、ＴＳＶパッド２０１１とが形成される。電極パッド２０１０は、マスターチップ１１０の第１面１１２に形成される回路パターンと連結され、ＴＳＶパッド２０１１は、マスターチップ１１０を貫通するＴＳＶ２０１４と連結される。電極パッド２０１０とＴＳＶパッド２０１１には、バンプ２０１２，２０１６がそれぞれ接触する。ＴＳＶ２０１４は、マスターチップ１１０の第２面１１４の外側に突設される。電極パッド２０１０と連結されるバンプ２０１２は、ＰＣＢ基板１５０の電極１５２と接触する。
第１スレーブチップ１２０は、マスターチップ１１０と同一であるので、第１スレーブチップ１２０の第１面１２２には、それぞれ電極パッド２０１０ａ並びにＴＳＶパッド２０１１ａと接触するバンプ２０１２ａ，２０１６ａが存在し、ＴＳＶパッド２０１１ａと連結されるＴＳＶ２０１４ａは、第２面１２４の外側に突出している。
マスターチップ１１０と第１スレーブチップ１２０とのＴＳＶパッド２０１１，２０１１ａの高さ、ＴＳＶパッド２０１１，２０１１ａと連結されるバンプ２０１６，２０１６ａの厚み、そしてＴＳＶ２０１４，２０１４ａの突出高が具体的に設定される。ＴＳＶパッド２０１１，２０１１ａの高さと、ＴＳＶ２０１４，２０１４ａの突出高は、互いに同一に、例えば１０μｍほどに形成されている。バンプ２０１６，２０１６ａの高さは、ＴＳＶパッド２０１１，２０１１ａの高さとＴＳＶ２０１４，２０１４ａの突出高との半分よりも小さい高さ、例えば４μｍほどに形成されている。
マスターチップ１１０と第１スレーブチップ１２０とが積層されることにより、第１スレーブチップ１２０のＴＳＶパッド２０１１ａと連結されるバンプ２０１６ａは、マスターチップ１１０のＴＳＶ２０１４の突出部分と接触する。第１スレーブチップ１２０の電極パッド２０１０ａと連結されるバンプ２０１２ａの高さは、マスターチップ１１０のＴＳＶ２０１４の突出高より小さいために、第１スレーブチップ１２０のバンプ２０１２ａは、マスターチップ１１０の第２面１１４に届かない。これによって、バンプ・ツー・ウェーハのバックサイド短絡現象が防止される。
図２１に図示されているように、同じチップを使用して、マスターチップ１１０とスレーブチップ１２０，１３０，１４０とを構成する３Ｄデバイスで、ＥＤＳテストは、順次、ウェーハ、プリ・レーザテスト、セルリペア、ポスト・レーザテスト、チップ識別ヒューズカットの段階からなる。ウェーハヒューズカット作業は、セルリペア段階でまずなされた後、チップ識別ヒューズカット段階で追加される。追加されるヒューズカット作業によって、テスト時間が延長するという問題点が生じる。セルリペア段階と共に、チップ識別ヒューズカット段階を進めても、ポスト・レーザテストを可能とする手段が必要である。
図２１を参照すれば、スタックされたチップ１１０，１２０，１３０，１４０は、ＤＲＡＭコアブロック２２１０、読み取り／書き込みブロック２２１２、入出力バッファブロック２２１４、そしてパッドブロック２２１６から構成されることにおいて同一である。ＥＤＳテスト時、チップ１１０，１２０，１３０，１４０それぞれは、パッドブロック２２１６に入出力される制御信号及びデータに応答し、ＤＲＡＭコアブロック２２１０、読み取り／書き込みブロック２２１２そして入出力バッファブロック２２１４がいずれもテストされる。この後、チップ１１０、１２０、１３０、１４０は、チップ識別ヒューズカット段階によって、固有のチップ識別信号ＣＩＤを有するマスターチップ１１０と、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０とに区分される。
パッケージテスト時、チップ識別信号ＣＩＤによって、マスターチップ１１０に決定されれば、マスターチップ１１０のＤＲＡＭコアブロック２２１０、読み取り／書き込みブロック２２１２、入出力バッファブロック２２１４そしてパッドブロック２２１６は、いずれもテストされる。チップ識別信号ＣＩＤによって、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０に決定されれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、電流消耗を減らすために、パッドブロック２２１６をディセーブルさせる。特に、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０の読み取り／書き込みブロック２２１２、入出力バッファブロック２２１４そしてパッドブロック２２１６は、ＥＤＳテスト時に使われ、パッケージ後のテストでは、ディセーブルされる。第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のＤＲＡＭコアブロック２２１０それぞれは、ＴＳＶ２２００を介して、マスターチップ１１０と連結され、マスターチップ１１０の読み取り／書き込みブロック２２１２、入出力バッファブロック２２１４そしてパッドブロック２２１６を利用してテストされる。
ところで、セルリペア段階で、チップ識別ヒューズカット作業が進められれば、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０のパッドブロック２２１６が遮断され、第１スレーブチップないし第３スレーブチップ１２０，１３０，１４０は、ＥＤＳテスト中に、ポスト・レーザテストを進められなくなる。
図２２は、ＥＤＳテスト時に、ＥＤＳテストを行うための回路ブロックを示している。図２２を参照すれば、回路ブロック２３００は、プローブパッド２３０２とＭＵＸ部２３０４とを含む。回路ブロック２３００は、図２１の全てのチップ１１０，１２０，１３０，１４０に含まれる。ＭＵＸ部２３０４は、プローブパッド２３０２に印加されるＥＤＳイネーブル信号ＥＮ＿ＥＤＳに応答し、第１入力Ｉ１に受信されるヒューズ・カッティング信号Ｆ＿Ｃｕｔ、または第２入力Ｉ２のロジック「０」信号を、出力信号Ｏに出力する。ＭＵＸ部２３０４の出力信号Ｏは、チップ識別信号ＣＩＤとして発せられる。ヒューズ・カッティング信号Ｆ＿Ｃｕｔは、各チップ１１０，１２０，１３０，１４０のセルリペア段階で進められるチップ識別ヒューズカット作業によって発せられる信号である。例えば、マスターチップ１１０に設定されるチップは、ヒューズ・カッティング信号Ｆ＿Ｃｕｔが「０」に発せられ、第１スレーブチップ１２０に設定されるチップは、ヒューズ・カッティング信号Ｆ＿Ｃｕｔが「１」に設定される。ＥＤＳイネーブル信号ＥＮ＿ＥＤＳは、デフォルトであってロジック「０」として印加され、ＥＤＳテスト時に、ロジック「１」として印加される。
該当するチップ１１０，１２０，１３０，１４０のＥＤＳイネーブル信号ＥＮ＿ＥＤＳが、デフォルト・ロジック「０」として提供されれば、第１ＭＵＸ部２３０４は、第１入力Ｉ１に受信されるヒューズ・カッティング信号Ｆ＿Ｃｕｔを、チップ識別信号ＣＩＤに出力する。これによって、マスターチップ１１０に設定されるチップは、「０」のチップ識別信号ＣＩＤを有し、第１スレーブチップ１２０に設定されるチップは、「１」のチップ識別信号ＣＩＤを有する。
ＥＤＳテスト時、ＭＵＸ部２３０４は、ロジック「１」のＥＤＳイネーブル信号ＥＮ＿ＥＤＳに応答し、第２入力Ｉ２の「０」信号を出力信号Ｏに出力する。これによって、当該チップが、セルリペア段階で、チップ識別ヒューズがカットされたとしても、当該チップのチップ識別信号ＣＩＤは、ロジック「０」と認識され、当該チップは、マスターチップ１１０であるように、ＤＲＡＭコアブロック２２１０、読み取り／書き込みブロック２２１２、入出力バッファブロック２２１４そしてパッドブロック２２１６がいずれもテストされる。
本発明は、図面に図示された実施形態を参考にして説明したが、それらは例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解することが可能であろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
１００…３Ｄ半導体装置、
１１０，１２０，１３０，１４０…チップ、
１１１…回路パターン、
１１２，１２２，１３２，１４２…チップの第１面、
１１４，１２４，１３４，１４４…チップの第２面、
１１６ａ，１１６ｂ…マスターチップの電極パッド、
１５０…印刷回路基板（ＰＣＢ）、
１５２ａ，１５２ｂ…基板の電極、
154a, 154b, 160, 160a~160j, 1914, 1914a, 2014, 2014a, 2200…貫通電極（ＴＳＶ）、
１５６ａ，１５６ｂ…基板配線、
１５８ａ，１５８ｂ…ソルダバンプ、
１７０ａ，１７０ｂ，１９１２，１９１２ａ，１９１６，１９１６ａ，２０１２，２０１２ａ，２０１６，２０１６ａ…バンプ、
２００…半導体メモリ装置、
２０５…メモリセルアレイ・ブロック、
２１０，２１２，２２６，２２８，２３０，２３２，２４０…入力／出力バッファ、
２１３，２３３，２３４…フリップフロップ、
２１４…シリアル・ツー・パラレル変換部、
２１６…書き込みデータ整列部、
２２０…データ入出力駆動部／センスアンプ部、
２２２…読み取りデータ整列部（読み取りＦｉＦｏ）、
２２４…パラレル・ツー・シリアル変換部、
２３５…アドレスバッファ、
２３６…コマンドバッファ及びコマンド・デコーダ、
２３７…ロウ・デコーダ、
２３８…カラム・デコーダ、
２４２…クロック発生部及びバッファ部、
２５０…バッファ制御及びクロックゲーティング部、
２６０…遅延同期回路、
２６２…レイテンシ制御部、
７００…カウンタ、
７１０，７２０…読み取りＦｉＦｏ制御部、
７１２，７２２…第１ ＭＵＸ部、
７１４，７２４…第２ ＭＵＸ部、
７１６，７２６…第３ ＭＵＸ部、
７１８，７２８…ＯＲゲート、
７１７，７２７…バッファ、
１０００…グローバル制御回路、
１１１０，１１２０…グローバルチップ選択信号発生回路、
１２１０，１２２０…グローバルコマンド発生回路、
１３００…ローカル読み取り制御経路、
１３５０…グローバル読み取り制御経路、
１４００…ＴＳＶ Ｉ／Ｏモジュール、
１５００…ロジック回路、
１７１０，１７３０…ドライバ、
１７２０，１７４０…入力バッファ部、
２１１０，２１２０…分離膜、
２３０２…プローブパッド、
２３０４…ＭＵＸ部、
ＣａｓｅＩ〜ＣａｓｅＶ…ＴＳＶ位置バウンダリ。

Claims (77)

  1. 半導体メモリチップであって、
    データチップパッドと、
    前記データチップパッドに連結されるデータ入力バッファと、
    前記データ入力バッファに連結され、前記データ入力バッファから出力されるデータをラッチするラッチと、
    メモリセル・アレイと、を具備し、
    前記データ入力バッファと前記ラッチは、前記データチップパッドから前記メモリセル・アレイまでの第１データ書き込み経路の部分であり、
    前記半導体メモリチップは、前記第１データ書き込み経路の電気的なノードに電気的に連結され、前記第１データ書き込み経路の一部分を含む第２データ書き込み経路を形成する貫通電極をさらに具備し、
    前記第２データ書き込み経路は、前記データチップパッドとは異なるチップ・ターミナルから、前記メモリセル・アレイまで拡張されることを特徴とする半導体メモリチップ。
  2. 前記貫通電極に電気的に連結される前記電気的なノードは、前記データチップパッドを含むことを特徴とする請求項１に記載の半導体メモリチップ。
  3. 前記貫通電極は、前記データチップパッドと接触することを特徴とする請求項１または２に記載の半導体メモリチップ。
  4. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１データ書き込み経路内の前記データ入力バッファと前記ラッチとの間に配されることを特徴とする請求項１〜３のいずれか一項に記載の半導体メモリチップ。
  5. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１データ書き込み経路内の前記ラッチと前記メモリセル・アレイとの間に配されることを特徴とする請求項１〜３のいずれか一項に記載の半導体メモリチップ。
  6. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１データ書き込み経路内の前記データチップパッドと前記データ入力バッファとの間に配されることを特徴とする請求項１〜３のいずれか一項に記載の半導体メモリチップ。
  7. 前記半導体メモリチップは、
    前記ラッチに連結され、ｎビットデータのｍピースを順次に受信し、前記ｎビットデータのｍピースをｍＸｎビット並列データとして出力するデシリアライザと、
    前記デシリアライザから出力される前記ｍＸｎビット並列データを受信するために連結され、前記メモリセル・アレイの行（ｒｏｗ）についての前記ｍＸｎビット並列データの位置を調整する書き込みデータ整列回路と、
    前記ｍＸｎビットデータを受信し、前記ｍＸｎビットデータを増幅するローカル・センスアンプと、
    前記ローカル・センスアンプから前記増幅されたｍＸｎビットデータを受信するために連結され、前記増幅されたｍＸｎビットデータを前記メモリセル・アレイに提供するローカル入出力データバスと、を具備することを特徴とする請求項１に記載の半導体メモリチップ。
  8. 前記貫通電極に電気的に連結される前記電気的なノードは、前記ローカル・センスアンプと前記ラッチとの間に配されることを特徴とする請求項７に記載の半導体メモリチップ。
  9. 前記貫通電極に電気的に連結される前記電気的なノードは、前記ローカル・センスアンプと前記書き込みデータ整列回路との間に配されることを特徴とする請求項７に記載の半導体メモリチップ。
  10. 前記貫通電極に電気的に連結される前記電気的なノードは、前記デシリアライザと前記ラッチとの間に連結されることを特徴とする請求項７に記載の半導体メモリチップ。
  11. 前記貫通電極は、前記ローカル入出力データバスに電気的に連結されることを特徴とする請求項７に記載の半導体メモリチップ。
  12. 半導体メモリチップであって、
    データチップパッドと、
    前記データチップパッドに連結されるデータ出力バッファと、
    メモリセル・アレイと、
    前記メモリセル・アレイに連結され、前記メモリセル・アレイから出力されるデータをラッチし、前記ラッチされたデータを前記データ出力バッファに提供するラッチと、を具備し、
    前記ラッチと前記データ出力バッファは、前記メモリセル・アレイから前記データチップパッドまでの第１データ読み取り経路の部分であり、
    前記半導体メモリチップは、前記第１データ読み取り経路の電気的なノードに電気的に連結され、前記第１データ読み取り経路の一部分を含む第２データ読み取り経路を形成する貫通電極をさらに具備し、
    前記第２データ読み取り経路は、前記データチップパッドとは異なるチップ・ターミナルから、前記メモリセル・アレイまで拡張されることを特徴とする半導体メモリチップ。
  13. 前記貫通電極に電気的に連結される前記電気的なノードは、前記データチップパッドを含むことを特徴とする請求項１２に記載の半導体メモリチップ。
  14. 前記貫通電極は、前記データチップパッドと接触することを特徴とする請求項１２または１３に記載の半導体メモリチップ。
  15. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１データ読み取り経路内の前記ラッチと前記メモリセル・アレイとの間に配されることを特徴とする請求項１２〜１４のいずれか一項に記載の半導体メモリチップ。
  16. 前記貫通電極に電気的に連結される前記電気的なノードは、前記ラッチのデータノードであることを特徴とする請求項１２〜１４のいずれか一項に記載の半導体メモリチップ。
  17. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１データ読み取り経路内の前記ラッチと前記データ出力バッファとの間に配されることを特徴とする請求項１２〜１４のいずれか一項に記載の半導体メモリチップ。
  18. 前記半導体メモリチップは、
    前記メモリセル・アレイから受信されるｎビットデータのｍピースを受信するために連結されるローカル入出力データバスと、
    前記ｎビットデータのｍピースを受信して増幅し、前記増幅されたｎビットデータのｍピースを前記ラッチに提供するローカル・センスアンプと、
    前記ラッチに連結され、前記ｎビットデータのｍピースを受信し、前記ｎビットデータのｍピースの順序で、前記ｎビットデータのｍピースを出力するシリアライザと、を具備することを特徴とする請求項１２に記載の半導体メモリチップ。
  19. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１データ読み取り経路内の前記ローカル・センスアンプと前記ラッチとの間に配されることを特徴とする請求項１８に記載の半導体メモリチップ。
  20. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１データ読み取り経路内の前記ラッチと前記シリアライザとの間に配されることを特徴とする請求項１８に記載の半導体メモリチップ。
  21. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１データ読み取り経路内の前記シリアライザと前記データ出力バッファとの間に連結されることを特徴とする請求項１８に記載の半導体メモリチップ。
  22. 前記貫通電極は、前記ローカル入出力データバスに電気的に連結されることを特徴とする請求項１８に記載の半導体メモリチップ。
  23. 半導体メモリチップであって、
    チップパッドと、
    前記チップパッドに連結される入力バッファと、
    前記入力バッファに連結され、前記入力バッファのデータをラッチするラッチと、
    メモリセル・アレイと、
    前記メモリセル・アレイの選択された行にアクセスするロウ・デコーダと、
    前記メモリセル・アレイの選択された列（column）にアクセスするカラム・デコーダと、を具備し、
    前記入力バッファと前記ラッチは、前記チップパッドから第１デコーダまでの第１情報入力経路の部分であり、前記第１デコーダは、前記ロウ・デコーダまたは前記カラム・デコーダによって構成され、
    前記第１情報入力経路は、アドレス経路とコマンド経路のうち少なくとも一つで構成され、
    前記半導体メモリチップは、前記第１情報入力経路の電気的なノードに電気的に連結され、前記第１情報入力経路の一部分を含む第２情報入力経路を形成する貫通電極をさらに具備し、
    前記第２情報入力経路は、前記チップパッドとは異なるチップ・ターミナルから、前記第１デコーダまで拡張されることを特徴とする半導体メモリチップ。
  24. 前記貫通電極に電気的に連結される前記電気的なノードは、前記チップパッドを含むことを特徴とする請求項２３に記載の半導体メモリチップ。
  25. 前記貫通電極は、前記チップパッドと接触することを特徴とする請求項２３または２４に記載の半導体メモリチップ。
  26. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１情報入力経路内の前記入力バッファと前記ラッチとの間に配されることを特徴とする請求項２３〜２５のいずれか一項に記載の半導体メモリチップ。
  27. 前記半導体メモリチップは、
    前記ラッチに連結され、前記ラッチからコマンド情報を受信し、前記第１デコーダを制御する出力を含むコマンド・デコーダをさらに具備し、
    前記貫通電極に電気的に連結される前記電気的なノードは、前記第１情報入力経路内の前記ラッチと前記コマンド・デコーダとの間に配されることを特徴とする請求項２３〜２５のいずれか一項に記載の半導体メモリチップ。
  28. 前記半導体メモリチップは、
    前記ラッチに連結され、前記ラッチからアドレス情報を受信し、前記第１デコーダを制御する出力を含むアドレスバッファをさらに具備し、
    前記貫通電極に電気的に連結される前記電気的なノードは、前記第１情報入力経路内の前記ラッチと前記アドレスバッファとの間に配されることを特徴とする請求項２３〜２５のいずれか一項に記載の半導体メモリチップ。
  29. 前記半導体メモリチップは、
    前記ラッチに連結され、前記ラッチからコマンド情報を受信し、前記第１デコーダを制御する出力を含むコマンド・デコーダをさらに具備し、
    前記貫通電極に電気的に連結される前記電気的なノードは、前記第１情報入力経路内の前記コマンド・デコーダと前記第１デコーダとの間に配されることを特徴とする請求項２３〜２５のいずれか一項に記載の半導体メモリチップ。
  30. 前記半導体メモリチップは、
    前記ラッチに連結され、前記ラッチからアドレス情報を受信し、前記第１デコーダを制御する出力を含むアドレスバッファをさらに具備し、
    前記貫通電極に電気的に連結される前記電気的なノードは、前記第１情報入力経路内の前記アドレスバッファと前記第１デコーダとの間に配されることを特徴とする請求項２３〜２５のいずれか一項に記載の半導体メモリチップ。
  31. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１情報入力経路内の前記第１デコーダと前記メモリセル・アレイ間に配されることを特徴とする請求項２３〜２５のいずれか一項に記載の半導体メモリチップ。
  32. 半導体メモリチップであって、
    クロックチップパッドと、
    前記クロックチップパッドに連結される入力を有するクロックバッファと、
    前記クロックバッファの出力に連結される入力を有し、内部クロック信号を提供する出力を有する内部クロック発生部と、
    前記内部クロック発生部から出力される前記内部クロック信号を受信する入力を有するコマンド・デコーダと、
    メモリセル・アレイと、
    前記コマンド・デコーダに応答し、前記メモリセル・アレイの選択された行にアクセスするロウ・デコーダと、
    前記コマンド・デコーダに応答し、前記メモリセル・アレイの選択された列にアクセスするカラム・デコーダと、を具備し、
    前記クロックバッファと前記内部クロック発生部は、前記クロックチップパッドから前記コマンド・デコーダまでの第１クロック経路を構成し、
    前記半導体メモリチップは、前記第１クロック経路の電気的なノードに電気的に連結され、前記第１クロック経路の一部分を含む第２クロック経路を形成する貫通電極をさらに具備し、
    前記第２クロック経路は、前記クロックチップパッドとは異なるチップ・ターミナルから、前記コマンド・デコーダまで拡張されることを特徴とする半導体メモリチップ。
  33. 前記貫通電極に電気的に連結される前記電気的なノードは、前記クロックチップパッドを含むことを特徴とする請求項３２に記載の半導体メモリチップ。
  34. 前記貫通電極は、前記クロックチップパッドと接触することを特徴とする請求項３２または３３に記載の半導体メモリチップ。
  35. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１クロック経路内の前記クロックバッファと前記内部クロック発生部との間に配されることを特徴とする請求項３２〜３４のいずれか一項に記載の半導体メモリチップ。
  36. 前記貫通電極に電気的に連結される前記電気的なノードは、前記第１クロック経路内の前記内部クロック発生部と前記コマンド・デコーダとの間に配されることを特徴とする請求項３２〜３４のいずれか一項に記載の半導体メモリチップ。
  37. 半導体集積回路であって、
    チップパッドと、
    メモリセル・アレイと、
    前記メモリセル・アレイのセルを選択するデコーダと、
    前記チップパッドと、前記メモリセル・アレイと前記デコーダとのうち少なくとも一つとの間に拡張される第１情報経路と、
    前記チップパッドとは異なるチップ・ターミナルから、前記第１情報経路のノードまで拡張され、前記第１情報経路の一部分を含む第２情報経路を形成する貫通電極と、
    前記半導体集積回路がマスターチップであるかスレーブチップであるかを識別するチップ識別出力を有するチップ識別プログラマブル回路と、
    前記半導体集積回路がマスターチップであることを示すチップ識別出力に応答し、前記集積回路に対する外部通信のための通信経路として、前記チップパッドを含む前記第１情報経路を選択し、前記半導体集積回路がスレーブチップであることを示すチップ識別出力に応答し、前記集積回路に対する外部通信のための通信経路として、前記貫通電極を含む前記第２情報経路を選択する選択回路と、を具備することを特徴とする半導体集積回路。
  38. 前記選択回路は、一回に前記第１情報経路と前記第２情報経路とのうちいずれか一方だけを選択することを特徴とする請求項３７に記載の半導体集積回路。
  39. 前記チップパッドは、データパッドであり、前記第１情報経路は、前記チップパッドから前記メモリセル・アレイまでのデータ入力経路であることを特徴とする請求項３７または３８に記載の半導体集積回路。
  40. 前記チップパッドは、データパッドであり、前記第１情報経路は、前記メモリセル・アレイから前記データパッドまでのデータ出力経路であることを特徴とする請求項３７または３８に記載の半導体集積回路。
  41. 前記チップパッドは、コマンドパッドであり、前記第１情報経路は、前記コマンドパッドから前記デコーダまでのコマンド経路であることを特徴とする請求項３７または３８に記載の半導体集積回路。
  42. 前記チップパッドは、アドレスパッドであり、前記第１情報経路は、前記アドレスパッドから前記デコーダまでのアドレス経路であることを特徴とする請求項３７または３８に記載の半導体集積回路。
  43. 前記選択回路は、マルチプレクサによって構成され、情報入力と前記マルチプレクサの第１情報出力は、第１情報経路の部分であり、前記情報入力と前記マルチプレクサの第２情報出力は、第２情報経路の部分であり、前記マルチプレクサの制御入力は、前記半導体集積回路がスレーブチップであることを示すチップ識別出力に応答し、前記情報入力を前記第１情報出力と前記第２情報出力とのうちいずれか一つと連結させることを特徴とする請求項３７に記載の半導体集積回路。
  44. 前記貫通電極は、前記マルチプレクサの前記第２情報出力を構成するノードに直接連結されることを特徴とする請求項４３に記載の半導体集積回路。
  45. 前記選択回路は入力、出力そしてハイ・インピーダンス制御入力を有するｔｒｉ−ｓｔａｔｅドライバによって構成され、前記ｔｒｉ−ｓｔａｔｅドライバの入力と出力は、前記第１情報経路の部分を形成し、前記制御入力は、前記チップ識別出力に応答し、前記ｔｒｉ−ｓｔａｔｅドライバの出力をハイ・インピーダンス状態にすることを特徴とする請求項３７に記載の半導体集積回路。
  46. 前記チップ識別プログラマブル回路は、一つ以上のヒューズから構成されることを特徴とする請求項３７〜４５のいずれか一項に記載の半導体集積回路。
  47. 前記チップ識別プログラマブル回路は、外部コマンドによってプログラムされるモードレジスタ・セットによって構成されることを特徴とする請求項３７〜４５のいずれか一項に記載の半導体集積回路。
  48. 半導体パッケージであって、
    第２チップとスタックされた少なくとも１つの第１チップを具備し、前記第１チップ及び第２チップは、同じチップ設計がされ、前記第１チップ及び第２チップそれぞれは、
    チップパッドと、
    メモリセル・アレイと、
    前記メモリセル・アレイのセルを選択するデコーダと、
    前記チップパッドと、前記メモリセル・アレイと前記デコーダとのうち少なくとも一つとの間に拡張される第１情報経路と、
    前記チップパッドとは異なるチップ・ターミナルから、前記第１情報経路のノードまで拡張され、前記第１情報経路の一部分を含む第２情報経路を形成する貫通電極と、
    前記チップがマスターチップであるかスレーブチップであるかを識別するチップ識別出力を有するチップ識別プログラマブル回路と、を具備し、
    前記第１チップの前記貫通電極は、前記第２チップの貫通電極と連結され、前記半導体パッケージの貫通電極連結を構成し、
    前記第１チップの前記チップ識別プログラマブル回路は、前記第１チップが前記マスターチップであることを示し、
    前記第２チップの前記第２チップ識別プログラマブル回路は、前記第２チップが前記スレーブチップであることを示し、前記スレーブチップは、前記貫通電極連結によって受信される信号によって、前記マスターチップに応答することを特徴とする半導体パッケージ。
  49. 前記第１チップ及び第２チップそれぞれの前記チップ識別プログラマブル回路は、ヒューズ・セットであることを特徴とする請求項４８に記載の半導体パッケージ。
  50. 前記第１チップ及び第２チップそれぞれの前記チップ識別プログラマブル回路は、モードレジスタ・セットであることを特徴とする請求項４８に記載の半導体パッケージ。
  51. 前記第１チップ及び第２チップそれぞれは、
    複数個のデータチップパッドと、
    複数個のデータ入力バッファと、
    複数個のデータラッチと、を具備し、
    それぞれのデータチップパッドは、該当するデータ入力バッファに連結され、それぞれのデータ入力バッファは、データ入力経路の第１部分で、該当するデータラッチに連結され、
    前記パッケージは、複数個の第１貫通電極連結をさらに具備し、それぞれの貫通電極連結は、前記第２チップの貫通電極と連結される前記第１チップの貫通電極によって構成され、前記それぞれの貫通電極連結は、前記第１チップの前記データ入力経路の該当する第１部分と、前記第２チップの前記データ入力経路の該当する第１部分とに連結されることを特徴とする請求項４８に記載の半導体パッケージ。
  52. 前記第１チップ及び第２チップそれぞれは、
    複数個のデータチップパッドと、
    複数個のデータ入力バッファと、
    複数個のデータラッチと、
    データ・ストローブパッドと、
    前記データ・ストローブパッドと連結される入力と、前記複数個のデータラッチの入力を制御するために連結される出力とを有するデータストローブバッファと、を具備し、
    それぞれのデータチップパッドは、該当するデータ入力バッファに連結され、それぞれのデータ入力バッファは、該当するデータラッチに連結され、
    前記パッケージは、貫通電極連結をさらに具備し、前記それぞれの貫通電極連結は、前記第１チップの前記データストローブバッファの出力と、前記第２チップの前記データストローブバッファの出力とを連結することを特徴とする請求項４８に記載の半導体パッケージ。
  53. 前記第１チップ及び第２チップそれぞれは、
    クロックパッドと、
    前記クロックパッドに連結されるクロックバッファと、
    前記クロックバッファの出力に連結される入力を有する内部クロック発生部と、を具備し、
    前記パッケージは、貫通電極連結をさらに具備し、前記貫通電極連結は、前記第１チップの前記クロックバッファの出力と、前記第２チップの前記クロックバッファの出力とを連結することを特徴とする請求項４８に記載の半導体パッケージ。
  54. 前記第１チップ及び第２チップそれぞれは、
    複数個のアドレスチップパッドと、
    複数個のアドレス入力バッファと、
    複数個のアドレスラッチと、
    クロックパッドと、
    前記クロックパッドに連結される入力と、前記複数個のアドレスラッチの入力を制御するために連結される出力とを有するクロックバッファと、を具備し、
    それぞれのアドレスチップパッドは、該当するアドレス入力バッファと連結され、それぞれのアドレス入力バッファは、アドレス経路の第１部分で、該当するアドレスラッチと連結され、
    前記パッケージは、複数個の貫通電極連結をさらに具備し、それぞれの貫通電極連結は、前記第２チップの貫通電極と連結される前記第１チップの貫通電極によって構成され、前記それぞれの貫通電極連結は、前記第１チップの前記アドレス経路の該当する部分と、前記第２チップの前記アドレス経路の対応する第１部分とが連結されることを特徴とする請求項４８に記載の半導体パッケージ。
  55. 前記第１チップ及び第２チップそれぞれは、
    コマンドパッドと、
    前記コマンドパッドに連結されるバッファと、
    前記バッファの出力に連結される入力を有するコマンド・デコーダと、を具備し、
    前記パッケージの貫通電極連結は、前記第１チップの前記バッファの出力と、前記第２チップの前記バッファの出力とを連結することを特徴とする請求項４８に記載の半導体パッケージ。
  56. 前記第１チップ及び第２チップそれぞれは、
    前記メモリセル・アレイから出力されるデータをラッチするために連結される複数個のデータラッチを具備し、
    前記パッケージは、複数個の貫通電極連結をさらに具備し、それぞれの貫通電極連結は、前記第２チップの貫通電極と連結される前記第１チップの貫通電極によって構成され、前記それぞれの貫通電極連結は、前記第１チップの該当するデータラッチのデータノードと、前記第２チップの該当するデータラッチの対応するデータノードとを連結することを特徴とする請求項４８に記載の半導体パッケージ。
  57. 前記第１チップ及び第２チップそれぞれは、
    前記メモリセル・アレイからデータを受信する入力を有し、第１信号ラインと連結される第１出力を有し、第２信号ラインと連結される第２出力を有し、前記チップ識別出力に応答して信号を受信するために連結される制御入力を有し、前記チップ識別出力によって、前記チップがマスターチップとして識別されるとき、前記第１出力を選択し、前記チップ識別出力によって、前記チップがスレーブチップとして識別されるとき、前記第２出力を選択するデマルチブレクサと、
    前記第１信号ラインに連結される第１入力を有し、前記第２信号ラインに連結される第２入力を有し、データラッチに連結される出力を有するマルチプレクサと、を具備し、
    前記パッケージの貫通電極連結は、前記第１チップと前記第２チップとの前記第２信号ラインを連結することを特徴とする請求項４８に記載の半導体パッケージ。
  58. 半導体装置であって、
    第１貫通電極と、第１半導体チップの第１表面に前記第１貫通電極に連結されるビアパッドとを有する前記第１半導体チップと、
    第２半導体チップの前記第１表面上に、第１距離だけ拡張された第２貫通電極を有する前記第２半導体チップと、
    バンプと、を具備し、
    前記第１半導体チップは、前記第２半導体チップに積層され、前記第１半導体チップの前記第１表面は、前記第２半導体チップの前記第１表面と対向し、
    前記第１半導体チップの前記バンプと前記パッドは、前記第１貫通電極と前記第２貫通電極とを連結させ、
    前記バンプの高さは、前記第１距離より小さいことを特徴とする半導体メモリ装置。
  59. 前記第１距離に対する前記バンプの高さの比は、０．５より小さいことを特徴とする請求項５８に記載の半導体メモリ装置。
  60. 前記第１半導体チップは、チップパッドと、前記チップパッドに連結されるバンプとを具備し、
    前記チップパッドに連結される前記バンプの高さは、前記第１距離より小さいことを特徴とする請求項５８に記載の半導体メモリ装置。
  61. 前記チップパッドに対する前記バンプの高さの比は、０．５より小さいことを特徴とする請求項６０に記載の半導体メモリ装置。
  62. 前記チップパッドに連結される前記バンプは、前記第１半導体チップ外部の電気的なコンポーネントに連結されないことを特徴とする請求項６０に記載の半導体メモリ装置。
  63. 前記チップパッドに連結される前記バンプは、絶縁物質によって、前記第２半導体チップの前記第１表面と分離されることを特徴とする請求項６０に記載の半導体メモリ装置。
  64. 前記絶縁物質は、前記チップパッドに連結される前記バンプを取り囲むアンダーフィル物質であることを特徴とする請求項６３に記載の半導体メモリ装置。
  65. 前記絶縁物質は、空気であることを特徴とする請求項６３に記載の半導体メモリ装置。
  66. 半導体装置パッケージの製造方法であって、
    第１貫通電極、前記第１貫通電極に電気的に連結されるビアパッド、および前記ビアパッド上にバンプを含む第１半導体チップを提供する段階と、
    第２貫通電極を含む第２半導体チップを提供する段階と、
    前記ビアパッドと前記バンプとを利用し、前記第１貫通電極と第２貫通電極とを連結することを含んで前記第１半導体チップと、前記第２半導体チップとを連結する段階と、を含み、
    前記連結する段階で、前記バンプの高さと前記ビアパッドの高さとの比は、１より小さいことを特徴とする半導体装置パッケージの製造方法。
  67. 前記第１半導体チップは、前記第１半導体チップのような表面に、前記ビアパッドとしてチップパッドと、前記チップパッド上のバンプとをさらに具備し、前記連結する段階後に、前記チップパッド上の前記バンプは、前記第２半導体チップと分離されることを特徴とする請求項６６に記載の半導体装置パッケージの製造方法。
  68. 前記チップパッドの幅は、前記ビアパッドの幅より大きいことを特徴とする請求項６７に記載の半導体装置パッケージの製造方法。
  69. 前記第１半導体チップと前記第２半導体チップは、同じ設計がされていることを特徴とする請求項６７に記載の半導体装置パッケージの製造方法。
  70. 前記第１半導体チップと前記第２半導体チップは、対応するパッドのパッド位置が、同一であることを特徴とする請求項６７に記載の半導体装置パッケージの製造方法。
  71. 前記半導体装置パッケージの製造方法は
    前記第１半導体チップの前記チップパッドと、前記バンプの相対的な位置に対応する第２チップパッドと、前記第２チップパッド上のバンプとを利用し、前記第２半導体チップをパッケージ基板に電気的に連結する段階をさらに含むことを特徴とする請求項７０に記載の半導体装置パッケージの製造方法。
  72. 前記半導体装置パッケージの製造方法は
    第２チップパッドと、前記第２チップパッド上のバンプとを利用し、前記第２半導体チップをパッケージ基板に電気的に連結する段階をさらに含み、
    前記第２半導体チップを電気的に連結する段階後に、前記第２半導体チップの第２ビアパッド上のバンプは、前記半導体基板と分離されることを特徴とする請求項６７に記載の半導体装置パッケージの製造方法。
  73. 半導体チップであって、
    第１コードと第２コードのうちいずれか１つの入力を有し、前記半導体チップは、前記第１コードに応答し、前記半導体チップをマスターチップとして動作させ、前記第２コードに応答し、前記半導体チップをスレーブチップとして動作させるプログラム部と、
    前記プログラム部の出力を受信するスイッチと、
    前記スイッチに連結されるテストパッドと、を具備し、
    前記スイッチは、前記テストパッドが第１状態であるとき、前記プログラム部の前記出力を中継するように連結され、前記テストパッドが第２状態であるとき、第３コードを中継するように連結され、前記第３コードに応答し、前記半導体チップは、前記半導体チップを、マスターとスレーブとのうちいずれか一つで動作させることを特徴とする半導体チップ。
  74. 前記第３コードは、前記第１コードと同一であることを特徴とする請求項７３に記載の半導体チップ。
  75. 前記第３コードは、前記第２コードと同一であることを特徴とする請求項７３に記載の半導体チップ。
  76. 半導体装置の製造方法であって、
    第１コードと第２コードとのうちいずれか一つで半導体チップをプログラムするが、前記半導体チップは、前記第１コードに応答し、前記半導体チップがマスターチップとして動作し、前記第２コードに応答し、前記半導体チップがスレーブチップとして動作するようにプログラムする段階と、
    前記半導体チップをプログラムした後、前記プログラム段階でプログラムされた前記コードにかかわらず、マスターとして前記半導体チップを動作させ、前記プログラム段階でプログラムされたコードがプログラムされたままである間、半導体チップをテストする段階と、
    前記テスト段階後に、前記半導体チップをパッケージする段階と、を含むことを特徴とする半導体装置の製造方法。
  77. 前記半導体チップは、マスターまたはスレーブとして動作させるノードの信号に応答し、前記半導体チップをプログラミングした結果による信号を、前記半導体チップがマスターとして動作するように設定された信号に替える前記テスト段階であることを特徴とする請求項７６に記載の半導体装置の製造方法。
JP2011117388A 2010-05-25 2011-05-25 半導体メモリチップ、半導体集積回路、半導体パッケージ、半導体メモリ装置、半導体装置パッケージの製造方法、および半導体装置の製造方法 Active JP5735350B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2010-0048616 2010-05-25
KR1020100048616A KR101751045B1 (ko) 2010-05-25 2010-05-25 3ｄ 반도체 장치
US13/115,501 2011-05-25
US13/115,501 US8743582B2 (en) 2010-05-25 2011-05-25 3D semiconductor device

Publications (2)

Publication Number Publication Date
JP2011248992A JP2011248992A (ja) 2011-12-08
JP5735350B2 true JP5735350B2 (ja) 2015-06-17

Family

ID=45022016

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011117388A Active JP5735350B2 (ja) 2010-05-25 2011-05-25 半導体メモリチップ、半導体集積回路、半導体パッケージ、半導体メモリ装置、半導体装置パッケージの製造方法、および半導体装置の製造方法

Country Status (5)

Country Link
US (2) US8743582B2 (ja)
JP (1) JP5735350B2 (ja)
KR (1) KR101751045B1 (ja)
CN (1) CN102354519B (ja)
TW (1) TWI552161B (ja)

Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8531199B2 (en) * 2009-10-01 2013-09-10 National Tsing Hua University Method for testing through-silicon-via and the circuit thereof
US20110080184A1 (en) * 2009-10-01 2011-04-07 National Tsing Hua University Method for testing through-silicon-via and the circuit thereof
US8237460B1 (en) * 2010-02-18 2012-08-07 Amkor Technology, Inc. Pogo pin inserting device for testing semiconductor devices and method therefor
US20110289593A1 (en) * 2010-05-24 2011-11-24 Alexander Roger Deas Means to enhance the security of data in a communications channel
KR101263663B1 (ko) * 2011-02-09 2013-05-22 에스케이하이닉스 주식회사 반도체 장치
JP5635924B2 (ja) * 2011-02-22 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその試験方法
KR101804521B1 (ko) * 2011-08-16 2017-12-07 에스케이하이닉스 주식회사 집적회로 칩, 이를 포함하는 시스템 및 동작방법, 메모리 및 메모리 시스템
TWI456739B (zh) * 2011-12-13 2014-10-11 Nat Univ Tsing Hua 三維記憶體晶片之控制結構
US8599595B1 (en) 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
US8848472B2 (en) * 2011-12-15 2014-09-30 Samsung Electronics Co., Ltd. Fabrication and testing method for nonvolatile memory devices
KR101858578B1 (ko) * 2011-12-21 2018-05-18 에스케이하이닉스 주식회사 이종 칩들을 포함하는 반도체 패키지 및 이를 포함하는 메모리 시스템
CN104115229B (zh) * 2011-12-23 2017-03-08 英特尔公司 动态存储器性能调节
WO2013100783A1 (en) 2011-12-29 2013-07-04 Intel Corporation Method and system for control signalling in a data path module
KR101902938B1 (ko) * 2012-02-14 2018-11-13 에스케이하이닉스 주식회사 반도체 집적회로
US8737521B2 (en) * 2012-03-07 2014-05-27 Apple Inc. Signal conversion during transmission of serial data streams
KR101975330B1 (ko) * 2012-04-06 2019-05-07 삼성전자주식회사 퓨즈 장치에 저장된 데이터를 리드하는 방법 및 이를 이용하는 장치들
CN103377961A (zh) * 2012-04-25 2013-10-30 南亚科技股份有限公司 三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法
JP5980556B2 (ja) * 2012-04-27 2016-08-31 ルネサスエレクトロニクス株式会社 半導体装置
US9431089B2 (en) * 2012-06-12 2016-08-30 Rambus Inc. Optimizing power in a memory device
KR102058509B1 (ko) * 2012-06-29 2019-12-24 에스케이하이닉스 주식회사 반도체 집적회로
US9343449B2 (en) 2012-07-06 2016-05-17 Nvidia Corporation Alternative 3D stacking scheme for DRAMs atop GPUs
KR20140024665A (ko) * 2012-08-20 2014-03-03 에스케이하이닉스 주식회사 메모리셀 테스트 방법 및 이를 수행하는 반도체메모리장치
CN103633091B (zh) * 2012-08-22 2016-03-30 成都海存艾匹科技有限公司 含有集成中间电路芯片的三维存储器
KR102007259B1 (ko) 2012-09-27 2019-08-06 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9009400B2 (en) 2012-10-16 2015-04-14 Rambus Inc. Semiconductor memory systems with on-die data buffering
US9153533B2 (en) * 2013-03-13 2015-10-06 Invensas Corporation Microelectronic elements with master/slave configurability
US8723329B1 (en) * 2013-03-15 2014-05-13 Invensas Corporation In-package fly-by signaling
KR102017726B1 (ko) 2013-04-11 2019-09-03 에스케이하이닉스 주식회사 멀티 칩 패키지 시스템
KR102047938B1 (ko) * 2013-05-28 2019-11-22 에스케이하이닉스 주식회사 메모리 칩 및 이를 포함하는 반도체 패키지
US9013235B2 (en) * 2013-07-16 2015-04-21 Qualcomm Incorporated Monolithic three dimensional (3D) flip-flops with minimal clock skew and related systems and methods
KR102034155B1 (ko) * 2013-08-09 2019-10-18 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용하는 반도체 시스템
US10331583B2 (en) 2013-09-26 2019-06-25 Intel Corporation Executing distributed memory operations using processing elements connected by distributed channels
KR102144874B1 (ko) * 2013-10-24 2020-08-14 에스케이하이닉스 주식회사 관통 비아를 포함하는 반도체 장치
KR102103865B1 (ko) * 2013-11-05 2020-04-24 에스케이하이닉스 주식회사 반도체 시스템
US9559040B2 (en) * 2013-12-30 2017-01-31 International Business Machines Corporation Double-sided segmented line architecture in 3D integration
KR102207562B1 (ko) * 2014-03-10 2021-01-27 에스케이하이닉스 주식회사 다양한 경로로 신호 입력이 가능한 적층 반도체 장치 및 반도체 시스템
KR102192546B1 (ko) * 2014-04-22 2020-12-18 에스케이하이닉스 주식회사 반도체 메모리 장치
US9389972B2 (en) * 2014-05-13 2016-07-12 International Business Machines Corporation Data retrieval from stacked computer memory
KR20150138703A (ko) * 2014-06-02 2015-12-10 에스케이하이닉스 주식회사 스택 패키지
KR20160025957A (ko) * 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 집적회로
KR20160029386A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 적층형 반도체 장치
JP6388350B2 (ja) * 2014-09-17 2018-09-12 東芝メモリ株式会社 半導体装置
US11755255B2 (en) 2014-10-28 2023-09-12 SK Hynix Inc. Memory device comprising a plurality of memories sharing a resistance for impedance matching
KR102366767B1 (ko) * 2015-07-30 2022-02-23 에스케이하이닉스 주식회사 반도체 장치
KR102358177B1 (ko) 2015-12-24 2022-02-07 에스케이하이닉스 주식회사 제어회로 및 제어회로를 포함하는 메모리 장치
US10067903B2 (en) 2015-07-30 2018-09-04 SK Hynix Inc. Semiconductor device
KR102313949B1 (ko) * 2014-11-11 2021-10-18 삼성전자주식회사 스택 반도체 장치 및 이를 포함하는 메모리 장치
TWI556247B (zh) 2014-11-12 2016-11-01 財團法人工業技術研究院 錯誤容忍穿矽孔介面及其控制方法
KR102373543B1 (ko) 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
CN105023901B (zh) * 2015-08-13 2017-10-24 上海航天电子通讯设备研究所 一种基于铝基板的三维叠层芯片的封装结构及其制备方法
KR102373541B1 (ko) 2015-08-31 2022-03-11 삼성전자주식회사 반도체 장치, 스택 반도체 장치 및 이의 테스트 방법
KR102339780B1 (ko) * 2015-10-29 2021-12-15 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치
KR20170079544A (ko) * 2015-12-30 2017-07-10 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치
KR20170133043A (ko) * 2016-05-25 2017-12-05 삼성전자주식회사 3차원 인덕터 구조물 및 이를 포함하는 적층형 반도체 장치
KR20180002939A (ko) * 2016-06-29 2018-01-09 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 패키지, 및 그것을 포함하는 메모리 모듈
US10572376B2 (en) 2016-12-30 2020-02-25 Intel Corporation Memory ordering in acceleration hardware
CN108267682B (zh) * 2016-12-30 2020-07-28 杭州广立微电子有限公司 一种高密度测试芯片及其测试系统及其测试方法
US10558575B2 (en) 2016-12-30 2020-02-11 Intel Corporation Processors, methods, and systems with a configurable spatial accelerator
US11243251B2 (en) * 2016-12-30 2022-02-08 Semitronix Corporation Addressable test system with address register
US10366041B2 (en) * 2017-01-27 2019-07-30 Micron Technology, Inc. Methods and apparatuses for differential signal termination
JP6679528B2 (ja) * 2017-03-22 2020-04-15 キオクシア株式会社 半導体装置
US10775431B2 (en) 2017-06-28 2020-09-15 Sandisk Technologies Llc Systems and methods for duty cycle measurement, analysis, and compensation
JP2019008859A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
KR102395446B1 (ko) * 2017-09-28 2022-05-10 삼성전자주식회사 적층형 반도체 장치, 이를 포함하는 시스템 및 적층형 반도체 장치에서의 신호 전송 방법
US11086816B2 (en) 2017-09-28 2021-08-10 Intel Corporation Processors, methods, and systems for debugging a configurable spatial accelerator
US20190101952A1 (en) * 2017-09-30 2019-04-04 Intel Corporation Processors and methods for configurable clock gating in a spatial array
KR102455427B1 (ko) * 2017-12-20 2022-10-17 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US10565134B2 (en) 2017-12-30 2020-02-18 Intel Corporation Apparatus, methods, and systems for multicast in a configurable spatial accelerator
KR20190087893A (ko) * 2018-01-17 2019-07-25 삼성전자주식회사 클럭을 공유하는 반도체 패키지 및 전자 시스템
KR102578797B1 (ko) 2018-02-01 2023-09-18 삼성전자주식회사 반도체 패키지
JP2019145186A (ja) * 2018-02-21 2019-08-29 東芝メモリ株式会社 半導体記憶装置
KR102512754B1 (ko) * 2018-03-30 2023-03-23 삼성전자주식회사 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치
US11307873B2 (en) 2018-04-03 2022-04-19 Intel Corporation Apparatus, methods, and systems for unstructured data flow in a configurable spatial accelerator with predicate propagation and merging
US10564980B2 (en) 2018-04-03 2020-02-18 Intel Corporation Apparatus, methods, and systems for conditional queues in a configurable spatial accelerator
US11200186B2 (en) 2018-06-30 2021-12-14 Intel Corporation Apparatuses, methods, and systems for operations in a configurable spatial accelerator
US10891240B2 (en) 2018-06-30 2021-01-12 Intel Corporation Apparatus, methods, and systems for low latency communication in a configurable spatial accelerator
CN110061002B (zh) * 2018-08-31 2021-09-21 济南德欧雅安全技术有限公司 一种存储器件
US10678724B1 (en) 2018-12-29 2020-06-09 Intel Corporation Apparatuses, methods, and systems for in-network storage in a configurable spatial accelerator
US10965536B2 (en) 2019-03-30 2021-03-30 Intel Corporation Methods and apparatus to insert buffers in a dataflow graph
US10817291B2 (en) 2019-03-30 2020-10-27 Intel Corporation Apparatuses, methods, and systems for swizzle operations in a configurable spatial accelerator
US11029927B2 (en) 2019-03-30 2021-06-08 Intel Corporation Methods and apparatus to detect and annotate backedges in a dataflow graph
US10915471B2 (en) 2019-03-30 2021-02-09 Intel Corporation Apparatuses, methods, and systems for memory interface circuit allocation in a configurable spatial accelerator
US11037050B2 (en) 2019-06-29 2021-06-15 Intel Corporation Apparatuses, methods, and systems for memory interface circuit arbitration in a configurable spatial accelerator
KR20210029615A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 반도체장치
US10916489B1 (en) * 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS
US11721653B2 (en) * 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
US11842894B2 (en) 2019-12-23 2023-12-12 Adeia Semiconductor Bonding Technologies Inc. Electrical redundancy for bonded structures
US11907713B2 (en) 2019-12-28 2024-02-20 Intel Corporation Apparatuses, methods, and systems for fused operations using sign modification in a processing element of a configurable spatial accelerator
KR20210095009A (ko) * 2020-01-21 2021-07-30 삼성전자주식회사 고속 및 저전력으로 데이터를 송수신하는 메모리 장치
US11295808B2 (en) * 2020-01-21 2022-04-05 Samsung Electronics Co., Ltd. Memory device transmitting and receiving data at high speed and low power
US20210311638A1 (en) * 2020-04-07 2021-10-07 Micron Technology, Inc. Apparatuses and methods for die replacement in stacked memory
US11587919B2 (en) * 2020-07-17 2023-02-21 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
US11031923B1 (en) 2020-08-20 2021-06-08 Global Unichip Corporation Interface device and interface method for 3D semiconductor device
US11675731B2 (en) 2020-08-20 2023-06-13 Global Unichip Corporation Data protection system and method thereof for 3D semiconductor device
US11687472B2 (en) 2020-08-20 2023-06-27 Global Unichip Corporation Interface for semiconductor device and interfacing method thereof
CN114121083A (zh) * 2020-08-26 2022-03-01 长鑫存储技术(上海)有限公司 接口电路、数据传输电路以及存储器
US11226767B1 (en) * 2020-09-30 2022-01-18 Micron Technology, Inc. Apparatus with access control mechanism and methods for operating the same
JP6986127B1 (ja) 2020-10-21 2021-12-22 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. メモリシステムおよびその操作方法
KR20220131402A (ko) 2021-03-18 2022-09-28 삼성전자주식회사 반도체 패키지 장치
TWI798931B (zh) * 2021-11-12 2023-04-11 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置
KR20230078421A (ko) * 2021-11-26 2023-06-02 에스케이하이닉스 주식회사 집적 회로 칩
CN113868065B (zh) * 2021-12-06 2022-05-06 珠海普林芯驰科技有限公司 一种测试和烧录叠封芯片的方法、叠封芯片
US20230206987A1 (en) * 2021-12-29 2023-06-29 Changxin Memory Technologies, Inc. Integrated circuit structure, memory, and integrated circuit layout
CN115842013B (zh) * 2023-02-13 2023-06-09 浙江力积存储科技有限公司 一种三维堆叠存储器及其数据处理方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
JP2001084791A (ja) * 1999-07-12 2001-03-30 Mitsubishi Electric Corp 半導体記憶装置
JP3959264B2 (ja) 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
KR100459730B1 (ko) * 2002-12-02 2004-12-03 삼성전자주식회사 핀의 기생 부하를 최소화시키는 멀티 칩 패키지
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7054202B2 (en) * 2003-06-03 2006-05-30 Samsung Electronics Co., Ltd. High burst rate write data paths for integrated circuit memory devices and methods of operating same
US7535772B1 (en) * 2003-06-27 2009-05-19 Cypress Semiconductor Corporation Configurable data path architecture and clocking scheme
JP4272968B2 (ja) 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
JP4068616B2 (ja) 2003-12-26 2008-03-26 エルピーダメモリ株式会社 半導体装置
JP4345705B2 (ja) 2005-04-19 2009-10-14 エルピーダメモリ株式会社 メモリモジュール
JP4423453B2 (ja) 2005-05-25 2010-03-03 エルピーダメモリ株式会社 半導体記憶装置
JP2008235838A (ja) 2007-03-23 2008-10-02 Matsushita Electric Ind Co Ltd 半導体装置、その製造方法、その実装方法およびこれを用いたｉｃカード
KR100843240B1 (ko) 2007-03-23 2008-07-03 삼성전자주식회사 웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨스택을 위한 반도체 소자의 관통전극 형성방법
JP2008300469A (ja) * 2007-05-30 2008-12-11 Sharp Corp 不揮発性半導体記憶装置
KR100909969B1 (ko) 2007-06-28 2009-07-29 삼성전자주식회사 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
KR101196483B1 (ko) 2007-07-16 2012-11-01 삼성전자주식회사 스택형 반도체 장치 및 이 장치의 신호 분배 방법
DE102007036989B4 (de) 2007-08-06 2015-02-26 Qimonda Ag Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
US7698470B2 (en) 2007-08-06 2010-04-13 Qimonda Ag Integrated circuit, chip stack and data processing system
KR101448150B1 (ko) 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
US7816934B2 (en) * 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
US8059443B2 (en) * 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
JP2011029535A (ja) * 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
KR20140137668A (ko) * 2013-05-23 2014-12-03 삼성전자주식회사 적층된 칩들을 포함하는 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
TW201209842A (en) 2012-03-01
CN102354519A (zh) 2012-02-15
TWI552161B (zh) 2016-10-01
KR20110129149A (ko) 2011-12-01
US20110292708A1 (en) 2011-12-01
US8743582B2 (en) 2014-06-03
CN102354519B (zh) 2016-03-02
US9245827B2 (en) 2016-01-26
JP2011248992A (ja) 2011-12-08
US20140233292A1 (en) 2014-08-21
KR101751045B1 (ko) 2017-06-27

Similar Documents

Publication Publication Date Title
JP5735350B2 (ja) 半導体メモリチップ、半導体集積回路、半導体パッケージ、半導体メモリ装置、半導体装置パッケージの製造方法、および半導体装置の製造方法
US11960418B2 (en) Semiconductor memory systems with on-die data buffering
US8837191B2 (en) Semiconductor apparatus
US7698470B2 (en) Integrated circuit, chip stack and data processing system
US8384432B2 (en) Semiconductor device and information processing system including the same
US8441135B2 (en) Semiconductor device
CN102820283A (zh) 半导体器件
TWI524471B (zh) 具有主／從可組態設定的微電子元件
US9263371B2 (en) Semiconductor device having through-silicon via
WO2014196410A1 (ja) 半導体装置
KR102295895B1 (ko) 반도체 장치 및 시스템
US9202802B2 (en) Semiconductor apparatus having through via capable of testing connectivity of through via
KR102017809B1 (ko) 칩 다이 및 이를 포함하는 반도체 메모리 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150416

R150 Certificate of patent or registration of utility model

Ref document number: 5735350

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250