CN102354519B - 三维半导体器件 - Google Patents

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Abstract

一种三维(3D)半导体器件包括芯片的层叠，该芯片包括一个主芯片与一个或多个从芯片。从芯片的I/O连接部不需连接到母板上的通路，仅主芯片的电极焊盘可连接到所述通路。仅该主芯片可提供负载到所述通路。硅贯通孔(TSV)界面可配置在半导体器件的数据输入路径、数据输出路径、地址/命令路径、以及时钟路径上，其中在该半导体器件中相同类型的半导体芯片相层叠。

Description

三维半导体器件
相关申请的交叉引用
本申请要求享受于2010年5月25日在韩国知识产权局提交、申请号为No.10-2010-0048616的韩国专利申请的优先权，其公开内容在此整体引入作为参考。
技术领域
本发明构思涉及半导体器件，更具体而言，涉及包括硅贯通孔(TSV)的三维(3D)半导体器件。
背景技术
随着如移动电话、数码相机、个人数字助理(PDA)等的数字信息设备产品变得越来越小和越来越轻并具有先进的功能和更高的性能，用在这些设备中的半导体封装也需要变小、变轻以及具有高集成度。用于在一个封装中提供多个半导体芯片的3D半导体技术已经引起重视。
发明内容
这里公开一种包括基板贯通孔(TSV)的布置界面并具有去负载耦合(load-decoupled)结构的半导体器件。
本发明还公开一种半导体器件，其中同样类型的半导体芯片层叠在一起并且它们可不同地配置。
本发明还公开一种半导体器件，其中具有相同原始电路设计的半导体芯片层叠在一起。
本发明还公开一种半导体器件，其中在芯片识别熔丝切除后可对晶圆(wafer)进行测试。
附图说明
通过下面详细描述，结合附图，可以更清楚地理解示例性实施例，其中：
图1示出了根据实施例的三维(3D)半导体器件；
图2是根据实施例的半导体存储器件的方块图；
图3示出了在图1所示的3D半导体器件的数据输入路径上设置硅贯通孔(TSV)界面(boundary)的操作；
图4示出了在图1所示的3D半导体器件的数据输出路径上设置TSV界面的可选方案；
图5示出了在图1所示的3D半导体器件的命令/地址路径上设置TSV界面的可选方案；
图6示出了在图1所示的3D半导体器件的时钟路径上设置TSV界面的可选方案；
图7示出了根据实施例的先入先出(FiFo)读取控制器；
图8示出了可选实施例；
图9是如图7所示的先入先出读取控制器的操作时序图；
图10示出了如图1所示的3D半导体器件的全局控制操作；
图11示出了如图10所示的用于控制全局控制电路的全局芯片选择信号发生电路；
图12示出了根据实施例的全局命令发生器；
图13示出了根据实施例的主芯片中的局部读取控制路径和全局读取控制路径；
图14示出了根据实施例的TSV输入/输出(I/O)模块，其设计成使得主芯片的路径与从芯片的路径可彼此不同。
图15A和15B分别示出了根据实施例的包括不同元件的逻辑电路，这些元件符合基于包括具有相同物理性能的电路的芯片中多层的设计目的；
图16示出了根据实施例的一个结构中的电晶片(Die)分类(EDS)级测试路径和封装级测试路径，其中主芯片和第一从芯片层叠在一起；
图17和18分别示出了包括不同I/O类型(即输入态/输出态/三态)的逻辑电路，它们符合基于包括具有相同物理性能的电路的芯片中多层的设计目的；
图19示出了根据实施例的TSV到凸块气接方法，其防止凸块到晶圆后侧短路；
图20示出了根据实施例的TSV到凸块气接方法，其防止凸块到晶圆后侧短路；
图21示出了根据实施例的层叠半导体芯片中的电路方块图，其用于晶圆测试中并可在封装工艺完成后停用；以及
图22示出了根据实施例的逻辑电路，其中在芯片识别熔丝被切除后可使用探针测试点对晶圆进行测试。
具体实施方式
现在对示例性实施例进行详细的描述，这些示例性实施例如附图所示。然而，这些示例性实施例不限于下面示出的实施例，这里的实施例仅是被引入以提供对示例性实施例范围和精神的容易和完整理解。在这些附图中，为清楚起见，层和区域的厚度被放大。并且附图中的多种元件和区域被示意性地标出。因此，本发明构思不限于附图中绘出的相对尺寸或距离。附图中相似的附图标记表示相似的元件，并且因此不再重复对它们进行描述。
应当理解的是，当元件或层被提及到“位于”、“连接到”、“耦合到”、“邻近”其它元件或层时，其可以直接地位于、连接到、耦合到或邻近其它元件或层，或者是可存在中间元件或层。相反地，当元件被提及到“直接地位于”、“直接地连接到”、“直接地耦合到”、“直接地邻近”其它元件或层或者类似描述时，则不存在中间元件或层。相似的附图标记从始至终都表示相似的元件。这里使用的术语“和/或”包括一个或多个相关列出术语的任意和所有组合。
应当理解的是，尽管术语第一、第二、第三等可用在这里描述多个元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应限于这些术语。这些术语仅用于区别一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分。因此，下面讨论的第一元件、部件、区域、层或部分也可被称作为第二元件、部件、区域、层或部分，这并不脱离本发明构思的教义。
如“之下”、“低于”、“下部”、“之上”、“上部”等的空间相对术语在此可被用于简便地描述图中所示的一个元件或结构与另一个元件或结构的关系。应当理解的是，这些空间相对术语还包括器件在使用或操作中处于如图所示的位置之外的不同位置。例如，如果图中的器件翻转，描述为“低于”或“之下”其它元件或结构的元件将会位于所述其它元件或结构之上。因此，术语“低于”可包括之上和之下两个方位。否则，器件可被定位(旋转90度或定位在其它位置)以及这里使用的空间相对描述可相应地解释。
这里使用的术语仅用于描述特定实施例的目的，并且并不意在限制本发明构思。这里所使用的单数形式“一个”以及“该”意在也包括复数形式，除非文中明确地指示不包括复数形式。应当进一步理解的是，对于术语“包括”和/或“包含”，当它们用在说明书中时，说明存在规定结构、整体、步骤、操作、元件、和/或部件，但是并不排除出现或者增加一个或多个其它结构、整体、步骤、操作、元件、部件、和/或其组。
这里参考剖面性或透视性视图来描述实施例，这些视图是理想实施例(以及中间结构)的示意性视图。因此，可以预料到由于例如制造技术和/或公差的原因而在形状上与示意视图有一定的差异。因此，实施例应当被构造为不限于这里示出的区域的特定形状，而是还包括从例如制造原因而形成的形状偏差。例如，示出的具有尖锐边缘的边缘或角部区域可具有一定的圆形或弯曲形状。类似地，示出的为圆形或球形的元件可以是椭圆形或者可具有一定的直线或平坦部分。因此，附图中示出的区域本质上是示意性的，并且它们的形状并不意在限制公开实施例的范围。
除非相反地限定，这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域技术人员的通常理解相同的含义。应当进一步理解的是，这些术语，如在通常使用词典中定义的那些，应当被解释为具有与其在相关技术文章中含义一致的含义，并且不应以理想化的或过度刻板的方式进行解释，除非这里有明显的限定。
图1示出了根据一个实施例的三维(3D)半导体器件100。三维(3D)半导体器件100包括多个芯片110、120、130和140的层叠，它们配置在一个封装中，该多个芯片110、120、130和140通过基板贯通孔(TSV)连接部160进行通信。该多个芯片110、120、130和140层叠在基板150上。基板150可以为例如印刷电路板(PCB)(如聚酰亚胺、FR4等)或其它类型的基板。每个TSV连接部包括位于该多个芯片110、120、130和140中的每一个芯片中的基板贯通孔，其连接以形成单个节点，其中每个基板贯通孔包括穿过该芯片基板的至少一部分的贯通孔，该基板贯通孔也可(如图所示)穿透整个芯片。当基板贯通孔穿透该基板但并不穿透整个芯片时，该芯片还可包括将该基板贯通孔连接到芯片上表面的芯片焊盘或端子的导线。当该基板是硅基板时(如由结晶硅晶圆制成，其中在该晶圆上/内通过半导体工艺形成内部电路)，该基板贯通孔可以是硅硅贯通孔。该基板贯通孔还可通过在半导体芯片制造中使用的其它基板形成，如绝缘器上硅、锗、锗化硅，砷化锗(GaAs)等。为简单起见在图1中仅示出了两个TSV连接部160。TSV连接部160可包括一个或多个数据用电极、一个地址用电极、命令用电极、电源用电极、接地用电极等。
第一到第四芯片110、120、130和140每个均包括第一表面112、122、132、142，它们分别是第一到第四芯片110、120、130和140的顶部表面，以及包括第二表面114、124、134和144，它们分别是第一到第四芯片110、120、130和140的底部表面。在图1中，由于这些芯片是以面朝下的方式层叠在一起的，芯片的顶部表面位于其芯片的相应底部表面之下。第一到第四芯片110、120、130和140的电路图案111(未示出)可设置在第一表面112、122、132和142上。第二表面114、124、134和144为第一到第四芯片110、120、130和140的晶圆后侧部。
在这个例子中，第一芯片110直接地层叠在基板150上并用作主芯片。第二到第四芯片120、130和140层叠在主芯片110上并用作第一到第三从芯片。主芯片110和第一到第三从芯片120、130和140可以是相同类型或不同类型的芯片。例如，主芯片110和从芯片120、130和140可采用相同的掩模设计制成，采用相同制造工艺通过晶圆制备而沉积在钝化层上。因此，电路设计可以是相同的。可选地，可对主芯片110和从芯片120、130和140使用不同的电路设计。
主芯片110和第一到第三从芯片120、130和140通过TSV连接部160彼此连接在一起。形成在主芯片110的第一表面112上的电极焊盘116a和116b通过凸块170a和170b而连接到主芯片110的电路图案111并连接到形成在基板150上的端子或电极152a和152b。形成在基板150上的电极152a和152b通过贯通孔154a和154b而连接到基板导线156a和156b以及焊接凸块158a和158b。焊接凸块158a和158b可连接到位于系统印刷电路板上的导线以形成通路，如存储模块电路板，从而将3D半导体器件100与外部设备(未示出)相连接。
第一到第三从芯片120、130和140的外部连接部不连接到该通路，而是仅连接到形成在主芯片110上的电极焊盘116a和116b。因此，只有主芯片110具有通路负载，并且与该3D半导体器件100通信的设备仅能观测到主芯片110的通路负载而不是所有四个芯片110、120、130和140的通路负载。与芯片以封装方式简单地层叠在一起的情况如双晶片封装(DDP)或四晶片封装(QDP)相比，第一到第三从芯片120、130和140对于通路是去负载耦合的，从而使得数据输入/输出速度可得到提高。
当主芯片110和第一到第三从芯片120、130和140为相同类型的芯片时，多个电路模块共用该主芯片110，如延迟同步电路模块、数据输入/输出电路模块、时钟电路模块等，此时第一到第三从芯片120、130和140的电路模块可不被使用并且因此处于关断状态。当主芯片110和第一到第三从芯片120、130和140为不同类型的芯片时，共用该主芯片110的电路模块可不在第一到第三从芯片120、130和140中设计和复制。与如DDP或QDP之类的芯片以传统封装方式简单地层叠在一起的情况相比，第一到第三从芯片120、130和140的功率消耗可以降低。并且，当主芯片110和第一到第三从芯片120、130和140是不同类型的芯片时，由于主芯片110的电路模块可不在第一到第三从芯片120、130和140中实现和复制，所以第一到第三从芯片120、130和140的尺寸可小于主芯片110的尺寸。
下面参考附图2到6来详细地描述用于设置TSV位置的可选方案(下面称作为“用于设置TSV界面(boundary)的可选方案”)，当主芯片110和第一到第三从芯片120、130和140为相同类型芯片时，通过该可选方案可实现第一到第三从芯片120、130和140的去负载耦合效应。将会在附图2中描述的半导体存储器件200可等效于主芯片110以及第一到第三从芯片120、130和140。
图2是示例性半导体存储器件200的方块图。参考图2，例如半导体存储器件200可以是动态随机存取存储(DRAM)芯片。半导体存储器件200包括其中配置有多个存储单元的存储单元阵列块DRAM核心205、寻址该多个存储单元的行译码器ROWDEC237以及列译码器COLDEC238、以及在存储单元阵列块DRAM核心205中写入数据并从其中读取数据的数据输入/输出驱动/感测放大器IODRV/IOSA220。进一步，半导体存储器件200还包括数据输入/输出焊盘DQ、数据选通焊盘DQS、时钟焊盘CLK、命令焊盘CMD、以及地址焊盘ADDR。焊盘DQ、DQS、CLK、CMD、以及ADDR分别连接到缓冲器210、212、226、228、230、232和240。
缓冲器230、232、240为输入缓冲器，其被连接以接收从芯片200的外部源输入的地址、命令和时钟信号。在这个例子中，缓冲器230、232和240直接地连接到地址芯片焊盘(ADDR)、命令芯片焊盘(CMD)和时钟芯片焊盘CLK。
缓冲器210和228构成数据输入/输出缓冲器，它们被连接以分别从芯片200的外部源接收数据以及输出数据到该外部源。在这个例子中，缓冲器210和228直接地连接到DQ芯片焊盘。缓冲器212被连接以接收来自芯片200的外部源的数据选通信号，以及缓冲器226被连接以输出数据选通信号到芯片200的外部源。
缓冲器210、212、226、228、230、232和240中的每个可包括多个缓冲电路部件中的一个或多个，以分别接收或发送其自身信号(每个缓冲电路部件可以是缓冲其自身单个信号的缓冲器)。例如，地址缓冲器230可包括18个缓冲电路部件，每个部件缓冲提供在各自地址芯片焊盘上的各自地址信号A0-A17。缓冲器210、212、226、228、230、232和240中的每个是否包括连接到多个芯片焊盘的多个缓冲器电路部件取决于芯片200的设计考虑，并且本发明不应被考虑为限于任何特定的缓冲器实施结构，除非有特别的说明。相似地，触发器FF213、234和233可包括与缓冲器电路部件数量对应数量的多个触发器，其中各个触发器213、234或233分别连接到这些缓冲器电路部件。缓冲器210、212、226、228、230、232和240可被设计为通过差分信号与外部源通信，在这种情况下，每个缓冲器电路部件可连接到两个芯片焊盘并用于将单端信号变换为差分信号(如果配置为输出外部信号)，或将差分信号变换为单端信号(如果配置为输入外部信号)。
数据缓冲器210可包括n个缓冲器电路部件，其中每个连接到n个数据I/O焊盘DQ中的对应一个。顺序地输入到数据输入/输出焊盘DQ的多片n比特数据被传输到数据输入缓冲器210，以及被触发器FF213锁存并顺序地输出到串并转换器DeSER214。串并转换器DeSER214顺序地接收m片n比特数据，并将该m片n比特数据输出为m×n比特并行数据。该串并转换器可通过n个串行到并行转换器来实现，这些转换器通过缓冲器210操作从n个数据I/O焊盘DQ中的对应一个接收到的m个顺序输入比特数据。m×n比特并行数据通过写入数据对准电路WdALIGN216传输到数据输入/输出驱动/感测放大器IODRV/IOSA220，该写入数据对准电路WdALIGN216可调整m片n比特并行数据相对于存储单元阵列块DRAM核心205的行的位置。例如，WdALIGN216可重新配置用于从DRAM核心205接收数据的局部I/O总线上的m片m比特并行数据。多片n比特数据可从DRAM核心205读取。例如，从存储单元阵列块DRAM核心205输出的并行读取数据可包括m片n比特数据。该m×n并行数据可被数据输入/输出驱动/感测放大器IODRV/IOSA220放大。m片n比特数据的相对位置可通过读取数据对准电路222(下面称作为读取先入/先出(FIFO))进行调整。串行化器SER224可将并行m×n比特数据转换为顺序的m片n比特数据。串行化器SER224可包括n组并行到串行转换器，其中每个转换器操作m×n并行数据的m比特。顺序的m片n比特数据通过串行化器SER224顺序地输出到数据输出缓冲器228，并且因此输出到n个数据I/O芯片焊盘DQ。作为一个例子，I/O数据焊盘DQ的数量可以是16(n＝16)以及内部数据总线宽度可以为128(m＝128)。作为另一个例子，数据I/O芯片焊盘的数量可以为4(n＝4)以及内部数据总线宽度可以为16或32(m＝4或8)。数据I/O芯片焊盘的数量可以大于16，如为32或者更多(n＝32或n大于32)。可在本发明中实现的数据I/O焊盘结构的示例性细节可参见美国专利6930939以及7855926，它们整体引入于本发明作为参考。
输入到数据选通焊盘DQS的数据选通信号在通过数据输入缓冲器212后生成为输入数据选通信号，并用于控制触发器FF213和串并转换器214。由半导体存储器件200的内部电路的操作所产生的输出数据选通信号通过输出缓冲器226输出到数据选通焊盘DQS。
输入到地址焊盘ADDR的地址信号通过数据输入缓冲器230和触发器FF233而传输到地址缓冲器ADDRQ235。输入到命令焊盘CMD的命令信号通过数据输入缓冲器232和触发器FF234而传输到命令缓冲器和命令译码器CMDDECCMDQ236。传输到地址缓冲器ADDRQ235的地址信号以及传输到命令缓冲器和命令译码器CMDDECCMDQ236的命令信号传输到行译码器ROWDEC237和列译码器COLDEC238，并用于激活字线和位线以选择存储单元。进一步，在命令缓冲器和命令译码器CMDDECCMDQ236中产生的命令控制信号被传输到缓冲器控制及时钟门控(gating)电路BUFFCONTROL&CLKGATING250，并用于产生缓冲器控制信号和时钟门控信号。
输入到时钟焊盘CLK的时钟信号通过数据输入缓冲器240而被传输到时钟发生器及缓冲器电路CLK242，并生成为多个内部时钟信号。在该时钟发生器和缓冲器电路CLK242中产生的该多个内部时钟信号用于控制命令缓冲器及命令译码器CMDDECCMDQ236以及写入数据对准电路WdALIGN216。并且，内部时钟信号被提供给延迟同步电路DLL260并用于控制串行化器SER224和延迟控制器262。延迟控制器262控制读取FIFORdFIFO222以响应在命令缓冲器和命令译码器CMDDECCMDQ236中产生的命令信号。在缓冲器控制及时钟门控电路BUFFCONTROL&CLKGATING250中产生的缓冲器控制信号和时钟门控信号用于控制时钟发生器及缓冲器电路CLK242、延迟同步电路DLL260、以及数据输入/输出缓冲器210、212、226、228、230、232和240。
尽管在上面的例子中数据芯片焊盘DQ、命令芯片焊盘CMD以及地址芯片焊盘ADDR被描述为分离的并彼此分开，但是这些数据、地址和/或命令信号可在共用芯片焊盘上被接收并被多路复用从而各自锁存(例如，如通过触发器电路233、234和213)。
3D半导体器件中的TSV界面可在一个或多个信号路径上形成，如数据输入路径、数据输出路径、命令/地址路径、时钟路径、延迟/DLL路径等。下面的描述是结合这样的3D半导体器件100来进行的，即其主芯片110和从芯片120、130和140与半导体存储器件200是相同的。然而，本发明和说明书可应用于这样的半导体芯片层叠，其中主和从芯片是相同的但是具有与半导体存储器件200的芯片不同的设计，或者其中主芯片与从芯片不同，和/或其中一部分或全部从芯片的设计彼此不同并且主芯片与所有或仅一些从芯片不同。
图3是示出了位于如图1所示的3D半导体器件100的数据路径上的基板贯通孔(TSV)连接部界面的多个可选方案的方块图。用于每个芯片110、120、130和140的数据输入路径包括数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212、串并转换器DeSER214、写入数据对准电路WdALIGN216、数据输入/输出驱动/感测放大器IODRV/IOSA220、以及存储单元阵列块DRAM核心205。
在数据输入路径上，TSV连接部160的位置可在几个界面可选方案中设置。图3示出了TSV位置的5个可选方案(方案Ⅰ-Ⅴ)。应当注意的是，一个可选方案(方案Ⅰ-Ⅴ中的一个)就足以实现从主芯片到从芯片数据输入路径的TSV连接部。尽管图3中示出的多种可选方案并不是相互排除的，但是单个可选方案可在特定的3D半导体器件中实现以及并不需要实现其它剩余可选方案。然而，为了易于说明，所有的可选方案都在单个图中示出。
方案Ⅰ表示穿过每个数据输入/输出焊盘DQ的TSV连接部以及穿过数据选通焊盘DQS的TSV连接部。可选地，方案Ⅰ的TSV连接部可实现在数据输入/输出焊盘DQ与缓冲器210之间的信号路径(如连接到数据输入/输出焊盘DQ的导线)的任何地方，以及相似地，在芯片焊盘DQS和缓冲器212之间的信号路径之间的任何地方。因此，如果芯片110、120、130和140的设计提供16个DQI/O焊盘DQ0-DQ15以及一个DQS芯片焊盘，则方案Ⅰ表示穿过芯片110、120、130和140的DQ0的TSV连接部、穿过这些芯片的DQ1的TSV连接部、以及用于这些芯片的DQn输入/输出芯片焊盘群的每一个的各个TSV连接部。方案Ⅰ还可包括穿过芯片110、120、130和140中每一个的每个DQS芯片焊盘的TSV连接部。
方案Ⅱ表示分别连接位于对应的数据输入缓冲器210与触发器FF213(用于数据信号)之间的每个芯片的几个对应数据信号路径的TSV连接部160，以及连接到每个芯片的数据选通输入缓冲器212的输出的TSV连接部。方案Ⅲ表示分别连接位于对应的触发器FF213的输出之间以及位于串并转换器DeSER214和/或写入数据对准电路WdALIGN216之前的每个芯片的几个对应数据信号路径的TSV连接部160。方案Ⅳ表示分别连接位于串并转换器DeSER214和/或写入数据对准电路WdALIGN216的输出与数据输入/输出驱动/感测放大器IODRV/IOSA220之间的每个芯片的几个对应数据信号路径的TSV连接部160。可以理解的是，本发明可以应用于没有串并转换器DeSER214和写入数据对准电路WdALIGN216的芯片设计场合。在这种情况下，方案Ⅲ和方案Ⅳ可表示相同的TSV连接部160。方案Ⅴ表示分别连接位于数据输入/输出驱动/感测放大器IODRV/IOSA220与存储阵列(包括DRAM205)之间的每个芯片的几个对应数据信号路径的TSV连接部160。
当主芯片110和第一到第三从芯片120、130和140层叠并且TSV连接部160如方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ那样布置时，第一到第三从芯片120、130和140的一些电路可不使用。例如，当TSV160的位置设置在数据输入/输出焊盘之后时(方案Ⅰ的可选实施)，可不使用(或不需要使用)第一到第三从芯片120、130和140的数据输入/输出焊盘DQ和数据选通焊盘DQS。主芯片110的数据输入/输出焊盘DQ以及数据选通焊盘DQS可被第一到第三从芯片120、130和140共用，并且第一到第三从芯片120、130和140可通过主芯片110的数据输入/输出焊盘DQ以及对应的TSV连接部160来接收数据。主芯片110的数据输入/输出焊盘DQ以及数据选通焊盘DQS可连接到3D半导体器件100(参见图1)的电极焊盘116a和116b。
当TSV连接部160的位置被设置为如第二界面方案Ⅱ时，第一到第三从芯片120、130和140的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210以及数据选通输入缓冲器212都不需要使用。主芯片110的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210以及数据选通输入缓冲器212可被第一到第三从芯片120、130和140共用。
当TSV连接部160的位置被设置为如第三界面方案Ⅲ时，第一到第三从芯片120、130和140的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212以及触发器FF213都不需要使用。主芯片110的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212以及触发器FF213可被第一到第三从芯片120、130和140共用。
当TSV连接部160的位置被设置为如第四界面方案Ⅳ时，第一到第三从芯片120、130和140的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212、触发器FF213、串并转换器214、以及写入数据对准电路WdALIGN216都不需要使用。主芯片110的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212、触发器FF213、串并转换器214、以及写入数据对准电路WdALIGN216可被第一到第三从芯片120、130和140共用。
当TSV连接部160的位置被设置为如第五界面方案Ⅴ时，第一到第三从芯片120、130和140的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212、触发器FF213、串并转换器214、写入数据对准电路WdALIGN216、以及数据输入/输出驱动/感测放大器IODRV/IOSA220都不需要使用。主芯片110的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212、触发器FF213、串并转换器214、写入数据对准电路WdALIGN216、以及数据输入/输出驱动/感测放大器IODRV/IOSA220可被第一到第三从芯片120、130和140共用。对于方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ中的每一种方案，自芯片焊盘到从芯片内部数据输入路径的一位置处的从芯片数据输入路径的一部分可不使用。例如，当该3D半导体器件被封装在半导体封装内时(如被包在保护模制材料中)，数据芯片焊盘DQ可不具有任何外部导体连接部以及任何用于输入数据信号的信号连接部。
方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ中，从数据输出路径的内部位置到芯片焊盘DQ的数据输出路径的一部分可不使用。例如，当该3D半导体器件被封装在半导体封装内时(如被包在保护模制材料中)，数据芯片焊盘DQ可不具有任何外部导体连接部以及不能传输封装外部的数据信号。
表1示出了当在具有四个数据I/O芯片焊盘DQ的芯片110、120、130和140的数据输入路径上实现方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ的TSV连接部160时，采用器件200作为主芯片110以及作为从芯片120、130和140的3D半导体器件100的比较例子的特性。
[表1]
如表1所示，由于TSV160的位置从第一界面方案Ⅰ至第五界面方案Ⅴ逐渐接近，所以数据窗口对于从芯片变得更宽，数据设置/保持时间tDS/DH得到改善，并且可提供去负载耦合效应。然而，随着TSV连接部160的位置从第一界面方案Ⅰ逐渐接近至第五界面方案Ⅴ，TSV160的数量会增加。
图4示出了在如图1所示的3D半导体器件100的数据输出路径上的TSV位置的5个可选方案(方案Ⅰ-Ⅴ)。应当注意的是，一个可选方案(方案Ⅰ-Ⅴ中的一个)就足以实现从芯片到主芯片的数据输出路径的TSV连接部。尽管如图4所示的多个可选方案可能不是相互排除的，但是单个可选方案(即仅方案Ⅰ-Ⅴ中的一个)可在特定3D半导体器件上实现，并且其它剩余可选方案不需要实现。然而，为了便于说明，在单个图中示出了所有可选方案。
参考图4，主芯片110和每个从芯片120、130和140的数据输出路径包括存储单元阵列块DRAM核205、数据输入/输出驱动/感测放大器IODRV/IOSA220、读取FIFO222、串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS、以及数据输入/输出焊盘DQ。
在数据输出路径上，TSV连接部160的位置可根据几个界面可选方案中的一个来设定。例如，在第五界面可选方案(方案Ⅴ)中，TSV连接部160中的每一个可连接到位于DRAM205与数据输入/输出驱动/感测放大器IODRV/IOSA220之间的数据输出路径的相应节点。在第四界面可选方案(方案Ⅳ)中，TSV连接部160中的每一个可连接到位于数据输入/输出驱动/感测放大器IODRV/IOSA220与数据输入/输出驱动/感测放大器IODRV/IOSA220之间的数据输出路径的相应节点。例如，方案Ⅳ的这些节点可紧跟在数据输入/输出驱动/感测放大器IODRV/IOSA220之后或紧跟在读取FIFO222之前。在第三界面可选方案(方案Ⅲ)中，TSV连接部160中的每一个可连接到读取FIFO222的相应的一个存储节点或连接到FIFO220的相应的一个输出节点(如图4所示)。例如，如果FIFO222包括多个触发器锁存器以存储将要输出的数据，则TSV连接部160可连接到这些触发器型锁存器中每一个的相应的几个Q或Q汇流条节点。在第二界面可选方案(方案Ⅱ)中，TSV连接部160可连接到位于串行化器SER224与缓冲器228之间的数据输出路径的相应节点，如紧跟在串行化器224之后或正好位于缓冲器228之前的节点。在第一界面可选方案(方案Ⅰ)中，TSV连接部可连接到相应数据输入/输出焊盘DQ和数据选通焊盘DQS或连接到位于数据输入/输出焊盘DQ和/或数据选通焊盘DQS之前的数据输出路径的相应位置。
当主芯片110和第一到第三从芯片120、130和140相层叠，并且TSV连接部160的位置被分别设置为如第一到第五界面方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ时，第一到第三从芯片120、130和140中的TSV界面的外部电路块可不使用。换句话说，当TSV连接器160的位置被设置为如第一界面方案Ⅰ而位于数据输入/输出焊盘DQ或数据选通焊盘DQS之前的相应位置时，第一到第三从芯片120、130和140的数据输入/输出焊盘DQ或数据选通焊盘DQS可不使用。主芯片110的数据输入/输出焊盘DQ和数据选通焊盘DQS可与第一到第三从芯片120、130和140共用。主芯片110的数据输入/输出焊盘DQ和数据选通焊盘DQS可连接到该3D半导体器件100的电极焊盘116a和116b。
当TSV连接部160的位置按照第二界面方案Ⅱ设置时，第一到第三从芯片120、130和140的数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS、以及数据输入/输出焊盘DQ不需要使用。主芯片110的数据选通输出缓冲器226、数据输出缓冲器228、数据输入/输出焊盘DQ以及数据选通焊盘DQS与第一到第三从芯片120、130和140共用。
当TSV连接部160的位置按照第三界面方案Ⅲ设置时，放置在读取FIFO222的存储节点之后的电路块，即第一到第三从芯片120、130和140的串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS、以及数据输入/输出焊盘DQ不需要使用。放置在读取FIFO222的存储节点之后的电路块，即主芯片110的串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS以及数据输入/输出焊盘DQ与第一到第三从芯片120、130和140共用。
当TSV连接部160的位置按照第四界面方案Ⅳ设置时，第一到第三从芯片120、130和140的读取FIFO222、串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS、以及数据输入/输出焊盘DQ可不使用。主芯片110的读取FIFO222、串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS以及数据输入/输出焊盘DQ与第一到第三从芯片120、130和140共用。
当TSV连接部160的位置按照第五界面方案Ⅴ设置时，第一到第三从芯片120、130和140的数据输入/输出驱动/感测放大器IODRV/IOSA220、读取FIFO222、串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS、以及数据输入/输出焊盘DQ不需要使用。主芯片110的数据输入/输出驱动/感测放大器IODRV/IOSA220、读取FIFO222、串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS以及数据输入/输出焊盘DQ与第一到第三从芯片120、130和140共用。对于方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ中的每一种方案，从芯片中自数据输出路径的内部位置到芯片焊盘DQ的数据输出路径的一部分可不使用。例如，当3D半导体器件被封装在半导体封装内时(如被包在保护模制材料中)，数据芯片焊盘DQ可不具有任何外部导体连接部并且不能够传输封装外部的数据信号。
同样，位于数据输出路径上的电路块中的读取FIFO222和串行化器SER224由延迟控制器262和延迟同步电路DLL260控制。延迟控制器262控制延迟若干个时钟周期，直到给出数据读取命令后读取数据输出到数据输入/输出焊盘DQ。延迟控制器262可根据半导体存储器件200的运行速度来控制延迟。延迟同步电路DLL260将内部时钟信号与外部提供的时钟信号CLK(从外部相应芯片提供的)同步。这里，同步电路DLL260为延迟锁定回路，但是也可采用其它时钟同步电路，如锁相环回路(PLL)。延迟控制器262运行在DLL时钟域中并响应由同步电路DLL260输出的时钟信号。
当位于数据输出路径上的TSV连接部160的位置如第三、第四、或第五界面方案Ⅲ、方案Ⅳ、方案Ⅴ设定时，主芯片110的延迟控制器262和延迟同步电路DLL260可被从芯片120、130和140所使用。图4中的例A表示位于芯片110、120、130和140的延迟控制器262的输出节点之间的TSV连接部160，以及位于芯片110、120、130和140的DLL260的输出节点之间的TSV连接部。例A的TSV连接部160可利用方案Ⅲ、方案Ⅳ和方案Ⅴ中的任意一个实现。因此，当TSV连接部160利用方案Ⅲ、方案Ⅳ或方案Ⅴ设置时，例A的TSV连接部160可允许主芯片110的延迟控制器262的输出被从芯片120、130和140使用，从而控制延迟(例如，从给出外部读取命令至从主芯片110的输入/输出焊盘110输出数据之间的延迟(不管数据是从主芯片110的DRAM核205中存储和读出，还是从从芯片120、130和140的DRAM核205之一存储和读出))。对这种延迟的控制可通过控制FIFO222以及串行化器SER224的门控数据的定时来实现。此外，当TSV连接部160利用方案Ⅲ、方案Ⅳ或方案Ⅴ来设定时，例A的TSV连接部160可使得主芯片110的同步电路DLL260的输出(如由同步电路DLL260输出的内部时钟信号)被从芯片120、130和140所使用。当TSV连接部利用方案Ⅲ、方案Ⅳ或方案Ⅴ来设定时，不使用第一到第三从芯片120、130和140的延迟控制器262和延迟同步电路DLL260。当TSV连接部160的位置利用第一或第二界面方案Ⅰ或方案Ⅱ设定时，主芯片110和第一到第三从芯片120、130和140中每一个芯片的延迟控制器262和延迟同步电路DLL260被它们各自的芯片所使用。
表2示出了当TSV连接部160位于数据输出路径上的位置根据第一到第五界面方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ设定时，采用器件200作为主芯片110和从芯片120、130和140(每个芯片具有四个DQ焊盘)的3D半导体器件100的对比示例的特性。
表2
如表2所示，随着TSV160的位置从第一界面方案Ⅰ逐渐接近至第五界面方案Ⅴ，数据窗口变宽，并且时钟信号的数据选通输出存取时间tDQSCK和数据选通边沿到输出数据边沿时间tDQSQ可等效于双晶片封装(DDP)的水平，并且可提供去负载耦合效应。并且，可提高其中多片读取数据连续输出的无缝读取(无缝RD)性能，并且对于其中具有大数据尺寸的大数据窗口的方案Ⅲ是有益的(如在每个芯片的每个FIFO中锁存的128比特的一部分可被从主芯片110顺序地存取)。然而，随着TSV160的位置从第一界面方案Ⅰ逐渐接近至第五界面方案Ⅴ，TSV160的数量增加。
图5示出了用于在图1所示的3D半导体器件100的命令/地址路径上设置TSV界面的一个可选方案。参考图5，命令/地址路径包括地址焊盘ADDR、命令焊盘CMD、地址输入缓冲器230、命令输入缓冲器232、触发器FF233和234、地址缓冲器ADDRQ235、命令缓冲器和命令译码器CMDDECCMDQ236、行译码器ROWDEC237和列译码器COLDEC238。
在命令/地址路径上，TSV连接部160的位置可在几个界面可选方案上，图5示出了四个可选方案(方案Ⅰ-Ⅳ)。方案Ⅰ表示位于每个芯片的各个地址焊盘ADDR和各个命令焊盘CMD的对应几个中的TSV连接部，或者包括对应地址焊盘ADDR和/或命令焊盘CMD的地址路径和/或命令路径的电气节点。方案Ⅱ表示到位于地址输入缓冲器230和触发器FF233之间的各个位置处的每个芯片的命令/地址路径的地址路径部分的TSV连接部160，以及到位于命令输入缓冲器232和触发器234之间的各个位置处的命令/地址路径的命令路径部分的TSV连接部160。方案Ⅱ的这些TSV连接部160可以紧跟在地址输入缓冲器230和命令输入缓冲器232之后。方案Ⅲ表示到位于触发器FF233和地址缓冲器ADDRQ235(用于地址路径部分)以及触发器FF234和命令译码器CMDDECCMDQ236之间的各个位置处的每个芯片的命令/地址路径的TSV连接部。方案Ⅲ的这些TSV连接部160可紧跟在触发器FF233和/或234之后。方案Ⅳ表示到位于地址缓冲器ADDRQ235和地址译码器如列译码器238和行译码器237(用于地址/命令路径的地址路径部分)之间各个位置处的每个芯片的命令/地址路径的TSV连接部160，以及到位于命令缓冲器和命令译码器CMDDECCMDQ236以及地址译码器(如列译码器238和行译码器237)之间各个位置处的每个芯片的命令/地址路径的TSV连接部160。方案Ⅳ的这些TSV连接部160可紧跟在地址缓冲器ADDRQ235和命令缓冲器以及命令译码器CMDDECCMDQ236之后。方案Ⅴ表示到位于地址译码器(如列译码器238和行译码器237)以及DRAM核205之间的各个位置处的每个芯片的命令/地址路径的TSV连接部160。方案Ⅴ的这些TSV连接部160可紧跟在在行译码器ROWDEC237和列译码器COLDEC238之后。
当位于命令/地址路径上的TSV连接部160的位置分别处在方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ的第一到第五界面时，第一到第三从芯片120、130和140中的TSV界面的外部电路块可不使用。换句话说，当TSV连接部160的位置按照第一界面方案Ⅰ设置时，第一到第三从芯片120、130和140的地址焊盘ADDR和命令焊盘CMD可不使用。主芯片110的地址焊盘ADDR和命令焊盘CMD可与第一到第三从芯片120、130和140共用。主芯片110的地址焊盘ADDR和命令焊盘CMD可连接到3D半导体器件100的电极焊盘116a和116b。
当TSV连接部160的位置按照第二界面方案Ⅱ设置时，第一到第三从芯片120、130和140的地址焊盘ADDR、命令焊盘CMD、地址输入缓冲器230、以及命令输入缓冲器232不需要使用。主芯片110的地址焊盘ADDR、命令焊盘CMD、地址输入缓冲器230、命令输入缓冲器232可与第一到第三从芯片120、130和140共用。
当TSV连接部160的位置按照第三界面方案Ⅲ设置时，第一到第三从芯片120、130和140的地址焊盘ADDR、命令焊盘CMD、地址输入缓冲器230、命令输入缓冲器232、以及触发器FF233和234不需要使用。主芯片110的地址焊盘ADDR、命令焊盘CMD、地址输入缓冲器230、命令输入缓冲器232、以及触发器FF233和234可与第一到第三从芯片120、130和140共用。
当TSV连接部160的位置按照第四界面方案Ⅳ设置时，第一到第三从芯片120、130和140的地址焊盘ADDR、命令焊盘CMD、地址输入缓冲器230、命令输入缓冲器232、触发器FF233和234、地址缓冲器ADDRQ235、以及命令缓冲器和命令译码器CMDDECCMDQ236不需要使用。主芯片110的地址焊盘ADDR、命令焊盘CMD、地址输入缓冲器230、命令输入缓冲器232、触发器FF233和234、地址缓冲器ADDRQ235、以及命令缓冲器和命令译码器CMDDECCMDQ236可与第一到第三从芯片120、130和140共用。
当TSV连接部160的位置按照第五界面方案Ⅴ设置时，第一到第三从芯片120、130和140的地址焊盘ADDR、命令焊盘CMD、地址输入缓冲器230、命令输入缓冲器232、触发器FF233和234、地址缓冲器ADDRQ235、命令缓冲器和命令译码器CMDDECCMDQ236、行译码器ROWDEC237、以及列译码器COLDEC238不需要使用。主芯片110的地址焊盘ADDR、命令焊盘CMD、地址输入缓冲器230、命令输入缓冲器232、触发器FF233和234、地址缓冲器ADDRQ235、命令缓冲器和命令译码器CMDDECCMDQ236、行译码器ROWDEC237、以及列译码器COLDEC238可与第一到第三从芯片120、130和140共用。对于方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ中的每个方案，从地址ADDR芯片焊盘到从芯片内部地址位置的那一部分从芯片地址路径可不使用。例如，当3D半导体器件被封装在半导体封装中时(如被包在保护模制材料中)，地址芯片焊盘ADDR可不具有任何的外部导体连接部以及不具有任何用于输入地址信号的信号连接部。对于方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ中的每个方案，从命令芯片焊盘CMD到从芯片内部地址路径位置的那一部分从芯片命令路径可不使用。例如，当3D半导体器件被封装在半导体封装中时(如被包在保护模制材料中)，命令芯片焊盘CMD可不具有任何的外部导体连接部以及不具有任何用于输入命令信号的信号连接部。
表3示出了当TSV连接部160位于数据输出路径上的位置按照第一到第五界面方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ设置时，采用器件200作为主芯片110以及作为从芯片120、130和140(每个芯片具有四个DQ焊盘)的3D半导体器件100的比较示例的特性。
表3
如表3所示，随着TSV160的位置从第一界面方案Ⅰ逐渐接近至第五界面方案Ⅴ，数据窗口变宽，以及信号设置/保持时间好，并且可提供去负载耦合效应。然而，随着TSV160的位置从第一界面方案Ⅰ逐渐接近至第五界面方案Ⅴ，TSV160的数量增加。
图6示出了用于在图1所示的3D半导体器件的时钟路径上设置TSV界面的可选方案。参考图6，时钟路径包括时钟焊盘CLK、时钟输入缓冲器240、以及时钟发生器和缓冲器电路CLK242。每个芯片110、120、130和140可具有初始设计，以使得能够从位于时钟焊盘CLK上的外部源输入时钟信号，以及可被缓冲器240缓冲。时钟发生器242接收由缓冲器240输出的缓冲时钟信号并产生一个或多个内部时钟信号，该内部时钟信号可被内部电路所使用，如命令译码器和命令缓冲器CMDDECCMDQ236和地址缓冲器ADDRQ235。
在时钟路径上，芯片110、120、130和140中的TSV连接部160的位置可位于几个界面上。例如，第一界面方案Ⅰ表示这些芯片的对应时钟焊盘CLK的一个或多个TSV连接部160，或在包括时钟焊盘CLK但位于时钟焊盘CLK之后的电气节点处的一个或多个TSV连接部160。方案Ⅱ表示位于时钟输入缓冲器240和时钟发生器与缓冲器电路CLK242之间的时钟路径上的节点处的一个或多个TSV连接部160。方案Ⅱ的位置可紧跟在时钟输入缓冲器240之后或者正好位于时钟发生器与缓冲器电路CLK242之前。方案Ⅲ表示由时钟发生器与缓冲器电路CLK242输出的对应内部时钟信号的一个或多个TSV连接部160。方案Ⅲ的TSV连接部160可紧跟在时钟发生器与缓冲器电路CLK242之后或者更靠后。
当TSV连接部160在时钟路径上的位置分别按照第一到第三界面方案Ⅰ、方案Ⅱ和方案Ⅲ来布置时，第一到第三从芯片120、130和140中位于TSV界面外部的电路块可不使用。当TSV连接部160的位置按照第一界面方案Ⅰ设置时，第一到第三从芯片120、130和140的时钟焊盘CLK可不使用。主芯片110的时钟焊盘CLK与第一到第三从芯片120、130和140共用。主芯片110的时钟焊盘CLK可连接到3D半导体器件100的电极焊盘116a。
当TSV连接部160的位置按照第二界面方案Ⅱ设置时，第一到第三从芯片120、130和140的时钟焊盘CLK和时钟输入缓冲器240可不使用。主芯片110的时钟焊盘CLK以及时钟输入缓冲器240与第一到第三从芯片120、130和140共用。
当TSV连接部160的位置按照第三界面方案Ⅲ设置时，第一到第三从芯片120、130和140的时钟焊盘CLK、时钟输入缓冲器240、以及时钟发生器与缓冲器电路242不需要使用。主芯片110的时钟焊盘CLK、时钟输入缓冲器240、以及时钟发生器与缓冲器电路242与第一到第三从芯片120、130和140共用。对于方案Ⅰ、方案Ⅱ和方案Ⅲ中的每个方案，自时钟芯片焊盘CLK到从芯片内部时钟路径位置处的那一部分从芯片时钟路径可不使用。例如，当3D半导体器件被封装在半导体封装中时(如被包在保护模制材料中)，时钟芯片焊盘CLK可不具有任何的外部导体连接部以及可不具有任何用于输入时钟信号的信号连接部。
当主芯片110和第一到第三从芯片120、130和140相层叠时，可考虑TSV连接部160的数量、第一到第三从芯片120、130和140的尺寸、对TSV变化的不敏感性或低敏感性、去负载耦合效应、逻辑电路设计的简单性等因素来设置TSV界面。具体来说，在数据输入路径上、数据输出路径和地址/命令路径上，随着TSV连接部160的位置从第一界面方案Ⅰ逐渐接近至第五界面方案Ⅴ，TSV连接部160的数量会增加。因此，被设计为相同类型的主芯片110的面积和第一到第三从芯片120、130和140的面积会增加。由于TSV160的间距/尺寸由半导体制造工艺的设计规则来决定，第一到第五界面方案Ⅰ、方案Ⅱ、方案Ⅲ、方案Ⅳ和方案Ⅴ的最优界面可由半导体制造工艺的设计规则决定。
当主芯片110和第一到第三从芯片120、130和140为不同类型的芯片时，可不设计及制造在第一到第三从芯片120、130和140中不使用的电路块。因此，第一到第三从芯片120、130和140的面积可小于主芯片110的面积。
可考虑对TSV变化的不敏感性或低敏感性以及逻辑电路的简单设计而按照第四界面方案Ⅳ来设置如图4所示的数据输出路径的TSV160位置。因此，第一到第三从芯片120、130和140的读取FIFO222、串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS、以及数据输入/输出焊盘DQ不需要使用，以及主芯片110的读取FIFO222、串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS、以及数据输入/输出焊盘DQ与第一到第三从芯片120、130和140共用。
半导体制造过程中的变化因素可在层叠的第一到第三从芯片120、130和140中出现。在这种情况下，从第一到第三从芯片120、130和140输出的多片读取数据通过TSV160到达主芯片110的读取FIFO222的时间会不同。主芯片110的读取FIFO222不会追踪从第一到第三从芯片120、130和140输出的读取数据的单个延迟时间。为了解决这个问题，主芯片110和第一到第三从芯片120、130和140包括如图7所示的读取FIFO控制器。
图7示出了根据实施例的读取FIFO控制器710和720。在图7中，为便于说明，下面将描述包括在主芯片110中的读取FIFO控制器710和包括在直接层叠在主芯片110上的第一从芯片120中的读取FIFO控制器720，然而，应当理解的是，3D半导体器件中的所有芯片均可包括FIFO控制器。主芯片110包括读取从存储单元阵列块205输出的数据RD1[3:0]和RD1[7:4](参见图2和4)的数据输入/输出驱动/感测放大器IODRV/IOSA220。读取数据RD1[3:0]和RD1[7:4]可顺序地(如读取数据RD1[3:0]后紧跟读取数据RD1[7:4])传输到FIFO控制器710。主芯片110还包括：命令缓冲器和命令译码器CMDDECCMDQ236，其驱动由读取命令产生的第一对准信号FRP_PDL；计数器700，其响应由主芯片110或第一从芯片120提供的第一对准信号FRP_PDL，产生第三对准信号PDL#[1:0]；读取FIFO控制器710，其响应芯片识别信号CID以及第一对准信号FRP_PDL，传输主芯片110的读取数据RD1[3:0]和RD1[7:4]以及第一从芯片120的读取数据RD0[3:0]和RD0[7:4]；以及读取FIFO222，其响应第三对准信号PDL#[1:0]，顺序地存储主芯片110的读取数据RD1[3:0]和RD1[7:4]以及第一从芯片120的读取数据RD0[3:0]和RD0[7:4]。
第一从芯片120可被制造为具有与主芯片110相同的结构。如图4所示，当位于数据输出路径上的TSV连接部160的位置按照第四界面方案Ⅳ设置时，第一从芯片120的读取FIFO222和放置置在读取FIFO222之后的电路块(即串行化器SER224、数据选通输出缓冲器226、数据输出缓冲器228、数据选通焊盘DQS、以及数据输入/输出焊盘DQ)不需要使用。在目前的实施例中，第一从芯片120的读取FIFO控制器720中的第一和第二解多路器(DEMUX)722和724的输出通过第一和第二TSV连接部160a和160b连接到主芯片110的第一和第二DEMUX电路712和714的输出。因此，第一从芯片120的读取FIFO控制器720中的MUX电路728、或门726、以及缓冲器727不需要使用。主芯片110的读取FIFO控制器710中的MUX电路718、或门716、缓冲器717与第一从芯片120共用。
主芯片110的读取FIFO控制器710包括第一和第二DEMUX712和714、以及MUX718、或门716、以及缓冲器717。第一DEMUX712包括一个输出端子I以及两个输出端子O1和O2。第一DEMUX电路712的输入端子I输入通过数据输入/输出驱动/感测放大器IODRV/IOSA220传输的4比特输入数据(如顺序地先输入数据RD1[3:0]，然后输入数据RD1[7:4])。第一DEMUX电路712响应主芯片110的芯片识别信号CID，输出4比特输入数据(如读取数据RD1[3:0]和RD1[7:4])到连接到第一信号线702的第一输出端子O1。第一DEMUX电路712的第二输出端子O2连接到第二信号线704。第二信号线704连接到第一TSV连接部160a，用于连接主芯片110和第一从芯片120。例如，主芯片110的芯片识别信号CID可被设置为“0”，以及第一从芯片120的芯片识别信号CID可被设置为“1”。
第二信号线704通过第一TSV160连接到第一从芯片120的第一DEMUX电路722的输出。第一从芯片120的第一DEMUX电路722响应第一从芯片120的芯片识别信号CID，在其输入端子I顺序地输入第一从芯片120的读取数据RD0[3:0]和RD0[7:4]，以及顺序地输出读取数据RD0[3:0]和RD0[7:4]到连接到第二信号线723的第二输出端子O2。第一从芯片120的第二信号线723通过第一TSV160a连接到主芯片110的第二信号线704。因此，第一从芯片120的读取数据RD0[3:0]和RD0[7:4]传输(在这个例子中，顺序地传输)到主芯片110的第二信号线704。
第二DEMUX电路714包括一个输入端子I和两个输出端子O1和O2。第二DEMUX电路714输入第一对准信号FRP_PDL到输入端子I，该信号由命令缓冲器与命令译码器CMDDECCMDQ236驱动。第二DEMUX电路714响应主芯片110的芯片识别信号CID，输出第一对准信号FRP_PDL到连接到第三信号线706的第一输出端O1。第二DEMUX电路714的第二输出端子O2连接到第四信号线708。第四信号线708连接到第二TSV160b，用于连接主芯片110和从芯片120。
第四信号线708通过第二TSV连接部160b连接到第一从芯片120的第二DEMUX电路724的输出。第一从芯片120的第二DEMUX电路724响应第一从芯片120的芯片识别信号CID，输入第一从芯片120的第一对准信号FRP_PDL到输入端子I，以及输出第一对准信号FRP_PDL到连接到第四信号线725的第二输出端子O2。第一从芯片120的第四信号线725通过第二TSV连接部160b连接到主芯片110的第四信号线708。因此，第一从芯片120的第一对准信号FRP_PDL传输到主芯片110的第四信号线708。
主芯片110的第一对准信号FRP_PDL传输到的第三信号线706以及第一从芯片120的第一对准信号FRP_PDL传输到的第四信号线708连接到或门716。或门716的输出，即来自主芯片110和第一从芯片120的FRP_PDL信号的逻辑或操作的结果信号FRP_PDLD，被传输到逻辑电路717。逻辑电路717响应FRP_PDLD产生第二对准信号FRP_QCTRL，其包含主芯片110的第一对准信号FRP_PDL和第一从芯片120的第一对准信号FRP_PDL的信息。并且，从或门716输出的信号FRP_PDLD提供到计数器700，并且其产生第三对准信号PDL#[1:0]，用于将主芯片110的读取数据RD1[3:0]和RD1[7:4]和第一从芯片120的读取数据RD0[3:0]和RD0[7:4]顺序地存储在读取FIFO222中。
MUX电路718包括两个输入端子I1和I2以及一个输出端子O。在MUX电路718中，主芯片110的读取数据RD1[3:0]和RD1[7:4]传输到的第一信号线702连接到第一输入端子I1、以及第一从芯片120的读取数据RD0[3:0]和RD0[7:4]传输到的第二信号线704连接到第二输入端子I2。MUX电路718响应第二对准信号FRP_QCTRL，输出主芯片110的读取数据RD1[3:0]和RD1[7:4]以及第一从芯片120的读取数据RD0[3:0]和RD0[7:4]到输出端子O，其中这些读取数据输入到第一和第二输入端子I1和I2。MUX电路718的输出端子O连接到读取FIFO222。
读取FIFO222响应第三对准信号PDL#[1:0]，顺序地存储第一从芯片120的读取数据RD1[3:0]和RD1[7:4]以及主芯片110的读取数据RD0[3:0]和RD0[7:4]。响应FIFO输出控制信号EXTCLK#(DOI<3:0>)，顺序输出存储在读取FIFO222中的主芯片110的读取数据RD1[3:0]和RD1[7:4]和第一从芯片120的读取数据RD0[3:0]和RD0[7:4]。
即使第一从芯片120的读取数据RD0[3:0]和RD0[7:4]到达主芯片110的延迟时间与主芯片110的读取数据RD1[3:0]和RD1[7:4]的延迟时间不同，主芯片110的读取FIFO控制器710的MUX电路718也会选择性地传输第一从芯片120的读取数据RD0[3:0]和RD0[7:4]和主芯片110的读取数据RD1[3:0]和RD1[7:4]到读取FIFO222。电流灼伤(burn)现象可以避免。下面参考附图8来描述电流灼伤现象，其中附图8示出如图7所示的主芯片110和第一从芯片120的可选实施例。
图8示出了在FIFO222中存储数据的可选实施例，其中响应于第一使能(enable)信号TSVEN_M，主芯片110的读取数据RD1[3:0]和RD1[7:4]通过第一三态缓冲器810传输到第一信号线802。该第一使能信号TSVEN_M在主芯片110中产生。响应于第二使能信号TSVEN_S，第一从芯片120的读取数据RD0[3:0]和RD0[7:4]通过第二三态缓冲器820传输到第二信号线822。该第二使能信号TSVEN_S在第一从芯片120中产生。第二信号线822通过TSV160c而连接到第一信号线802。第一从芯片120的读取数据RD0[3:0]和RD0[7:4]通过TSV160c传输到第一信号线802。传输到第一信号线802的主芯片110的读取数据RD1[3:0]和RD1[7:4]以及第一从芯片120的读取数据RD0[3:0]和RD0[7:4]被顺序地存储在读取FIFO222中，然后被输出。
由于在半导体制造过程中主芯片110和第一从芯片120的变化因素，主芯片110的读取数据RD1[3:0]和RD1[7:4]到达读取FIFO222的时间以及第一从芯片120的读取数据RD0[3:0]和RD0[7:4]到达读取FIFO222的时间彼此之间会不同。当主芯片110的读取数据RD1[3:0]和RD1[7:4]和第一从芯片120的读取数据RD0[3:0]和RD0[7:4]的无缝数据输出操作进行时，会在第一信号线802、TSV160、以及第二信号线822中发生读取数据冲突。例如，第一从芯片120的读取数据RD0[3:0]和RD0[7:4]为逻辑高电平并且主芯片110的读取数据RD1[3:0]和RD1[7:4]为逻辑低电平，在第二三态缓冲器820、第一信号线802、TSV160、以及第一三态缓冲器810之间形成电流路径800。由于该电流路径800的存在，会发生电流灼伤现象。
当无缝数据输出操作进行时发生的该电流灼伤现象可通过读取FIFO控制器710避免，该控制器710控制读取FIFO222通过分别独立的第一和第二信号线702和704将第一从芯片120的读取数据RD0[3:0]和RD0[7:4]以及主芯片110的读取数据RD1[3:0]和RD1[7:4]传输到主芯片110，并且控制MUX电路718选择性地传输第一从芯片120的读取数据RD0[3:0]和RD0[7:4]以及主芯片110的读取数据RD1[3:0]和RD1[7:4]到读取FIFO222。
响应于在主芯片110和第一从芯片120中产生的第一和第二使能信号TSVEN_M和TSVEN_S，如图8所示的第一和第二三态缓冲器810和820的每一个均驱动主芯片110的读取数据RD1[3:0]和RD1[7:4]以及第一从芯片120的读取数据RD0[3:0]和RD0[7:4]。另一方面，响应于主芯片110和第一从芯片120中每一个的芯片识别信号CID，如图7所示的读取FIFO控制器710和720选择性地传输第一从芯片120的读取数据RD0[3:0]和RD0[7:4]以及主芯片110的读取数据RD1[3:0]和RD1[7:4]。因此，如图7所示的主芯片110和第一从芯片120不需要额外的电路块来产生第一和第二使能信号TSVEN_M和TSVEN_S。
图9示出了上面描述的3D半导体器件100的如图7所示的读取FIFO控制器710和720的操作时序图。参考图9，提供第一从芯片120的读取数据RD0[3:0]和RD0[7:4]和第一对准信号FRDTP，以及提供主芯片110的读取数据RD1[3:0]和RD1[7:4]和第一对准信号FRDTP。第一从芯片120的读取数据RD0[3:0]和RD0[7:4]传输到主芯片110的第二信号线704，以及主芯片110的读取数据RD1[3:0]和RD1[7:4]传输到主芯片110的第一信号线702。信号FRP_PDLD由第一从芯片120和主芯片110的FRDTP信号的逻辑或操作而产生。第二对准信号FRP_QCTRL由逻辑电路717响应信号FRP_PDLD而产生。响应于用于选择多路器718的输入的第二对准信号FRP_QCTRL，第一从芯片120的读取数据RD1[3:0]和RD1[7:4]以及主芯片110的读取数据RD0[3:0]和RD0[7:4]传输到读取FIFO222。读取FIFO222响应第三对准信号PDL#[1:0]，顺序地存储第一从芯片120的读取数据RD1[3:0]和RD1[7:4]以及主芯片110的读取数据RD0[3:0]和RD0[7:4]。响应于FIFO输出控制信号EXTCLK#DOI<3:0>)，顺序地输出存储在读取FIFO222中的第一从芯片120的读取数据RD1[3:0]和RD1[7:4]以及主芯片110的读取数据RD0[3:0]和RD0[7:4]。
如上所述，图7示出了包括主芯片110和单个从芯片(第一从芯片120)的3D半导体器件100的例子。当需要附加从芯片时，如图7所示的TSV连接部160可被扩展用于附加从芯片，从而使得TSV连接部160a和160b与附加从芯片所共用。可选地，对于增加的每个附加从芯片，可为主芯片110增加专用信号线以作为到多路器718的附加输入(类似于主芯片的信号线704)，以及增加专用信号线作为到或门716的附加输入(类似于主芯片的信号线708)，两个附加TSV连接部160(类似于TSV连接部160a和160b)从主芯片110中的这些附加专用信号线延伸到附加从芯片的信号线723和725。将会认识到的是，主芯片110的其它电路应当变型以适应这样的变化，包括如多路器718和或门716的变型以适应这些附加输入。
作为进一步的例子，从芯片可被分为共用TSV连接部160的多个组。例如，第一TSV连接部160可专用于将第一组从芯片连接到主芯片110，以及第二TSV连接部160可专用于将第二组从芯片连接到主芯片110。进一步的，共用这些TSV连接部160的从芯片可被选定(或给定芯片ID(CID)或进行编程)，从而使得同一组中的从芯片彼此之间不会顺序地输出数据。例如，第一组从芯片输出到它们的相应共用第一TSV连接部160的FIFO控制器的数据输出(如专用于第一组)与第二组从芯片输出到它们的相应共用第二TSV连接部的FIFO控制器的数据输出(如专用于第二组)可在时间上交替。例如，第一组从芯片可在时间t0、t2、t4和t6时输出数据到它们各自的FIFO控制器，而第二组从芯片可在时间t1、t3和t5时(并且主芯片可在时间t7时输出数据到FIFO710)输出数据到FIFO控制器。通过分开使用TSV连接部160，电流灼伤的风险可降低并同时减小电路尺寸。
图10示出了如图1所示的3D半导体器件100的全局控制操作。参考图10，层叠在如图1所示的3D半导体器件100中的主芯片110和第一到第三从芯片120、130和140的每一个均可具有与上面描述的图2所示的半导体存储器件200相同的电路设计。3D半导体器件100包括多个层阶，这些层阶包括主芯片110和第一到第三从芯片120、130和140。该多个层阶可被限定为一组DRAM芯片，其中相同的命令焊盘CMD和地址焊盘ADDR被输入到该组DRAM芯片。一般地，这些层阶通过芯片选择信号CS来区分。例如，作为第一层阶的主芯片110由第一芯片选择信号CS0所驱动，作为第二层阶的第一从芯片120由第二芯片选择信号CS1所驱动，作为第三层阶的第二从芯片130由第三芯片选择信号CS2所驱动，作为第四层阶的第三从芯片140由第四芯片选择信号CS3所驱动。芯片选择信号CS0、CS1、CS2和CS3可施加到命令焊盘CMD或其它焊盘，如现有技术中已知的那样。此外，芯片选择信号施加的方式可与命令通过命令焊盘CMD施加的方式类似，例如可提供独立的芯片选择焊盘，并且硅贯通孔连接部可通过这里针对主和从芯片的命令与命令路径所描述的方式将主芯片的芯片选择路径连接到从芯片的芯片选择路径。
当所有的主芯片110和第一到第三从芯片120、130和140一起操作时，控制主芯片110和第一到第三从芯片120、130和140的逻辑电路被放置在主芯片110中。例如，当TSV连接部160位于数据输出路径上的位置按照第四界面方案Ⅳ设定时(如参见附图4)，延迟同步电路DLL260、延迟控制器262、读取FIFO222、串行化器SER224、以及数据输入/输出、命令和地址相关逻辑电路构成全局控制电路1000，其控制主芯片110和第一到第三从芯片120、130和140的数据输出。即使读取操作在第一到第四层阶中一个层阶的任一芯片中进行时(如读取操作在主芯片110和第一到第三从芯片120、130和140中的任一芯片中进行)，主芯片110中的全局控制电路1000也可正常工作。
图10还示出了实现根据图3、4、5和6描述的几个TSV连接部界面可选方案的示例性TSV界面1010。具体来说，在图10的例子中，数据输入路径的TSV连接部按照方案Ⅱ(如根据附图3描述的那样)设置，使得到数据输入路径的TSV连接部160a位于数据输入缓冲器210与触发器213之间的对应位置处。在图10的例子中，数据输出路径的TSV连接部界面按照方案Ⅳ(如根据图4描述的那样)设置，到数据输出路径的TSV连接部160b位于数据输入/输出驱动/感测放大器IODRV/IOSA220与FIFO222之间的对应位置处。命令/地址路径的TSV连接部界面按照方案Ⅱ(如根据图5讨论的那样)设置，到命令路径和地址路径的TSV连接部160c分别地设置在命令输入缓冲器232与触发器234之间以及在地址输入缓冲器230与触发器233之间。时钟输出路径的TSV连接部界面按照方案Ⅱ(如根据图6讨论的那样)设置，到时钟路径的TSV连接部160d设置在时钟输入缓冲器240与时钟发生器和缓冲器电路CLK242之间。TSV界面在图10中由粗虚线1010表示。TSV连接部160I、160m、160n、160o、160p和160q在图10中由点斜线(dotwithaslash)表示，其中每个点斜线为表示一个或多个TSV连接部160的符号，TSV连接部的数量取决于芯片间要连接的信号线数量(例如，如果连接部是到4比特宽内部数据总线，则一个TSV连接部符号表示分别将一个芯片的4比特宽数据总线的每个信号线连接到其它芯片的对应信号线的4个TSV连接部160)。应当注意的是，图10中的TSV连接部参考标记160I、160m、160n、160o、160p和160q并不意味着这些TSV连接部必须要与本应用中描述的其它TSV连接部不同-它们可以是相同或不同的，这将是很清楚的。例如，尽管TSV连接部160n具有与参考图7和8描述的TSV连接部160a和160c不同的参考标记，但是TSV连接部160n也可表示TSV连接部160a和/或160c。
图11示出了用于控制如图10所示的全局控制电路1000的全局芯片选择信号发生电路。为了便于说明，图11将描述全局芯片选择信号发生电路1110和1120，它们可被包括在主芯片110和直接地层叠在主芯片110上的第一从芯片120中。主芯片110的全局芯片选择信号发生电路1110包括：第一与门1112，其输入在主芯片110的芯片识别熔丝(fuse)单元1111中产生的芯片识别信号CID的反相值与第一芯片选择信号CS0；第二与门1113，其输入主芯片110的芯片识别信号CID以及第二芯片选择信号CS1；以及第一或门1114，其输入第一和第二与门1112和1113的输出。在这个例子中，为0的芯片ID(CID＝0)设置该芯片作为主芯片。通过设定芯片ID为0，输入到与门1112的反相芯片ID将被设定为1，使得输入到与门1112的CS0通过与门1112到或门1114，并且输入到与门1113的芯片ID将被设定为0，从而使得与门1113输出0。因此，第一或门1114的逻辑输出与CS0逻辑是相同的。或门1114的输出可用于芯片的芯片选择(CS_ME)。因此，CS0可用于选择主芯片110，使得其芯片IDCID设定为0。主芯片110响应其自身的芯片选择信号CS_ME来操作。
主芯片110的全局芯片选择信号发生电路1110包括：第三与门1115，其输入芯片识别信号CID以及第一芯片选择信号CS0；第四与门1116，其输入主芯片110的芯片识别信号CID的反相信号与第二芯片选择信号CS1；以及第二或门。主芯片110为0的芯片ID(CID＝0)使得输入到与门1116的反相芯片ID为1，使得输入到与门1116的CS1通过与门1116到达或门1117。输入到与门1115的为0的芯片ID使得与门1115的输出为0。因此，或门1117的逻辑输出与CS1逻辑相同，并且可被主芯片110利用从而识别从芯片存取请求(CS_OTHER)。
芯片选择信号CS_ME和其它芯片选择信号CS_OTHER输入到第三或门1118，并且第三或门1118的输出被生成为全部芯片选择信号CS_ALL。当主芯片110或第一从芯片120被选择时，该全部芯片选择信号CS_ALL被激活。当主芯片110或第一从芯片120操作时，该全部芯片选择信号CS_ALL可用于激活如图10所示的全局控制电路1000，从而使得可进行主芯片110和第一从芯片120中的读取操作。
在这个例子中，第一从芯片120的全局芯片选择信号发生电路1120具有与主芯片110的全局芯片选择信号发生电路1110相同的结构。唯一的区别在于主芯片110的芯片识别信号CID被设定为“0”，第一从芯片120的芯片识别信号CID被设定为“1”。在主芯片110的芯片识别熔丝单元1111中产生的芯片识别信号CID可在主芯片110中被设定为逻辑“0”。在第一从芯片120的芯片识别熔丝单元1121中产生的芯片识别信号CID可在第一从芯片120中被设定为逻辑“1”。从芯片120的芯片选择信号CS_ME表示第一从芯片120已被选择并操作。从芯片120的其它芯片选择信号CS_OTHER表示第一从芯片120之外(这里指主芯片110)的其它芯片已被选择。第一从芯片120的全部芯片选择信号CS_ALL表示该从芯片之外的其它芯片(这里指主芯片110)和/或第一从芯片120已被选择。不需要使用第一从芯片120的全部芯片选择信号CS_ALL。在该例子中，芯片识别信号CID由芯片识别熔丝单元1111产生。然而，其它的电路也可用于产生芯片识别信号CID，如可由外部命令编程的模式寄存器装置产生。该芯片识别信号CID还可由状态控制信息产生。还应当注意的是，芯片识别熔丝单元1111是可编程的，如由激光熔丝切割操作或由电气熔丝设置操作来编程。此外，如在本申请中使用的那样，应用到产生芯片识别信号CID的电路的限定词“可编程”意于包括可预先编程和/或已编程的元件，尽管对器件的随后修改会阻止进一步的编程。
图12示出了根据一个实施例的全局命令发生器。为了便于说明，图12将描述包括在主芯片110和直接地层叠在主芯片110上第一从芯片120内的全局命令发生电路1210和1220。主芯片110的全局命令发生电路1210和1220包括第一和第二芯片选择信号焊盘1211和1212、第一到第四缓冲器1213、1214、1215和1216、第一和第二锁存器1217和1218、以及命令译码器236。
输入到主芯片110的第一芯片选择信号焊盘1211的第一芯片选择信号/CS0通过第一和第二缓冲器1213和1214连接到第一信号线1201，以及输入到主芯片110的第二芯片选择信号焊盘1212的第二芯片选择信号/CS1通过第三和第四缓冲器1215和1216连接到第二信号线1202。传输到第一信号线1201的第一芯片选择信号/CS0被存储在响应于主芯片110的内部时钟信号PCLKF的第一锁存器1217中，然后提供给命令译码器CMDDEC236。传输到第二信号线1202的第二芯片选择信号/CS1被存储在响应于主芯片110的内部时钟信号PCLKF的第二锁存器1218中，然后提供给命令译码器CMDDEC236。
主芯片110的命令译码器CMDDEC236响应主芯片110的芯片识别信号CID、芯片选择信号/CS0、以及包括读和写命令RD/WR的命令CMD，产生其自身命令信号CMD_ME或全部命令信号CMD_ALL。命令译码器CMDDEC236可包括参考图11所描述的全局芯片选择信号发生电路1110以产生CS_ME或CS_ALL信号，它们可用于分别响应CS_ME或CS_ALL信号而产生或分别门控(或通过)命令CMD到CMD_ME和CMD_ALL信号。如果CS_OTHER信号在芯片110和120中实现(例如，如参考图11描述的那样)，则CMD_OTHER信号可类似地通过产生或门控CMD而产生，以产生CMD_OTHER信号。命令信号CMD_ME表示响应于主芯片110的芯片识别信号CID和第一芯片选择信号/CS0而目前输入的命令为用于主芯片110的命令。主芯片110由于其自身命令信号CMD_ME而进入操作模式。全部命令信号CMD_ALL表示目前输入的命令为主芯片110或第一从芯片120的命令。当主芯片110或第一从芯片120被选择时，全部命令信号CMD_ALL被激活。当主芯片110或第一从芯片120操作时，全部命令信号CMD_ALL用于激活如图10所示的全局控制电路1000，从而使得第一从芯片120的读/写操作可与主芯片110的操作相结合进行以完成读/写操作。
传输到第一信号线1201的第一芯片选择信号/CS0以及传输到第二信号线1202的第二芯片选择信号/CS1通过第一和第二TSV160d和160e而连接到第一从芯片120的全局命令发生电路1220。
第一从芯片120的全局命令发生电路1220具有与主芯片110的全局命令发生电路1210相同的结构。第一从芯片120的全局命令发生电路1220接收传输到连接至第一TSV160d的第三信号线1203的第一芯片选择信号/CS0，以及接收传输到连接至第二TSV160e的第四信号线1204的第二芯片选择信号/CS1。在第一从芯片120的全局命令发生电路1220中，不需使用放置在连接至第一和第二TSV160d和160e的第三和第四信号线1203和1204之前的电路，即不需使用第一和第二芯片选择信号焊盘1221和1222以及第三到第四缓冲器1223、1224、1225和1226。传输到第三信号线1203的第一芯片选择信号/CS0被存储在响应于第一从芯片120的内部时钟信号PCLKF的第一锁存器1227中，然后被提供给第一从芯片120的命令译码器CMDDEC236。传输到第四信号线1204的第二芯片选择信号/CS1被存储在响应于第一从芯片120的内部时钟信号PCLKF的第二锁存器1228中，然后被提供给第一从芯片120的命令译码器CMDDEC236。
第一从芯片120的命令译码器CMDDEC236响应第一从芯片120的芯片识别信号CID以及包括读和写命令RD/WR的命令CMD，产生其自身命令信号CMD_ME。第一从芯片120的命令译码器CMDDEC236包括参考图11所描述的全局芯片选择信号发生电路1120。命令信号CMD_ME表示响应于芯片识别信号CID以及第一从芯片120的第二芯片选择信号/CS1而目前输入的命令为用于第一从芯片120的命令。由于其自身命令信号CMD_ME，第一从芯片120进入操作模式
用在如图11所示的全局芯片选择信号发生电路1110和1120以及如图12所示的全局命令发生电路1220中的构思可应用到主芯片110的晶片上终端(ODT)电路以及第一从芯片120的ODT电路。当主芯片110或第一从芯片120被选择时，主芯片110的ODT电路可被激活。对于仅通过TSV连接部160从主芯片110接收到的信号，不需要生成第一从芯片120的ODT电路。例如，当通过图10的TSV连接部160p和/或图13的1302从主芯片接收到命令信息时，连接到连接至命令焊盘CMD的信号线的第一从芯片120的ODT电路不需要为第一从芯片而激活。
在主芯片110和第一到第三从芯片120、130和140的层叠结构中，与命令/地址/数据写入/数据读取相关的信号可通过TSV连接部160而彼此连接。图13示出了根据一个实施例的主芯片110中局部读取控制路径1300和全局读取控制路径1350。局部读取控制路径1300可以是主芯片110的读取控制路径，全局读取控制路径1350可以是包括第一到第三从芯片120、130和140并通过TSV连接部160而连接到主芯片110的读取控制路径。
局部读取控制路径1300包括接收命令CMD的命令输入缓冲器232、触发器FF234、读取命令译码器1310以及附加延迟移位寄存器ALQ1312，并且读取控制信号RD_CTRL在局部读取控制路径1300中产生。存储在存储单元阵列块MEMORY核205中的数据响应于读取控制信号RD_CTRL而被传输到数据输入/输出驱动器IOSA220，并被输出到读取FIFO222、串行化器SER224、数据输出缓冲器228、以及数据输入/输出焊盘DQ。主芯片110的局部读取控制路径1300响应于主芯片110的第一芯片选择信号CS0而被激活。
全局读取控制路径1350包括接收命令CMD的命令输入缓冲器232、触发器FF234、读取命令译码器复本(replica)电路READCmdDec1310c、以及附加延迟移位寄存器复本电路ALQ1312c，并且复制的读取控制信号RD_CTRL_C在全局读取控制路径1350中产生。附加延迟移位寄存器ALQ1312和附加延迟移位寄存器复本电路ALQ1312c由接收时钟信号CLK和CLKB的时钟输入缓冲器240和时钟缓冲器电路CLKDELAY242控制。复制(duplicate)的读取控制信号RD_CTRL_C被提供给延迟控制器262以及FIFO输出控制器1318，并用于控制读取FIFO222。存储在存储单元阵列块MEMORY核205中的数据或从第一到第三从芯片120、130和140输出的数据被传输到读取FIFO222。传输到读取FIFO222的数据被输出到串行化器224、输出缓冲器228、以及数据输入/输出焊盘DQ。
读取FIFO222由响应在延迟控制器262中产生的锁存控制信号LAT_CTRL的FIFO输出控制器1318控制。延迟控制器262响应复制的读取控制信号RD_CTRL_C和内部时钟信号I_CLK而产生锁存控制信号LAT_CTRL。复本的读取控制信号RD_CTRL_C在全局读取控制路径1350上产生，该全局读取控制路径1350包括接收命令CMD的命令输入缓冲器232、触发器FF234、读取命令译码器复本电路READCmdDec1310c、以及附加延迟移位寄存器复本电路ALQ1312c。内部时钟信号I_CLK由接收时钟信号CLK和CLKB的时钟输入缓冲器240、DLL1320、第一DLL复本延迟电路1322以及读取复本延迟电路1324来产生。第一和第二DLL复本延迟电路1322和1326为复制DLL1320并用于指示DLL1320的操作延迟时间的模块。读取复本延迟电路1324补偿路径上的延迟，即时钟输出路径tSACPATH1328上的延迟，其中DLL1320的输出时钟信号在上述路径上施加到串行化器SER224。
如图10所示的全局控制电路1000可如图13所示实现。具体来说，全局读取控制相关电路包括命令输入缓冲器232、触发器234、读取命令译码器READCmdDec1310、附加延迟移位寄存器ALQ1312、读取命令译码器READCmdDec1310c、附加延迟移位寄存器复本电路ALQ1312c、时钟输入缓冲器240、时钟缓冲器242、DLL1320、第一和第二DLL复本延迟电路1322和1326、读取复本延迟电路1324、时钟输出路径tSACPATH1328、读取FIFO222、串行化器SER224、数据输出缓冲器228、以及数据输入/输出焊盘DQ。全局控制电路1000响应于主芯片110的第一芯片选择信号CS0或第一从芯片120的第二芯片选择信号CS1而被激活。
延迟控制器262一般包括多个串联的触发器。延迟控制器262的第一触发器接收读取控制信号RD_CTRL_C以及内部时钟信号I_CLK，并保证它们之间的余量。不管半导体制造工艺、电压、温度等中的变化(PVT变化)如何，为了保证读取控制信号RD_CTRL_C与内部时钟信号I_CLK之间的余量，内部时钟信号I_CLK由第一DLL复本延迟电路1322和读取复本延迟电路1324产生。
当命令CMD以及时钟信号CLK和CLKB被传输到信号线上以及传输到连接在主芯片110与第一到第三从芯片120、130和140之间的TSV1302和1304时，命令CMD以及时钟信号CLK和CLKB承受在主芯片110以及第一到第三从芯片120、130和140中的TSV1302与1304之间的负载。然而，传输到DLL1320的时钟信号CLK以及CLKB不承受TSV1302与1304之间的负载。由于TSV1302与1304之间负载的存在，与时钟控制信号I_CLK相比，读取控制信号RD_CTRL_C通过延迟时间例如大约500ps的延迟时滞而提供给延迟控制器262。因此，存在这样一个问题，即读取控制信号RD_CTRL_C与内部时钟信号I_CLK之间的余量会在延迟控制器262的第一触发器中减小。
因此，主芯片110的命令CMD和时钟信号CLK以及CLKB通过旁接绕过TSV1302和1304而不必承受TSV1302和1340的负载。由主芯片110的命令缓冲器和命令译码器CMDDECCMDQ236所接收的命令CMD的信号路径可不包括任何连接到从芯片TSV连接部的连接部，如TSV连接部1302。类似地，由主芯片110的DLL1320接收到的时钟信号CLK以及CLKB的信号路径可不包括任何连接到从芯片TSV连接部的连接部，如TSV连接部1304。相反，第一到第三从芯片120、130和140的命令CMD和时钟信号CLK及CLKB可通过TSV1302和1304。
图14示出了TSV输入/输出(I/O)模块1400的例子，其可以是图13中的模块1402或1404。根据一个实施例，TSV输入/输出模块1400可使得主芯片110的路径与第一到第三从芯片120、130和140的路径彼此之间不同。下面将结合由图13中的模块1402的实现方式来描述TSV输入/输出模块1400。参考该说明书以及附图13将会理解由模块1404给出的模块1400的实现方式。如图14所示的TSVI/O模块1400包括如图13所示的TSV1302区域并且该模块1400被包括在主芯片110与第一到第三从芯片120、130和140中。
参考图14，TSVI/O模块1400包括接收通过命令输入缓冲器232传输的命令CMD的第一路径1410和第二路径1420。第一路径1410包括响应于芯片识别信号CID的第一反相器1411。第二路径1420包括响应于芯片识别信号CID的缓冲器1421、连接到缓冲器1421的输出以及TSV1302的锁存器1422、输入锁存器1422的输出的第二反相器1423、以及响应于芯片识别信号CID而输入第二反相器1423的输出的第三反相器1424。第一反相器1411的输出和第三反相器1424的输出被输入到第四反相器1426。当图13的模块1402实现为如图14的模块1400时，第四反相器1426的输出被提供给如图13所示的触发器FF234。当图13的模块1404实现为如图14的模块1400时，第四反相器1426的输出被提供给如图13所示的时钟发生器与缓冲器CLK242。
主芯片110响应主芯片110的芯片识别信号CID例如“0”，通过TSVI/O模块1402的第一路径1410接收命令CMD。例如，第一到第三从芯片120、130和140中的第一从芯片120响应第一从芯片120的芯片识别信号CID例如“1”，通过TSVI/O模块1402的第二路径1420接收命令CMD。主芯片110的命令CMD不通过TSV连接部1302，因此不承受TSV负载。第一从芯片120的命令CMD通过TSV连接部1302，因此承受TSV负载。在目前的实施例中，已经说明了接收命令CMD的TSVI/O模块1402。然而，TSVI/O模块还可用于接收地址/数据输入/时钟信号ADD/DIN/CLK信号，如增加图10中的TSV连接部160I、160m、160o和160q(例如，在图10的缓冲器210、226、240和/230后使用TSVI/O模块1400，其中图10的TSV连接部160I、160m、160o和/或160q可表示模块1400的TSV连接部1302)。在这种情况下，主芯片110的地址、数据输入和/或时钟信号ADD/DIN/CLK通过第一路径1410输入并且不会具有TSV负载，以及第一到第三从芯片120、130和140的地址、数据输入和/或时钟信号ADDR/DIN/CLK通过第二路径1420输入并且具有TSV负载。
当其中层叠多个芯片的3D器件要求基于该芯片的层具有不同的电路配置时，需要根据各层对晶圆和/或芯片进行管理，这会导致生产效率上的退步。图15A和15B分别地示出了根据一个实施例的包括不同元件的逻辑电路，这些元件适合具有相同物理性能的电路的芯片中基于层的自身设计目的。当物理上相同的芯片被组装后加电并且这些芯片被电气自动化彼此区别时，如图15A所示，可以实现基于层具有不同电路结构的3D器件。
用于实现基于层具有不同电路结构的3D器件的元件包括：用于电气施加芯片识别信号CID的电路，以及用于通过接收芯片识别信号CID而电气区别基于层的电路结构、I/O类型等的电路。用于电气施加芯片识别信号CID的电路可使用计数器700。具有不同元件的逻辑电路1500如图15B所示，其中这些不同元件通过接收所有层均具有相同电路的芯片中的芯片识别信号CID而适合基于层的自身设计目的。
参考图15B，在主芯片110和第一从芯片120中都存在逻辑电路1500。逻辑电路1500包括接收输入信号IN的DEMUX电路1501、第一和第二电路1503和1505以及将输出信号OUT输出的MUX电路1507。DEMUX电路1501响应芯片识别信号CID选择性传输输入信号IN到第一电路1503或第二电路1505。第一电路1503和第二电路1505具有不同的电路结构。MUX电路1507响应芯片识别信号CID选择性传输第一电路1503的输出或第二电路1505的输出作为输出信号OUT。
假定例如主芯片110的芯片识别信号CID为“0”，以及例如第一从芯片120的芯片识别信号CID为“1”。主芯片110的逻辑电路1500响应主芯片110的芯片识别信号CID“0”，通过DEMUX电路1501传输输入信号IN到第一电路1503，并且通过MUX电路1507输出第一电路1503的输出作为输出信号OUT。第一从芯片120的逻辑电路1500响应第一从芯片120的芯片识别信号CID“1”，通过DEMUX电路1501传输输入信号IN到第二电路1505，并且通过MUX电路1507输出第二电路1505的输出作为输出信号OUT。因此，在具有相同逻辑电路1500的主芯片110和第一从芯片120中，主芯片110被构造为第一电路1503，以及第一从芯片120被构造为第二电路1505。
在所有层均具有相同电路的芯片中，逻辑电路产生用于激活芯片的芯片选择信号和响应芯片选择信号产生全局芯片选择信号。逻辑电路可被解释为全局芯片选择信号发生电路1110和1120，它们分别被包括在如图11所示的主芯片110和第一从芯片120中。具体来说，当主芯片110或第一从芯片120被选择时，全局芯片选择信号发生电路1110和1120激活主芯片110的所有芯片选择信号CS_ALL，从而激活主芯片110的全局控制电路1000(参见图10)，该全局控制电路1000由主芯片110和第一从芯片120所共用。当仅主芯片110被选择时，全局芯片选择信号发生电路1110和1120激活主芯片110的自身芯片选择信号CS_ME，从而激活主芯片110，以及当仅第一从芯片120被选择时，全局芯片选择信号发生电路1110和1120激活第一从芯片120的芯片选择信号CS_ME，从而激活第一从芯片120。
在其中所有层均具有相同电路的芯片相层叠的3D器件中，用于晶圆级测试的电路块和用于封装级测试的电路块需要彼此之间相互区别开。图16示出了根据一个实施例的一个结构中的电晶片分类(EDS)级测试路径和封装级测试路径，其中该结构中主芯片110和第一从芯片120在该结构中相层叠。电晶片分类(EDS)级测试可包括在组装到封装中之前测试单个芯片或晶片。当与晶圆相集成时或者从晶圆分离(切割)后(不管是从晶圆的所有其它晶片完全地分离，还是与晶圆的一个或多个其它晶片相集成)，可采用EDS级测试对单个晶片进行测试。封装级测试可包括测试包括主芯片110和与主芯片110相层叠的从芯片120的封装。例如，该封装可包括保护封装的主芯片110、第一从芯片120以及其它芯片(例如，附加从芯片，如图10中的那些)的保护性封装材料。
参考图16，主芯片110的EDS级测试路径和封装级测试路径可包括命令路径、时钟路径、数据路径、以及数据选通信号路径。主芯片110的EDS级测试路径和封装级测试路径是相同的。主芯片110的命令路径包括接收命令CMD的命令焊盘1611、输入命令CMD的输入缓冲器1614、响应芯片选择信号CID传输命令CMD到第一信号线1601的驱动器1615、以及响应第二信号线1602的时钟信号CLK锁存第一信号线1601的命令CMD的锁存电路1618。
主芯片110的时钟路径包括输入被时钟焊盘1612和1613接收的时钟信号CLK和CLKB并输出时钟信号CLK的时钟输入缓冲器1616、响应芯片识别信号CID传输时钟信号CLK到第二信号线1602的驱动器1617、以及传输第二信号线1602的时钟信号到内部电路的缓冲器1619。
主芯片110的数据路径包括接收数据D的数据焊盘1621、输入数据D的数据输入缓冲器1623、响应芯片识别信号CID传输数据D到第三信号线1603的驱动器1624、以及响应第三信号线1603的数据选通信号DS锁存第三信号线1603的数据D的锁存器1627。
主芯片110的数据选通信号路径包括输入被数据选通信号焊盘1622接收的数据选通信号DS的输入缓冲器1625、响应芯片识别信号CID传输数据选通信号DS到第四信号线1604的驱动器1626、以及传输第四信号线1604的数据选通信号DS到内部电路的缓冲器1628。
第一从芯片120具有与主芯片110的命令路径、时钟路径、数据路径、以及数据选通信号路径相同的电路结构。第一从芯片120的EDS级测试路径和封装级测试路径可彼此不同。
与主芯片110的EDS级测试路径相似，第一从芯片120的EDS级测试路径包括：命令路径，该命令路径包括命令焊盘1631、输入缓冲器1634、驱动器1635、第五信号线1605、以及锁存器1638；时钟路径，该时钟路径包括时钟焊盘CLK和CLKB、时钟输入缓冲器1636、驱动器1637、第六信号线1606以及缓冲器1639；数据路径，该数据路径包括数据焊盘1641、数据输入缓冲器1643、驱动器1644、第七信号线1607、以及锁存器1647；以及数据选通信号路径，该数据选通路径包括数据选通信号焊盘1643、输入缓冲器1645、驱动器1646、第八信号线1608、以及缓冲器1648。第一从芯片120的EDS级测试路径响应于第一从芯片120的芯片识别信号CID而形成。
第一从芯片120的封装级测试采用主芯片110的命令路径、时钟路径、数据路径、以及数据选通信号路径。命令CMD、时钟信号CLK、数据D、以及数据选通信号DS通过TSV160f、160g、160h和160i从主芯片110接收。本申请中如图10所示的器件可实现图16中的详细电路，以及TSV连接部160f、160g、160h和160i可以分别对应于TSV连接部160o、160p、160l和160m。第一从芯片120的第五信号线1605通过TSV连接部160f连接到主芯片110的第一信号线1601，并通过主芯片110的命令路径接收传输到第一信号线1601的命令CMD。第一从芯片120的第六信号线1606通过TSV连接部160g连接到主芯片110的第二信号线1602，并通过主芯片110的时钟路径接收传输到第二信号线1602的时钟信号CLK。第一从芯片120的第七信号线1607通过TSV连接部160h连接到主芯片110的第三信号线1603，并通过主芯片110的数据路径接收传输到第三信号线1603的数据D。第一从芯片120的第八信号线1608通过TSV连接部160i连接到主芯片110的第四信号线1604，并通过主芯片110的数据选通信号路径接收传输到第四信号线1604的数据选通信号DS。
封装级测试可包括测试包括主芯片110和与主芯片110相层叠的从芯片120的封装。当第一从芯片120的封装级测试进行时，第一从芯片120的锁存器1638用于第一从芯片120的命令路径，从芯片的命令焊盘1631、输入缓冲器1634、以及驱动器1635在封装级测试过程中不使用。锁存器1638响应于通过TSV160g从主芯片110的第二信号线1602传输到第五信号线1605的时钟信号CLK，锁存通过TSV160f从主芯片110的第一信号线1601而传输到第五信号线1650的命令CMD。在第一从芯片120的封装级测试过程中，缓冲器1639用于第一从芯片120的时钟路径中，并且第一从芯片120的时钟焊盘CLK和CLKB、时钟输入缓冲器1636、以及驱动器1637在封装级测试过程中不使用。缓冲器1639接收通过TSV160g从主芯片110的第二信号线1602传输到第五信号线1605的时钟信号CLK。在封装级测试过程中，锁存器1647用于第一从芯片120的数据路径中，并且数据焊盘1641、数据输入缓冲器1643、以及驱动器1644在封装级测试过程中不使用。锁存器1647响应于通过TSV160i从主芯片110的第四信号线1604传输到第八信号线1608的数据选通信号DS，锁存通过TSV160h从主芯片110的第三信号线1603传输到第七信号线1607的数据D。在封装级测试过程中，缓冲器1648用于第一从芯片120的数据选通路径中，并且数据选通信号焊盘1642、输入缓冲器1645、以及驱动器1646在封装级测试过程中不使用。缓冲器1648接收通过TSV160i从主芯片110的第四信号线1604传输到第八信号线1608的数据选通信号DS。
在其中所有层具有相同电路的芯片相层叠的3D器件中，基于层的I/O类型需要彼此之间区别开来。图17示出了根据一个实施例的包括不同I/O类型的逻辑电路，如输入/输出/三态，它们通过接收芯片识别信号CID而适合具有电路的芯片中基于层的自身设计目的，其中这些电路具有相同的物理性能。
在如图17所示的其中主芯片110和第一从芯片120相层叠的结构中，主芯片110和第一从芯片120中的每一个均包括驱动器1710和1730以及接收输入信号IN并输出输出信号OUT的输入缓冲器1720和1740。主芯片110的驱动器1710可具有与第一从芯片120的驱动器1730相同的结构，以及主芯片110的输入缓冲器1720可具有与第一从芯片120的输入缓冲器1740相同的结构。
主芯片110的驱动器1710包括输入输入信号IN到主芯片110并输入主芯片110的芯片识别信号CID的或非门1711，输入主芯片110的芯片识别信号CID的反相器1712，输入输入信号IN以及反相器1712的输出的与非门1713，以及串联在电压源VDD与地电压VSS之间的PMOS晶体管1714和NMOS晶体管1715。PMOS晶体管1714的栅极连接到与非门1713的输出，NMOS晶体管1715的栅极连接到或非门1711的输出。PMOS晶体管1714和NMOS晶体管1715之间的连接节点连接到第一信号线1701，该连接节点将会是主芯片110的驱动器1710的输出。
主芯片110的输入缓冲器1720包括输入驱动器1710的输出和芯片识别信号CID的与非门1721，以及输入与非门1712的输出的反相器1722。第一从芯片120的驱动器1730和输入缓冲器1740响应于输入到第一从芯片120的输入信号IN以及第一从芯片120的芯片识别信号CID而操作。第一从芯片120的驱动器1730的输出连接到的第二信号线1702通过TSV连接部160j而连接到主芯片110的第一信号线1701。
例如，主芯片110的芯片识别信号CID被设定为“0”，以及例如第一从芯片120的芯片识别信号CID被设定为“1”。因此，主芯片110的驱动器1710启动并在信号线1701上提供输入信号IN的输出。第一从芯片120的驱动器1730停用并处于三态(例如，在其输出提供高阻抗)。当主芯片110的CS_ME被激活以指示选择主芯片110时，输入缓冲器1720启动。当主芯片110的CS_ME未激活时，指示主芯片110未被选择，主芯片110的输入缓冲器1720未激活。类似地，当第一从芯片120的CS_ME被激活以指示选择第一从芯片120时，第一从芯片120的输入缓冲器1740启动。当第一从芯片120的CS_ME未激活时，指示第一从芯片120未被选择，输入缓冲器1740未激活。当第一从芯片120被选择时(例如，第一从芯片120的CS_ME激活)，输入到主芯片110的输入信号IN通过一路径进行传输，该路径包括主芯片110的驱动器1710和第一信号线1701、TSV160j、以及第一从芯片120的第二信号线1702和输入缓冲器1740。因此，主芯片110工作为驱动器，第一从芯片120工作为接收器。
图17的结构可通过如图16所示的实施例来实现。驱动器1615、1617、1624、1626、1635、1637、1644和1646可包括该结构以及三态驱动器1710/1730的相应输入。图16的缓冲器1619、1628、1637和1648可实现该结构以及输入缓冲器1720/1740的对应输入。
图17示出了包括主芯片110和第一从芯片120的3D器件。图17的结构可在仅具有两层(即主芯片110和第一从芯片120)的3D器件中实现。然而，本发明不局限于仅有两层，并可包括多于两层。具有两层结构的3D器件可被扩展为具有四层或八层结构的3D器件。图18示出了具有四层结构的3D器件，其中主芯片110和第一到第三从芯片120、130和140相层叠。
参考图18，主芯片110的芯片识别信号CID和第一到第三从芯片120、130和140的每个芯片识别信号CID由第一和第二编码信号C[1:0]组合而构成。主芯片110的芯片识别信号CID被设定为“00”，其为第一和第二编码信号C[1:0]的组合，以及第一到第三从芯片120、130和140的每个的芯片识别信号CID分别被设定为“01”、“10”和“11”，即第一和第二编码信号C[1:0]的组合。因此，主芯片110响应于第一和第二编码信号C[1:0]的组合“00”而工作为驱动器，以及第一到第三从芯片120、130和140的每一个均工作为接收器。
类似地，在具有八层结构的3D器件的情况中，主芯片110和第一到第七从芯片的每一个的芯片识别信号CID可构成第一到第三编码信号C[2:0]的组合。主芯片110的芯片识别信号CID可被设定为“000”，其为第一到第三编码信号C[2:0]的组合，以及第一到第七从芯片的每个芯片识别信号CID可分别地被设定为“001”、“010”、“011”“100”、“101”、“110”和“111”。主芯片110可响应于第一到第三编码信号C[2:0]的组合而工作为驱动器，以及第一到第三从芯片120、130和140均工作为接收器。
回过来参考图15A和15B，芯片封装上的位置、尺寸、以及凸块厚度以及芯片布局可以是相同的。层叠的芯片110和120可具有相同的物理性能并根据相同的电路设计来制造。在图15中，由于主芯片110和第一从芯片120相层叠，连接到第一从芯片120的TSV焊盘的凸块接触主芯片110的TSV凸起。为了防止连接到第一从芯片120的TSV焊盘的凸块接触主芯片110的后侧并形成不希望的短路，需要配置一元件以防止凸块到晶圆后侧的短路。
图19示出了根据一个实施例的TSV连接部160以及可降低凸块到晶圆后侧短路可能性的相关方法。图19可通过图15的实施例以及图15中标识为1900的代表区域来实现。参考图19，电极焊盘1910和TSV焊盘1911形成在主芯片110的第一表面112上。电极焊盘1910连接到形成在主芯片110的第一表面112上的电路图案，以及TSV焊盘1911连接到穿过主芯片110而形成的TSV1914。凸块1912和1916分别接触电极焊盘1910和TSV焊盘1911。TSV1914从主芯片110的第二表面114突出。连接到电极焊盘1910的凸块1912接触PCB基板150的电极152，该电极152可接触PCB基板150的导线层156。凸块1916可不被连接或不直接地连接到PCB基板150。例如，凸块1916可端接于气隙，或者可通过绝缘材料155与PCB基板150的导线层156分离。PCB基板150可构成封装的封装基板，其中主芯片110和从芯片120被封装在上述封装中，例如，被包裹在保护模制材料中。底层填充(Underfill)材料1970可形成在主芯片110的第一表面112与PCB基板150的顶面之间。底层填充材料1970可包裹焊接凸块1912和1916以帮助降低缺陷，如焊接凸块的裂痕。除了底层填充材料之外，元件1970可以为空气，从而使得在PCB基板150与主芯片110之间形成气隙。
当第一从芯片120采用与主芯片110相同的方式制造时，凸块1912a和1916a可配置在第一从芯片120的第一表面122上并接触电极焊盘1910a和TSV焊盘1911a，并且连接到TSV焊盘1911a的TSV1914a从第一从芯片120的第二表面124突出。底层填充材料1980可包裹焊接凸块1912a和TSV1914与1914a之间的连接部(其可包括焊接部1916a)，以帮助降低缺陷，如焊接凸块的裂痕。除了底层填充材料之外，元件1980可以为空气，从而使得在主芯片110与从芯片120之间形成气隙。
隔离层1950和1960形成在主芯片110的第二表面114以及第一从芯片120的第二表面124上。隔离层1950和1960可沉积在其中分别具有主芯片110和从芯片120的晶圆的后侧上。即使连接到第一从芯片120的电极焊盘1910a的凸块1912a接触主芯片110的第二表面114，凸块1912a与第二表面114也会和主芯片110的隔离层1950彼此绝缘。因此，可防止凸块到晶圆的后侧短路1902。
图20示出了根据一个实施例的TSV连接部(图15的1900)以及可降低凸块到晶圆后侧短路风险的相关方法。图20可由图15的实施例以及图15中标识为1900的代表区域来实现。参考图20，电极焊盘2010和TSV焊盘2011可形成在主芯片110的第一表面112上。电极焊盘2010以及TSV焊盘2011可采用相同的工艺形成，如金属层沉积工艺，然后进行化学-机械抛光以平面化金属层，再进行金属层的图案化处理。因此，电极焊盘2010和TSV焊盘2011的表面(图20中的下部表面)可处于相同的水平位置和/或共面。电极焊盘2010连接到形成在主芯片110的第一表面112上的电路图案，以及TSV焊盘2011连接到穿过主芯片110而形成的TSV2014。凸块2012和2016分别接触电极焊盘2010以及TSV焊盘2011。TSV2014从主芯片110的第二表面114突出。连接到电极焊盘2010的凸块2012接触PCB基板150的电极152。
当第一从芯片120采用与主芯片110相同的方式制造时，凸块2012a和2016a可配置在第一从芯片120的第一表面122上并接触电极焊盘2010a和TSV焊盘2011a。连接到TSV焊盘2011a的TSV2014a从第二表面124突出。
主芯片110和第一从芯片120的TSV焊盘2011和2011a的高度、连接到TSV焊盘2011和2011a的凸块2016和2016a的厚度、以及TSV2014和2014a的突出高度被特别地设定。TSV焊盘2011和2011a的高度(示出为相对于焊盘2011a的高度h1)与TSV2014和2014a的突出高度(示出为相对于TSV2014的突出的高度h3)可以是相同的，例如大约10μm。在连接主芯片110和从芯片120之前凸块2016和2016a的高度(尽管连接，该高度表示为相对于凸块2016a的h2)小于TSV2014和/或2014a的突出高度和/或TSV焊盘2011和2011a的高度，并且更优选地至少小50％。TSV2014和2014a的突出高度可以为例如大约4μm。凸块2012和2012a的高度可以彼此相等，并且可与凸块2016和2016a的高度h2相同。凸块2012和2012a的高度可小于TSV2014和/或2014a的突出高度和/或TSV焊盘2011和2011a的高度，并且更优选地至少小50％。芯片焊盘2010和2010a的高度可彼此相等，并且可以与焊盘2011和2011a的高度相同。芯片焊盘2010和2010a的宽度可彼此相等，并且可大于焊盘2011和2011a的宽度。
由于主芯片110和第一从芯片120相层叠，连接到第一从芯片120的TSV焊盘2011a的凸块2016a接触主芯片110的TSV2014的凸起。由于连接到第一从芯片120的电极焊盘2010a的凸块2012a的高度h2小于主芯片110的TSV焊盘2014的突出高度h3，所以第一从芯片120的凸块2012a不会接触主芯片110的第二表面114。因此，可防止凸块到晶圆后侧短路。应当注意的是，凸块2016a的高度在连接过程中可制成小于其原始高度。如图19所示，在安装过程中凸块1916a被压扁。在主芯片110与从芯片120相层叠之前，凸块1916a和凸块1912a可具有原始所具有的相同的尺寸，但是在安装后，由于TSV1914a与TSV1914之间的压缩力而使得凸块1916a被压扁。通过提供具有小于TSV2014的突出的高度h3的高度h2的凸块2012a，甚至在层叠过程中当主芯片110与从芯片120连接时该凸块2016a的高度减小到小于h2的高度时(例如，由于TSV2014a与TSV2014之间的压扁和/或压缩力)，TSV2014的突出部分的高度h3可以防止主芯片110与从芯片120之间间隙尺寸减小到凸块2012a可接触主芯片110的表面114的程度。
图21示出了根据一个实施例的用于晶圆测试并且可在封装工艺(例如封装层叠半导体芯片)完成之后停用的电路块。如图21所示，3D器件中可包括相同设计的主芯片110和第一到第三从芯片120、130和140。可对单个芯片或晶片进行芯片或晶片测试，如EDS测试。该测试可以按照特定测试操作顺序来进行，例如以下顺序：在晶圆中制造晶片-＞晶圆级的预激光测试-＞晶圆级的单元修复-＞晶圆级的后激光测试-＞晶圆级的芯片识别熔丝切割。晶圆熔丝切割操作是在单元修复操作中最先进行的。晶圆级的附加熔丝切割操作在芯片识别熔丝切割操作中进行。由于多个熔丝切割操作，整体测试时间会增加。即使单元修复操作和芯片识别熔丝切割操作同时进行，也应当要进行后激光测试。
参考图21，层叠的芯片110、120、130和140包括DRAM核心块2210、读/写块2212、输入/输出缓冲器块2214、以及焊盘块2216。当进行EDS测试时，在每个芯片110、120、130和140中，所有的DRAM核心块2210、读/写块2212、以及输入/输出缓冲器块2214均响应于输入到焊盘块2216/从焊盘块2216输出的控制信号和数据而被测试。即使每个芯片具有设置为从芯片的芯片识别信号，例如通过芯片识别熔丝切割操作而设定芯片120、130和140为从芯片，也可在每个芯片110、120、130和140、所有的DRAM核心块2210、读/写块2212、以及输入/输出缓冲器块2214中进行EDS测试。当芯片110、120、130和140为晶圆的一部分时(其可以是同一晶圆，或者可为不同的晶圆)，可进行该EDS测试。
封装测试可在具有TSV连接部2200的主芯片110和从芯片120、130和140的层叠上进行。主芯片110根据其芯片识别信号CID而被设定为主芯片，主芯片110的所有DRAM核心块2210、读/写块2212、输入/输出缓冲器块2214、以及焊盘块2216在封装测试过程中进行测试。第一到第三从芯片120、130和140可根据其各自的芯片识别信号CID(其可在这些芯片的芯片识别信号CID熔丝切割操作过程中设定)而被设定为从芯片。第一到第三从芯片120、130和140可停用焊盘块2216，从而减小功率消耗。具体来说，第一到第三从芯片120、130和140的读/写块2212、输入/输出缓冲器块2214、以及焊盘块2216可用于EDS测试中，但是在封装测试中停用。第一到第三从芯片120、130和140的每个DRAM核心块2210通过TSV连接部2200而连接到主芯片110，并利用主芯片110的读/写块2212、输入/输出缓冲器块2214、以及焊盘块2216进行测试。
图22示出了根据一个实施例在芯片识别熔丝被切割后可采用探针焊盘对晶圆进行测试的电路块2300。参考图22，电路块2300包括探针焊盘2302和MUX电路2304。电路块2300包括在如图21所示的所有芯片110、120、130和140中。MUX电路2304响应于施加到探针焊盘2302的EDS使能信号EN_EDS，输出从第一输入I1接收到的熔丝切割信号F_Cut或第二输入I2的逻辑“0”信号作为输出信号O。MUX2304的输出信号O被生成为芯片识别信号CID。由MUX电路2304输出的该芯片识别信号CID可以是根据图12、13、14、15B、16和/或17示出和描述的CID信号，和/或是根据图18的实施例构成芯片识别信号的编码信号C[0]和C[1]。熔丝切割信号F_Cut可以是由在每个芯片110、120、130和140的单元修复操作过程中执行的芯片识别熔丝切割工作而形成的熔丝切割结果。例如，在设定为主芯片110的芯片中，熔丝切割信号F_Cut被生成为“0”，以及在设定为第一从芯片120的芯片中，熔丝切割信号F_Cut被设定为“1”。可选地，该F_Cut被生成为“0，0”，以及在设定为第一、第二、第三从芯片120、130、140的芯片中，熔丝切割信号F_Cut可被设定为“1，0”、“0，1”和“1，1”。EDS使能信号EN_EDS被施加为逻辑“0”作为默认值，并且在EDS测试中被施加为逻辑“1”。
当对应芯片110、120、130和140的EDS使能信号EN_EDS被提供为默认逻辑“0”时，MUX电路2304输出从第一输入I1接收到的熔丝切割信号F_Cut作为芯片识别信号CID。因此，该主芯片工作为主芯片，对主芯片CID编码作出反应，以及这些从芯片工作为从芯片，对从芯片CID编码作出反应。例如，当设定为主芯片110的芯片具有为“0”的F_Cut信号时，MUX电路2304输出为“0”的芯片识别信号CID，以及当设定为第一从芯片120的芯片具有为“1”的F_Cut信号时，MUX电路2304输出为“1”的芯片识别信号CID。
当进行EDS测试时，MUX电路2304响应逻辑“1”的EDS使能信号EN_EDS，输出第二输入I2的信号“0”作为输出信号O。因此，即使对应芯片中的芯片识别熔丝被切割以将该芯片设定为从芯片时，该对应芯片的芯片识别信号CID也会被识别为逻辑“0”(暂时地设定该芯片作为主芯片)，以及由于该对应芯片以主芯片110出现，因此该对应芯片中的所有DRAM核心块2210、读/写块2212、输入/输出缓冲器块2214、以及焊盘块2216均被测试。在可选实施例中，输入到MUX电路2304的输入I2可以是逻辑“1”或者可以是对应于识别该芯片为从芯片的芯片识别信号CID的编码。MUX电路2304响应施加到探针焊盘2302的EDS使能信号EN_EDS输出第二输入I2作为输出信号O，其中该芯片响应于上述使能信号而将其自身配置为从芯片。
尽管已经参考示例性实施例来具体示出和描述了本发明构思，但是应当理解的是，在不脱离下面权利要求的精神和范围的前提下，还可在形式和细节上进行多种的变化。例如，尽管已经参考三维半导体器件以及存储半导体器件解释了上面的多个构思，如果权利要求不包括这样的专门限定，本发明不应被认为仅限于这些特征。

Claims (21)

1.一种三维半导体集成电路，包括：
芯片焊盘；
存储单元阵列；
被配置为选择该存储单元阵列的单元的译码器；以及
在该芯片焊盘与存储单元阵列和该译码器中的至少一个之间延伸的第一信息路径；
基板贯通孔，该基板贯通孔从该芯片焊盘之外的芯片端子延伸到该第一信息路径的节点，以形成包括该第一信息路径的一部分以及该基板贯通孔的第二信息路径；
具有识别该半导体集成电路为主芯片或从芯片的芯片识别输出的芯片识别可编程电路；
选择电路，其响应识别该集成电路为主芯片的芯片识别输出，以选择包括该芯片焊盘的该第一信息路径作为与该集成电路进行外部通信的通信路径，以及该选择电路响应识别该集成电路为从芯片的芯片识别输出以选择包括该基板贯通孔的该第二信息路径作为与该集成电路进行外部通信的通信路径。
2.权利要求1的三维半导体集成电路，其中该选择电路被配置为任何一次中仅选择该第一信息路径与该第二信息路径中的一个。
3.权利要求1的三维半导体集成电路，其中该芯片焊盘为数据焊盘，以及该第一信息路径为从该芯片焊盘延伸到该存储单元阵列的数据输入路径。
4.权利要求1的三维半导体集成电路，其中该芯片焊盘为数据焊盘，以及该第一信息路径为从该存储单元阵列延伸到该数据焊盘的数据输出路径。
5.权利要求1的三维半导体集成电路，其中该芯片焊盘为命令焊盘，以及该第一信息路径为从该命令焊盘延伸到该译码器的命令路径。
6.权利要求1的三维半导体集成电路，其中该芯片焊盘为地址焊盘，以及该第一信息路径为从该地址焊盘延伸到该译码器的地址路径。
7.权利要求1的三维半导体集成电路，其中该选择电路包括多路器，该多路器的信息输入和第一信息输出为该第一信息路径的一部分，该多路器的信息输入和第二信息输出为该第二信息路径的一部分，以及该多路器的控制输入响应于该芯片识别输出以将该信息输入连接到第一信息输出和第二信息输出中的一个。
8.权利要求7的三维半导体集成电路，其中该基板贯通孔直接地连接到包括该多路器的第二信息输出的节点。
9.权利要求1的三维半导体集成电路，其中该选择电路包括三态驱动器，其具有输入、输出和高阻抗控制输入，其中该三态驱动器的输入和输出包括该第一信息路径的一部分，以及当该芯片识别输出识别到该集成电路为从芯片时，该控制输入响应该芯片识别输出以将该三态驱动器的输出配置为高阻抗状态。
10.权利要求1的三维半导体集成电路，其中该芯片识别可编程电路包括一个或多个熔丝。
11.权利要求1的三维半导体集成电路，其中该芯片识别可编程电路包括模式寄存器组件，其可通过外部命令进行编程。
12.一种三维半导体封装，包括：
与第二芯片层叠的至少第一芯片，该第一和第二芯片具有相同的电路设计，该第一和第二芯片的每一个均包括：
芯片焊盘；
存储单元阵列；
被配置为选择该存储单元阵列的单元的译码器；
在该芯片焊盘与该存储单元阵列和该译码器中的至少一个之间延伸的第一信息路径；
基板贯通孔，该基板贯通孔从该芯片焊盘之外的芯片端子延伸到该第一信息路径的节点，以形成包括该第一信息路径的一部分以及该基板贯通孔的第二信息路径；以及
具有芯片识别输出以识别该芯片为主芯片或从芯片的芯片识别可编程电路；
其中该第一芯片的基板贯通孔连接到该第二芯片的基板贯通孔，以包括该半导体封装的基板贯通孔连接部，
其中该第一芯片的芯片识别可编程电路识别该第一芯片为主芯片；
其中该第二芯片的芯片识别可编程电路识别该第二芯片为从芯片，其中该从芯片根据通过该基板贯通孔连接部接收到的信号而响应于该主芯片。
13.权利要求12的封装，其中该第一和第二芯片中每个的芯片识别可编程电路包括熔丝组件。
14.权利要求12的封装，其中该第一和第二芯片中每个的芯片识别可编程电路包括模式寄存器组件。
15.权利要求12的封装，
其中该第一和第二芯片的每一个均包括：
多个数据芯片焊盘；
多个数据输入缓冲器；
以及多个数据锁存器，
其中每个数据芯片焊盘连接到各自的数据输入缓冲器，每个数据输入缓冲器连接到数据输入路径的第一部分处的对应数据锁存器，
其中该封装还包括多个第一基板贯通孔连接部，每个第一基板贯通孔连接部包括连接到该第二芯片的基板贯通孔的该第一芯片的基板贯通孔，每个第一基板贯通孔连接部连接到该第一芯片的数据输入路径的对应第一部分以及该第二芯片的数据输入路径的相应第一部分。
16.权利要求12的封装，
其中该第一和第二芯片的每一个均包括：
多个数据芯片焊盘；
多个数据输入缓冲器；
多个数据锁存器；
数据选通焊盘；
以及具有连接到该数据选通焊盘的输入和连接到该多个数据锁存器的控制输入的输出的数据选通缓冲器，
其中每个数据芯片焊盘连接到对应数据输入缓冲器，每个数据输入缓冲器连接到对应数据锁存器，以及
其中该封装的基板贯通孔连接部连接该第一芯片的数据选通缓冲器的输出以及该第二芯片的数据选通缓冲器的输出。
17.权利要求12的封装，其中该第一和第二芯片的每一个均包括：
时钟焊盘；
具有连接到该时钟焊盘的输入的时钟缓冲器；以及
内部时钟发生器，其具有连接到该时钟缓冲器的输出的输入，
其中该封装的基板贯通孔连接该第一芯片的时钟缓冲器的输出以及该第二芯片的时钟缓冲器的输出。
18.权利要求12的封装，
其中该第一和第二芯片的每一个均包括：
多个地址芯片焊盘；
多个地址输入缓冲器；
多个地址锁存器；
时钟焊盘；
具有连接到该时钟焊盘的输入以及连接到该多个地址锁存器的控制输入的输出的时钟缓冲器，
其中每个地址芯片焊盘连接到对应地址输入缓冲器，每个地址输入缓冲器连接到地址路径的第一部分处的对应地址锁存器，以及
其中该封装还包括多个第一基板贯通孔连接部，每个第一基板贯通孔连接部包括连接到该第二芯片的基板贯通孔的该第一芯片的基板贯通孔，每个第一基板贯通孔连接部连接到该第一芯片的地址路径的对应第一部分以及该第二芯片的地址路径的相应第一部分。
19.权利要求12的封装，
其中该第一和第二芯片均包括：
命令焊盘；
具有连接到该命令焊盘的输入的缓冲器；以及
命令译码器，其具有连接到该缓冲器的输出的输入，
其中该封装的基板贯通孔连接部连接该第一芯片的缓冲器的输出以及该第二芯片的缓冲器的输出。
20.权利要求12的封装，
其中该第一和第二芯片均包括：
用于锁存该存储单元阵列输出的数据的多个数据锁存器；
其中该封装还包括多个第一基板贯通孔连接部，每个第一基板贯通孔连接部包括连接到该第二芯片的基板贯通孔的该第一芯片的基板贯通孔，每个第一基板贯通孔连接部连接到该第一芯片的对应数据锁存器的数据节点以及该第二芯片的对应数据锁存器的相应数据节点。
21.权利要求12的封装，其中该第一和第二芯片的每个均包括：
解多路器，该解多路器包括：接收来自存储单元阵列的数据的输入；连接到第一信号线的第一输出；连接到第二信号线的第二输出；以及响应于该芯片识别输出而接收信号的控制输入，该解多路器被配置为当该芯片被该芯片识别输出识别为主芯片时选择该第一输出，以及被配置为当该芯片被该芯片识别输出识别为从芯片时选择该第二输出；以及
多路器，该多路器包括：连接到该第一信号线的第一输入；连接到第二信号线的第二输入；以及连接到数据锁存器的输出，
其中该基板贯通孔连接部连接该第一芯片和第二芯片的该第二信号线。
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