KR102373541B1 - 반도체 장치, 스택 반도체 장치 및 이의 테스트 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는, 적어도 하나의 TSV(Through Silicon Via)를 통하여 전기적으로 연결되는 적어도 2개의 반도체 칩들 및 상기 반도체 칩들 중 하나에 배치되고, 상기 TSV를 통과하여 출력되는 신호에 기초하여, 상기 TSV의 상태를 테스트하고, 상기 TSV의 상태에 따라 상기 TSV를 신호전송TSV로 선택할지 여부를 결정하는 TSV 테스트부를 포함한다.

Description

반도체 장치, 스택 반도체 장치 및 이의 테스트 방법{SEMICONDUCTOR APPARATUS, STACKED SEMICONDUCTOR APPARATUS AND TEST METHOD THEREOF}
본 발명은 반도체 장치, 스택 반도체 장치 및 이의 테스트 방법에 관한 것으로, 상세하게는 TSV의 신호전송상태를 테스트하는 반도체 장치, 스택 반도체 장치 및 이의 테스트 방법에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 상기 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
또한 반도체 메모리의 집적도 향상을 위하여, 기존의 평면 배치(two-dimensional, 2D) 방식에서 복수의 메모리 칩을 스택(Stack)한 입체 구조(three-dimensional, 3D) 배치 기술이 응용되기 시작하였다. 고집적 및 고용량의 메모리 요구 추세에 따라, 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키며 동시에 반도체 칩 사이즈를 감소시켜 집적도를 향상시키는 구조가 요구될 수 있다. 이런 입체 구조 배치 기술로 TSV(Through Silicon Via) 방식이 사용되고 있다. 이 때, TSV 의 공정 과정에서 신호전송상태가 불량한 TSV가 포함될 수 있으며, 이러한 TSV의 신호전송상태를 테스트하기 위한 발명이 연구되고 있는 실정이다.
본 발명은 TSV의 신호전송상태를 테스트하여, 테스트 결과를 기반으로 TSV 를 신호전송TSV으로 선택하는 반도체 장치, 스택 반도체 장치 및 이의 테스트 방법를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 적어도 하나의 TSV(Through Silicon Via)를 통하여 전기적으로 연결되는 적어도 2개의 반도체 칩들 및 상기 반도체 칩들 중 하나에 배치되고, 상기 TSV를 통과하여 출력되는 신호에 기초하여, 상기 TSV의 상태를 테스트하고, 상기 TSV의 상태에 따라 상기 TSV를 신호전송TSV로 선택할지 여부를 결정하는 TSV 테스트부를 포함한다.
본 발명에 따른 스택 반도체 장치의 테스트 방법은, 적어도 하나의 TSV(Through Silicon Via)를 통하여 전기적으로 연결되는 스택 반도체 장치에 있어서, 상기 TSV를 테스트하기 위한 테스트입력신호를 상기 TSV에 제공하는 단계, 상기 테스트입력신호가 상기 TSV를 통과하여 출력된 테스트출력신호에 기초하여 상기 TSV의 상태신호를 생성하는 단계 및 상기 상태신호에 기초하여, 상기 TSV를 상기 스택 반도체 장치의 신호전송TSV로 선택할지 여부를 결정하는 단계를 포함한다.
본 발명에 따른 반도체 장치 및 스택 반도체 장치에 따르면, 별도의 외부 테스트 장비 없이 스스로 TSV 등에 대한 테스트를 수행할 수 있으며, 테스트를 수행한 결과 정상상태의 TSV만을 신호전송TSV으로 선택하여 신호를 전송하여, 신호 전송의 정확성 및 효율을 증가시킬 수 있는 효과가 있다.
도1 은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1 의 TSV 테스트부의 배치 구성을 나타낸 반도체 장치를 나타내는 블록도이다.
도 3은 본 발명의 또 다른 실시예에 따른 도 1 의 TSV 테스트부의 배치 구성을 나타낸 반도체 장치를 나타내는 블록도이다.
도 4a 및 도 4b 는 본 발명의 일 실시예에 따른 도 1 의 테스트입력신호 제공부를 나타내는 블록도이다.
도 5 는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치을 나타내는 회로도이다.
도 7a 및 도 7b는 도 6의 반도체 장치의 회로도상의 각각의 신호의 플로우 차트이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 9a 는 본 발명의 일 실시예 따른 TSV상태 센싱부를 나타낸 블록도이고, 도 9b는 TSV 상태 센싱부를 나타낸 회로도이다.
도 10 은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 11a 내지 도11c 는 반도체 장치의 데이터신호을 설명하는 도면이다.
도 12 는 본 발명의 일 실시예에 따른 도 10의 반도체 장치의 구성에 대한 회로도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 14a내지 도 14d는 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 도면이다.
도 15 내지 도 18은 본 발명의 다양한 실시예에 따른 스택 반도체 장치의 테스트 방법의 순서도이다.
도 19는 일 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 20은 일 실시예에 따른 SSD(Solid State Device)를 나타내는 도면이다.
도 21은 일 실시예에 따른 모바일 장치를 나타내는 도면이다.
도 22은 일 실시예에 따른 컴퓨팅 시스템(computing system)을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도1 은 본 발명의 일 실시예에 따른 반도체 장치(10)의 블록도이다. 도 1 을 참고하면, 반도체 장치(10)는 TSV부(90) 및 TSV 테스트부(100)을 포함하며, TSV 테스트부(100)는 테스트 제어부(120), 테스트입력신호 제공부(140), TSV상태 센싱부(160) 및 TSV 선택부(180)를 포함한다.
TSV부(90)는 적어도 하나의 반도체 칩들에 전기적으로 연결되어 반도체 칩들을 포함하는 반도체 장치(10) 및 컨트롤러 간의 신호를 전송할 수 있다. TSV부(90)는 신호전송TSV의 역할을 수행하는 적어도 두개의 TSV(Through Silicon Via; 실리콘 관통 구조)를 포함할 수 있다. 신호전송TSV는 반도체 장치(10) 및 컨트롤러 간의 신호 등을 전송하는 신호전송라인의 일부분에 해당할 수 있다.상기 신호는 컨트롤러부터 입력되는 데이터신호, 반도체 장치(10)로부터 출력되는 데이터신호, TSV 테스트부(100)로부터의 테스트입력신호(TS)등 중 적어도 하나를 포함할 수 있다.
TSV부(90)에 포함되는 TSV 중에서 어느 하나의 TSV는 제조공정의 여러가지 요인으로 인하여, 비정상적으로 형성된 경우에는, 저항값(Resistor) 또는 커패시턴스값(Capacitance)이 정상적인 공정으로 형성된 TSV의 저항값 또는 커패시턴스값보다 클 수 있다. 따라서, 상기 비정상적으로 형성된 TSV는 신호전송TSV로 적합하지 않을 수 있다.
TSV 테스트부(100)는 반도체 장치(10)내에 구비되어, 별도의 외부 테스트 장비없이 반도체 장치(10)를 테스트할 수 있는 BIST 회로로 구현될 수 있다. TSV 테스트부(100)는 테스트입력신호(TS)를 TSV부(90)에 제공하여, TSV부(90)가 포함하는 TSV의 신호전송상태를 센싱하고, 신호전송상태가 양호한 TSV를 신호전송TSV로 선택하는 동작을 수행할 수 있다. 이하, TSV 테스트부(100)가 포함하는 구성에 대하여 서술한다.
테스트 제어부(120)는 TSV 부(90)에 대하여, 각각의 TSV의 신호전송상태를 테스트하는 동작을 제어할 수 있다. 테스트 제어부(120)는 외부로부터 반도체 장치(10)를 작동시키기 위한 파워온(PowerOn)신호를 수신한 때에, 테스트 동작을 수행하도록 제어할 수 있다. 다른 실시예로, 테스트 제어부(120)에 소정의 주기에 따라 테스트 동작을 수행하도록 제어할 수 있다. 더 나아가, 테스트 제어부(120)는 외부로부터 테스트 시작신호를 수신하여 테스트 동작을 수행하도록 제어할 수 있다. 테스트 제어부(120)는 테스트명령(TC)을 생성하여, 테스트입력신호 제공부(140)에 제공할 수 있다.
테스트입력신호 제공부(140)는 테스트 제어부(120)로부터 테스트명령(TC)을 수신하면, TSV부(90)의 TSV의 신호전송상태를 테스트하기 위한 테스트입력신호(TS)를 TSV부(90)에 제공할 수 있다. 테스트입력신호(TS)는 소정의 듀티비를 가지는 펄스(Pulse) 신호일 수 있다. TSV부(90)는 테스트입력신호(TS)를 수신하고, 테스트입력신호(TS)는 TSV부(90)의 TSV를 통과하여 TSV상태 센싱부(160) 및 TSV 선택부(180)에 테스트출력신호(TPS)로서 제공될 수 있다. 일 실시예로, 테스트입력신호(TS)가 소정의 듀티비를 가지는 펄스 신호인 때에, 신호전송상태가 정상인 TSV를 통과한 테스트출력신호(TPS)는 테스트입력신호(TS)의 펄스 형태를 가질 수 있다. 신호전송상태가 불량인 TSV를 통과한 테스트출력신호(TPS)는 테스트입력신호(TS)의 펄스 형태와 다른 신호 형태를 가질 수 있으며, 예를들면, 테스트출력신호(TPS)는 로우레벨(Low level)상태의 신호에 해당할 수 있다.
TSV상태 센싱부(160)는 TSV부(90)의 TSV의 신호전송상태를 센싱할 수 있다. TSV상태 센싱부(160)는 TSV부(90)를 통과한 테스트출력신호(TPS)에 기초하여 TSV부(90)의 TSV의 신호전송상태를 나타내는 상태신호(SRS)를 생성할 수 있다. 일 실시예로, 테스트입력신호(TS)가 펄스 신호인 때에, 테스트출력신호(TPS)가 테스트입력신호(TS)의 펄스 형태를 가지는 신호인지 여부를 센싱하여, 상태신호(SRS)를 생성할 수 있다. 예를들면, 테스트출력신호(TPS)가 테스트입력신호(TS)의 펄스 형태를 가지는 때에, 정상상태의 TSV를 나타내는 제 1 레벨의 상태신호(SRS)를 생성하고, 테스트출력신호(TPS)가 테스트입력신호(TS)의 펄스 형태를 가지지 않는 때에는, 불량상태의 TSV를 나타내는 제 2 레벨의 상태신호(SRS)를 생성할 수 있다.
TSV 선택부(180)는 TSV의 상태신호(SRS)에 기초하여 TSV부(90) 중 정상상태에 해당되는 적어도 하나의 TSV를 신호전송TSV로 선택할 수 있다. 예를들면, 정상상태의 TSV를 나타내는 제 1 레벨의 상태신호(SRS)를 수신한 때에, 제 1 레벨의 상태신호(SRS)에 대응하는 정상상태의 TSV를 신호전송TSV로 선택할 수 있다. 불량상태의 TSV를 나타내는 제 2 레벨의 상태신호(SRS)를 수신한 때에, 제 2 레벨의 상태신호(SRS)에 대응하는 정상상태의 TSV 는 신호전송TSV로 선택하지 않을 수 있다. 이를 통하여, 테스트 동작을 완료한 후에, 컨트롤러로부터 수신한 데이터신호를 반도체 장치(10) 내로 전송할 때에 신호전송TSV로 선택된 TSV를 통하여, 전송할 수 있다.
본 발명에 따른 반도체 장치(10)는 별도의 외부 테스트 장비 없이 스스로 TSV 등에 대한 테스트를 수행할 수 있으며, 테스트를 수행한 결과 정상상태의 TSV만을 신호전송TSV로 선택하여 신호를 전송하여, 신호 전송의 정확성 및 효율을 증가시킬 수 있는 효과가 있다.
도 2는 본 발명의 일 실시예에 따른 도 1 의 TSV 테스트부의 배치 구성을 나타낸 반도체 장치(10A)를 나타내는 블록도이다. 도 2를 참고하면, 반도체 장치(10A)는 제 1 반도체 칩(100_1A), 제 2 반도체 칩(100_2A) 및 TSV 부(90A)를 포함한다.
TSV 부(90A)의 제 1 TSV 내지 제 n TSV(TSV1~TSVn)들은 제 1 반도체 칩(100_1A) 및 제 2 반도체 칩(100_2A) 사이를 관통하는 물리적인 배선으로 형성될 수 있다. 제 1 반도체 칩(100_1A) 및 제 2 반도체 칩(100_2A)은 TSV부(90A)를 통해서 서로 신호전송을 할 수 있다.
제 1 반도체 칩(100_1A)은 TSV부(90A)에 대하여, 제 1 신호 방향으로 테스트 동작을 제어하는 테스트 제어부(120A) 및 TSV부(90A)의 제 1 TSV 내지 제 n TSV의 제 1 신호 방향으로 신호전송상태를 테스트하기 위한 제 1테스트입력신호를 제공하는 테스트입력신호 제공부(140A)를 포함할 수 있다. 일 실시예로, 제 1 신호 방향은 –y 방향에 해당될 수 있으며, 제 1 반도체 칩(100_1A)에서 제 2 반도체 칩(100_2A)으로 제 1 테스트입력신호를 제공함으로써, TSV부(90A)의 신호전송상태를 테스트할 수 있다. 테스트 제어부(120A) 및 테스트입력신호 제공부(140A)를 포함하는 구성은 제 1 부분 TSV 테스트부(A1)로 지칭할 수 있다. 도 2와 같이, 제 1 반도체 칩(100_1A)은 도 1 의 TSV 테스트부(100) 중 일부 구성인 제 1 부분 TSV 테스트부(A1)를 포함할 수 있다.
제 2 반도체 칩(100_2A)은 제 1 신호 방향으로 TSV부(90A)를 통과한 테스트출력신호에 기초하여 TSV부(90A)의 제 1 신호방향 상태신호를 생성하는 TSV상태 센싱부(160A) 및 제 1 신호방향 상태신호에 기초하여 TSV부(90A)의 제 1 TSV 내지 제 n TSV(TSV1~TSVn) 중 적어도 하나를 신호전송TSV로 선택하는 TSV 선택부(180A)를 포함할 수 있다. TSV상태 센싱부(160A) 및 TSV 선택부(180A)를 포함하는 구성은 제 2 부분 TSV 테스트부(A2)로 지칭할 수 있다. 도 2 와 같이, 제 2 반도체 칩(100_1A)은 도 1 의 TSV 테스트부(100) 중 일부 구성인 제 2 부분 TSV 테스트부(A2)를 포함할 수 있다.
이와 같이, 본원발명에 따른 반도체 장치(10A)의 TSV 테스트부는 제 1 부분 TSV 테스트부(A1) 및 제 2 부분 TSV 테스트부(A2)와 같이 서로 다른 반도체 칩(100_1A, 100_2A)에 분산되어 배치되는 구성을 가질 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 도 1 의 TSV 테스트부의 배치 구성을 나타낸 반도체 장치(10B)를 나타내는 블록도이다. 도 3을 참고하면, 반도체 장치(10B)는 제 1 반도체 칩(100_1B), 제 2 반도체 칩(100_2B) 및 TSV 부(90B)를 포함한다. 도 3을 참고하면, 도 2 의 구성과 동일하게, 제 1 반도체 칩(100_1B)은 제 1 부분 TSV 테스트부(A1)를 포함하고, 제 2 반도체 칩(100_2B)은 제 2 부분 TSV 테스트부(A2)를 포함할 수 있다.
제 1 반도체 칩(100_1B)은 TSV부(90B)에 대하여, 제 2 신호 방향으로 테스트 동작을 제어하는 테스트 제어부(120B_2) 및 TSV부(90B)의 제 1 TSV 내지 제 n TSV의 제 2 신호 방향으로 신호전송상태를 테스트하기 위한 제 2테스트입력신호를 제공하는 테스트입력신호 제공부(140B_2)를 포함할 수 있다. 일 실시예로, 제 2 신호 방향은 +y 방향에 해당될 수 있으며, 제 2 반도체 칩(100_2B)에서 제 1 반도체 칩(100_1B)으로 제 2 테스트입력신호를 제공함으로써, TSV부(90B)의 신호전송상태를 테스트할 수 있다. 테스트 제어부(120B_2) 및 테스트입력신호 제공부(140B_2)를 포함하는 구성은 제 3 부분 TSV 테스트부(B1)로 지칭할 수 있다. 도 3 과 같이, 제 1 반도체 칩(100_1B)은 도 1 의 TSV 테스트부(100) 중 일부 구성인 제 3 부분 TSV 테스트부(B1)를 포함할 수 있다.
제 2 반도체 칩(100_2A)은 제 2 신호 방향으로 TSV부(90B)를 통과한 테스트출력신호에 기초하여 TSV부(90B)의 제 2 신호방향 상태신호를 생성하는 TSV상태 센싱부(160B_2) 및 제 2 신호방향 상태신호에 기초하여 TSV부(90B)의 제 1 TSV 내지 제 n TSV(TSV1~TSVn) 중 적어도 하나를 신호전송TSV로 선택하는 TSV 선택부(180B_2)를 포함할 수 있다. TSV상태 센싱부(160B_2) 및 TSV 선택부(180B_2)를 포함하는 구성은 제 4 부분 TSV 테스트부(B2)로 지칭할 수 있다. 도 3 과 같이, 제 2 반도체 칩(100_1B)은 도 1 의 TSV 테스트부(100) 중 일부 구성인 제 4 부분 TSV 테스트부(B2)를 포함할 수 있다.
이와 같은, 본원발명에 따른 반도체 장치(10B)는 TSV부(90B)에 대하여 제 1 방향 또는 제 2 방향의 양방향으로 테스트입력신호를 제공하고 테스트출력신호를 수신함으로써 TSV부(90B)의 양방향 신호전송상태를 테스트할 수 있다.
도 4a 및 도 4b 는 본 발명의 일 실시예에 따른 도 1 의 테스트입력신호 제공부(140)를 나타내는 블록도이다. 도 4a를 참고하면, 테스트입력신호 제공부(140A)는 테스트입력신호 드라이버(144A)를 포함한다. 테스트입력신호 제공부(140A)는 도 1 의 테스트 제어부(120)로부터 테스트명령(TC1)을 수신하면, 테스트입력신호(TS)를 생성하여, 도 1 의 TSV부(90)에 제공할 수 있다.
도 4b를 참고하면, 테스트입력신호 제공부(140B)는 신호라인 스위칭부(142B), 테스트입력신호 드라이버(144B) 및 데이터신호 드라이버(146B)를 포함한다. 컨트롤러 등으로부터 데이터 신호라인을 통해 데이터신호(Input_In)를 입력받는 단자 및 도 1 의 테스트 제어부(120)로부터 테스트입력신호라인을 통해 테스트명령(TC2)을 입력받는 단자를 포함할 수 있다. 신호라인 스위칭부(142B)는 테스트명령(TC2)에 수신받은 때에, 테스트입력신호라인을 테스트입력신호 드라이버(144B)와 연결하는 스위칭 동작을 수행할 수 있다. 테스트입력신호 드라이버(144B)는 도 1 의 TSV부(90)로 테스트입력신호(TS)를 제공할 수 있다. 또한, 신호라인 스위칭부(142B)는 데이터신호(Data_In)를 입력받은 때에, 데이터 신호라인을 데이터신호 드라이버(146B)와 연결하는 스위칭 동작을 수행할 수 있다. 데이터신호 드라이버(146B)는 도 1 의 TSV부(90)로 데이터신호(Data_In)를 제공할 수 있다.
이와 같은 구성을 통하여, 테스트입력신호 제공부(140B)는 데이터신호(Data_In) 및 테스트입력신호(TC2) 중 어느 하나를 수신하여, 도 1 의 TSV부(90)에 제공할 수 있어, 테스트 수행외에도 데이터신호(Data_In)를 전송하기 위한 동작을 복합적으로 수행할 수 있다. 다만, 이는 일 실시예로, 도시된 구성에 국한되지 않으며, 테스트입력신호 제공부(140B)는 신호 라인 스위칭부(142B)의 구성을 포함하는 대신 데이터 신호 드라이버(146B) 및 테스트 신호 드라이버(144B)를 각각 따로 제어할 수 있는 구성을 포함할 수 있다.
도 5 는 본 발명의 일 실시예에 따른 반도체 장치(20A)를 나타내는 블록도이다. 도 5를 참고하면, 반도체 장치(20A)는 TSV부(90C), 테스트입력신호 제공부(240A), TSV상태 센싱부(260A) 및 TSV 선택부(280A)를 포함한다. TSV부(90C)는 제 1 TSV(91C) 및 제 2 TSV(92C)를 포함한다. 다만, 이에 국한되지 않고, 일 실시예로 TSV부(90C)는 복수개의 TSV들을 포함할 수 있다. 이하 서술에서는 제 1 TSV(91C)는 신호전송상태가 정상, 제 2 TSV(92C)는 신호전송상태가 불량인 것을 가정하여 서술하도록 한다.
테스트입력신호 제공부(240A)는 제 1 TSV(91C)에 제 1 테스트입력신호(TS1)를 제공하는 제 1 TSV 테스트입력신호 제공부(241A) 및 제 2 TSV(92C)에 제 2 테스트입력신호(TS2)를 제공하는 제 2 TSV 테스트입력신호 제공부(242A)를 포함한다. 일 실시예로, 제 1 테스트입력신호(TS1) 및 제 2 테스트입력신호(TS2)는 펄스 신호에 해당할 수 있다.
TSV상태 센싱부(260A)는 제 1 TSV상태 센싱부(261A) 및 제 2 TSV상태 센싱부(262A)를 포함한다. 제 1 TSV 상태 센싱부(261A)는 제 1 TSV(91C)로부터 제 1 테스트출력신호(TPS1)를 수신할 수 있다. 제 1 TSV(91C)는 신호전송상태가 정상이므로, 제1 테스트출력신호(TPS1)는 제 1 테스트입력신호(TS1)의 펄스 형태의 신호에 해당할 수 있다. 제 1 TSV 상태 센싱부(261A)는 제 1 테스트출력신호(TPS1)에 기초하여, 제 1 레벨의 제 1 상태신호(SRS1)를 생성할 수 있다.
제 2 TSV 상태 센싱부(262A)는 제 2 TSV(92C)로부터 제 2 테스트출력신호(TPS2)를 수신할 수 있다. 제 2 TSV 상태 센싱부(262A)는 제 2 TSV(92C)로부터 제 2 테스트출력신호(TPS2)를 수신할 수 있다. 제 2 TSV(92C)는 신호전송상태가 불량이므로, 제 2테스트출력신호(TPS2)는 제 2 테스트입력신호(TS2)의 펄스 형태와 다른 신호에 해당할 수 있다. 예를들면, 제 2 테스트출력신호(TPS2)는 일정한 레벨의 신호에 해당될 수 있다. 제 2 TSV 상태 센싱부(262A)는 제 2 테스트출력신호(TPS2)에 기초하여, 제 2 레벨의 제 2 상태신호(SRS2)를 생성할 수 있다.
TSV 선택부(280A)는 제 1 TSV 선택부(281A), 제 2 TSV 선택부(282A) 및 신호 출력부(283A)를 포함한다. 제 1 TSV 선택부(281A)는 제 1 상태신호(SRS1)를 수신하고, 이에 기초하여 제 1 TSV(91C)를 신호전송TSV로 선택 여부를 결정할 수 있다. 전술한대로, 제 1상태신호(SRS1)는 제 1 레벨을 가지는 신호로서, 제 1 TSV(91C)가 신호전송상태가 정상임을 나타내는 신호인바, 제 1 TSV 선택부(281A)는 제 1 TSV(91C)를 신호전송TSV로 선택할 수 있다. 제 2 TSV 선택부(282A)는 제 2 상태신호(SRS2)를 수신하고, 이에 기초하여 제 2 TSV(92C)를 신호전송TSV로 선택 여부를 결정할 수 있다.
전술한대로, 제 2상태신호(SRS2)는 제 2 레벨을 가지는 신호로서, 제 2 TSV(92C)가 신호전송상태가 불량임을 나타내는 신호인바, 제 2 TSV 선택부(282A)는 제 2 TSV(92C)를 신호전송TSV로 선택하지 않을 수 있다. 제 1 TSV 선택부(281A)는 제 1 TSV(91C)를 신호전송TSV로 선택한 것을 나타내는 정보를 포함하는 제 1 선택정보(SI1)를 생성하여 도 1 의 테스트 제어부(120)에 제공할 수 있다. 제 2 TSV 선택부(282A)는 제 2 TSV(92C)를 신호전송TSV로 선택하지 않은 것을 나타내는 정보를 포함하는 제 2 선택정보(SI2)를 생성하여, 도 1 의 테스트 제어부(120)에 제공할 수 있다. 테스트 제어부(120)는 제 1 선택정보(SI1) 및 제 2 선택정보(SI2)에 기초하여, 테스트 동작을 제어할 수 있다. 일 실시예로, 테스트 제어부(120)는 제 1 선택정보(SI1) 및 제 2 선택정보(SI2)에 기초하여, 테스트입력신호들(TS1, TS2)을 조절하여, 테스트 동작을 재차 수행할 수 있다. 예를들면, 테스트입력신호들(TS1, TS2)의 펄스 형태의 듀티비 등의 형태를 조절할 수 있다.
위와 같이, 테스트 동작을 수행하여, 제 1 TSV(91C)를 신호전송TSV로 선택한 때에 데이터신호(Data_In)의 흐름에 대하여 이하 서술한다. 컨트롤러 등의 외부로부터 수신한 데이터신호(Data_In)는 제 1 TSV(91C)를 통하여 전송되고, 제1 TSV 선택부(281A)에 인가될 수 있다. 제 1 TSV 선택부(281A)는 제 1 상태신호(SRS1)에 기초하여, 제 1 TSV(91C)가 신호전송TSV로 선택되었으므로, 데이터신호(Data_In)를 신호 출력부(283A)에 제공할 수 있다. 제 1 TSV 상태 센싱부(261A)는 테스트 동작 이외에 테이터신호(Data_In)를 전송하는 때에도, 제 1 상태신호(SRS1)의 레벨을 유지할 수 있다.
또한, 컨트롤러 등의 외부로부터 수신한 데이터신호(Data_In)는 제 2 TSV(92C)를 통하여 전송되고, 제2 TSV 선택부(282A)에 인가될 수 있다. 제 2 TSV 선택부(282A)는 제 2 상태신호(SRS2)에 기초하여, 제 2 TSV(92C)가 신호전송TSV로 선택되지 않았으므로, 데이터신호(Data_In)를 신호 출력부(283A)에 제공하지 않을 수 있다. 제 2 TSV 상태 센싱부(262A)는 테스트 동작 이외에 테이터신호(Data_In)를 전송하는 때에도, 제 2 상태신호(SRS2)의 레벨을 유지할 수 있다. 신호 출력부(283C)는 제 1 TSV(91C)를 통하여 수신받은 데이터신호(Data_In)를 출력신호(OUT)로 출력할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치(20B)의 구성에 대한 회로도이다. 도 6 을 참조하면, 제 1 TSV 테스트입력신호 제공부(241B) 및 제 2 TSV 테스트입력신호 제공부(242B)는 PMOS 와 NMOS를 포함할 수 있다. 제 1 TSV 상태 센싱부(261B) 및 제 2 TSV상태 센싱부(262B)는 플립 플롭 회로(A,B)를 포함할 수 있다. 제 1 TSV 선택부(281B) 및 제 2 TSV 선택부(282B)는 AND게이트 회로(C, D)를 포함할 수 있다. 신호 출력부(283B)는 OR 게이트 회로(E)를 포함할 수 있다. 다만, 위와 같은 구성은 본 발명의 하나의 실시예에 해당되는 바, 다양한 회로 구성으로 구현할 수 있다.
도 7a 및 도 7b는 도 6의 반도체 장치(20B)의 회로도상의 각각의 신호의 플로우 차트이다. 도 6 및 도 7a를 참고하면, 제 1 TSV 테스트입력신호 제공부(241B)의 PMOS에 pdrv1 신호를 제공하고, NMOS에 ndrv1 신호를 제공함으로써, 제 1 테스트입력신호(TS1)와 같은 펄스 신호를 생성할 수 있다. 제 1 테스트출력신호(TPS1)는 정상상태의 제 1 TSV(91C)를 통과한 신호로서, 제 1 테스트입력신호(TS1)와 동일한 펄스 형태의 신호일 수 있다. 제 1 TSV 상태 센싱부(261B)의 플립 플롭 회로(A)는 제 1 테스트출력신호(TPS1)를 S 단자로 수신할 수 있다. 플립 플롭 회로(A)의 D 단자에 수신된 VDD 신호가 하이 레벨 신호에 해당하므로, 플립 플롭 회로(A)는 펄스 신호인 제 1 테스트출력신호(TPS1)에 응답하여, 테스트 동작전에 래치(latch)된 로우 레벨(low level) 신호를 하이 레벨(high level) 신호로 래치하여, 하이 레벨 신호를 제1 상태신호(SRS1)로서 출력할 수 있다.
도 6 및 도 7b 를 참고하면, 제 2 TSV 테스트입력신호 제공부(242B)의 PMOS에 pdrv2 신호를 제공하고, NMOS에 ndrv2 신호를 제공함으로써, 제 2 테스트입력신호(TS2)와 같은 펄스 신호를 생성할 수 있다. 제 2 테스트출력신호(TPS2)는 불량상태의 제 2 TSV(92C)를 통과한 신호로서, 제 2 테스트입력신호(TS2)와 다른 로우 레벨(Low Level) 신호일 수 있다. 제 2 TSV 상태 센싱부(262B)의 플립 플롭 회로(B)는 제 2 테스트출력신호(TPS2)를 S 단자로 수신할 수 있다. 따라서, 플립 플롭 회로(B)는 테스트 동작전에 래치된 로우 레벨(low level) 신호를 제 2 상태신호(SRS2)로서 출력할 수 있다. 이하, 테스트 동작을 수행한 후에, 데이터신호(Data_In)의 흐름에 대하여 설명하도록한다.
도 6을 참고하면, 제 1 TSV(91C)를 통과한 데이터신호(Data_In)는 제 1 TSV 선택부(281B)로 인가될 수 있다. 제 1 TSV 선택부(281B)는 하이 레벨의 제 1 상태신호(SRS1)를 수신한 결과, 활성화되어 수신받은 데이터신호(Data_In)를 신호 출력부(283B)에 제공할 수 있다. 제 2 TSV(92C)를 통과한 데이터신호(Data_In)는 제 2 TSV 선택부(282B)로 인가될 수 있다. 제 2 TSV 선택부(282B)는 로우 레벨의 제 2 상태신호(SRS2)를 수신한 결과, 비활성화되어 수신받은 데이터신호(Data_In)를 차단할 수 있다. 이와 같이 TSV 선택부(280B)는 TSV 테스트 결과에 따라서 신호전송TSV 를 선택할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치(30)를 나타내는 블록도이다. 도 8을 참고하면, 반도체 장치(30)는 TSV부(90D) 및 TSV 테스트부(300)을 포함한다. TSV 상태 센싱부(360)는 상태신호레벨 고정부(365)를 더 포함한다. 다른 구성은 도 1 에 서술한 내용과 동일한 바 생략한다. TSV상태 센싱부(360)는 TSV부(90D)로부터 테스트출력신호(TPS)를 수신받아, TSV의 신호전송상태를 센싱하여, 상태신호(SRS)를 생성할 수 있다. 다만, 이 후 데이터신호을 전송할 때에, TSV 상태 센싱부(360)의 오동작으로 인하여, 상태신호(SRS)의 레벨이 변동되는 때에 문제가 발생할 수 있다. 이러한 경우를 방지하기 위하여, 상태신호레벨 고정부(360)는 상태신호(SRS)에 기초하여, 상태신호(SRS)의 레벨을 고정할 수 있다. 이에 대한 구체적인 동작은 후술한다.
도 9a 는 본 발명의 일 실시예 따른 TSV상태 센싱부(360A)를 나타내는 블록도이고, 도 9b는 TSV 상태 센싱부(360B)를 나타내는 회로도이다. 도 5 및 도 9a를 참고하면, 도 9a의 TSV상태 센싱부(360A)는 도 5의 TSV 상태 센싱부(260A)보다 제 1 상태신호레벨 고정부(365A) 및 제 2 상태신호레벨 고정부(366A)를 더 포함한다.
제 1 상태신호레벨 고정부(365A)는 제 1 TSV상태 센싱부(361A)로부터 제 1 상태신호(SRS1)를 수신하고, 제 1 상태신호(SRS1)에 기초하여, 제 1 레벨고정신호(FS1)를 생성하여, 제 1 TSV상태 센싱부(361A)에 제공할 수 있다. 제 1 TSV 상태 센싱부(361A)는 제 1 레벨고정신호(FS1)에 응답하여, 제 1 상태신호(SRS1)의 레벨을 고정할 수 있다.
제 2 상태신호레벨 고정부(366A)는 제 2 TSV상태 센싱부(362A)로부터 제 2상태신호(SRS2)를 수신하고, 제 2 상태신호(SRS2)에 기초하여, 제 2 레벨고정신호(FS2)를 생성하여, 제 2 TSV상태 센싱부(362A)에 제공할 수 있다. 제 2 TSV 상태 센싱부(362A)는 제 2 레벨고정신호(FS2)에 응답하여, 제 2 상태신호(SRS2)의 레벨을 고정할 수 있다.
도 9b 를 참고하면, 도 9a 의 제2 상태신호레벨 고정부(366A)에 대응되는 제 2 상태신호레벨 고정부(366B)는 AND 게이트(F)로 구현될 수 있다. 도 5 및 6에서 서술하였듯이, 일 실시예로, 불량상태의 제 2 TSV을 통과한 제 2 테스트출력신호(TPS2)에 기초하여, 제 2 TSV상태 센싱부(361B)는 로우 레벨의 제 2 상태신호(SRS2)를 제 2 상태신호레벨 고정부(366B)에 제공할 수 있다. 이 때, AND 게이트(F)의 출력인 제2 고정신호(FS2)는 로우 레벨로 고정시켜 제 2 상태신호(SRS2)를 로우 레벨로 고정할 수 있다. 이와 같은 구성을 통하여, 제2 상태신호(SRS2)의 레벨이 변화되어 신호전송상태가 불량인 제 2 TSV를 신호전송TSV로 선택하는 것을 방지할 수 있다.
도 10 은 본 발명의 또 다른 실시예에 따른 반도체 장치(40)를 나타내는 블록도이다. 도 10을 참고하면, 반도체 장치(40)는 TSV부(90E) 및 TSV 테스트부(400)을 포함한다. TSV 선택부(480)는 TSV 차단신호생성부(485)를 더 포함한다. 다른 구성은 도 1 에 서술한 내용과 동일한 바 생략한다.
TSV 선택부(480)는 TSV상태 센싱부(460)로부터 상태신호(SRS)를 수신받아, 상태신호(SRS)에 기초하여, 정상상태의 TSV를 신호전송TSV로 선택할 수 있다. 다만, 테스트입력신호(TS)가 펄스 신호인 때에 불량상태의 TSV를 통과한 테스트출력신호(TPS)도 타이밍 스큐(timing skew)등의 노이즈(noise)를 포함한 펄스 신호를 가질 수 있다. 따라서, TSV 상태 센싱부(460)는 불량상태의 TSV인 경우에도, 정상상태를 나타내는 상태신호(SRS)를 TSV 선택부에 제공할 수 있다. 이러한 테스트 오동작을 방지하기 위하여, TSV 차단신호생성부(485)는 상태신호(SRS)에 기초하여, 상기 불량상태의 TSV를 차단하기 위한 차단신호를 생성할 수 있다. 구체적인 동작은 후술한다.
도 11a 는 반도체 장치(40A)의 데이터신호(Data_In1,2)의 흐름을 나타내는 블록도이고, 도 11b는 데이터신호(Data_In1,2) 및 출력신호(Out1,2)의 플로우 차트이다. 도 11c는 TSV 차단신호 생성부(485B)를 포함하는 반도체 장치(40B)의 데이터신호(Data_In1,2)의 흐름을 나타내는 블록도이다.
도 11a 및 도 11c 를 참고하면, 도 11a 의 제 1 TSV상태 센싱부(461A, 461B), 제1 TSV 선택부(481A, 481B)는 도 5의 정상상태의 제 1 TSV(91C)로부터 제 1 테스트출력신호(TPS1)을 수신하는 제 1 TSV 상태 센싱부(261A) 및 제 1 상태신호(SRS1)를 수신하는 제 1 TSV 선택부(281A)에 대응하는바 자세한 서술은 생략한다.
도 10에서 전술한 바와 같이, 제 2 TSV 상태 센싱부(462A)는 불량상태의 TSV를 통과한 테스트출력신호가 펄스를 가지는 때에, 정상상태를 나타내는 제2 상태신호(SRS2)를 제 2 TSV 선택부(482A)에 제공할 수 있다(예를 들면, 하이레벨의 제 2 상태신호(SRS2)일 수 있다). 제 2 TSV 선택부(482A)는 제 2 TSV 를 신호전송TSV로 선택할 수 있다. 이 후에, 도 11a 및 도 11c를 참고하여, 데이터신호(Data_In1,2)의 흐름을 살펴보면, 제 1 데이터신호(Data_In1)는 정상상태의 제 1 TSV를 통과하고, 제 1 TSV 선택부(481A)를 통과한 후, 신호 출력부(483A)에 제공될 수 있다. 제2 데이터신호(Data_In2)의 흐름을 살펴보면, 제 2 데이터신호(Data_In2)는 정상상태의 제 1 TSV 보다 저항 또는 커패시턴스가 큰 불량상태의 제 2 TSV를 통과할 수 있다. 이 때, 도 11c에 도시된 바와 같이, 제 1 데이터신호(Data_In1)는 일정한 펄스 폭을 갖는 반면, 제 2 데이터신호(Data_In2)는 타이밍 스큐 등의 노이즈를 포함하여 일정한 펄스 폭을 갖지 못하게 된다. 제 1 데이터신호(Data_In1) 및 제 2 데이터신호(Data_In2)는 신호출력부(483B)에 제공된 결과, 신호출력부(483B)가 출력하는 제 1 출력신호(Out1)는 제 2 데이터신호(Data_In2)의 영향으로 일정하지 못한 펄스 폭을 가질 수 있다. 이와 같은 경우에, 정확한 데이터 신호를 전송하지 못하는 문제가 발생할 수 있다.
도 11b 및 도 11c를 참고하면, 이러한 문제를 방지하기 위하여, TSV선택부(480B)는 TSV 차단신호 생성부(485B)를 더 포함한다. TSV 차단신호 생성부(485B)는 제 1 상태신호(SRS1) 및 제 2 상태신호(SRS2)를 수신하고, 제 1 상태신호(SRS1) 및 제 2 상태신호(SRS2)에 기초하여, 블록신호(BS)를 생성하여, 제 2 TSV 선택부(482B)에 제공할 수 있다. 제 2 TSV 선택부(482B)는 블록신호(BS)에 응답하여, 불량상태의 제 2 TSV로부터 수신한 제 2 데이터신호(Data_In2)를 차단할 수 있다. 그 결과, 도 11c 에 도시된 바와 같이, 제 1 데이터신호(Data_In1)만 신호출력부(483B)에 제공되어, 신호출력부(483B)가 출력하는 제 2 출력신호(Out2)는 노이즈의 영향이 없이 일정한 펄스 폭을 갖는 신호일 수 있다.
도 12 는 본 발명의 일 실시예에 따른 도 10의 반도체 장치(40)의 구성에 대한 회로도이다. 도 12 를 참조하면, TSV 차단신호 생성부(485C)는 XOR 게이트 회로(C)를 포함할 수 있다. 다른 구성은 도 6에 개시된 구성들과 대응되는 바, TSV 차단신호 생성부(485C)가 더 추가된 구성을 중심으로 이하 서술한다.
먼저, 제 1 TSV 테스트입력신호 제공부(441C) 및 제 2 TSV 테스트입력신호 제공부(442C)는 각각 펄스 신호인 제1 테스트입력신호(TS1) 및 제 2 테스트입력신호(TS2)를 제 1 TSV(91e) 및 제 2 TSV(92e)에 제공할 수 있다. 이 때, 제 1 TSV(91e)는 신호전송상태가 정상이며, 제 2 TSV(92e)는 신호전송상태가 불량인 경우를 가정한다. 제 2 TSV(92e)는 신호전송상태가 불량이므로, 제 2 테스트입력신호(TS2)의 펄스 신호에서 타이밍 스큐 등의 노이즈를 포함한 제 2 테스트출력신호(TPS2)가 제 2 TSV상태 센싱부(462C)에 제공될 수 있다. 다만, 제 2테스트출력신호(TPS2)는 타이밍 스큐 등의 노이즈를 포함하는 펄스 신호에 해당되는 경우, 제 2 TSV 상태 센싱부(462C)는 제 2 TSV(90e)의 신호전송상태를 정상으로 센싱하여 오동작을 일으킬 수 있다. 이에 따라, 제 2 TSV 상태 센싱부(462C)는 하이 레벨의 제 2 상태신호(SRS2)를 수신하는 때에, VDD 신호가 하이 레벨 신호에 해당하므로, 플립 플롭(B)을 포함하는 제 2 TSV상태 센싱부(462C)는 하이 레벨의 제 2 상태신호(SRS2)를 제 2 TSV 선택부(482C) 및 TSV차단신호 생성부(485C)에 제공할 수 있다. 도 6 내지 도 7b에서 전술하였듯이, 신호전송상태가 정상인 제 1 TSV(91e)의 상태를 센싱하는 제 1 TSV상태 센싱부(461C)는 하이 레벨의 제 1 상태신호(SRS1)를 제 1 TSV 선택부(481C) 및 TSV 차단신호 생성부(485C)에 제공할 수 있다.
TSV 차단신호 생성부(485C)는 제 1 상태신호(SRS1) 및 제 2 상태신호(SRS2)에 기초하여, 차단신호(BS)를 생성할 수 있다. 일 실시예에 따라, TSV 차단신호 생성부(485C)는 XOR 게이트 회로(D)를 포함할 수 있으며, 로우 레벨의 차단신호(BS)를 제 2 TSV 선택부(482C)에 제공될 수 있다. 제 2 TSV 선택부(482C)는 3개의 입력단자를 가지는 AND 게이트 회로(D')를 포함할 수 있다. 제 2 TSV 선택부(482C)는 로우 레벨의 차단신호(BS)에 응답하여, 제 2 TSV 선택부(482C)가 수신하는 제 2 데이터신호(Data_In2)를 포함하는 신호를 차단할 수 있다. 다만, 이와 같은 구성은 본 발명의 하나의 실시예에 불과하며, 다양한 구성이 적용될 수 있음은 분명하다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치(50)를 나타내는 블록도이다. 도 13을 참고하면, 반도체 장치(50)는 TSV부(90f) 및 TSV 테스트부(500)을 포함한다. TSV부(90f)는 보조 TSV(95f)를 더 포함하고, TSV 선택부(580)는 TSV 스위칭부(588)를 더 포함한다. 다른 구성은 도 1 에 서술한 내용과 동일한 바 생략한다.
TSV 부(90f)는 반도체 장치(50)내의 신호전송을 위한 복수의 TSV들을 포함할 수 있으며, TSV선택부(580)에 의하여, 복수의 TSV들 중 신호전송상태가 정상인 TSV를 신호전송TSV로 선택할 수 있다. 그러나, 신호전송TSV로 선택된 TSV가 향후에 여러가지 요인으로 인하여, 신호전송상태가 불량이 되는 현상이 나타날 수 있다. 이에 대비하여, TSV 부(90f)는 신호전송TSV로 선택될 수 있는 보조 TSV(95f)를 더 포함할 수 있다. TSV 스위칭부(588)는 TSV를 대신하여 보조 TSV(95f)를 신호전송TSV로 스위칭할 수 있다. 이에 대한 구체적인 동작은 후술하기로 한다.
도 14a및 도 14b는 본 발명의 또 다른 실시예에 따른 반도체 장치(50A, 50B)를 나타내는 블록도이고 도 14c 및 도14d는 본 발명의 일 실시예에 따른 TSV 스위칭 장치(588A, 588B)를 나타내는 회로도이다. 도 14a를 참고하면, 반도체 장치(50A)는 TSV부(90f), TSV 상태 센싱부(560A) 및 TSV 선택부(580A)를 포함한다. TSV부(90f)는 TSV(91f) 및 보조 TSV(95f)를 포함한다. TSV 상태 센싱부(560A)는 제 1 TSV(901f)의 신호전송상태를 센싱하는 제 1 TSV 상태 센싱부(561A) 및 보조 TSV(95f)의 신호전송상태를 센싱하는 보조 TSV 상태 센싱부(565A)를 포함한다. TSV 선택부(580A)는 제 1 TSV 선택부(581A) 및 TSV 스위칭부(588A)를 포함한다.
이하 구체적인 동작을 서술하면, 제 1 TSV(91f)는 이전의 제 1 테스트 수행으로 신호전송상태가 정상으로 센싱되어 신호전송TSV로 선택되었으나, 향후 신호전송상태가 불량이 된 경우를 가정한다. 제 2 테스트 수행시, 제 1 TSV(91f)에 인가되는 테스트입력신호가 펄스 신호인 때에, 제 1 TSV(90f)가 신호전송상태가 불량이므로, 제 1 테스트출력신호(TPS1)는 펄스를 포함하지 않는 소정의 레벨의 신호에 해당될 수 있다. 따라서, 제 1 TSV 상태 센싱부(561A)는 제 1 TSV(90f)가 불량임을 나타내는 제 1 상태신호(SRS1)를 제 1 TSV 선택부(581A)에 제공할 수 있다. 또한, 제 1 TSV 상태 센싱부(561A)는 제 1 TSV(90f)의 신호전송상태에 기초하여, TSV 스위칭제어신호(SWS)를 생성하고, TSV 스위칭부(588A)에 제공할 수 있다. 일 실시예로, 제 1 상태신호(SRS1)와 TSV 스위칭제어신호(SWS)는 동일한 레벨을 갖는 신호일 수 있다. TSV 스위칭부(588A)는 TSV 스위칭제어신호(SWS)에 기초하여, 보조 TSV(95f)를 제 1 TSV(91f)와 스위칭하여, 보조 TSV(95f)를 신호전송TSV로 선택할 수 있다.
제 2 테스트 동작 후에 제 1 TSV 선택부(581A)는 신호전송상태가 불량이 된 제 1 TSV(91f)를 통과한 데이터신호(Data_In)를 통과시키지 않을 수 있다. 또한, 신호전송TSV로 선택된 보조 TSV(95f)를 통과한 데이터신호(Data_In)는 TSV 스위칭부(588A)를 통과될 수 있다.
도 14b를 참고하면, TSV 상태 센싱부(560B)는 제 1 TS 상태 센싱부(561B) 및 보조 TSV상태 센싱부(565B)를 포함한다. 도 14a에서 전술한 제 2 테스트 수행시에 보조 TSV상태 센싱부(565B)는 보조 TSV(95f)를 통과한 보조TSV테스트출력신호(STPS)에 기초하여, 보조TSV상태신호(TSRS)를 생성할 수 있다. TSV 스위칭부(588B)는 TSV 스위칭제어신호(SWS) 및 보조TSV상태신호(TSRS)에 기초하여, 보조 TSV(95f)를 제 1 TSV(91f)와 스위칭하여, 보조 TSV(95f)를 신호전송TSV로 선택할 수 있다. 이와 같은 구성을 통해, 보조 TSV(95f)에 대해서도 신호전송상태를 테스트하여, 신호전송TSV로 선택할 수 있다.
도 14a 및 도 14c를 참고하면, TSV 스위칭부(588A)는 인버터회로(I) 및 AND 게이트 회로(J)를 포함한다. 제 1 TSV(91f)의 신호전송상태가 불량에 해당하는 경우, TSV 스위칭제어신호(SWS)는 제 1 상태신호(SRS1)와 같이 로우 레벨 신호에 해당할 수 있다. TSV 스위칭제어신호(SWS)는 인버터(I)를 통과하여, 하이 레벨 신호가 됨으로써, 데이터신호(Data_In)는 AND 게이트 신호(J)를 통과할 수 있다.
도 14a, 도 14b 및 도 14d를 참고하면 TSV 스위칭부(588B)는 인버터회로(I) 및 AND 게이트 회로(J')를 포함한다. 제 1 TSV(91f)의 신호전송상태가 불량에 해당하고, 보조 TSV(95f)의 신호전송상태가 정상에 해당하는 경우, TSV 스위칭제어신호(SWS)는 제 1 상태신호(SRS1)와 같이 로우 레벨 신호에 해당할 수 있다. 또한, 보조TSV상태신호(TSRS)는 보조 TSV(95f)의 정상상태를 나타내는 하이 레벨 신호에 해당될 수 있다. TSV 스위칭제어신호(SWS)는 인버터(I)를 통과하여, 하이 레벨 신호가 되고, 보조TSV상태신호(TSRS)는 하이 레벨 신호에 해당하는 바, 데이터신호(Data_In)는 AND 게이트 신호(J')를 통과할 수 있다. 다만, TSV 스위칭부(588A, 588B)의 회로 구성은 일 실시예에 해당하는 바, 이에 국한되지 않고, 다양한 회로 구성을 적용할 수 있다.
도 15는 본 발명에 일 실시예에 따른 스택 반도체 장치의 테스트 방법(S100)의 순서도이다. 도 1 및 도 15를 참고하면, 반도체 장치(10)는 스택 반도체 장치일 수 있으며, 스택 반도체 장치는 반도체 장치(10)와 같이 TSV부(90) 및 TSV 테스트부(100)을 포함하며, TSV 테스트부(100)는 테스트 제어부(120), 테스트입력신호 제공부(140), TSV상태 센싱부(160) 및 TSV 선택부(180)를 포함한다.
TSV 테스트입력신호 제공부(140)는 TSV부(90)의 TSV를 테스트하기위한 테스트입력신호(TS)를 TSV에 제공한다(S110). TSV 상태센싱부(160)는 테스트입력신호가 TSV를 통과하여 출력된 테스트출력신호(TPS)에 기초하여 TSV 상태신호를 생성한다(S130). TSV 선택부(180)는 TSV 상태신호(SRS)에 기초하여, TSV를 스택 반도체 장치의 신호전송TSV로 선택할지 여부를 결정한다(S150).
또한, 본 발명의 일 실시예에 따라, 테스트 제어부(120)는 외부로부터 반도체 장치(10)를 작동시키기 위한 파워온(PowerOn)신호를 수신하고, 파워온 신호에 응답하여, TSV를 테스트하는 동작을 제어할 수 있다. 테스트 제어부(120)는 TSV를 테스트하는 동작을 제어하기 위하여, 테스트명령(TC)을 생성할 수 있다. 테스트명령(TC)에 응답하여, TSV 테스트부(100)는 스택 반도체 장치의 테스트 동작을 수행할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 스택 반도체 장치의 테스트 방법(S200)의 순서도이다. 도 10 및 도 16을 참고하면, TSV 테스트입력신호 제공부(440)는 테스트입력신호를 생성한다(S210). TSV 테스트입력신호 제공부(440)는 생성된 테스트입력신호(TS)를 신호전송상태를 판별하기 위한 대상이 되는 TSV에 제공한다(S220). TSV 상태센싱부(460)는 테스트입력신호(TS)가 TSV를 통과하여 출력되는 테스트출력신호(TPS)를 모니터링한다(S230). TSV 상태 센싱부(460)는 테스트입력신호(TS)와 테스트출력신호(TPS)를 비교하여, TSV의 신호전송상태가 정상상태인지 여부를 판별한다(S240). 일 실시예로, TSV 상태센싱부(460)는 테스트입력신호(TS)와 테스트출력신호(TPS)의 신호 형태가 동일한 때에, TSV의 신호전송상태가 정상상태인 것으로 판별하고, 판별결과를 나타내는 상태신호를 생성할 수 있다. 또한, TSV 상태센싱부(460)는 테스트입력신호(TS)와 테스트출력신호(TPS)의 신호 형태가 상이한 때에, TSV의 신호전송상태가 불량상태인 것으로 판별하고, 판별결과를 나타내는 상태신호(SRS)를 생성할 수 있다. TSV 선택부(480)는 상태신호(SRS)에 기초하여, 정상상태의 TSV를 신호전송TSV로 선택한다(S250). TSV 차단신호생성부(485)는 상태신호(SRS)에 기초하여, TSV가 불량상태로 판별된 때에, 불량상태의 TSV를 통한 신호 전송을 차단하기 위한 TSV 차단신호를 생성한다(S260). TSV 선택부(480)는 TSV 차단신호에 기초하여, 상기 불량상태로 판별된 TSV를 차단한다(S270).
도 17은 본 발명의 또 다른 실시예에 따른 스택 반도체 장치의 테스트 방법(S300)의 순서도이다. 도 7a, 도 7b, 도 10 및 도 17을 참고하면, 테스트입력신호(TS1, TS2)는 펄스 신호일 수 있다. 테스트 신호제공부(440)는 테스트입력신호(TS)를 TSV에 제공하고, TSV 상태 센싱부(460)는 TSV를 통과하여 출력되는 테스트출력신호(TPS)를 모니터링한다(S305). TSV 상태센싱부(460)는 테스트출력신호(TPS1, TPS2)가 테스트입력신호(TS1, TS2)의 펄스 형태와 동일한지 여부를 판별한다(S310). 제 1 테스트출력신호(TPS1)는 제 1 테스트입력신호(TS1)와 동일한 펄스 형태의 신호에 해당하므로, TSV 상태센싱부(460)는 제 1 레벨의 상태신호(SRS1)를 생성한다(S320). 일 실시예로, 제 1 레벨은 하이 레벨(High level)일 수 있다. TSV 선택부(480)는 제 1 레벨의 상태신호(SRS1)에 기초하여, 제 1 레벨의 상태신호(SRS1)에 대응하는 TSV를 신호전송TSV로 선택한다(S330). 또한, 제 2 테스트출력신호(TPS2)는 제 2 테스트입력신호(TS2)와 상이한 형태의 신호에 해당하므로, TSV 상태센싱부(460)는 제 2 레벨의 상태신호(SRS2)를 생성한다(S340). 일 실시예로, 제 2 레벨은 로우 레벨(Low level)일 수 있다. TSV 차단신호생성부(485)는 제 2 레벨의 상태신호(SRS2)에 기초하여, TSV 차단신호를 생성한다(S350). TSV 선택부(480)는 TSV 차단신호에 기초하여, 제 2 레벨의 상태신호(SRS2)에 대응하는 TSV를 차단한다(S360). 더 나아가, 도 8의 TSV 상태신호레벨 고정부(365)는 각각의 제 1 레벨의 상태신호(SRS1) 및 제 2 레벨의 상태신호(SRS2)에 기초하여, 각각의 신호의 레벨을 고정하기 위한 레벨고정신호를 생성할 수 있다. TSV 상태 센싱부(360)는 레벨고정신호에 응답하여 제 1 레벨의 상태신호(SRS1)를 제 1 레벨로 고정시키고, 제 2 레벨의 상태신호(SRS2)를 제 2 레벨로 고정시킬 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 스택 반도체 장치의 테스트 방법(S400)의 순서도이다. 도 13 및 도 18을 참고하면, 테스트 신호제공부(540)는 신호전송TSV로 선택된 TSV에 테스트입력신호(TS)를 제공한다(S410). TSV 상태 센싱부(560)는 테스트입력신호(TS)가 신호전송TSV로 선택된 TSV를 통과하여 출력되는 테스트출력신호(TPS)를 모니터링한다(S420). TSV 상태 센싱부(560)는 테스트입력신호와 테스트출력신호의 신호 형태가 동일한지 비교하여, 신호전송TSV로 선택된 TSV의 신호전송상태가 정상상태인지 판별한다(S430). 판별한 결과, 신호전송TSV로 선택된 TSV의 신호전송상태가 정상상태인 때에, 신호전송TSV로 선택된 TSV를 통해 스택 반도체 장치(50) 및 컨트롤러 간의 신호전송을 할 수 있다. 또한, 판별한 결과, 신호전송TSV로 선택된 TSV의 신호전송상태가 불량상태인 때에, 신호전송TSV로 선택된 TSV를 대신하여 보조 TSV를 신호전송TSV로 선택한다(S450). 일 실시예로, TSV선택부(580)는 TSV 스위칭부(588)를 제어하여, 신호전송TSV로 선택된 TSV와 보조 TSV간의 스위칭 동작을 수행하여 보조 TSV를 신호전송 TSV로 선택할 수 있다.
도 19는 일 실시예에 따른 메모리 카드(1000)를 나타내는 도면이다. 도 19를 참조하면, 메모리 카드(1000)는 모바일 기기나 데스크 탑 컴퓨터와 같은 전자기기에 연결하여 사용할 수 있는 휴대용 저장장치가 될 수 있다. 도 15에 도시된 바와 같이, 메모리 카드(1000)는 메모리 컨트롤러(1010), 메모리 장치(1020) 및 포트 영역(1030)을 구비할 수 있다. 메모리 카드(1000)는 포트 영역(1030)을 통해서 외부의 호스트와 통신할 수 있고, 메모리 컨트롤러(1010)는 메모리 장치(1020)를 제어할 수 있다. 메모리 컨트롤러(1010)는 프로그램을 저장하는 ROM으로부터 프로그램을 읽어서 수행할 수 있다. 메모리 장치(1020)는 도 1 등에 개시된 반도체 장치(10)에 해당될 수 있으며, 각각의 반도체 칩들을 연결하는 TSV의 신호전송상태를 테스트하여, 신호전송TSV로 사용될 TSV를 선택함으로서, 정확하고 효율적인 데이터신호 전송이 가능하다.
도 20은 일 실시예에 따른 SSD(1100; Solid State Device)를 나타내는 도면이다. 도 20을 참조하면, 일 실시예에 따른 SSD(1100)는 NAND 컨트롤러(1110) 및 다수의 NAND 칩(1120)을 포함할 수 있다. NAND 컨트롤러(1110)는 채널들(CH1, CH2, …, CHi)에 연결되는 다수의 NAND 칩(1120)에 대한 전술된 제어를 수행할 수 있다. NAND 컨트롤러(1110)는 도 1 등의 반도체 장치(10)로 구현될 수 있으며, 각각의 반도체 칩들을 연결하는 TSV의 신호전송상태를 테스트하여, 신호전송TSV로 사용될 TSV를 선택함으로서, 정확하고 효율적인 데이터신호 전송이 가능하다.
도 21은 일 실시예에 따른 모바일 장치(1200)를 나타내는 도면이다. 도 21 을 참조하면, 모바일 장치(1200)는 시스템 온 칩으로 구현되는 어플리케이션 프로세서(1210), 커뮤니케이션 프로세서(1220), 카메라(1230), 디스플레이(1240), 커뮤니케이션 RF(communication Radio Frequency, 1850) 및 메모리들(1260, 1870)을 포함할 수 있다. 모바일 장치(1200)에서 어플리케이션 프로세서(1210)에 의해 어플리케이션(application)이 실행될 수 있다. 예를 들어, 카메라(1230)를 통해 영상이 촬영되면, 어플리케이션 프로세서(1210)는 촬영된 영상을 제2 메모리(1270)에 저장하고, 디스플레이(1240)에 디스플레이 할 수 있다. 어플리케이션 프로세서(1210)는 전술된 도 1 등의 반도체 장치(10)일 수 있으며, 각각의 반도체 칩들을 연결하는 TSV의 신호전송상태를 테스트하여, 신호전송TSV로 사용될 TSV를 선택함으로서, 정확하고 효율적인 데이터신호 전송이 가능하다. 촬영된 영상은 커뮤니케이션 프로세서(1220)의 제어에 따라 커뮤니케이션 RF(1250)을 통해 외부로 전송될 수 있다. 이때, 커뮤니케이션 프로세서(1220)는 영상을 전송하기 위해 임시적으로 영상을 제1 메모리(1260)에 저장할 수 있다. 커뮤니케이션 프로세서(1220)는 그 밖에, 통화, 데이터 송수신을 위한 통신을 제어할 수 있다.
도 22는 일 실시예에 따른 컴퓨팅 시스템(1300; computing system)을 나타내는 도면이다. 도 21을 참조하면, 모바일 기기(mobile device), 데스크탑 컴퓨터(desktop computer) 또는 서버(server)와 같은 컴퓨팅 시스템(1300)에서 시스템 온 칩(1310), 메모리 장치(1320), 입출력 장치(1330) 및 디스플레이 장치(1340)을 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1350)에 전기적으로 연결될 수 있다. 시스템 온 칩(1310)은 전술된 도 1 등의 반도체 장치(10)일 수 있으며, 각각의 반도체 칩들을 연결하는 TSV의 신호전송상태를 테스트하여, 신호전송TSV로 사용될 TSV를 선택함으로서, 정확하고 효율적인 데이터신호 전송이 가능하다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 게시되었다. 여기서 설정한 용어들이었으나, 이는 단지 실시예들을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 각 실시예에 의한 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 적어도 하나의 TSV(Through Silicon Via)를 통하여 전기적으로 연결되는 적어도 2개의 반도체 칩들; 및
    상기 반도체 칩들 중 하나에 배치되고, 상기 TSV를 통과하여 출력되는 신호에 기초하여, 상기 TSV의 상태를 테스트하고, 상기 TSV의 상태에 따라 상기 TSV를 신호전송 TSV로 선택할지 여부를 결정하는 TSV 테스트부를 포함하고,
    상기 TSV 테스트부는,
    상기 TSV를 테스트하기 위한 테스트입력신호가 상기 TSV를 통과하여 출력된 테스트출력신호에 기초하여 상기 TSV의 상태에 대한 상태신호를 생성하는 TSV 상태 센싱부 및, 상기 상태신호에 기초하여 상기 TSV 들 중 적어도 하나의 TSV를 신호전송 TSV로 선택하는 TSV 선택부를 포함하며,
    상기 TSV 상태 센싱부는,
    제1 레벨의 신호를 입력 신호로서 수신하고, 상기 테스트출력신호를 클록 입력으로서 수신하며, 상기 제1 레벨 또는 제2 레벨의 상기 상태신호를 출력 신호로서 출력하는 플립 플롭을 포함하고,
    상기 TSV 선택부는,
    상기 상태신호 및 상기 TSV를 통과한 데이터 신호를 수신하여 상기 데이터 신호를 선택적으로 출력하는 AND 게이트 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 TSV상태 센싱부는,
    상기 테스트입력신호와 상기 테스트출력신호의 신호형태가 동일한지 비교하여, 상기 TSV가 정상상태인지 여부를 판별하는 것을 특징으로 하는 반도체 장치.
  4. 적어도 하나의 TSV(Through Silicon Via)를 통하여 전기적으로 연결되는 스택 반도체 장치의 테스트 방법에 있어서,
    상기 TSV를 테스트하기 위한 테스트입력신호를 상기 TSV에 제공하는 단계;
    상기 테스트입력신호가 상기 TSV를 통과하여 출력된 테스트출력신호에 기초하여 상기 TSV의 상태신호를 생성하는 단계; 및
    상기 상태신호에 기초하여, 상기 TSV를 상기 스택 반도체 장치의 신호전송 TSV로 선택할지 여부를 결정하는 단계를 포함하고,
    상기 TSV의 상태신호를 생성하는 단계는,
    상기 테스트출력신호의 라이징 엣지 또는 폴링 엣지를 검출하는 단계; 및
    상기 검출 결과를 기반으로 상기 상태신호를 로우 레벨에서 하이 레벨로 천이시키는 단계를 포함하고,
    상기 신호전송 TSV로 선택할지 여부를 결정하는 단계는,
    상기 상태신호 및 상기 TSV를 통과하는 데이터 신호를 AND 연산하는 단계; 및
    상기 AND 연산 결과를 기반으로 상기 데이터 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 스택 반도체 장치의 테스트 방법.
  5. 제4항에 있어서,
    상기 상태신호를 상기 로우 레벨에서 상기 하이 레벨로 천이시키는 단계는,
    상기 테스트출력신호의 상기 라이징 엣지 또는 상기 폴링 엣지가 검출된 때에 수행되는 것을 특징으로 하는 스택 반도체 장치의 테스트 방법.
  6. 제4항에 있어서,
    상기 TSV의 상태신호를 생성하는 단계는,
    상기 테스트출력신호의 상기 라이징 엣지 또는 상기 폴링 엣지가 검출되지 않은 때에, 상기 상태신호를 상기 로우 레벨로 유지시키는 단계를 더 포함하는 것을 특징으로 하는 스택 반도체 장치의 테스트 방법.
  7. 제4항에 있어서,
    상기 상태신호는,
    상기 TSV가 정상상태인 때에 하이 레벨을 갖고, 상기 TSV가 불량상태인 때에 로우 레벨을 갖는 것을 특징으로 하는 스택 반도체 장치의 테스트 방법.
  8. 제4항에 있어서,
    불량상태로 판별된 TSV를 통한 신호 전송을 차단하기 위한 TSV 차단신호를 생성하는 단계; 및
    상기 TSV 차단신호에 기초하여, 상기 불량상태로 판별된 TSV를 차단하는 단계를 더 포함하는 것을 특징으로 하는 스택 반도체 장치의 테스트 방법.
  9. 제4항에 있어서,
    상기 신호전송 TSV로 선택된 TSV에 상기 테스트입력신호를 제공하는 단계;
    상기 테스트입력신호가 상기 신호전송TSV로 선택된 TSV를 통과하여 출력된 테스트출력신호를 모니터링하는 단계; 및
    상기 테스트입력신호와 상기 신호전송 TSV로 선택된 TSV를 통과하여 출력된 테스트출력신호의 신호 형태를 비교하여, 상기 신호전송 TSV로 선택된 TSV가 정상상태인지 여부를 판별하는 단계를 포함하는 것을 특징으로 하는 스택 반도체 장치의 테스트 방법.
  10. 제9항에 있어서,
    상기 적어도 하나의 TSV는 보조 TSV를 포함하며,
    상기 신호전송 TSV로 선택된 TSV가 불량상태인 때에,
    상기 신호전송 TSV로 선택된 TSV를 대신하여, 상기 보조 TSV를 상기 신호전송TSV로 선택하는 단계를 더 포함하는 것을 특징으로 하는 스택 반도체 장치의 테스트 방법.
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