JP2012083262A

JP2012083262A - 試験装置および試験方法

Info

Publication number: JP2012083262A
Application number: JP2010230657A
Authority: JP
Inventors: Yasuo Furukawa; 靖夫古川
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2010-10-13
Filing date: 2010-10-13
Publication date: 2012-04-26

Abstract

【課題】ＴＳＶを備える半導体デバイスを試験可能な試験装置、試験方法を提供する。
【解決手段】ＤＵＴ１は、第１半導体チップ１０および第２半導体チップ１２を有する３次元実装パッケージ構造を有する。コントローラ３４は、検査対象のＴＳＶ１４を順に切りかえながら、検査対象のＴＳＶ１４に接続される第１出力バッファＢＵＦ１に第１レベルの電圧を出力させるとともに、そのＴＳＶ１４に接続される第２出力バッファＢＵＦ２に、第１レベルと異なる第２レベルの電圧を出力させる。電源装置３０は、電源端子Ｐ１に電源電圧Ｖ_ＤＤを供給する。電流測定部３２は、電源端子Ｐ１に流れる電流Ｉ_ＤＤを測定する。判定部３６は、ＴＳＶ１４ごとに電流測定部３２により測定された電流Ｉ_ＤＤにもとづき、ＴＳＶ１４ごとの不良を判定する。
【選択図】図１

Description

本発明は、シリコン貫通ビア（TSV：Through Silicon Via）を利用した３次元実装パッケージ構造を有するデバイスの試験装置に関する。

近年、半導体デバイスの高集積化にともない、複数の半導体チップ（ダイ）を厚み方向にスタックした３次元実装パッケージの開発が進んでいる。各半導体チップには、厚み方向に貫通するＴＳＶが形成され、隣接する半導体チップの配線同士が結線される。近い将来、ひとつの半導体デバイスごとに、数百〜数千個のＴＳＶが形成されることが予想されており、各ＴＳＶの接続信頼性はきわめて高くなければならない。

ＴＳＶは、シリコンなどの半導体チップに形成されたスルーホール（ビア）の内部に、金属を充填して形成される。金属の充填が不十分であると、薄いあるいは細い不良箇所が生じる。このような不良箇所は、半導体デバイスの試験工程においてパスした後、出荷後の熱の影響あるいは通電の影響により、切断するおそれがある。したがってＴＳＶを備えるデバイスは、単に機能試験にパスするだけでは不十分であり、ＴＳＶの抵抗値が十分に低いことを確認する必要性がある。

特開２００８−１２２３３８号公報

一般的なボンディングワイヤをはじめとするコンタクト手段の故障、形成不良を検出する手段としては、以下のようなものがある。
１．第１は、ＬＳＩ（Large Scale Integration）テスタのＤＣコンタクト試験を利用するものである。この方法では、コンタクト手段に１００μＡ程度の既知の直流電流を流し、コンタクト手段の両端間の電圧（電圧降下）を測定することにより、コンタクト手段の抵抗が測定される。
２．コンタクト手段に直接接触できない場合には、コンデンサ結合（浮遊容量による結合）によってコンタクト手段に交流電流を供給し、コンタクト手段の抵抗を測定する方法。
３．ＩＥＥＥ１１４９．１あるいはＩＥＥＥ１１４９．４などの規格にもとづく試験

手法１あるいは２では、コンタクトの両端に電圧測定のためのプローブなどを接触させる必要があるため、３次元実装パッケージでの利用が難しい。これらの手法を用いる場合、コンタクトの両端の電位を外部から観測可能とするために、パッドなどを別個設ける必要があり、回路面積が増大する。

手法３では、半導体デバイス本来の機能とは関係のない試験用の回路を、半導体デバイスに形成しておく必要があり、コストが増加するため好ましくない。また、ＩＥＥＥ１１４９．１には抵抗値の測定機能はなく、ＩＥＥＥ１１４９．４は抵抗値の測定は可能であるが、アナログ値を扱う配線が必要となり、回路面積増大にともなうコストの増加が避けられない。

本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ＴＳＶを備える半導体デバイスを試験可能な試験装置、試験方法の提供にある。

本発明のある態様は、３次元実装パッケージ構造を有する半導体デバイスの試験方法に関する。試験対象の半導体デバイスは、第１、第２半導体チップと、第１、第２半導体チップの間を電気的に接続するために形成された複数のシリコン貫通ビアと、第１半導体チップに複数のシリコン貫通ビアごとに設けられ、それぞれが対応するシリコン貫通ビアの一端に信号を出力する、複数の第１出力バッファと、第２半導体チップに複数のシリコン貫通ビアごとに設けられ、それぞれが対応するシリコン貫通ビアの他端に信号を出力する、複数の第２出力バッファと、第１、第２半導体チップの複数の第１、第２出力バッファに対して電源電圧を印加するための電源端子と、を有する。試験方法は、検査対象のシリコン貫通ビアを順に切りかえながら、検査対象のシリコン貫通ビアに接続される第１出力バッファに第１レベルの電圧を出力させるとともに、そのシリコン貫通ビアに接続される第２出力バッファに、第１レベルと異なる第２レベルの電圧を出力させた状態で、電源端子に流れる電流を測定し、シリコン貫通ビアごとに測定された電流にもとづき、シリコン貫通ビアごとの不良を判定する。

シリコン貫通ビアの一端に第１レベルの電圧、その他端に第２レベルの電圧を印加すると、シリコン貫通ビアには、その抵抗値に反比例した電流が流れる。そしてこの電流は、電源端子を介して外部から供給される。したがって、電源端子に流れる電流を測定することにより、シリコン貫通ビアごとの抵抗値を計算でき、抵抗値に応じてシリコン貫通ビアの形成不良を特定できる。

半導体デバイスが複数の電源プレーンを備え、各電源プレーンごとに電源端子を備えてもよい。試験方法は、各電源プレーンについてひとつのシリコン貫通ビアを切りかえながら、複数の電源プレーンを並列に試験してもよい。

本発明の別の態様は、３次元実装パッケージ構造を有する半導体デバイスの試験装置である。半導体デバイスは、第１、第２半導体チップと、第１、第２半導体チップの間を電気的に接続するために形成された複数のシリコン貫通ビアと、第１半導体チップに複数のシリコン貫通ビアごとに設けられ、それぞれが対応するシリコン貫通ビアの一端に信号を出力する、複数の第１出力バッファと、第２半導体チップに複数のシリコン貫通ビアごとに設けられ、それぞれが対応するシリコン貫通ビアの他端に信号を出力する、複数の第２出力バッファと、第１、第２半導体チップの複数の第１、第２出力バッファに対して電源電圧を印加するための電源端子と、を有する。試験装置は、検査対象となるシリコン貫通ビアを順に切りかえながら、検査対象のシリコン貫通ビアに接続される第１出力バッファに第１レベルの電圧を出力させるとともに、そのシリコン貫通ビアに接続される第２出力バッファに、第１レベルと異なる第２レベルの電圧を出力させるコントローラと、電源端子に電源電圧を供給する電源装置と、電源端子に流れる電流を測定する電流測定部と、シリコン貫通ビアごとに電流測定部により測定された電流にもとづき、シリコン貫通ビアごとの不良を判定する判定部と、を備える。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ＴＳＶを備える半導体デバイスを試験できる。

実施の形態に係る試験装置および試験対象の半導体デバイスの構成を示す回路図である。検査状態におけるＤＵＴの状態を示す回路図である。図１の試験装置によって測定されるＴＳＶごとの電源電流を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る試験装置および試験対象の半導体デバイスの構成を示す回路図である。

試験対象の半導体デバイス（ＤＵＴ）１は、３次元実装パッケージ構造を有する。ＤＵＴ１は、第１半導体チップ１０、第２半導体チップ１２、ＴＳＶ１４、第１出力バッファＢＵＦ１、第２出力バッファＢＵＦ２、入力バッファＢＵＦ３、入力バッファＢＵＦ４を備える。

第１半導体チップ１０および第２半導体チップ１２は、それぞれにトランジスタや抵抗、容量などの回路素子が集積化される。第１半導体チップ１０および第２半導体チップ１２は、実際のパッケージでは積層される。

複数のシリコン貫通ビア（以下、ＴＳＶという）１４_１〜１４_ｎはそれぞれ、第１半導体チップ１０のあるノードと、第２半導体チップ１２のあるノードを電気的に接続するために、第１半導体チップ１０および第２半導体チップ１２の少なくとも一方に形成される。

複数の第１出力バッファＢＵＦ１_１〜ＢＵＦ１_ｎは、第１半導体チップ１０に形成され、それぞれが複数のＴＳＶ１４_１〜１４_ｎごとに設けられる。ｉ番目（１≦ｉ≦ｎ）の第１出力バッファＢＵＦ１_ｉは、対応するＴＳＶ１４_ｉの一端に、信号を出力する。

複数の第２出力バッファＢＵＦ２_１〜ＢＵＦ２_ｎは、第２半導体チップ１２に形成され、それぞれが複数のＴＳＶ１４_１〜１４_ｎごとに設けられる。ｉ番目（１≦ｉ≦ｎ）の第２出力バッファＢＵＦ２_ｉは、対応するＴＳＶ１４_ｉの他端に、信号を出力する。

本実施の形態において、第１半導体チップ１０および第２半導体チップ１２は、ＴＳＶ１４を介して信号の双方向伝送を行う。第１半導体チップ１０には、第２半導体チップ１２の第２出力バッファＢＵＦ２_ｉから出力された信号を受信するための入力バッファＢＵＦ３_ｉが設けられる。同様に第２半導体チップ１２には、第１半導体チップ１０の第１出力バッファＢＵＦ１_ｉから出力された信号を受信するための入力バッファＢＵＦ４_ｉが設けられる。

第１出力バッファＢＵＦ１、第２出力バッファＢＵＦ２はトライステートバッファであり、それぞれは、ハイレベルを出力する状態、ローレベルを出力する状態およびハイインピーダンス状態が切りかえ可能に構成される。なお、第１出力バッファＢＵＦ１、第２出力バッファＢＵＦ２は、多値ドライバであってもよい。

第１半導体チップ１０には、ＴＳＶ１４_１〜１４_ｎごとにインタフェース回路２０_１〜２０_ｎが設けられ、第２半導体チップ１２にはＴＳＶ１４_１〜１４_ｎごとにインタフェース回路２２_１〜２２_ｎが設けられる。インタフェース回路２０_ｉは、第１半導体チップ１０に形成された内部回路（不図示）からの信号を受け、それに応じて第１出力バッファＢＵＦ１の出力の状態を制御する。またインタフェース回路２０_ｉは、入力バッファＢＵＦ３_ｉが受信した信号を受け、それを内部回路（不図示）へと伝送する機能を有する。

第１出力バッファＢＵＦ１_１〜ＢＵＦ１_ｎ、第２出力バッファＢＵＦ２_１〜ＢＵＦ２_ｎは、共通の電源端子Ｐ１および共通の接地端子Ｐ２に接続されており、電源端子Ｐ１から電源電圧Ｖ_ＤＤを受ける。

以上がＤＵＴ１の構成である。続いて試験装置２の構成を説明する。試験装置２は、電源装置３０、電流測定部３２、コントローラ３４、判定部３６を備える。

電源装置（直流電源ユニットＤＰＵ）３０は、ＤＵＴ１の電源端子Ｐ１に電源電圧Ｖ_ＤＤを供給する。この電源電圧Ｖ_ＤＤは、第１半導体チップ１０および第２半導体チップ１２に形成される回路ブロックへと供給される。

コントローラ３４は、ＤＵＴ１にデータを供給することにより、ＤＵＴ１の第１出力バッファＢＵＦ１および第２出力バッファＢＵＦ２の状態を制御する。
具体的には、コントローラ３４は、検査対象となるＴＳＶ１４を順に切りかえながら、以下の処理を実行する。ｉ番目のＴＳＶ１４_ｉが検査対象であるとき、第１出力バッファＢＵＦ１_ｉに第１のレベルの電圧を出力させるとともに、第２出力バッファＢＵＦ２_ｉに第２のレベルの電圧を出力させる。たとえば第１のレベルの電圧は、ハイレベルに相当する電源電圧Ｖ_ＤＤであり、第２のレベルの電圧は、ローレベルに相当する接地電圧Ｖ_ＳＳである。つまり、互いに向き合った第１出力バッファＢＵＦ１と第２出力バッファＢＵＦ２の出力電圧を異なるレベルで衝突させる。

検査対象以外のＴＳＶ１４_ｊ（ｊ≠ｉ）に接続される第１出力バッファＢＵＦ１_ｊ、第２出力バッファＢＵＦ２_ｊのペアは、それぞれの出力電圧が衝突しないように、言い換えればＴＳＶ１４_ｊの両端間に電位差が生じないように、同レベルに設定されるか、もしくは少なくとも一方の出力がハイインピーダンス状態とされる。
具体的には、検査対象以外のＴＳＶ１４_ｊに接続される第１出力バッファＢＵＦ１_ｊと第２出力バッファＢＵＦ２_ｊの出力の組み合わせは、（１，１）、（１，Ｈ）、（０，０）、（０，Ｈ）、（Ｈ，０）、（Ｈ，１）のいずれかとすればよい。１はハイレベルを、０はローレベルを、Ｈはハイインピーダンス状態を示す。

コントローラ３４による検査対象のＴＳＶ１４の切りかえの方法は特に限定されず、ＤＵＴ１の構成に応じて定めればよい。たとえばインタフェース回路２０_１〜２０_ｎおよびインタフェース回路２２_１〜２２_ｎが、チェインを形成するフリップフロップを含む場合、コントローラ３４から、いわゆるバウンダリスキャンによって、各フリップフロップにデータを供給し、検査対象のＴＳＶ１４を切りかえてもよい。

電流測定部３２は、検査対象のＴＳＶ１４_ｉに接続される対向する第１出力バッファＢＵＦ１_ｉ、第２出力バッファＢＵＦ２_ｉの出力が衝突した状態において、電源装置３０から電源端子Ｐ１に流れ込む電源電流Ｉ_ＤＤを測定する。たとえば電流測定部３２は、電源電流Ｉ_ＤＤの経路上に設けられた抵抗に生ずる電圧降下にもとづき、電源電流Ｉ_ＤＤを測定してもよく、その構成は特に限定されない。

判定部３６には、ＴＳＶ１４_ｉごとに測定された電源電流Ｉ_ＤＤｉの値が取り込まれる。判定部３６は、電源電流ＩＤＤ_ｉにもとづき、ＴＳＶ１４_ｉの不良を判定する。

以上が試験装置２の構成である。続いてその動作を説明する。図２は、検査状態におけるＤＵＴ１の状態を示す回路図である。図２では、ｊ＝２番目のＴＳＶ１４_２が検査対象の状態を示す。図２には、ＴＳＶ１４、第１出力バッファＢＵＦ１、第２出力バッファＢＵＦ２のみを示すものとし、その他の回路は省略している。

まず、検査対象のＴＳＶ１４_２に着目する。第１出力バッファＢＵＦ１_２はハイレベル電圧Ｖ_Ｈを出力し、第２出力バッファＢＵＦ２_２はローレベル電圧Ｖ_Ｌを出力する。このときＴＳＶ１４_２に流れる電流Ｉ_ＤＤ２は、ＴＳＶ１４_２の抵抗値Ｒ_２および第１出力バッファＢＵＦ１_２、第２出力バッファＢＵＦ２_２それぞれの出力抵抗をＲｓを用いて、式（１）で与えられる。
Ｉ_ＤＤ２＝（Ｖ_Ｈ−Ｖ_Ｌ）／（Ｒ_２＋２×Ｒｓ） …（１）

Ｖ_Ｈ＝Ｖ_ＤＤ、Ｖ_Ｌ＝０とすれば、式（２）を得る。
Ｉ_ＤＤ２＝Ｖ_ＤＤ／（Ｒ_２＋２×Ｒｓ） …（２）

検査対象以外のＴＳＶ１４に着目すると、その両端には同じレベルの電圧、たとえばハイレベル電圧Ｖ_Ｈが印加される。このときＴＳＶ１４_ｊ（ｊ≠２）には電流が流れない。

電源装置３０から電源端子Ｐ１に流れ込む電流Ｉ_ＤＤは、第１出力バッファＢＵＦ１_１〜ＢＵＦ１_ｎならびに第２出力バッファＢＵＦ２_１〜ＢＵＦ２_ｎに流れる電流の総和であり、これは実質的にＩ_ＤＤ２と等しくなる。もし、第１出力バッファＢＵＦ１、第２出力バッファＢＵＦ２以外に動作する回路ブロックが存在する場合、その回路ブロックに流れる定常的な電流Ｉ_ＳＴＡＴがＩ_ＤＤ２に加算されるが、この定常的な電流Ｉ_ＳＴＡＴは無視しうる。

つまり電流測定部３２は、ＴＳＶ１４_２に流れる電流Ｉ_ＤＤ２を測定する。ＴＳＶ１４_ｉを切りかえながら、電流Ｉ_ＤＤｉが順に測定される。

図３は、図１の試験装置２によって測定される電流Ｉ_ＤＤｉとＴＳＶの番号の関係を示す図である。ＴＳＶが正常に形成されていれば、その抵抗値はある範囲ΔＩに含まれる。ｋ番目（図３ではｋ＝６）のＴＳＶ_ｋに形成異常が生じていれば、その抵抗値Ｒ_ｋは標準値より高くなるため、電流Ｉ_ＤＤｋは所定の範囲よりも低くなる。８番目の電流Ｉ_ＤＤ８のように、所定の範囲より高くなる場合、第１出力バッファＢＵＦ１もしくは第２出力バッファＢＵＦ２の製造不良を疑うことができる。

このように、実施の形態に係る試験装置２によれば、３次元実装構造を有するＤＵＴ１のＴＳＶの不良を検査することができる。

以上、本発明について、いくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

ＤＵＴ１によっては、それが複数の電源プレーンに分割されている場合もある。たとえば、アナログブロックとデジタルコアブロックそれぞれに電源端子が設けられ、別系統の電源電圧が供給可能となっている場合である。この場合、各電源プレーンごとに、ＴＳＶを切りかえながら電流を測定する上述の試験を行い、それを複数の電源プレーンで並列で実行してもよい。この場合、試験時間を短縮できる。

図１では、第１半導体チップ１０と第２半導体チップ１２が、ＴＳＶ１４を介して双方向伝送する場合を説明したが、単方向伝送を行うＤＵＴにも適用することができる。この場合、本来の機能には不要である第１出力バッファＢＵＦ１あるいは第２出力バッファＢＵＦ２を、ＴＳＶの検査に設けておけばよい。たとえば、あるチャンネルにおいては、第１半導体チップ１０から第２半導体チップ１２に信号を伝送する場合、そのチャンネルのＴＳＶの第２半導体チップ１２側に、検査用の第２出力バッファＢＵＦ２を設けておけばよい。検査工程において、ＴＳＶに電圧を与えるためのバッファの能力は、データ伝送を行うバッファほど高い能力を必要とされないため、そのバッファの面積はきわめて小さくて済むため、回路面積の増大の影響は深刻とはならない。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…ＤＵＴ、２…試験装置、１０…第１半導体チップ、１２…第２半導体チップ、１４…ＴＳＶ、ＢＵＦ１…第１出力バッファ、ＢＵＦ２…第２出力バッファ、ＢＵＦ３，ＢＵＦ４…入力バッファ、Ｐ１…電源端子、Ｐ２…接地端子、３０…電源装置、３２…電流測定部、３４…コントローラ、３６…判定部、２０，２２…インタフェース回路。

Claims

３次元実装パッケージ構造を有する半導体デバイスの試験方法であって、
前記半導体デバイスは、
第１、第２半導体チップと、
前記第１、第２半導体チップの間を電気的に接続するために形成された複数のシリコン貫通ビアと、
前記第１半導体チップに前記複数のシリコン貫通ビアごとに設けられ、それぞれが対応する前記シリコン貫通ビアの一端に信号を出力する、複数の第１出力バッファと、
前記第２半導体チップに前記複数のシリコン貫通ビアごとに設けられ、それぞれが対応する前記シリコン貫通ビアの他端に信号を出力する、複数の第２出力バッファと、
前記第１、第２半導体チップの前記複数の第１、第２出力バッファに対して電源電圧を印加するための電源端子と、
を有するものであり、
前記試験方法は、
検査対象のシリコン貫通ビアを順に切りかえながら、検査対象の前記シリコン貫通ビアに接続される前記第１出力バッファに第１レベルの電圧を出力させるとともに、そのシリコン貫通ビアに接続される前記第２出力バッファに、前記第１レベルと異なる第２レベルの電圧を出力させた状態で、前記電源端子に流れる電流を測定し、
シリコン貫通ビアごとに測定された電流にもとづき、前記シリコン貫通ビアごとの不良を判定することを特徴とする試験方法。
前記半導体デバイスが複数の電源プレーンを備え、各電源プレーンごとに前記電源端子を備えるものであり、
前記試験方法は、
各電源プレーンについてひとつのシリコン貫通ビアを切りかえながら、複数の電源プレーンを並列に試験することを特徴とする請求項１に記載の試験方法。
３次元実装パッケージ構造を有する半導体デバイスの試験装置であって、
前記半導体デバイスは、
第１、第２半導体チップと、
前記第１、第２半導体チップの間を電気的に接続するために形成された複数のシリコン貫通ビアと、
前記第１半導体チップに前記複数のシリコン貫通ビアごとに設けられ、それぞれが対応する前記シリコン貫通ビアの一端に信号を出力する、複数の第１出力バッファと、
前記第２半導体チップに前記複数のシリコン貫通ビアごとに設けられ、それぞれが対応する前記シリコン貫通ビアの他端に信号を出力する、複数の第２出力バッファと、
前記第１、第２半導体チップの前記複数の第１、第２出力バッファに対して電源電圧を印加するための電源端子と、
を有するものであり、
前記試験装置は、
検査対象のシリコン貫通ビアを順に切りかえながら、検査対象の前記シリコン貫通ビアに接続される前記第１出力バッファに第１レベルの電圧を出力させるとともに、そのシリコン貫通ビアに接続される前記第２出力バッファに、前記第１レベルと異なる第２レベルの電圧を出力させるコントローラと、
前記電源端子に電源電圧を供給する電源装置と、
前記電源端子に流れる電流を測定する電流測定部と、
シリコン貫通ビアごとに前記電流測定部により測定された電流にもとづき、前記シリコン貫通ビアごとの不良を判定する判定部と、
を備えることを特徴とする試験装置。