JP2004095802A - 半導体試験装置 - Google Patents

Abstract

【課題】ウェハレベルでのチップ良品・不良品の判定試験（以下、Ｐ検と呼ぶ）の後、ウェハレベルバーンインを実施する際に、Ｐ検良品チップに正しい電圧ストレスを印加するために、Ｐ検不良品チップ上のプローブカードとの接点に電気的絶縁膜を形成していたが、プロセスコストやチップコストが上昇するという問題があった。
【解決手段】バーンイン装置からプローブカード上のシリアルデータ転送線１２１を介して良品・不良品データ記憶部２２０にＰ検によるチップの良品・不良品の判定データを記憶させておき、その判定データに基づいて駆動回路部２１０はバーンイン装置からの電源電圧や所望の信号をプローブ電極２３０を介して良品チップに供給し、不良品チップには供給しない。良品チップにのみ設定どおりの電圧ストレスを印加することが可能となり、そのための半導体ウェハにおける処理が不要で低コスト化も図れる。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ウェハ上に形成された複数の集積回路チップをウェハ状態で同時にバーンイン試験するために用いられる半導体試験装置に関する。
【０００２】
【従来の技術】
近年、半導体製造プロセスが微細化するにつれて、製造プロセス立上げ初期には偶発的に発生する酸化膜、配線等の出来上がり異常を排除するために半導体完成品に電圧ストレスを印加し出来上がり異常を持ったチップを不良品とするバーンイン試験が更に重要になる。そのような中で、ベアチップ供給や、バーンイン試験のスループット向上のためウェハレベルで電圧ストレスを印加するウェハレベルバーンインが今後ますます重要になってくる。
【０００３】
しかしながら、ウェハ状態でウェハレベルの良品、不良品の判定試験（以下、Ｐ検と呼ぶ）で識別可能な良品チップと不良品チップを区別せずにウェハレベルバーンインを実施した場合、バーンイン試験装置の電源電圧がウェハ上の不良品チップで流れる電流により電圧降下し、印加すべき電圧ストレスが正しくＰ検良品チップに印加されないことが問題となる。図８は、Ｐ検済みウェハ８００を示し、８０１〜８０６はＰ検で良品と判定された良品チップ、８５０〜８５２はＰ検で不良品と判定された不良品チップである。
【０００４】
上記問題を解決のために特開平７−１６９８０６号公報では、図８のようなＰ検実施時の良品・不良品情報からウェハ検査搬送装置（以下、プローバーと呼ぶ）にて不良品識別のインク付けの際に不良品チップ上のプローブカードとの接点（以下、パッドと呼ぶ）に電気的絶縁膜を塗布し、ウェハレベルバーンイン時にはプローブカードの電極と不良品チップのパッドが電気的絶縁膜により電気的接触が防止され、Ｐ検不良品チップにバーンイン試験装置からの供給電源、信号を印加することが無い状態でウェハレベルバーンインを実施することが可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のウェハレベルバーンインの実施方法においては、不良品チップの配置情報が異なるウェハ毎にウェハ上の不良品チップにのみ電気的絶縁膜を塗布する必要があるため、電気的絶縁膜の形成工程はチップ寸法の微細化に伴い加工精度が要求されることとなり、結果的に電気的絶縁膜形成のためのプロセスコストを押し上げることとなってしまう。また、電気的絶縁膜の加工精度を抑制するためにウェハ上の隣接するチップ間の距離を確保することもウェハ当たりのチップ取れ数を減少させることとなりチップコストを上昇させることになる。
【０００６】
つまり、ウェハ毎のランダムな不良品チップの配置情報を元に電気的絶縁膜を形成することは、微細化時には製造プロセスコスト、チップコストに影響を与えずに実施することは不可能であるという課題を有している。
【０００７】
本発明の目的は、バーンインコストの問題を解決し、Ｐ検良品チップに設定どおりの電圧ストレスを印加するウェハレベルバーンインの実施を可能とする、半導体試験装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載の半導体試験装置は、複数のチップが形成された半導体ウェハのバーンイン前検査による各チップの良品・不良品の判定データを供給するとともに半導体ウェハのウェハレベルバーンイン試験を実施するための試験信号を供給するバーンイン装置と、バーンイン装置から各チップの良品・不良品の判定データおよび試験信号が供給されるプローブカードとを備え、プローブカードは、バーンイン装置から各チップの良品・不良品の判定データが供給されるシリアルデータ転送線と、バーンイン装置から試験信号が供給されるグローバル信号線と、プローブカードの表面に半導体ウェハの各チップに対応して配置され、シリアルデータ転送線を介してバーンイン装置から転送される、対応するチップの良品・不良品の判定データを記憶する判定データ記憶部と、プローブカードの裏面に半導体ウェハの各チップに対応して配置され、プローブカードを半導体ウェハに押し当てることにより対応するチップに形成されたパッドと電気的導通状態となるプローブ電極と、プローブカードの表面に半導体ウェハの各チップに対応して配置され、グローバル信号線に接続されて試験信号を入力し、判定データ記憶部に記憶された判定データが良品を示す場合には試験信号をプローブ電極へ供給し、判定データが不良品を示す場合には試験信号のプローブ電極への供給を遮断する駆動回路部とからなるものである。
【０００９】
この構成によれば、バーンイン装置からプローブカード上のシリアルデータ転送線を介して判定データ記憶部に、バーンイン前検査（Ｐ検）による対応するチップの良品・不良品の判定データを記憶させておき、その判定データに基づいて駆動回路部はバーンイン装置からの試験信号（電源電圧や所望の信号）をプローブ電極を介して良品チップにのみ供給し、不良品チップには供給しないため、良品チップに設定どおりの電圧ストレスを印加するウェハレベルバーンインを実施することが可能となる。また、この半導体試験装置を用いることで、従来のように不良品チップに電気的絶縁膜を形成するというような半導体ウェハに対する処理は不要となるため、低コスト化も図ることができる。
【００１０】
また、請求項２記載の半導体試験装置は、請求項１記載の半導体試験装置において、プローブカードの裏面に半導体ウェハの各チップに対応して配置され、プローブカードを半導体ウェハに押し当てることにより対応するチップに形成されたチップの出力信号パッドと電気的導通状態となるモニター用プローブ電極を設けるとともに、プローブカードの表面に半導体ウェハの各チップに対応して配置され、モニター用プローブ電極を介して入力されるチップの出力信号情報を保持するチップ出力保持部を設け、チップ保持部で保持されるチップの出力信号情報をシリアルデータ転送線を介してバーンイン装置に転送するようにしたことを特徴とする。
【００１１】
この構成によれば、請求項１の効果に加え、バーンイン試験実施時に試験信号を印加した状態のチップの出力をモニターすることが可能となり、正しくチップに電圧ストレスが印加されていることを確認することが可能となる。
【００１２】
また、請求項３記載の半導体試験装置は、請求項１記載の半導体試験装置において、プローブカードの表面に半導体ウェハの各チップに対応して配置され、判定データ記憶部および駆動回路部にテスト信号を入力しその出力から判定データ記憶部および駆動回路部の動作が正常か否かの診断を行う自己診断部を設けるとともに、自己診断部の診断結果をバーンイン装置に転送する手段を設けたことを特徴とする。
【００１３】
この構成によれば、請求項１の効果に加え、バーンイン試験実施前にプローブカード上の判定データ記憶部および駆動回路部の動作チェックを行うことが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の各実施の形態について図面を用いて説明する。
【００１５】
（実施の形態１）
図１は本発明の（実施の形態１）の半導体試験装置を示す。
【００１６】
図１において、１００は半導体ウェハとのコンタクト部分の反対面（以下、プローブカード表面と呼ぶ）に試験を実施する半導体ウェハのチップ数と同数の素子ユニット（１０１〜１１０等）を半導体ウェハのチップの配置座標と同一の座標で配置した構成を有するプローブカードである。プローブカード１００には、バーンイン装置１２０からＰ検より得られた良品・不良品データ（Ｐ検情報）１２３を転送するためのシリアルデータ転送線１２１が各素子ユニットにシリアルに接続され、バーンイン装置１２０のバーンインパターン１２４と一種以上の電源供給線等から構成されるグローバル信号線１２２が各素子ユニットに接続された構成を有している。バーンイン装置１２０は、Ｐ検情報１２３とパターン１２４から良品データの期待値を作成する演算器１２６と、シリアルデータ転送線１２１と演算器１２６の出力を比較する比較器１２５とを装置内に有している。
【００１７】
図２は図１中の素子ユニット１０１とシリアルデータ転送線１２１およびグローバル信号線１２２の接続と構成、半導体ウェハ上のチップと電気的に接続されるプローブ電極２３０と素子ユニット１０１の接続を示したものである。
【００１８】
図２中の全ての素子ユニットにシリアルに接続されるシリアルデータ転送線１２１は素子ユニット１０１の良品・不良品データ記憶部２２０のデータ入力線に接続され、良品・不良品データ記憶部２２０の出力線は次の素子ユニットの良品・不良品データ記憶部のデータ入力線に接続されている。プローブカード上の全ての素子ユニットに接続されるグローバル信号線１２２は一本以上の電源供給線２００と接地線２０１とクロック入力線２０２とデータ入力線２０３と起動信号線２０４で構成されている。一本以上の電源供給線２００は素子ユニット中の駆動回路部２１０と良品・不良品データ記憶部２２０に接続され、接地線２０１は素子ユニット中の駆動回路部２１０と良品・不良品データ記憶部２２０とプローブ電極中の接地電極２３４に接続され、クロック入力線２０２は素子ユニット中の駆動回路部２１０と良品・不良品データ記憶部２２０に接続され、データ入力線２０３と起動信号線２０４は素子ユニット中の駆動回路部２１０に接続されている。素子ユニット中の良品・不良品データ記憶部２２０の出力である良品データ信号２２１は、駆動回路部２１０で電源供給線２００、クロック入力線２０２、データ入力線２０３とそれぞれ論理積素子（以下、ＡＮＤ回路）に対に入力され、ＡＮＤ回路の出力信号はプローブ電極中の１個以上の電源電極２３１、クロック電極２３２、データ入力電極２３３に接続されている。
【００１９】
図２においてはデータ入力線２０３、データ入力電極２３３は一つずつ設けられているが、試験する半導体ウェハのチップ仕様により無くても良いし、複数あっても良い。例えば、試験する半導体ウェハのチップがＢＩＳＴ（Ｂｉｌｔ　Ｉｎ　Ｓｅｉｆ　Ｔｅｓｔ）機能を搭載したチップの場合は、クロック入力だけからバーンインパターンをチップ内部で発生することが可能であるので、この場合、データ入力線２０３、データ入力電極２３３は無くてもよい。また、電源供給線２００と電源電極２３１もチップ仕様により一つ以上あれば良く、接地電極２３４は複数あっても良い。
【００２０】
以上の様に構成された半導体試験装置を用いたウェハレベルバーンイン試験の実施方法についてウェハレベルバーンインの実施フローとタイミングチャートを用いて説明する。
【００２１】
図３は本半導体試験装置を用いた、ウェハレベルバーンインの実施フローを記述した図である。
【００２２】
ステップ３００のＰ検実施時に良品・不良品データがＬＳＩテスターにより取得可能である。このバーンイン前に実施するウェハテストであるＰ検について簡単に説明する。外部測定装置（上記のＬＳＩテスター）に接続された固定プローブ針で、ウェハ上のチップの電源パッド及びその他の必要パッドにプロービングする。外部測定装置によりプロービングしたパッドを通し必要なテストを実施する。このテストでは電源、ＧＮＤ（接地）間のショート及び各パッドの電源・ＧＮＤとのショートを検出可能なテストを含むＤＣテスト、ＡＣテスト動作試験を行う。ウェハ上の全てのチップについてこの試験を行い、その結果、良品チップ、不良品チップの判定をする。この判定結果が良品・不良品データ（情報）である。
【００２３】
ステップ３１０ではウェハ毎の良品・不良品データをバーンインテストを実施するウェハの枚数分バーンイン装置に転送、記憶する工程である。ステップ３２０ではバーンインテストを実施するウェハをバーンイン装置内に搬送、交換する工程である。ステップ３３０は搬送、交換されたウェハに対応する良品・不良品データをバーンイン装置から、プローブカード上の素子ユニット中の良品・不良品データ記憶部に設定する工程である。ステップ３４０は素子ユニット中に設定された良品・不良品データを元にウェハレベルでバーンインを実施する工程である。ウェハ単位のバーンインが終了する毎にウェハが交換されステップ３２０、３３０、３４０が繰り返し実施される。
【００２４】
図４は、図３のステップ３３０の良品・不良品データ転送時のタイミングチャートである。
【００２５】
素子ユニットへの良品データ転送時、半導体ウェハ上のチップ数Ｎ個分の良品・不良品データが良品時は電源電圧レベル（以下、Ｈレベル）、不良品時は接地レベル（以下、Ｌレベル）としてＮ個分のシリアルデータとしてシリアルデータ転送線１２１上をクロック入力線２０２からのＮ回分のクロックにより各素子ユニットに転送される。この時、起動信号線２０４はＬレベルであるため、プローブ電極２３０中の電源電極２３１に接続されるローカル電源供給線２４０の電位、クロック電極２３２に接続されるローカルクロック信号線２４１の電位、データ入力電極２３３に接続されるローカルデータ信号線２４２の電位は全てＬレベルとなっている。
【００２６】
図５は、図３のステップ３４０のバーンイン実施時におけるグローバル信号（ａ）と、良品チップに対応する素子ユニット出力信号（ｂ）と、不良品チップに対応する素子ユニット出力信号（ｃ）のタイミングチャートである。
【００２７】
素子ユニット１０１等の良品・不良品データ信号２２１が確定後、バーンインの起動信号２０４がＬレベルからＨレベルに遷移する。この時、良品データ（Ｈレベル）が設定された素子ユニットにおいては、プローブ電極２３０中の電源電極２３１のローカル電源供給線２４０はＬレベルからＨレベルに遷移し、クロック供給電極２３２のローカルクロック信号線２４１からはクロックが出力され、データ供給電極２３３のローカルデータ信号線２４２からはバーンインパターンの印加が開始される。これと同時に不良品データ（Ｌレベル）が設定された素子ユニットにおいては、ローカル電源供給線２４０、ローカルクロック信号線２４１、ローカルデータ信号線２４２とも接地電位（Ｌレベル）を保ったままの状態となり、ウェハ上のＰ検不良品チップには電源、信号線はＬレベルが印加されることとなり、素子ユニットにおいて過剰電流による電圧降下は発生せず過度の負荷が素子ユニットに印加されることは無い。
【００２８】
上記の説明においては良品データをＨレベル、不良品データをＬレベルとしたが、良品データをＬレベル、不良品データをＨレベルとして、駆動回路部２１０内のＡＮＤ回路の入力極性を変更すれば同様の動作となる。
【００２９】
また、図４の良品・不良品データ転送時のタイミングチャートでは、Ｎ回のシリアルデータ入力しか図示していないが、転送したデータをバーンイン装置に取りこむために余分にＮ個のクロックを入力してバーンイン装置内の比較器１２５で転送前データと記憶素子に転送されたデータを比較することも可能である。すなわち、送信され記憶素子に設定されたデータと送信しようとしたＰ検情報とを比較することで、記憶素子に設定されたデータをチェックし、試験の信頼性を確保することが可能となる。また、良品・不良品データの転送前にＮ＋１個分の余分な連続良品データ、または連続不良品データ転送後に余分にＮ＋１個のクロックを入力しバーンイン装置内の比較器１２５で転送データを比較することも可能である。すなわち、各素子ユニットにＰ検情報を転送した時、送信されたＰ検情報が正しく送信されていることを確認することにより、試験の動作チェックが可能となり、より試験の信頼性を確保することが可能となる。上記のように比較器１２５で転送データを比較することにより試験装置の信頼性を高めることも可能となる。
【００３０】
以上の動作から、個々のウェハ毎のランダムな良品・不良品配置情報からプローブカード上の素子ユニットを制御することが、少数のプローブカード上の信号配線で可能となり、Ｐ検良品チップにのみ所望のストレス電圧を印加することが、評価治具の作製コスト増加分のみで実施することが可能となる。したがって、微細化時においても製造プロセスコストやチップコストの増加を抑えることができる。
【００３１】
プローブカード上の素子ユニットの故障回避には例えば素子ユニットを耐圧の高い半導体プロセスで製造することや、素子ユニットの回路規模が比較的単純なため冗長な回路を構成することにより耐久性を向上させることが可能である。
【００３２】
また、プローブカードを構成する電極部デザイン、素子ユニットは試験する半導体の種類によらずウェハ上のチップサイズにのみ制限を受けるため、比較的多数の品種に共用することが可能となるためウェハレベルバーンインのテスト方法を基準化すればプローブカードの製造コストを抑えることが可能となる。
【００３３】
（実施の形態２）
図６は本発明の（実施の形態２）の半導体試験装置の要部構成を示す。
【００３４】
これは上記（実施の形態１）とは、プローブカード裏面のプローブ電極２３０にウェハ上のチップ出力端子パッドに接続するモニター電極６３０を設けた点と、プローブカード表面上の各素子ユニットにモニター電極６３０からのチップ出力信号６４０とシリアルデータ転送線１２１とをモニター信号線６０５で入力が切り替えられる出力保持部６１０を設けた点と、良品・不良品データ記憶部２２０の出力信号と出力保持部６１０の出力信号とを起動信号線２０４の信号により切り替えてシリアルデータ転送線１２１へ出力するセレクタ２５０を設けた点が主に相違している。
【００３５】
セレクタ２５０は、起動信号線２０４がＬレベルのときには良品・不良品データ記憶部２２０の出力信号を選択し出力し、起動信号線２０４がＨレベルのときには出力保持部６１０の出力信号を選択し出力する。また、出力保持部６１０のセレクタ６１１は、モニター信号線６０５がＬレベルのときにはシリアルデータ転送線１２１の信号を選択してフリップフロップ６１２のデータ入力部へ出力し、モニター信号線６０５がＨレベルのときにはチップ出力信号６４０を選択してフリップフロップ６１２のデータ入力部へ出力する。
【００３６】
この（実施の形態２）において、図３のステップ３３０の良品・不良品データ転送時には、起動信号線２０４がＬレベルであり、セレクタ２５０が良品・不良品データ記憶部２２０の出力信号を選択するので、（実施の形態１）と同様に良品・不良品データをバーンイン装置１２０からプローブカード１００上の素子ユニット中の良品・不良品データ記憶部２２０に設定することができる。このとき、モニター信号線６０５はＬレベルが維持されており、出力保持部６１０では、セレクタ６１１によってシリアルデータ転送線１２１の信号が選択されるが、フリップフロップ６１２には起動信号線２０４およびモニター信号線６０５のＬレベルによってクロックが入力されず、セレクタ６１１の出力は取り込まれない。
【００３７】
また、図３のステップ３４０のバーンイン試験実施時には、（実施の形態１）と同様に、起動信号線２０４をＨレベルとすることで、Ｐ検良品チップには電源、クロック、バーンインパターンの供給が開始され、Ｐ検不良品チップには供給されない（Ｌレベル）。この起動信号線２０４がＨレベルになると、セレクタ２５０はフリップフロップ６１２の出力を選択するように切り替えられるとともに、良品・不良品データ記憶部２２０を構成するフリップフロップのクロック入力部にはクロックが入力されなくなり、シリアルデータ転送線１２１の信号は取り込まれない。そして、起動信号線２０４がＨレベルのときに、モニター信号線６０５をＨレベルにすると、出力保持部６１０では、セレクタ６１１でチップ出力信号６４０が選択されるとともに、フリップフロップ６１２にクロックが入力され、セレクタ６１１からのチップ出力信号６４０がフリップフロップ６１２に取り込まれ、セレクタ２５０を介してシリアルデータ転送線１２１へ出力される。ここでモニター信号線６０５がＨレベルとなるのはフリップフロップ６１２にチップ出力信号６４０が取り込まれる時のみで、チップ出力信号６４０シリアルデータ転送線１２１を介して転送する際にはモニター信号線６０５はＬレベルとなる。
【００３８】
また、このようにチップ出力信号６４０をシリアルデータ転送線１２１を介してバーンイン試験装置１２０へ転送する際のモニター信号の入力データとクロックの印加パターンの制御はバーンイン装置１２０に組み込まれたテストパターンで実施する。
【００３９】
以上のようにこの（実施の形態２）では、（実施の形態１）の効果に加え、起動信号線２０４がＨレベルのバーンイン試験実施時にモニター信号線６０５をＨレベルとしたタイミングでチップ出力信号６４０を出力保持部６１０に取り込むことが可能となり、シリアルデータ転送線１２１を介してチップの出力情報をバーンイン装置１２０内の比較器１２５に転送することが可能になり、良品データ１２３とパターン１２４の演算器１２６の出力とモニター出力情報比較することが可能となる。すなわち所定のバーンインパターンを印加した状態のチップ出力をモニターすることが可能となり、正しくチップにストレスが印加されていることを確認することが可能となる。
【００４０】
（実施の形態３）
図７は本発明の（実施の形態３）の半導体試験装置の要部構成を示す。
【００４１】
これは上記（実施の形態１）とは、パターン発生器からの出力信号と比較器への入力信号を接続した自己診断部７２０を設けたこと、自己診断部７２０からの診断結果信号を接続したシリアルデータ転送線７００を設けたことが主に相違している。
【００４２】
以上のように構成された（実施の形態３）では、（実施の形態１）と同様にバーンイン試験を実施して同様の効果を得ることができることに加え、あらかじめ素子ユニットテストパターンが設定された素子ユニット中のパターン発生器から出力信号７３０をテスト信号線７０１がＨレベルの時には駆動回路部２１０及び良品・不良品データ記憶部２２０に印加することにより、駆動回路部２１０及び良品・不良品データ記憶部２２０の出力信号７３１とパターン発生器の期待値とを自己診断部７２０の比較器により比較することが可能となる。すなわちプローブカード上の素子ユニットの動作チェックをバーンイン試験実施前に行うことが可能となる。
【００４３】
【発明の効果】
以上のように本発明によれば、バーンイン装置からプローブカード上のシリアルデータ転送線を介して判定データ記憶部に、バーンイン前検査（Ｐ検）による対応するチップの良品・不良品の判定データを記憶させておき、その判定データに基づいて駆動回路部はバーンイン装置からの試験信号（電源電圧や所望の信号）をプローブ電極を介して良品チップにのみ供給し、不良品チップには供給しないため、良品チップに設定どおりの電圧ストレスを印加するウェハレベルバーンインを実施することが可能となる。また、この半導体試験装置を用いることで、従来のように不良品チップに電気的絶縁膜を形成するというような半導体ウェハに対する処理は不要となるため、低コスト化も図ることができる。したがって、微細化時においても製造プロセスコストやチップコストの増加を抑えて、ウェハレベルでのバーンイン試験をＰ検良品チップにのみ所定のストレス電圧を印加することが可能となる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）の半導体試験装置の構成図
【図２】本発明の（実施の形態１）の半導体試験装置の要部構成図
【図３】本発明の（実施の形態１）の半導体試験装置の検査フロー図
【図４】本発明の（実施の形態１）の半導体試験装置のタイミング図
【図５】本発明の（実施の形態１）の半導体試験装置のタイミング図
【図６】本発明の（実施の形態２）の半導体試験装置の要部構成図
【図７】本発明の（実施の形態３）の半導体試験装置の要部構成図
【図８】Ｐ検済みウェハの良品チップ，不良品チップを示す図
【符号の説明】
１００　プローブカード
１０１〜１１０　素子ユニット
１２０　バーンイン装置
１２１　シリアルデータ転送線
１２２　グローバル信号線
１２３　Ｐ検結果良品・不良品情報
１２４　バーンインパターン
１２５　比較器
２００　電源供給線
２０１　接地線
２０２　クロック入力線
２０３　データ入力線
２０４　起動信号線
２１０　駆動回路部
２２０　良品・不良品データ記憶部
２３０　プローブ電極
２３１　電源電極
２３２　クロック電極
２３３　データ入力電極
２３４　接地電極
２４０　ローカル電源供給線
２４１　ローカルクロック信号線
２４２　ローカルデータ信号線
６０５　モニター信号線
６１０　出力保持部
６４０　チップ出力信号
７００　シリアルデータ転送線
７０１　テスト信号線
７２０　自己診断部
７３０　テスト入出力信号
８００　Ｐ検済みウェハ
８０１〜８０８　良品チップ
８５０〜８５２　不良品チップ

Claims (3)

1. 複数のチップが形成された半導体ウェハのバーンイン前検査による各チップの良品・不良品の判定データを供給するとともに前記半導体ウェハのウェハレベルバーンイン試験を実施するための試験信号を供給するバーンイン装置と、前記バーンイン装置から前記各チップの良品・不良品の判定データおよび試験信号が供給されるプローブカードとを備え、
   前記プローブカードは、
   前記バーンイン装置から前記各チップの良品・不良品の判定データが供給されるシリアルデータ転送線と、
   前記バーンイン装置から前記試験信号が供給されるグローバル信号線と、
   前記プローブカードの表面に前記半導体ウェハの各チップに対応して配置され、前記シリアルデータ転送線を介してバーンイン装置から転送される、対応するチップの良品・不良品の判定データを記憶する判定データ記憶部と、
   前記プローブカードの裏面に前記半導体ウェハの各チップに対応して配置され、前記プローブカードを前記半導体ウェハに押し当てることにより対応するチップに形成されたパッドと電気的導通状態となるプローブ電極と、
   前記プローブカードの表面に前記半導体ウェハの各チップに対応して配置され、前記グローバル信号線に接続されて前記試験信号を入力し、前記判定データ記憶部に記憶された前記判定データが良品を示す場合には前記試験信号を前記プローブ電極へ供給し、前記判定データが不良品を示す場合には前記試験信号の前記プローブ電極への供給を遮断する駆動回路部とからなる半導体試験装置。
2. プローブカードの裏面に半導体ウェハの各チップに対応して配置され、前記プローブカードを前記半導体ウェハに押し当てることにより対応するチップに形成された前記チップの出力信号パッドと電気的導通状態となるモニター用プローブ電極を設けるとともに、前記プローブカードの表面に前記半導体ウェハの各チップに対応して配置され、前記モニター用プローブ電極を介して入力される前記チップの出力信号情報を保持するチップ出力保持部を設け、前記チップ保持部で保持される前記チップの出力信号情報をシリアルデータ転送線を介してバーンイン装置に転送するようにしたことを特徴とする請求項１記載の半導体試験装置。
3. プローブカードの表面に半導体ウェハの各チップに対応して配置され、判定データ記憶部および駆動回路部にテスト信号を入力しその出力から前記判定データ記憶部および駆動回路部の動作が正常か否かの診断を行う自己診断部を設けるとともに、前記自己診断部の診断結果をバーンイン装置に転送する手段を設けたことを特徴とする請求項１記載の半導体試験装置。

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