JP2010540935A

JP2010540935A - シリアル制御インテリジェントスイッチを使用してデバイスをテストするための方法及び装置

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Publication number: JP2010540935A
Application number: JP2010527123A
Authority: JP
Inventors: エドワードベリー，トミー; スポーク，エー．，ニコラス
Original assignee: フォームファクター，インコーポレイテッド
Priority date: 2007-09-27
Filing date: 2008-09-25
Publication date: 2010-12-24
Also published as: US20090085590A1; KR20100057098A; KR101374965B1; EP2198315A1; WO2009042731A1; US7977959B2; CN101855561A; US8872534B2; US20110267085A1; TWI442052B; TW200931025A

Abstract

【課題】シリアル制御インテリジェントスイッチを使用してデバイスをテストする方法及び装置を提供する。
【解決手段】いくつかの実施形態では、チェーンを形成するようにシリアル結合された複数の集積回路（ＩＣ）を含むプローブカードアセンブリを提供することができ、このチェーンは、少なくとも１つのシリアル制御線に結合され、複数のＩＣは、複数のテストプローブに結合された複数のスイッチを含み、これら複数のスイッチの各々は、少なくとも１つのシリアル制御線上の制御信号に応答してプログラム可能である。
【選択図】図３

Description

[0001] 本発明の実施形態は概して、半導体デバイスをテストするためのウェーハプローブカードに関し、特に、ウェーハプローブカードの性能を向上させることに関する。

[0002] テストは、使用するための半導体デバイスの製造における重要なステップである。一般的に、部分的又は完全に完成した半導体デバイスは、テスト対象のデバイス（「試験中の装置（ＤＵＴ）」ともいう）の上面に配置された端子を、例えば、テストシステムの一部として、プローブカードアセンブリに含まれる弾性接触要素に接触させることによってテストされる。テストチャネルの数を増やしたテストシステムコントローラは、テストシステムの重大なコスト要因となり得る。テストシステムコントローラは進化してチャネルの数が増え、よって、並行してテストできるデバイスの数が増えてきた。残念なことに、ウェーハ毎のＤＵＴの数の増え方は、一般的に、テストシステムコントローラの開発のペースよりも速い。従来、利用できるチャネルの数は、一般的にウェーハ上のすべてのＤＵＴを同時にテストするためには不十分である。

[0003] 有限な数のテストチャネルを備えたウェーハ上のコンポーネントのテストに対応するための１つの技術は、プローブカードアセンブリのテストシステムコントローラから多数の伝送線に信号をファンアウトする（fan out）ことである。すなわち、通常１つのＤＵＴに提供されるテスト信号を、プローブカードアセンブリ内の多数のＤＵＴにファンアウトすることができる。この技術は、固定数のテストシステムチャネルに対する１回のタッチダウンの間に、より多い数のＤＵＴのテストを可能とすることができる。

[0004] ファンアウトとのテスト整合性をより良く保証するために、プローブカードアセンブリ上により多くの回路（increased circuitry）を提供することによって、複数のファンアウト線の１本における障害（例えば、ＤＵＴを介したアース端子への短絡）の影響を最小限に抑えることができる。ファンアウト線上に接続されたコンポーネントの障害は、ファンアウトされたテストシステムチャネル上のすべてのＤＵＴのためのテスト信号を大きく減衰させ得る。１つの解決法は、チャネル線の分岐点とプローブの間でリレーを使用することによって、障害のあるコンポーネントによって引き起こされる減衰を小さくすることができる。各リレーは、その状態を制御するために少なくとも１本の別の線を必要とする。しかし、プローブカードアセンブリは、数千のこのような分岐点を含んでもよく、数千のリレーを必要とする。プローブカードアセンブリ上のリレーを制御するために数千の制御線を含めることは、必要とされる面積及びコストの点で望ましくない。

[0005] 従って、当技術分野においては、少なくとも上述の欠点を克服することを試みる、半導体デバイスをテストするための方法及び装置の技術が必要とされる。

[0006] 本発明の実施形態は、プローブカードアセンブリに関するものであり得る。いくつかの実施形態では、プローブカードアセンブリは、チェーンを形成するようにシリアル結合された複数の集積回路（ＩＣ）を含むことができ、このチェーンは、少なくとも１本のシリアル制御線に結合され、前記複数のＩＣは、複数のテストプローブに結合された複数のスイッチを含み、これら複数のスイッチの各々は、少なくとも１本のシリアル制御線上の制御信号に応答してプログラム可能である。

[0007] 本発明の実施形態は、テストアセンブリに関するものであり得る。いくつかの実施形態では、テストアセンブリは、試験装置に接続するためのコネクタ、及び少なくとも１つの制御信号を提供するシリアル制御線を含む、プリント配線板と、複数のテストプローブを支持するプローブヘッドと、少なくとも１本のシリアル制御線に結合された少なくとも１つの集積回路（ＩＣ）であって、当該少なくとも１つのＩＣは、複数のテストプローブの少なくとも一部に結合された複数のスイッチを含み、当該複数のスイッチの各々は、シリアル制御線上の連続ビットストリームとして送信される制御信号に応答してプログラム可能である、少なくとも１つのＩＣとを含む。

[0008] 本発明の実施形態は、プローブカードアセンブリを使用してウェーハ上のコンポーネントをテストする方法に関するものであり得る。いくつかの実施形態では、プローブカードアセンブリを使用してウェーハ上のコンポーネントをテストする方法は、制御信号に応答してプログラムされる複数のスイッチを含む複数の集積回路（ＩＣ）からなるチェーンを介して制御信号をシリアルシフトすることと、コンポーネントをテストするために前記複数のスイッチを介してテストプローブと試験装置との間でテスト信号を通信することとを含む。

[0009] 本発明の様々な実施形態の上述の特徴を詳細に理解できるように、実施形態を参照して本発明のより詳細な説明（その概要が上述され、その他は後述される）がなされ得るものであり、これら実施形態のいくつかは添付図面に示されている。但し、注記すべき点として、添付図面は本発明の典型的な実施形態のみを図示するものであり、従って、本発明の範囲を限定すると見なされるものではなく、本発明は、他の同様に有効な実施形態を認め得る。

[0010] 図１は、本発明のいくつかの実施形態に従うテストシステムを示すブロック図である。 [0011] 図２は、本発明のいくつかの実施形態に従うプローブカードアセンブリを示す。 [0012] 図３は、本発明の実施形態に従うシリアル制御インテリジェントスイッチングを提供するように構成されたＩＣを示す概略図である。 [0013] 図４は、本発明の実施形態に従う制御語を示すブロック図である。 [0014] 図５は、本発明の実施形態に従うプローブカードアセンブリ上のコンポーネントを示す回路図である。 [0015] 図６は、本発明の実施形態に従ってプローブカードアセンブリを使用してウェーハ上のコンポーネントをテストする方法を示すフロー図である。

[0016] 可能な場合は、複数の図に共通する同一の要素を指定するために、同一の符号が用いられる。図面で使用されているイメージは、例示的な目的で単純化されており、必ずしも原寸に比例して図示されていない。

[0017] 本発明は、シリアル制御インテリジェントスイッチを使用してデバイスをテストするための方法及び装置を提供する。インテリジェントスイッチは、ＩＣに含まれてもよく、複数のＩＣは結合されてＩＣのシリアルチェーンを形成する。インテリジェントスイッチの各々は、ＩＣのチェーンへのシリアルインタフェースを使用して独立して制御されてもよい。よって、１本のシリアル制御線が、多数のインテリジェントスイッチを制御するために使用されてもよい。「シリアル」とは、シリアル制御線上の信号が、連続ビットストリームとして送信され得ること（すなわち、ビット単位での送信）を意味する。インテリジェントスイッチは、複数のデバイスをテストするように構成されたプローブカードアセンブリ上のテストリソースをファンアウトするために使用されてもよい。特定のＩＣのチェーンのために１本の制御線を使用することによって、プローブカードアセンブリ上に必要な制御線の数が大幅に減る。本発明の上述の及びその他の実施形態及び態様については、以下に詳細に説明する。

[0018] 図１は、本発明のいくつかの実施形態に従うテストシステム１００を示すブロック図である。テストシステム１００は一般に、テストシステムコントローラ１０２と、試験装置１０４と、プローバ１０６とを含み得る。テストシステムコントローラ１０２は、通信リンク１０８によって試験装置１０４に結合することができる。プローバ１０６は、テスト対象である試験中の装置（ＤＵＴ）１１２を取り付けるためのステージ１１０と、プローブカードアセンブリ１１４とを含むことができる。ＤＵＴ１１２は、テスト対象となるあらゆる電子デバイス（単数又は複数）であり得る。適切なＤＵＴの限定されない例には、個別化されていない（unsingulated）半導体ウェーハの１つ以上のダイ、ウェーハから個別化された（singulated）１つ以上の半導体ダイ（パッケージ化されているか又はパッケージ化されていない）、キャリア又は他の保持デバイスに配された個別化された半導体ダイの配列、１つ以上のマルチダイ電子ＩＣモジュール、１つ以上のプリント配線板、又はあらゆるその他の種類の電子デバイス（単数又は複数）を含む。本明細書で用いられているＤＵＴという用語は、１つ又は複数のこのような電子デバイスを意味し得る。プローブカードアセンブリ１１４は、ＤＵＴ１１２と接触するプローブ１１６（「テストプローブ」ともいう）を含むことができる。ステージ１１０は、ＤＵＴ１１２をプローブ１１６に接触させるために可動とすることができる。

[0019] テストシステム１００では、テストデータは、試験装置１０４によって生成され、プローブカードアセンブリ１１４、プローブ１１６を介して、そして最終的にはＤＵＴ１１２へと送信され得る。テストデータの生成は、テストシステムコントローラ１０２（例えば汎用コンピュータ）によって制御されてもよい。次に、テスト結果は、ＤＵＴ１１２からプローブカードアセンブリ１１４を介して試験装置１０４に戻すことができる。試験装置１０４は、分析のために、テスト結果をテストシステムコントローラ１０２に送信してもよい。

[0020] 試験装置１０４から提供されるテストデータは、個々のテストチャネルに分割することができる。テストチャネルは、コネクタ１１８によってプローブカードアセンブリ１１４にリンクすることができる。コネクタ１１８は、任意の適切なコネクタ（例えば、フレキシブルケーブルコネクタ、ポゴピン、ゼロ挿入力（ＺＩＦ）コネクタなど）であってもよい。プローブカードアセンブリ１１４は、テストチャネルの各々を多数のプローブ１１６にファンアウトすることができる。プローブカードアセンブリ１１４は、ファンアウトを有効にし（enabling）、ファンアウト線上の障害を分離するための電子装置１２０を含むことができる。いくつかの実施形態では、電子装置１２０は、複数のインテリジェントスイッチを含むことができる。インテリジェントスイッチのグループは、集積回路（ＩＣ）を使用して実装されてもよい。インテリジェントスイッチは、１本以上のシリアル制御線を使用して制御可能とし得る。インテリジェントスイッチの諸々の態様については、以下に説明する。

[0021] 図２は、本発明のいくつかの実施形態に従うプローブカードアセンブリ１１４を示す。プローブカードアセンブリ１１４は、一般に、試験装置１０４とＤＵＴ１１２との間のインタフェースとして作用する。プローブカードアセンブリ１１４は、試験装置１０４からの複数のテストチャネル（図示されていない）と電気的接続するように構成される電気コネクタ２０４を含むことができる。また、プローブカードアセンブリ１１４は、テストプローブとして１つ以上の弾性接触要素２２６を含むこともできる。弾性接触要素２２６は、ＤＵＴ１１２の１つ以上の入力及び／又は出力端子２２０に対して押し付けられ、よってこれと一時的な電気的接続するように構成することができる。弾性接触要素２２６は、一般的にＤＵＴ１１２の望ましい端子２２０に対応するように構成され、望ましい形状寸法を有する１つ以上の配列に配置されてもよい。

[0022] プローブカードアセンブリ１１４は、コネクタ２０４及び弾性接触要素２２６を支持し、かつこれらの間の電気的接続を提供するように構成された１つ以上の基板を含み得る。図２に示される例示的なプローブカードアセンブリ１１４は、３つのこのような基板を有するが、他の実装では、プローブカードアセンブリ１１４は、これより多い又は少ない基板を有することができる。図２に示される実施形態では、プローブカードアセンブリ１１４は、配線基板２０２（「プリント配線板」ともいう）、インターポーザ基板２０８、及びプローブ基板２２４（「プローブヘッド」ともいう）を含む。配線基板２０２、インターポーザ基板２０８、及びプローブ基板２２４は、一般に、あらゆる種類の適切な材料（例えば、プリント回路配線板、セラミック、有機又は無機材料など、又はこれらの組み合わせを含むが、これらに制限されない）から作成することができる。

[0023] さらに、プローブカードアセンブリ１１４は、１つ以上の能動的又は受動的な電子コンポーネント（例えば、コンデンサ、抵抗器など）を含み得る。いくつかの実施形態では、インテリジェントスイッチ２３０は、配線基板２０２上に配置することができる。他の実施形態では、インテリジェントスイッチ２３０は、インターポーザ４０８上に配置されてもよい。さらに別の実施形態では、インテリジェントスイッチ２３０は、弾性接触要素２２６とともに、プローブ基板２２４上に配されてもよい。他の実施形態では、インテリジェントスイッチ２３０は、配線基板２０２、インターポーザ基板２０８、及びプローブ基板２２４のうちの１つ以上の任意の組み合わせの上に配することができる。

[0024] 導電性経路（図示されていない）は、通常、コネクタ２０４から様々な基板及びインテリジェントスイッチ２３０を介して弾性接触要素２２６へと設けられる。例えば、図２に示される実施形態では、導電性経路（図示されていない）は、コネクタ２０４から配線基板２０２を介して複数の導電性バネ相互接続構造体２０６へと設けられ得る。他の導電性経路（図示されていない）は、バネ相互接続構造体２０６からインターポーザ基板２０８を介して複数の導電性バネ相互接続構造体２１９へと設けられ得る。さらに他の導電性経路（図示されていない）は、バネ相互接続構造体２１９からプローブ基板２２４を介して弾性接触要素２２６へとさらに設けられ得る。配線基板２０２、インターポーザ基板２０８、及びプローブ基板２２４を通った導電性経路は、配線基板２０２、インターポーザ基板２０８、及びプローブ基板２２４の上、その中、かつ／又はこれらを通して配され得る導電性ビア、トレースなどを含み得る。上述の導電性経路のファンアウトを、そしてＤＵＴ１１２上の障害からのファンアウト線の分離を有効にするために、上述の導電性経路の少なくともいくつかの経路の配線基板２０２、インターポーザ基板２０８、及び／又はプローブ基板２２４のうちの１つ以上の上にインテリジェントスイッチ２３０を設けることができる。

[0025] 配線基板２０２、インターポーザ基板２０８、及びプローブ基板２２４は、１つ以上のブラケット２２２及び／又は他の適切な手段（例えばボルト、ネジ、又は他の適切な締結具）によってまとめられてもよい。図２に示されるプローブカードアセンブリ１１４の構成は、例示的なものにすぎず、図示と説明を容易にするために簡素化されており、多くのバリエーション、修正、及び追加が企図される。例えば、プローブカードアセンブリは、図２に示されているプローブカードアセンブリ１１４よりも少ない又は多くの基板（例えば２０２、２０８、２２４）を有してもよい。別の例として、プローブカードアセンブリは、１つのプローブ基板（例えば２２４）よりも多くを有してもよく、かつこのようなプローブ基板はそれぞれ独立して調整可能であってもよい。多数のプローブ基板を備えるプローブカードアセンブリの限定されない例は、２００５年６月２４日に出願された米国特許出願第１１／１６５，８３３号に開示されている。プローブカードアセンブリのさらに限定されない例は、１９９９年１１月２日に発行された米国特許第５，９７４，６６２号、及び２００３年１月２１日に発行された米国特許第６，５０９，７５１号、並びに上述の米国特許出願第１１／１６５，８３３号に例示されている。これらの特許及び出願に記載されているプローブカードアセンブリの様々な特徴が、図２に示されるプローブカードアセンブリ１１４に実装されてもよく、また上述の特許及び出願で記載されているプローブカードアセンブリが、本明細書に記載の発明的なインテリジェントスイッチ及びその構成の使用の恩恵を受け得ることが企図されている。

[0026] 図３は、本発明のいくつかの実施形態に従ってシリアル制御インテリジェントスイッチングを提供するように構成されたＩＣ３００を示す概略図である。ＩＣ３００は、インテリジェントスイッチ３０２−１〜３０２−４（以下、総称して「インテリジェントスイッチ３０２」という）と、シフトレジスタ３０４と、制御ロジック３０５とを含むことができる。本例では、制御ロジック３０５は、レジスタ３０６とコントローラ３０８とを含むことができる。インテリジェントスイッチ３０２の各々は、スイッチ回路３１０と、デバウンスロジック３１２と、電流センサ３１４とを含むことができる。スイッチ回路３１０、デバウンスロジック３１２、及び電流センサ３１４は、少なくとも本明細書で説明されている機能を提供するために、様々な種類の回路及びロジックコンポーネント（例えば、トランジスタ、ロジックゲート、フリップフロップ、比較器、演算増幅器など）を含み得る。例によって明確にする目的で、インテリジェントスイッチ３０２−１のみが詳細に示されている。インテリジェントスイッチ３０２−２〜３０２−４の各々は、インテリジェントスイッチ３０２−１と同一に構成され得ることが理解されるべきである。さらに、４つのインテリジェントスイッチのみが示されているが、ＩＣ３００は、一般に４つより多く又は少ないインテリジェントスイッチを含み得る。

[0027] インテリジェントスイッチ３０２の各々は、２つの端子、すなわち、指定された端子Ａ（第１端子）及び端子Ｂ（第２端子）を含む。また、インテリジェントスイッチ３０２の各々は、後述のとおり、制御端子を含み得る。図示の実施形態において、スイッチ回路３１０は、単極単投（ＳＰＳＴ）スイッチを含むことができる。閉状態では、端子Ａは端子Ｂに接続され、電流はスイッチ回路３１０を介して流れ得る。開状態では、端子Ａと端子Ｂの間にほとんど又はまったく電流は流れない。後述のとおり、スイッチ回路３１０の一方の端子は、テストリソースに接続されてもよく、スイッチ回路３１０の他方の端子は、プローブカードアセンブリ上のテストプローブに接続されてもよい。スイッチ回路３１０はＳＰＳＴスイッチとして説明されているが、当業者は、スイッチ回路３１０が一般に、切り替えるべき対応する数の端子とともに、１つ以上の極及び１つ以上のスイッチ切り替え（throws）を有してもよいことを理解する。

[0028] 電流センサ３１４は、スイッチ回路３１０を介して流れる電流を測定するように構成することができ、測定された電流が閾値を超える（例えば、電流センサ３１４が過電流状態（overcurrent condition）を感知する）場合は、信号をアサート（assert）する。電流センサは、端子Ａと端子Ｂの各々に接続することができる。電流センサ３１４は、制御ロジック３０５からの電流閾値でプログラムすることができる。従って、インテリジェントスイッチ３０２の各々は、プログラム可能電流レベルに応答して開くように構成されてもよい。また、電流センサ３１４は、電流センサ３１４を較正するために使用できる制御ロジック３０５から較正信号を受信してもよい。電流センサ３１４は、周知の技術を使用して較正され得る。電流センサ３１４は、制御ロジック３０５からセンスイネーブル信号(sense enable signal)をさらに受信してもよい。センスイネーブル信号は、電流センサ３１４によって電流感知を有効（enable）又は無効(disable)にするために使用することができる。

[0029] 電流センサ３１４は、出力端子を介してデバウンスロジック（debounce logic）３１２を駆動することができる。デバウンスロジック３１２は、時間領域の過電流状態の条件（qualification）を有効にする。すなわち、デバウンスロジック３１２は、電流センサ３１４が閾値期間（以下「『デバウンス』時間」という）において過電流を感知した後にのみ、過電流状態を報告する。過電流状態がデバウンス期間に存在する場合は、デバウンスロジック３１２は、スイッチ回路３１０が開くようにすることができる。従って、インテリジェントスイッチ３０２の各々は、プログラム可能デバウンス期間において存在するプログラム可能電流レベルに応答して開くように構成され得る。デバウンスロジック３１２は、制御ロジック３０５からのデバウンス閾値でプログラムされてもよい。デバウンスロジック３１２の出力は、デバウンス期間に存在する過電流状態によってトリップされ（開かれ）、よって「トリップ状態」をもたらすか否かを示すことができる。トリップ状態信号は、制御ロジック３０５に提供されてもよい。デバウンスロジックは、スイッチ回路の制御端子と電流センサの出力端子の間に結合され得る。

[0030] また、スイッチ回路３１０は、スイッチ制御信号に基づいて開かれ又は閉じられるように構成することができる。スイッチ制御信号は、制御ロジック３０５から受信されてもよい。スイッチ回路３１０は、その開状態又は閉状態を報告してもよい。スイッチ状態は、制御ロジック３０５に提供され得る。また、スイッチ回路３１０は、制御ロジック３０５からトリップイネーブル信号（trip enable signal）を受信してもよい。トリップイネーブル信号は、デバウンスロジック３１２による過電流表示（overcurrent indication）に応じてスイッチ回路３１０のトリップ能力を有効又は無効にするために使用することができる。

[0031] インテリジェントスイッチ３０２は、制御語をシフトレジスタ３０４にシリアルシフトすることによってプログラムすることができる。「データイン」端子における制御ビットは、例えば、「クロックイン」端子におけるクロック信号に従ってシフトレジスタ３０４にシフトすることができる。シフトレジスタ３０４の端部におけるビットは、「データアウト」端子でシフトアウトすることができる。クロック信号は、「クロックアウト」端子で提供することができる。後述のように、シフトレジスタ３０４のデータアウト端子及びクロックアウト端子は、複数のＩＣのシリアルチェーンの一部を形成するように、別のＩＣのシフトレジスタ３０４のデータイン端子及びクロックイン端子それぞれのデータに結合されてもよい。制御語のビットは、ＩＣ３００の操作を制御することができる。

[0032] 図４は、本発明のいくつかの実施形態に従う制御語４００を示すブロック図である。制御語４００は、制御ビット４０２と、いくつかの実施形態ではデータビット４０４とを含むことができる。制御ビット４０２は、コントローラ３０８によって処理することができる。コントローラ３０８は、制御イネーブル信号に応答して制御ビット４０２を取得又はその他の態様で分析してもよい。いくつかの実施形態では、制御ビット４０２は、コマンド４０６と、いくつかの実施形態ではヘッダー４０８とを含むことができる。コマンド４０６は、レジスタ３０６がどのように利用されるかを決定することができる。データビット４０４は、レジスタ３０６によって処理することができる。コントローラ３０８は、コマンド４０６に応答して、データビット４０４をシフトレジスタ３０４からレジスタ３０６にロードされるようにし得る。いくつかの実施形態では、コントローラ３０８は、コマンド４０６に応答して、データビット４０４をレジスタ３０６からシフトレジスタ３０４にロードされるようにし得る（例えばリードバックの場合）。さらに他の実施形態では、コントローラ３０８は、データビット４０４のいくつかをシフトレジスタ３０４からレジスタ３０６にロードされるようにし、かつデータビット４０４のその他の部分をレジスタ３０６からシフトレジスタ３０４にロードされるようにしても得る。いくつかの実施形態では、データビット４０４は、インテリジェントスイッチ３０２に対応するフィールド４１０を含むことができる。この例では、データビット４０４は、それぞれインテリジェントスイッチ３０２−１〜３０２−４に対応するフィールド４１０−１〜４１０−４を含むことができる。

[0033] いくつかの実施形態では、コマンド４０６は、インテリジェントスイッチ３０２の各々に対してデバウンス期間を設定するための指示を含み得る。例えば、データビット４０４がスイッチ３０２に対応するフィールド４１０を含む実施形態では、フィールド４１０の各々は、インテリジェントスイッチ３０２のそれぞれ１つについてデバウンス期間を制御する値を含み得る。いくつかの実施形態では、コマンド４０６は、インテリジェントスイッチ３０２の各々に対して電流閾値を設定するための指示を含み得る。例えば、データビット４０４がスイッチ３０２に対応するフィールド４１０を含む実施形態では、フィールド４１０の各々は、インテリジェントスイッチ３０２のそれぞれ１つについて電流閾値を制御する（電流トリップを設定する）値を含み得る。いくつかの実施形態では、コマンド４０６は、インテリジェントスイッチ３０２の状態を制御するとともに、インテリジェントスイッチ３０２から状態情報を取得するための指示を含み得る。例えば、データビット４０４がスイッチ３０２に対応するフィールド４１０を含む実施形態では、フィールド４１０の各々は、それぞれ１つのインテリジェントスイッチ３０２における１つ以上の状態を制御する１つ以上の値を含み得る（例えば、スイッチ回路３１０のオン／オフ状態、センスイネーブル、及びトリップイネーブル）。さらに、フィールド４１０の各々は、それぞれ１つのインテリジェントスイッチ３０２における１つ以上の状態値を伝えるように構成された１つ以上の書き込み可能ビットを含み得る（例えばスイッチ状態（オン又はオフ）及び／又はトリップ状態（トリップされた又はトリップされていない））。いくつかの実施形態では、コマンドは、インテリジェントスイッチ３０２の各々における電流センサ３１４を較正する指示を含み得る。コマンド４０６は、例としてスイッチ毎にフィールドを有すると説明してきたが、コマンドは、スイッチよりも少ないフィールドを有してもよいことが理解されるべきである。このような場合は、フィールドは、複数のスイッチのうちの２つ以上に適用し得る。

[0034] シフトレジスタ３０４と制御ロジック３０５との間のデータの転送は、制御イネーブル信号に従って発生し得る。例えば、制御イネーブル信号がアサートされた場合、データ転送が生じる。制御イネーブル信号は、データ転送が複数のＩＣの各々で生じるように、チェーンをなす複数のＩＣの各々に適用され得る。転送が完了すると、制御イネーブル信号は、デアサートされてもよい。このような時に、シフトレジスタ３０４のビットは、「クロックイン」端子におけるクロック信号に従って「データアウト」端子からシフトされ得る。ビットは、クロック信号に従ってチェーンをなす複数のＩＣの各々でシフトアウトされてもよい。クロック信号は、「クロックアウト」端子で提供される。このようにして、インテリジェントスイッチ３０２（並びにチェーンの仲のその他のＩＣのインテリジェントスイッチ）と関連付けられたデータ（例えばトリップ状態及び／又はスイッチ状態）は、シフトレジスタ３０４からシリアルストリームを介してリードバックされ得る。

[0035] 図５は、本発明のいくつかの実施形態に従うプローブカードアセンブリ１１４上のコンポーネントを示す回路図である。試験装置１０４は一般に、複数のテストリソース（総じて「リソース」という）と、少なくとも１つのコントローラ５０８とを含むことができる。リソースは、電圧をＤＵＴ１１２に供給する電圧供給リソース、デジタル信号をＤＵＴ１１２に供給するデジタルリソース、及び／又はアナログ信号をＤＵＴ１１２に供給するアナログリソースのあらゆる組み合わせを含み得る。リソース５０２−１〜５０２−Ｎ（総じて「リソース５０２」という）の例示的なセットが図５に示されるが、ここでＮは２以上の整数である。図５に示される例では、ＤＵＴ１１２は、デバイス５０４−１〜５０４−Ｍ（総じて「デバイス５０４」という）のセットを含むが、ここでＭは２以上の整数である。すなわち、ＤＵＴ１１２は、多数のテストサイト（テスト対象のデバイス）を含む。

[0036] リソース５０２は、ＩＣ５０６−１〜５０６−Ｋ（総じて「ＩＣ５０６」という）を介してデバイス５０４と関連付けることができるが、ここでＫは１以上の整数である。ＩＣ５０６の各々は、上述のＩＣ３００と同様に実装され得る。すなわち、ＩＣ５０６の各々は、上述のとおり、制御語をシフトレジスタにシリアルロードすることによってプログラム可能である複数のインテリジェントスイッチを含み得る。本実施例では、リソース５０２−１は、多数のＩＣ５０６の各々のインテリジェントスイッチに結合されている様子が示されている。リソース５０２のその他のリソースは、同様の態様でＩＣ５０６の他のインテリジェントスイッチに結合され得る（かかる接続は、明確にするために省略されている）。ＩＣ５０６内のインテリジェントスイッチは、一時的な圧力接続５０５を介してデバイス５０４と通信することができる。上述のとおりテストプローブを使用して、一時的な圧力接続をもたらしてもよい。ＩＣ５０６内のインテリジェントスイッチの少なくとも１つは、試験装置によってテストプローブの１つに適用されるテスト信号（例えば、ＤＵＴへのテスト信号の適用）を切り替えてもよい。ＩＣ５０６内のインテリジェントスイッチの少なくとも１つは、テストプローブの１つによって試験装置に適用されるテスト信号（例えば、ＤＵＴからのテスト信号のリードバック）を切り替えてもよい。

[0037] 本実施例では、ＩＣ５０６−１内のインテリジェントスイッチはデバイス５０４−１と通信でき、ＩＣ５０６−２内のインテリジェントスイッチはデバイス５０４−２と通信でき、以下同様である。このようにして、リソース５０２−１をデバイス５０４の間に分散することができる。デバイス５０４のいずれか１つが過剰な電流（すなわち、閾値電流よりも大きい電流）を引き込む（draw）場合は、複数のＩＣ５０６のうちの対応する１つのＩＣの対応するインテリジェントスイッチは、トリップに設定され、よって、当該デバイスをリソース５０２−１から分離することができる。他のデバイスは、動作上の影響（operational effect）なしにリソース出力を受信し続けることができる。図５に示されるリソース、ＩＣ、及びデバイスの構成は、単に例示的なものにすぎない。その他の構成では、リソースは、１つのＩＣの２つ以上の端子（すなわちＩＣの２つ以上のインテリジェントスイッチ）に結合され得る。同様に、１つのＩＣは２つ以上のデバイスに結合され得る（すなわち、ＩＣの２つ以上のインテリジェントスイッチは、１つのデバイスを駆動し得る）。ＩＣよりも多い又は少ないリソースがあってもよく、またデバイスよりも多い又は少ないＩＣがあってもよい。

[0038] 複数のＩＣ５０６は、ＩＣのシリアルチェーンを形成することができる。コントローラ５０８は、シリアルインタフェース５１０を介してＩＣ５０６−１のシリアル入力に接続することができる。ＩＣ５０６−１のシリアル出力は、ＩＣ５０６−２のシリアル入力に接続することができ、ＩＣ５０６−２のシリアル出力は、ＩＣ５０６−３のシリアル入力に接続することができ、以下同様にして、シリアルチェーンを形成する。コントローラ５０８は、制御語をＩＣ５０６の各々にロードする制御信号で、ＩＣのチェーンを駆動することができる。上述のとおり、特定のＩＣについて、制御語は、ＩＣの動作を制御することができる。例えば、コントローラ５０８は、ＩＣ５０６の各々のインテリジェントスイッチについて電流閾値を設定するための制御信号を生成し得る。コントローラ５０８は、ＩＣ５０６の各々のインテリジェントスイッチについてデバウンス期間を設定するための制御信号を生成し得る。コントローラ５０８は、ＩＣ５０６の各インテリジェントスイッチの状態を設定するための制御信号を生成し得る。コントローラは、状態情報をキャプチャするためにＩＣ５０６のチェーンから制御信号をリードバックしてもよい。よって、ＤＵＴ１１２の複数のデバイス５０４の間のリソース５０２の分散及び分離を制御するために、１本の制御線を使用することができる。１本の制御線を使用することによって、リソース５０２のこのような分散及び分離を制御するために、プローブカードアセンブリ上で必要なルーティングリソースの数を大幅に減らすことができる。またこれにより、プローブカードアセンブリを製造するためのコストが減少する。

[0039] 本実施例では、ＩＣ５０６の１つのチェーンが提供される。いくつかの実施形態では、ＩＣの複数のチェーンが提供され得る。このような実施形態では、コントローラ５０８は、複数のＩＣチェーン５０６をシリアル制御するための複数のシリアルインタフェース５１０を含み得る。他の実施形態では、試験装置１０４は、多数のＩＣのチェーンを駆動するための多数のコントローラを含み得る。他の実施形態では、１つ以上のコントローラ５０８が、多数のシリアルインタフェース５１０をＩＣチェーン５０６に提供し得る。すなわち、ＩＣチェーン５０６は、複数のシリアル制御信号を受信かつ伝搬し得る。各シリアル制御信号は、ＩＣ５０６の各々の１つ以上のインテリジェントスイッチのグループを制御してもよい。

[0040] 図６は、本発明のいくつかの実施形態に従ってプローブカードアセンブリを使用してウェーハ上のコンポーネントをテストするプロセス６００を示すフロー図である。プロセス６００では、複数のインテリジェントスイッチをプログラムするために、ＩＣのチェーン（複数のＩＣ）を介して制御信号をシリアルシフトする（ブロック６０２）。１つ以上の動作を実行するために、１つ以上の繰り返しのチェーンを介して制御信号をシフトしてもよい。いくつかの実施形態では、複数のインテリジェントスイッチの各々についてプログラム可能電流トリップ及び電流感知能力を選択的に有効にするために、制御信号のビット（第１ビット）をＩＣの各々のシフトレジスタにロードすることができる。いくつかの実施形態では、インテリジェントスイッチの各々についてプログラム可能電流トリップの電流閾値をプログラムするために、制御信号のビット（第２ビット）をＩＣの各々のシフトレジスタにロードすることができる。いくつかの実施形態では、インテリジェントスイッチの各々についてプログラム可能電流トリップのデバウンス時間をプログラムするために、制御信号のビット（第３ビット）をＩＣの各々のシフトレジスタにロードすることができる。いくつかの実施形態では、インテリジェントスイッチの電流感知能力の較正を引き起こすために、制御信号のビット（第４ビット）をＩＣの各々のシフトレジスタにロードすることができる。いくつかの実施形態では、上述の操作の組み合わせは、ブロック６０２で行うことができる。

[0041] いくつかの実施形態では、ＩＣのチェーンからリードバック信号をキャプチャし得る（ブロック６０４）。リードバック信号は、ＩＣのインテリジェントスイッチの状態を示すビット（第５ビット）を含み得る。上述のとおり、ＩＣの各々のシフトレジスタからビットをシフトすることによって、リードバック信号をキャプチャし得る。コンポーネントをテストするために、インテリジェントスイッチを介してテストプローブと試験装置との間でテスト信号を通信し得る（ブロック６０６）。いくつかの実施形態では、ＩＣのチェーンからリードバック信号をキャプチャし得る（ブロック６０８）。リードバック信号は、コンポーネントのテストの後のＩＣのインテリジェントスイッチの状態を示すビットを含み得る。これは、インテリジェントスイッチのどれが過電流状態のせいでトリップしたかを指し示し、よってテストされているコンポーネントのどれに障害がある可能性があるかを指し示すことができる。よって、リードバック信号は、テストされている複数のコンポーネントの中で障害の位置特定を可能にすることができる。

[0042] 以上、シリアル制御インテリジェントスイッチを使用してデバイスをテストする方法及び装置を説明してきた。インテリジェントスイッチはＩＣに含められてもよく、これらのＩＣはシリアルチェーンを形成するように結合される。インテリジェントスイッチの各々は、ＩＣのチェーンへのシリアルインタフェースを使用して独立して制御されてもよい。よって、多数のインテリジェントスイッチを制御するために、１本のシリアル制御線を使用し得る。インテリジェントスイッチは、複数のデバイスをテストするように構成されたプローブカードアセンブリ上のテストリソースをファンアウトするために使用されてもよい。特定のＩＣのチェーンについて１本の制御線を使用することにより、プローブカードアセンブリ上に必要な制御線の数を大幅に減らす。インテリジェントスイッチの各々は、プログラム可能電流トリップ能力を有し得る。スイッチ毎の電流制限閾値は、試験中の装置の損傷を防止し、かつ、リソースをテストするために使用することができる。インテリジェントスイッチによって生成されるデータは、シリアルインタフェースを介してＩＣのチェーンからリードバックされ得る。このスイッチ毎のリードバック能力は、試験中の複数の装置の中における障害分離のプロセスを支援することができる。

[0043] 本発明の実施形態を上述してきたが、本発明の基本範囲を逸脱することなしに本発明の他の実施形態及び追加の実施形態を考案することができ、当該本発明の基本範囲は、以下の請求項によって定義される。

Claims

少なくとも１つのシリアル制御線に接続されたチェーンを形成するようにシリアル接続された複数の集積回路（ＩＣ）を備え、前記複数のＩＣは、複数のテストプローブに接続された複数のスイッチを含み、前記複数のスイッチの各々は前記少なくとも１つのシリアル制御線上の制御信号に応答してプログラム可能である、
プローブカードアセンブリ。
前記複数のＩＣの各々が、前記制御信号によって提供される制御語のビットを格納するように構成されたシフトレジスタを含む、請求項１に記載のプローブカードアセンブリ。
前記複数のＩＣの各々が制御ロジックを含み、前記シフトレジスタは前記制御ロジックを駆動して、前記複数のスイッチをプログラムする、請求項２に記載のプローブカードアセンブリ。
前記複数のスイッチの各々が、プログラム可能電流レベルに応答して開くように構成されている、請求項１に記載のプローブカードアセンブリ。
前記複数のスイッチの各々が、プログラム可能デバウンス期間において存在する前記プログラム可能電流レベルに応答して開くように構成されている、請求項４に記載のプローブカードアセンブリ。
前記複数のスイッチの各々が、
第１端子、第２端子、及び制御端子を有するスイッチ回路と、
前記第１端子及び前記第２端子の各々に結合された電流センサであって、出力端子を有する電流センサと、
前記スイッチ回路の前記制御端子と前記電流センサの前記出力端子との間に結合されたデバウンスロジックと、を備える、請求項１に記載のプローブカードアセンブリ。
前記複数のＩＣの各々が前記スイッチのうち最大４つを含む、請求項１に記載のプローブカードアセンブリ。
試験装置に接続するためのコネクタ、及び制御信号を提供するシリアル制御線を含む、プリント配線板と、
複数のテストプローブを支持するプローブヘッドと、
前記シリアル制御線に結合された少なくとも１つの集積回路（ＩＣ）と、を備え、
前記少なくとも１つのＩＣは、前記複数のテストプローブの少なくとも一部分に結合された複数のスイッチを含み、前記複数のスイッチの各々は、前記シリアル制御線上で連続ビットストリームとして送信される前記制御信号に応答してプログラム可能である、
テストアセンブリ。
前記少なくとも１つのＩＣが、チェーンを形成するように接続された複数のＩＣを含み、前記チェーンは前記シリアル制御線に接続される、請求項８に記載のテストアセンブリ。
前記少なくとも１つのＩＣが前記プリント配線板に実装される、請求項８に記載のテストアセンブリ。
前記少なくとも１つのＩＣが前記プローブヘッドに実装される、請求項８に記載のテストアセンブリ。
前記複数のスイッチの少なくとも１つが、前記試験装置によるテストプローブの１つに適用されるテスト信号を切り替えるように構成されている、請求項８に記載のテストアセンブリ。
前記複数のスイッチの少なくとも１つが、前記複数のテストプローブの１つによって前記試験装置に適用されるテスト信号を切り替えるように構成されている、請求項８に記載のテストアセンブリ。
前記複数のスイッチの各々が、プログラム可能デバウンス期間において存在するプログラム可能電流レベルに応答して開くように構成されている、請求項８に記載のテストアセンブリ。
プローブカードアセンブリを使用してウェーハ上のコンポーネントをテストする方法であって、
前記制御信号に応答してプログラムされる複数のスイッチを含む複数の集積回路（ＩＣ）からなるチェーンを介して制御信号をシリアルシフトすることと、
前記コンポーネントをテストするために、前記複数のスイッチを介してテストプローブと試験装置との間でテスト信号を通信することと
を含む、方法。
前記シリアルシフトする動作は、前記制御信号の第１ビットを、前記複数のＩＣの各々のシフトレジスタにロードすることを含み、前記第１ビットは、前記複数のスイッチの各々に対して、プログラム可能電流トリップ及び電流感知能力を選択的に有効にする、請求項１５に記載の方法、
前記シリアルシフトする動作は、前記制御信号の第２ビットを、前記複数のＩＣの各々の前記シフトレジスタにロードすることをさらに含み、前記第２ビットは、前記複数のスイッチの各々に対して、前記プログラム可能電流トリップの電流閾値をプログラムする、請求項１６に記載の方法。
前記シリアルシフトする動作は、前記制御信号の第３ビットを、前記複数のＩＣの各々の前記シフトレジスタにロードすることをさらに含み、前記第３ビットは、前記複数のスイッチの各々に対して、前記プログラム可能電流トリップのデバウンス時間をプログラムする、請求項１７に記載の方法。
前記シリアルシフトする動作は、前記制御信号のビットを、前記複数のＩＣの各々のシフトレジスタにロードすることを含み、前記ビットは、前記複数のスイッチの各々の電流感知能力の較正をもたらす、請求項１５に記載の方法。
前記複数のスイッチの各々についての状態を示すビットを含むリードバック信号を、前記チェーンから取得することをさらに含む、請求項１５に記載の方法。
少なくとも１つのシリアル制御線に結合されたチェーンを形成するようにシリアル結合された複数の集積回路（ＩＣ）を備え、
前記複数のＩＣは、複数のテストプローブに接続された複数のスイッチを含み、前記複数のスイッチの各々は、前記少なくとも１つのシリアル制御線上の制御信号に応答してプログラム可能である、
テストアセンブリ。
前記複数のＩＣの各々が、前記制御信号によって提供された制御語のビットを格納するように構成されたシフトレジスタを含む、請求項２１に記載のテストアセンブリ。
前記複数のＩＣの各々が、前記複数のスイッチをプログラムするように構成された制御ロジックを含む、請求項２１又は２２に記載のテストアセンブリ。
前記複数のスイッチの各々が、プログラム可能電流レベルに応答して開くように構成されている、
請求項２１乃至請求項２３のいずれかに記載のテストアセンブリ。
前記複数のスイッチの各々が、プログラム可能デバウンス期間において存在する前記プログラム可能電流レベルに応答して開くように構成されている、請求項２４に記載のテストアセンブリ。
前記複数のスイッチの各々が、
第１端子、第２端子、及び制御端子を有するスイッチ回路と、
前記第１端子及び前記第２端子の各々に結合された電流センサであって、出力端子を有する電流センサと、
前記スイッチ回路の前記制御端子と前記電流センサの前記出力端子との間に結合されたデバウンスロジックと
を備える、請求項２１乃至請求項２５のいずれかに記載のテストアセンブリ。
前記少なくとも１つのシリアル制御線、及び試験装置に接続するためのコネクタを含む、プリント配線板と、
前記テストプローブを支持するプローブヘッドと、
をさらに備える、請求項２１に記載のテストアセンブリ。
前記複数のＩＣが前記プリント配線板に実装されている、請求項２７に記載のテストアセンブリ。
前記複数のＩＣが前記プローブヘッドに実装されている、請求項２７に記載のテストアセンブリ。
前記複数のスイッチの少なくとも１つが、前記試験装置によって前記複数のテストプローブの１つに適用されるテスト信号を切り替えるように構成されている、請求項２７乃至請求項２９のいずれかに記載のテストアセンブリ。
前記複数のスイッチの少なくとも１つが、前記複数のテストプローブの１つによって前記試験装置に適用されるテスト信号を切り替えるように構成されている、請求項２７乃至請求項３０のいずれかに記載のテストアセンブリ。
プローブカードアセンブリを使用してウェーハ上のコンポーネントをテストする方法であって、
前記制御信号に応答してプログラムされる複数のスイッチを含む複数の集積回路（ＩＣ）からなるチェーンを介して制御信号をシリアルシフトすることと、
前記コンポーネントをテストするために、前記複数のスイッチを介してテストプローブと試験装置との間でテスト信号を通信することと
を含む、方法。
前記シリアルシフトする動作は、前記制御信号の第１ビットを、前記複数のＩＣの各々のシフトレジスタにロードすることを含み、前記第１ビットは、前記複数のスイッチの各々に対して、プログラム可能電流トリップ及び電流感知能力を選択的に有効にする、請求項３２記載の前記方法。
前記シリアルシフトする動作は、前記制御信号の第２ビットを、前記複数のＩＣの各々の前記シフトレジスタにロードすることをさらに含み、前記第２ビットは、前記複数のスイッチの各々に対して、前記プログラム可能電流トリップの電流閾値をプログラムする、請求項３３に記載の方法。
前記シリアルシフトする動作は、前記制御信号の第３ビットを、前記複数のＩＣの各々の前記シフトレジスタにロードすることをさらに含み、前記第３ビットは、前記複数のスイッチの各々に対して、前記プログラム可能電流トリップのデバウンス時間をプログラムする、請求項３４に記載の方法。
前記シリアルシフトする動作は、前記制御信号の第４ビットを、前記複数のＩＣの各々のシフトレジスタにロードすることを含み、前記第４ビットは、前記複数のスイッチの各々の電流感知能力の較正をもたらす、請求項３２乃至請求項３５のいずれかに記載の方法。
前記複数のスイッチの各々に対する状態を示す第５ビットを含むリードバック信号を、前記チェーンからキャプチャすることをさらに含む、請求項３２乃至請求項３６のいずれかに記載の方法。