KR20100057098A - 직렬 제어식 지능형 스위치들을 이용하여 디바이스를 테스트하는 방법 및 장치 - Google Patents

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Abstract

직렬 제어식 지능형 스위치들을 이용하여 디바이스들을 테스트하는 방법 및 장치가 개시되어 있다. 일부 실시예들에서, 체인을 형성하도록 직렬로 연결된 복수의 집적 회로(IC)를 포함하는 프로브 카드 어셈블리가 제공될 수 있으며, 이 체인은 적어도 하나의 직렬 제어 라인에 연결되고, 복수의 IC들은 테스트 프로브에 연결된 스위치들을 포함하며, 스위치들 각각은 적어도 하나의 직렬 제어 라인 상의 제어 신호에 응답하여 프로그래밍가능하다.

Description

직렬 제어식 지능형 스위치들을 이용하여 디바이스를 테스트하는 방법 및 장치{METHOD AND APPARATUS FOR TESTING DEVICES USING SERIALLY CONTROLLED INTELLIGENT SWITCHES}
본 발명의 실시예들은 일반적으로 반도체 디바이스들을 테스트하는 웨이퍼 프로브 카드에 관한 것으로, 보다 자세하게는 웨이퍼 프로브 카드의 성능을 강화하는 것에 관한 것이다.
테스트는 이용을 위한 반도체 디바이스들의 제조에 있어 중요한 단계이다. 일반적으로, 테스트받는 디바이스 - 또한 피시험 디바이스(즉, DUT)라고도 함 - 의 상부 표면에 배치된 단자들을 예를 들어, 테스트 시스템의 부분으로서 프로브 카드 어셈블리 내에 포함된 탄성의 콘택트 소자(resilient contact element)에 접촉시킴으로써 부분적으로 또는 전체적으로 완성된 반도체 디바이스들을 테스트한다. 증가된 테스트 채널들을 갖는 테스트 시스템 컨트롤러는 테스트 시스템에 대해 상당한 비용 요인일 수 있다. 테스트 시스템 컨트롤러들은 채널들의 개수 및 그에 따라 동시에 처리될 수 있는 디바이스들의 개수를 증가시키도록 발전해왔다. 그러나, 일반적으로 웨이퍼 당 DUT들의 개수가 테스트 시스템 컨트롤러의 개발을 능가하였다. 통상적으로, 이용가능한 채널들은 웨이퍼 상에서 모든 DUT들을 동시에 테스트하기에 일반적으로 부적합하다.
제한된 개수의 테스트 채널들로 웨이퍼 상의 컴포넌트를 테스트하는 것을 제공하는 한 기술은 프로브 카드 어셈블리 내의 테스트 시스템 컨트롤러로부터 복수의 전송 라인들로 신호를 팬아웃(fan out)하는 것이다. 즉 단일의 DUT에 정상적으로 제공된 테스트 신호는 프로브 카드 어셈블리 내에서 복수의 DUT들로 팬아웃될 수 있다. 이 기술은 고정된 개수의 테스트 시스템 채널에 대한 단일의 터치다운 동안에 증가된 개수의 DUT들의 테스트를 실시할 수 있다.
팬아웃에 의한 테스트 완전성(test integrity)을 보다 양호하게 보장하기 위하여, 프로브 카드 어셈블리 상에 증가된 회로를 제공하여, 팬 아웃 라인들 중 한 라인에 대한 결함(예를 들어, DUT를 통한 접지부로의 단락) 효과를 최소화할 수 있다. 팬아웃 라인 상에 연결된 컴포넌트에서의 결함은 팬 아웃 테스트 시스템 채널 상의 모든 DUT들에 대한 테스트 신호를 심하게 감쇠시킬 수 있다. 한 해결책은 결함있는 컴포넌트에 의해 야기된 감쇠를 감소시키도록 채널 라인 분지점(branch point)과 프로브 사이에 릴레이(relay)의 사용을 포함한다. 각각의 릴레이는 릴레이 상태를 제어하기 위한 적어도 하나의 별도의 라인을 필요로 한다. 그러나, 프로브 카드 어셈블리는 수 천개의 이러한 분지점을 포함할 수 있고 이는 수 천개의 릴레이를 필요로 한다. 프로브 카드 어셈블리 상의 릴레이를 제어하기 위한 수 천개의 제어 라인들을 포함하는 것은, 비용 면에서 그리고 요구되는 면적 면에서 바람직하지 않다.
따라서, 당해 기술에서는, 적어도 전술한 결함들을 적어도 극복하려고 시도하는 반도체 디바이스의 테스트 방법 및 장치가 필요하다.
본 발명의 실시예들은 프로브 카드 어셈블리에 관한 것일 수 있다. 일부 실시예에서, 프로브 카드 어셈블리는 체인을 형성하도록 직렬로 연결된 복수의 집적 회로(IC)를 포함할 수 있고, 이 체인은 적어도 하나의 직렬 제어 라인에 연결되며, 여기서 복수의 IC들은 테스트 프로브들에 연결된 스위치들을 포함하며, 각각의 스위치들은 적어도 하나의 직렬 제어 라인 상의 제어 신호에 응답하여 프로그래밍가능하다.
본 발명의 실시예들은 테스트 어셈블리에 관한 것일 수 있다. 일부 실시예들에서, 테스트 어셈블리는 테스트 기기에 연결하기 위한 커넥터들 및 적어도 하나의 제어 신호를 제공하는 직렬 제어 라인을 포함한 인쇄 배선 기판과; 테스트 프로브들을 지지하는 프로브 헤드와; 적어도 하나의 직렬 제어 라인에 연결된 적어도 하나의 집적 회로(IC)를 포함할 수 있으며, 적어도 하나의 IC는 테스트 프로브들의 적어도 일부분에 연결된 스위치들을 포함하며, 각각의 스위치들은 직렬 제어 라인 상의 순차적인 비트 스트림으로서 전송되는 제어 신호에 응답하여 프로그래밍가능하다.
본 발명의 실시예들은 프로브 카드 어셈블리를 이용하여 웨이퍼 상의 컴포넌트들을 테스트하는 방법에 관한 것일 수 있다. 일부 실시예들에서, 프로브 카드 어셈블리를 이용하여 웨이퍼 상의 컴포넌트들을 테스트하는 방법은 복수의 스위치들을 포함하는 복수의 집적 회로(IC)를 포함하는 체인을 통하여 제어 신호를 직렬로 시프트하는 것 - 복수의 스위치들은 제어 신호에 응답하여 프로그래밍가능함 - 과, 컴포넌트들을 테스트하기 위해 복수의 스위치들을 통하여 테스트 프로브와 테스트 기기 사이에서 테스트 신호를 전달하는 것을 포함할 수 있다.
본 발명에 따른 단일의 제어 라인의 이용에 의해, 자원(502)의 이러한 분배와 분리를 제어하는데 프로브 카드 어셈블리 상에 요구되는 라우팅 자원의 수를 실질적으로 감소시킬 수 있다. 따라서, 프로브 카드 어셈블리를 제조하는 비용을 감소시킬 수 있다.
본 발명의 여러 실시예들의 위에서 언급된 특징들이 자세히 이해될 수 있는 방식으로, 위에서 요약되고 기타 아래 설명된 본 발명의 보다 구체적인 설명은 실시예들을 참조할 수 있으며 이들 실시예의 일부는 첨부된 도면에 나타내어진다. 그러나, 첨부된 도면은 본 발명의 통상적인 실시예들만을 나타내며 따라서 본 발명의 범위를 제한하는 것으로서 간주되지 않으며 본 발명에 대해 다른 동일한 효과가 있는 실시예들에 허용할 수 있음을 알아야 한다.
도 1은 본 발명의 일부 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일부 실시예에 따른 프로브 카드 어셈블리를 나타낸다.
도 3은 본 발명의 실시예들에 따른 직렬 제어식 지능형 스위칭을 제공하도록 구성된 IC를 나타내는 개략도이다.
도 4는 본 발명의 실시예들에 따른 제어 워드를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 프로브 카드 어셈블리 상의 컴포넌트를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 프로브 카드 어셈블리를 이용하여 웨이퍼 상의 컴포넌트를 테스트하는 방법을 나타내는 흐름도이다.
본 명세서에서 가능한 경우, 동일한 도면 부호들은 도면에 공통적인 동일한 구성요소를 지정하는데 이용된다. 도면에 이용된 이미지들은 설명 목적을 위해 간략화되어 있으며, 반드시 일정 비율로 도시되는 것은 아니다.
본 발명은 직렬 제어식 지능형 스위치들을 이용하여 디바이스들을 테스트하는 방법 및 장치를 제공한다. 지능형 스위치들은 IC들 내에 포함될 수 있으며, IC들은 IC들의 직렬 체인을 형성하도록 연결된다. 각각의 지능형 스위치들은 IC들의 체인에 대한 직렬 인터페이스를 이용하여 독립적으로 제어될 수 있다. 따라서, 단일의 직렬 제어 라인을 이용하여 다수의 지능형 스위치들을 제어할 수 있다. 직렬로 직렬 제어 라인 상의 신호들이 순차적 비트 스트림으로서 전송(즉, 비트 단위로 전송)될 수 있음을 의미한다. 지능형 스위치들을 이용하여, 복수의 디바이스들을 테스트하도록 구성된 프로브 카드 어셈블리 상의 테스트 자원들을 팬아웃할 수 있다. IC들의 주어진 체인에 대한 신호 제어 라인의 이용은 프로브 카드 어셈블리 상에 필요한 제어 라인의 개수를 실질적으로 감소시킨다. 본 발명의 이들 양태 또는 다른 양태 및 실시예들은 아래 자세히 설명되어 있다.
도 1은 본 발명의 일부 실시예들에 따른 테스트 시스템(100)을 나타내는 블록도이다. 테스트 시스템(100)은 테스트 시스템 컨트롤러(102), 테스트 기기(104) 및 프로버(106)를 일반적으로 포함할 수 있다. 테스트 시스템 컨트롤러(102)는 통신 링크(108)에 의해 테스트 기기(104)에 연결될 수 있다. 프로버(106)는 테스트받고 있는 피시험 디바이스(DUT; 112)를 실장하기 위한 스테이지(110)와 프로브 카드 어셈블리(114)를 포함할 수 있다. DUT(112)는 테스트받는 임의의 전자 디바이스 또는 디바이스들일 수 있다. 적절한 DUT의 비제한적인 예는 단품화되지 않은 하나 이상의 반도체 웨이퍼 다이들, (패키지된 또는 패키지되지 않은) 웨이퍼로부터 단품화된 하나 이상의 반도체 다이들, 캐리어 또는 다른 홀딩 디바이스 내에 배치된 단품화된 반도체 다이들의 어레이, 하나 이상의 멀티 다이 전자부품 모듈, 하나 이상의 인쇄 회로 기판, 또는 임의의 기타 유형의 전자 디바이스 또는 디바이스들을 포함한다. 여기에 사용된 용어 DUT는 하나 또는 복수의 이러한 전자 디바이스들을 의미할 수 있다. 프로브 카드 어셈블리(114)는 DUT(112)에 접촉하는 프로브(116; 또한 테스트 프로브들이라 함)를 포함할 수 있다. 스테이지(110)는 DUT(112)를 프로브(116)에 접촉시키도록 이동가능할 수 있다.
테스트 시스템(100)에서, 테스트 데이터는 테스트 기기(104)에 의해 발생될 수 있고 프로브 카드 어셈블리(114)와 프로브(116)를 통해 최종적으로 DUT(112)에 전달될 수 있다. 테스트 데이터의 발생은 테스트 시스템 컨트롤러(102; 예를 들어, 범용 컴퓨터)에 의해 제어될 수 있다. 그 후, 테스트 결과들은 DUT(112)로부터 되돌아 프로브 카드 어셈블리(114)를 통해 테스트 기기(104)에 제공될 수 있다. 테스트 기기(104)는 분석을 위하여 테스트 시스템 컨트롤러(102)에 테스트 결과들을 전송할 수 있다.
테스트 기기(104)로부터 제공된 테스트 데이터는 개별적인 테스트 채널들로 분할될 수 있다. 테스트 채널들은 커넥터(118)에 의해 프로브 카드 어셈블리(114)에 연결될 수 있다. 커넥터(118)는 플렉시블 케이블 커넥터, 포고핀(pogo pin), ZIF(zero insertion force) 커넥터 등과 같은 임의의 적절한 커넥터일 수 있다. 프로브 카드 어셈블리(114)는 각각의 테스트 채널을 복수의 프로브(116)로 팬아웃할 수 있다. 프로브 카드 어셈블리(114)는 팬 아웃들을 가능하게 하고 팬아웃 라인들에 대한 결함을 분리하기 위한 전자부품(120)을 포함할 수 있다. 일부 실시예들에서, 전자 부품(120)은 복수의 지능형 스위치를 포함할 수 있다. 지능형 스위치들의 그룹들은 집적 회로(IC)를 이용하여 구현될 수 있다. 지능형 스위치들은 하나 이상의 직렬 제어 라인을 이용하여 제어가능할 수 있다. 이하, 지능형 스위치들의 양태들을 설명한다.
도 2는 본 발명의 일부 실시예에 따른 프로브 카드 어셈블리(114)를 나타낸다. 프로브 카드 어셈블리(114)는 일반적으로 테스트 기기(104)와 DUT(112) 사이의 인터페이스로서 역할을 한다. 프로브 카드 어셈블리(114)는 테스트 기기(104)로부터 복수의 테스트 채널들(도시 생략)과의 전기 접속을 형성하도록 구성된 전기 커넥터(204)를 포함할 수 있다. 프로브 카드 어셈블리(114)는 또한 테스트 프로브로서 하나 이상의 탄성 콘택트 소자(226)를 포함할 수 있다. 탄성 콘택트 소자(226)는 DUT(112)의 하나 이상의 입력 및/또는 출력 단자(220)에 대항하여 밀착됨에 따라 그에 따라 DUT(112)의 하나 이상의 입력 및/또는 출력 단자(220)와 임시적인 전기 접속을 형성하도록 구성될 수 있다. 탄성 콘택트 소자(226)는 일반적으로 DUT(112)의 원하는 단자(220)에 대응하도록 구성되며, 원하는 기하 구조를 갖는 하나 이상의 어레이로 배치될 수 있다.
프로브 카드 어셈블리(114)는 전기 커넥터(204)와 탄성 콘택트 소자(226)를 지지하고 전기 커넥터(204)와 탄성 콘택트 소자(226) 사이에 전기 접속을 제공하도록 구성된 하나 이상의 기판을 포함할 수 있다. 도 2에 도시된 예시적인 프로브 카드 어셈블리(114)는 3개의 이러한 기판을 갖고 있지만, 다른 구현예에서 프로브 카드 어셈블리(114)는 이보다 많거나 또는 이보다 적은 기판을 가질 수 있다. 도 2에 도시된 실시예에서, 프로브 카드 어셈블리(114)는 배선 기판(202; 또한 인쇄 배선 기판이라고 함), 인터포저(interposer) 기판(208) 및 프로브 기판(224; 또한 프로브 헤드라고 함)을 포함한다. 배선 기판(202), 인터포저 기판(208) 및 프로브 기판(224)은 일반적으로 제한 없이 인쇄 회로 기판, 세라믹, 유기 물질 또는 무기 물질 등 또는 이들의 조합과 같은 임의의 유형의 적절한 물질 또는 물질들로 이루어질 수 있다.
추가적으로, 프로브 카드 어셈블리(114)는 (커패시터, 저항기 등과 같은) 하나 이상의 액티브 또는 패시브 전자 컴포넌트를 포함할 수 있다. 일부 실시예에서, 지능형 스위치(230)는 배선 기판(202) 상에 배치될 수 있다. 다른 실시예에서, 지능형 스위치(230)는 인터포저(408) 상에 배치될 수 있다. 또 다른 실시예에서, 지능형 스위치(230)는 탄성 콘택트 소자(226)와 함께 프로브 기판(224) 상에 배치될 수 있다. 다른 실시예에서, 지능형 스위치(230)는 배선 기판(202), 인터포저 기판(208) 및 프로브 기판(224) 중 하나 이상의 임의의 조합 상에 배치될 수 있다.
전기 전도성 경로들(도시 생략)은 일반적으로 커넥터(204)로부터 여러 기판들과 지능형 스위치(230)를 통하여 탄성 콘택트 소자(226)까지 제공된다. 예를 들어, 도 2에 도시된 실시예에서, 전기 전도성 경로들(도시 생략)은 커넥터(204)로부터 배선 기판(202)을 관통하여 복수의 전기 전도성 스프링 상호접속 구조체(206)까지 제공될 수 있다. 다른 전기 전도성 경로들(도시 생략)이 스프링 상호접속 구조체(206)로부터 인터포저 기판(208)을 관통하여 복수의 전기 전도성 스프링 상호접속 구조체(219)까지 제공될 수 있다. 또 다른 전기 전도성 경로들(도시 생략)이 스프링 상호접속 구조체(219)로부터 프로브 기판(224)을 관통하여 탄성 콘택트 소자(226)까지 추가로 제공될 수 있다. 배선 기판(202), 인터포저 기판(208) 및 프로브 기판(224)을 관통하는 전기 전도성 경로들은 배선 기판(202), 인터포저 기판(208) 및 프로브 기판(224) 상에, 내에 및/또는 관통하여 배치될 수 있는 전기 전도성 비아들, 트레이스 등을 포함할 수 있다. 지능형 스위치(230)는 DUT(112) 상의 결함으로부터의 팬 아웃 라인들의 분리 뿐만 아니라 전기 전도성 경로들의 팬아웃을 가능하게 하기 위해 배선 기판(202), 인터포저 기판(208) 및/또는 프로브 기판(224) 중 하나 이상의 기판 상에서 전술한 전기 전도성 경로들 중 적어도 일부의 경로까지 제공될 수 있다.
배선 기판(202), 인터포저 기판(208) 및 프로브 기판(224)은 하나 이상의 브래킷(222) 및/또는 (볼트, 스크류, 또는 다른 적절한 패스너(fastener)에 의해서와 같이) 다른 적절한 수단에 의해 결합될 수 있다. 도 2에 도시된 프로브 카드 어셈블리(114)의 구성은 단지 예시적인 것에 불과하고 설명 및 논의를 쉽게 하기 위해 간략화되어 있으며 많은 변형, 수정 및 추가가 고려될 수 있다. 예를 들어, 프로브 카드 어셈블리는 도 2에 도시된 프로브 카드 어셈블리(114)보다 더 많거나 또는 더 적은 기판들(예를 들어, 202, 208, 224)을 가질 수 있다. 다른 예로서, 프로브 카드 어셈블리는 하나 보다 많은 프로브 기판(예를 들어, 224)를 가질 수 있고 각각의 이러한 프로브 기판은 독립적으로 조정가능할 수 있다. 복수의 프로브 기판을 갖는 프로브 카드 어셈블리들의 비제한적인 예들은 2005년 6월 24일자로 출원된 미국 특허 출원 일련 번호 제11/165,833호에 개시되어 있다. 프로브 카드 어셈블리들의 추가적인 비제한적인 예들은 전술한 미국 특허 출원 일련 번호 제11/165,833호 뿐만 아니라 1999년 11월 2일자로 특허된 미국 특허 제5,974,662호 및 2003년 1월 21일자로 특허된 미국 특허 제6,509,751호에 설명되어 있다. 이들 특허 및 출원에 설명된 프로브 카드 어셈블리들의 여러 특성이 도 2에 도시된 프로브 카드 어셈블리(114)로 구현될 수 있으며 전술한 특허 등록 문헌 및 특허 출원 문헌에 설명된 프로브 카드 어셈블리들이 여기에 설명된 본 발명의 지능형 스위치들의 구성 및 본 발명의 지능형 스위치의 이용으로부터 이점을 얻을 수 있는 것으로 간주된다.
도 3은 본 발명의 일부 실시예들에 따른 직렬 제어식 지능형 스위칭을 제공하도록 구성된 IC(300)를 나타내는 개략도이다. IC(300)는 지능형 스위치들(302-1 내지 302-4; 총괄적으로 지능형 스위치(302)라 함), 시프트 레지스터(304) 및 제어 로직(305)을 포함할 수 있다. 본 예에서, 제어 로직(305)은 레지스터(306) 및 컨트롤러(308)를 포함할 수 있다. 각각의 지능형 스위치(302)는 스위치 회로(310), 디바운스 로직(debounce logic; 312) 및 전류 센서(314)를 포함할 수 있다. 스위치 회로(310), 디바운스 로직(312) 및 전류 센서(314)는 적어도 여기에 설명된 기능을 제공하기 위해 트랜지스터, 논리 게이트, 플립플롭, 비교기, 연산 증폭기 등과 같은 여러 유형의 회로 및 논리 소자를 포함할 수 있다. 예에 의한 명확화를 위해, 지능형 스위치(302-1)만을 자세히 도시한다. 각각의 지능형 스위치(302-2 내지 302-4)가 지능형 스위치(302-1)와 동일하게 구성될 수 있음을 이해할 것이다. 추가적으로, 단지 4개의 지능형 스위치만을 도시하고 있지만, IC(300)는 일반적으로 4개보다 많거나 또는 적게 포함할 수 있다.
각각의 지능형 스위치(302)는 'A' (제1 단자) 및 'B'(제2 단자)로 지정된 두개의 단자를 포함한다. 각각의 지능형 스위치(302)는 또한 아래 설명된 바와 같이 제어 단자를 포함할 수 있다. 예시적인 실시예에서, 스위치 회로(310)는 SPST(single pole, single throw) 스위치를 포함할 수 있다. 폐쇄 상태에서는, 단자 A가 단자 B에 연결되고 전류가 스위치 회로(310)를 통해 흐를 수 있다. 개방 상태에서는, 단자 A와 단자 B 사이에 전류가 거의 흐르지 않는다. 아래 설명된 바와 같이, 스위치 회로(310)의 한 단자가 테스트 자원에 연결될 수 있고, 스위치 회로(310)의 다른 단자가 프로브 카드 어셈블리 상의 테스트 프로브에 연결될 수 있다. 스위치 회로(310)는 SPST 스위치로서 설명되어 있지만, 당해 기술 분야의 당업자는 스위치 회로(310)가 일반적으로 스위칭될 대응하는 수의 단자들과 함께 하나 이상의 폴(pole)과 하나 이상의 스루(throw)를 가질 수 있음을 알 것이다.
전류 센서(314)는 스위치 회로(310)를 통하여 흐르는 전류를 측정하고 측정된 전류가 문턱값을 초과하는지의 신호(예를 들어, 전류 센서(314)가 과전류 상태를 검출함)를 표명한다. 전류 센서는 단자 A와 단자 B 각각에 연결될 수 있다. 전류 센서(314)는 제어 로직(305)으로부터의 전류 문턱값으로 프로그래밍될 수 있다. 따라서, 각각의 지능형 스위치(302)는 프로그래밍가능한 전류 레벨에 응답하여 개방되도록 구성될 수 있다. 전류 센서(314)는 또한 전류 센서(314)를 교정하는데 이용될 수 있는 제어 로직(305)으로부터의 교정 신호를 수신할 수 있다. 전류 센서(314)는 잘 알려진 기술을 이용하여 교정될 수 있다. 전류 센서(314)는 제어 로직(305)으로부터의 센스 인에이블 신호를 추가로 수신할 수 있다. 센스 인에이블 신호를 이용하여 전류 센서(314)에 의한 전류 감지를 인에이블 또는 디스에이블할 수 있다.
전류 센서(314)는 출력 단자를 이용하여 디바운스 로직(312)을 구동할 수 있다. 디바운스 로직(312)은 시간 도메인으로 과전류 상태의 정량화를 가능하게 한다. 즉, 디바운스 로직(312)은 전류 센서(314)가 문턱 기간("디바운스" 시간이라 함) 동안 과전류를 검출한 후에만 과전류 상태를 보고한다. 과전류 상태가 디바운스 기간 동안 존재한다면, 디바운스 로직(312)은 스위치 회로(310)를 개방되게 할 수 있다. 따라서, 각각의 지능형 스위치(302)는 프로그래밍가능한 디바운스 기간 동안에 존재하는 프로그래밍가능한 전류 레벨에 응답하여 개방되도록 구성될 수 있다. 디바운스 로직(312)은 제어 로직(305)으로부터의 디바운스 문턱값으로 프로그래밍될 수 있다. 디바운스 로직(312)의 출력은 스위치 회로(310)가 디바운스 기간 동안에 존재하는 과전류 상태로 인해 트립(trip; 개방)되어 "트립 상태"를 제공하는지 여부를 나타낼 수 있다. 트립 상태 신호는 제어 로직(305)에 제공될 수 있다. 디바운스 로직은 전류 센서의 출력 단자와 스위치 회로의 제어 단자 사이에 연결될 수 있다.
스위치 회로(310)는 또한 스위치 제어 신호에 기초하여 개방 또는 폐쇄되도록 구성될 수 있다. 스위치 제어 신호는 제어 로직(305)으로부터 수신될 수 있다.스위치 회로(310)는 자신의 개방 상태 또는 폐쇄 상태를 보고할 수 있다. 스위치 상태는 제어 로직(305)에 제공될 수 있다. 스위치 회로(310)는 또한 제어 로직(305)으로부터 트립 인에이블 신호를 수신할 수 있다. 트립 인에이블 신호는 디바운스 로직(312)에 의한 과전류 표시에 응답하여 스위치 회로(310)의 트립 능력을 인에이블 또는 디스에이블하는데 이용될 수 있다.
지능형 스위치(302)는 시프트 레지스터(304) 내에 제어 워드를 직렬로 시프트함으로써 프로그래밍될 수 있다. "데이터 인(data in)" 단자에서의 제어 비트는 예를 들어 "클록 인(clock in)" 단자에서의 클록 신호에 따라 시프트 레지스터(304) 내에 시프트될 수 있다. 시프트 레지스터(304)의 단부에서의 비트들은 "데이터 아웃(data out)" 단자에서 시프트 아웃될 수 있다. 클록 신호는 "클록 아웃(clock out)" 단자에 제공될 수 있다. 아래 설명된 바와 같이, 시프트 레지스터(304)의 데이터 아웃 단자와 클록 아웃 단자는 IC들의 직렬 체인의 부분을 형성하기 위해 다른 IC의 시프트 레지스터(304)의 데이터 인 단자와 클록 인 단자 각각에 연결될 수 있다. 제어 워드에서의 비트들은 IC(300)의 동작을 제어할 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 제어 워드(400)를 나타내는 블록도이다. 제어 워드(400)는 제어 비트(402)를 포함할 수 있으며, 일부 실시예들에서는, 데이터 비트(404)를 포함할 수 있다. 제어 비트(402)는 컨트롤러(308)에 의해 처리될 수 있다. 컨트롤러(308)는 제어 인에이블 신호에 응답하여 제어 비트(402)를 캡쳐링하거나 또는 그렇지 않으면 분석할 수 있다. 일부 실시예들에서, 제어 비트(402)는 커맨드(406)를 포함할 수 있으며, 일부 실시예들에서는 헤더(408)를 포함할 수 있다. 커맨드(406)는 레지스터들(306)이 어떻게 이용될 것인지를 결정할 수 있다. 데이터 비트(404)는 레지스터들(306)에 의해 처리될 수 있다. 컨트롤러(308)는 커맨드(406)에 응답하여 데이터 비트(404)가 시프트 레지스터(304)로부터 레지스터들(306)에 로딩되게 할 수 있다. 일부 실시예들에서, 컨트롤러(308)는 (예를 들어, 리드백(readback)의 경우) 커맨드(406)에 응답하여 데이터 비트(404)가 레지스터들(306)로부터 시프트 레지스터(304) 내에 로딩되게 할 수 있다. 또 다른 실시예에서, 컨트롤러(308)는 데이터 비트(404)의 일부가 시프트 레지스터(304)로부터 레지스터들(306)에 로딩되게 할 수 있고 데이터 비트(404)의 다른 부분이 레지스터들(306)로부터 시프트 레지스터(304)에 로딩되게 할 수 있다. 일부 실시예들에서, 데이터 비트(404)는 지능형 스위치(302)에 대응하는 필드(410)를 포함할 수 있다. 본 예에서, 데이터 비트(404)는 각각 지능형 스위치(302-1 내지 302-4)에 대응하는 필드(410-1 내지 410-4)를 포함할 수 있다.
일부 실시예들에서, 커맨드(406)는 각각의 지능형 스위치(302)에 대한 디바운스 기간을 설정하는 명령을 포함할 수 있다. 예를 들어, 데이터 비트(404)가 스위치(302)에 대응하는 필드(410)를 포함하는 실시예들에서는 각각의 필드(410)가 지능형 스위치들(302)의 각각의 스위치에 대한 디바운스 기간을 제어하는 값을 포함할 수 있다. 일부 실시예들에서, 커맨드(406)는 각각의 지능형 스위치(302)에 대한 전류 문턱값을 설정하는 명령을 포함할 수 있다. 예를 들어, 데이터 비트(404)가 스위치(302)에 대응하는 필드(410)를 포함하는 실시예들에서는, 각각의 필드(410)가 기능형 스위치들(302)의 각각의 스위치에 대한 전류 문턱값을 제어(전류 트립을 설정)하는 값을 포함할 수 있다. 일부 실시예들에서, 커맨드(406)는 지능형 스위치(302)로부터 상태 정보를 검색하는 것 뿐만 아니라 지능형 스위치(302)의 상태를 제어하는 명령을 포함할 수 있다. 예를 들어, 데이터 비트(404)가 스위치(302)에 대응하는 필드들(410)을 포함하는 실시예들에서는, 각각의 필드(410)가 스위치 회로(310)의 온/오프 상태, 센스 인에이블 및 트립 인에이블과 같이 지능형 스위치들(302)의 각각의 스위치에서의 하나 이상의 상태를 제어하는 하나 이상의 값을 포함할 수 있다. 추가로, 각각의 필드(410)는 스위치 상태(온 또는 오프) 및/또는 트립 상태(트립됨 또는 트립되지 않음)와 같이 지능형 스위치들(302)의 각각의 스위치에서의 하나 이상의 상태 값을 전달하도록 구성된 하나 이상의 기록가능 비트를 포함할 수 있다. 일부 실시예들에서, 커맨드는 각각의 지능형 스위치(302)에서의 전류 센서(314)를 교정하는 명령을 포함할 수 있다. 커맨드(406)가 예로써 스위치마다 필드를 갖는 것으로서 설명되어 있지만, 커맨드는 스위치들보다 적은 필드들을 가질 수 있음을 이해해야 한다. 이러한 경우, 필드는 하나 보다 많은 스위치들에 적용할 수 있다.
시프트 레지스터(304)와 제어 로직(305) 사이의 데이터 전달은 제어 인에이블 신호에 따라 일어날 수 있다. 예를 들어, 제어 인에이블 신호가 표명되면, 데이터 전달이 일어난다. 제어 인에이블 신호는 데이터 전달이 각각의 IC에서 일어나도록 체인 형태로 각각의 IC에 인가될 수 있다. 전달이 완료되면, 제어 인에이블 신호가 표명 해제(de-assert)될 수 있다. 이러한 시간에, 시프트 레지스터(304)에서의 비트들은 "클록 인" 단자에서의 클록 신호에 따라 "데이터 아웃" 단자에 시프트 아웃될 수 있다. 비트들은 클록 신호에 따라 체인 형태로 각각의 IC에 시프트아웃될 수 있다. 클록 신호는 "클록 아웃" 단자에 제공된다. 이 방식으로, 트립 상태 및/또는 스위치 상태와 같이 (체인의 다른 IC에서의 지능형 스위치들 뿐만 아니라) 지능형 스위치(302)와 연관된 데이터는 시프트 레지스터(304)로부터 직렬 스트림을 통해 리드백될 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 프로브 카드 어셈블리(114) 상의 구성요소들을 나타내는 회로도이다. 테스트 기기(104)는 일반적으로 복수의 테스트 자원(일반적으로 자원이라 함)과 적어도 하나의 컨트롤러(508)를 포함할 수 있다. 자원은 DUT(112)에 전압을 공급하는 전압 공급 자원, DUT(112)에 디지털 신호를 공급하는 디지털 자원 및/또는 DUT(112)에 아날로그 신호를 공급하는 아날로그 자원의 임의의 조합을 포함할 수 있다. 자원(502-1 내지 502-N; 일반적으로 자원(502)이라 함)의 예시적인 세트가 도 5에 도시되어 있으며 여기서 N은 1보다 큰 정수이다. 도 5에 도시된 예에서, DUT(112)는 디바이스(504-1 내지 504-M; 일반적으로 디바이스(504)라 함)의 세트를 포함하며, 여기서 M은 1보다 큰 정수이다. 즉, DUT(112)는 복수의 테스트 사이트(테스트받을 디바이스)를 포함한다.
자원(502)은 IC(506-1 내지 506-K; 일반적으로 IC(506)라 함)를 통하여 디바이스(504)와 연관될 수 있으며, 여기서 K는 0보다 큰 정수이다. 각각의 IC(506)는 위에서 설명된 IC(300)와 유사하게 구현될 수 있다. 즉, 각각의 IC(506)는 위에서 설명된 바와 같이 시프트 레지스터 내에 제어 워드를 직렬로 로딩함으로써 프로그래밍가능한 복수의 지능형 스위치를 포함할 수 있다. 본 예에서는, 자원(502-1)이 각각의 IC(506)에서의 지능형 스위치에 연결된 것으로 도시되어 있다. 자원들(502) 중 다른 것은 유사한 방식으로 IC(506)의 다른 지능형 스위치에 연결될 수 있다(이러한 연결은 명료화를 위해 생략된다). IC(506)에서의 지능형 스위치는 일시적 압착 접속부(505)를 통하여 디바이스(504)와 통신할 수 있다. 일시적 압착 접속부는 위에서 설명된 바와 같이 테스트 프로브를 이용하여 이루어질 수 있다. IC(506)에서의 지능형 스위치들 중 적어도 하나가 테스트 기기에 의해 테스트 프로브들 중 한 프로브에 인가된 테스트 신호를 스위칭할 수 있다(예를 들어, DUT로의 테스트 신호의 인가). IC(506)에서의 지능형 스위치들 중 적어도 하나가 테스트 프로브들 중 한 프로브에 의해 테스트 기기에 인가된 테스트 신호를 스위칭할 수 있다(예를 들어, DUT로부터의 테스트 신호의 리드백).
본 예에서, IC(506-1)에서의 지능형 스위치는 디바이스(504-1)와 통신할 수 있고 IC(506-2)에서의 지능형 스위치는 디바이스(504-2)와 통신할 수 있는 등 이하 동일하다. 이 방식으로 자원(502-1)이 디바이스들(504) 사이에 분산될 수 있다. 디바이스들(504) 중 어느 하나가 너무 많은 전류(즉, 문턱 전류보다 큰 전류)를 흘리면, IC들(506) 중 대응하는 IC에서의 대응하는 지능형 스위치가 트립하도록 설정될 수 있고 그에 따라 디바이스를 자원(502-1)으로부터 분리시킨다. 다른 디바이스들은 동작적 영향없이 자원 출력을 수신하는 것을 계속할 수 있다. 도 5에 도시된 자원, IC 및 디바이스의 구성은 단지 예시적인 것에 불과하다. 다른 구성에서는, 자원이 IC의 하나보다 많은 단자(즉, IC에서의 하나 보다 많은 지능형 스위치)에 연결될 수 있다. 마찬가지로, IC는 하나 보다 많은 디바이스에 연결될 수 있다(즉, IC에서의 하나 보다 많은 지능형 스위치가 단일의 디바이스를 구동시킬 수 있다). IC보다 더 많거나 또는 더 적은 자원이 있을 수 있고 디바이스보다 더 많거나 또는 더 적은 IC들이 있을 수 있다.
IC(506)는 IC들의 직렬 체인을 형성할 수 있다. 컨트롤러(508)는 직렬 인터페이스(510)를 통하여 IC(506-1)의 직렬 입력에 연결될 수 있다. IC(506-1)의 직렬 출력은 IC(506-2)의 직렬 입력에 연결될 수 있고, IC(506-2)의 직렬 출력은 IC(506-3)의 직렬 입력에 연결될 수 있는 등 이하 동일하게 되어, 직렬 체인을 형성한다. 컨트롤러(508)는 각각의 IC(506)에 제어 워드를 로딩시키는 제어 신호로 IC들의 체인을 구동시킬 수 있다. 위에서 설명된 바와 같이, 주어진 IC에 대하여, 제어 워드는 IC의 동작을 제어할 수 있다. 예를 들어, 컨트롤러(508)는 각각의 IC(506)에서의 지능형 스위치에 대한 전류 문턱값을 설정하는 제어 신호를 발생시킬 수 있다. 컨트롤러(508)는 각각의 IC(506)에서의 지능형 스위치에 대한 디바운스 기간을 설정하는 제어 신호를 발생시킬 수 있다. 컨트롤러(508)는 IC(506)에서의 각각의 지능형 스위치의 상태를 설정하는 제어 신호를 발생시킬 수 있다. 컨트롤러는 상태 정보를 캡쳐링하기 위해 IC(506)의 체인으로부터의 제어 신호를 리드백할 수 있다. 따라서, 단일의 제어 라인을 이용하여 DUT(112)에서의 디바이스들(504) 간의 자원(502) 분배 및 분리를 제어할 수 있다. 단일의 제어 라인의 이용은 자원(502)의 이러한 분배와 분리를 제어하기 위해 프로브 카드 어셈블리 상에 필요한 라우팅 자원의 수를 실질적으로 감소시킬 수 있다. 이는 이어서 프로브 카드 어셈블리를 제조하는 비용을 감소시킨다.
본 예에서, IC(506)의 단일의 체인이 제공된다. 일부 실시예들에서는, IC들의 복수의 체인이 제공될 수 있다. 이러한 실시예들에서는, 컨트롤러(508)가 복수의 IC 체인(506)을 직렬로 제어하는 복수의 직렬 인터페이스(510)를 포함할 수 있다. 다른 실시예들에서는, 테스트 기기(104)가 IC들의 복수의 체인을 구동하기 위한 복수의 컨트롤러를 포함할 수 있다. 다른 실시예들에서는, 하나 이상의 컨트롤러(508)가 복수의 직렬 인터페이스(510)를 IC 체인(506)에 제공할 수 있다. 즉, IC 체인(506)은 복수의 직렬 제어 신호들을 수신하고 전파할 수 있다. 각각의 직렬 제어 신호는 각각의 IC(506)에서의 하나 이상의 지능형 스위치의 그룹을 제어할 수 있다.
도 6은 본 발명의 일부 실시예들에 따라 프로브 카드 어셈블리를 이용하여 웨이퍼 상의 컴포넌트들을 테스트하는 프로세스(600)를 나타내는 흐름도이다. 프로세스(600)에서, 제어 신호를 IC들(복수의 IC)의 체인을 통하여 직렬로 시프트시켜 복수의 지능형 스위치를 프로그래밍한다(블록 602). 제어 신호를 하나 이상의 반복으로 체인을 통하여 시프트하여 하나 이상의 동작을 수행할 수 있다. 일부 실시예들에서는, 제어 신호의 비트(제1 비트)를 각각의 IC에서의 시프트 레지스터에 로딩하여, 복수의 지능형 스위치 각각에 대한 프로그래밍가능한 전류 트립 및 전류 감지 능력을 선택적으로 인에이블할 수 있다. 일부 실시예들에서는, 제어 신호의 비트(제2 비트)를 각각의 IC에서의 시프트 레지스터에 로딩하여, 각각의 지능형 스위치에 대한 프로그래밍가능한 전류 트립의 전류 문턱값을 프로그래밍할 수 있다. 일부 실시예들에서는, 제어 신호의 비트(제3 비트)를 각각의 IC의 시프트 레지스터에 로딩하여, 각각의 지능형 스위치에 대한 디바운스 시간을 프로그래밍할 수 있다. 일부 실시예들에서는, 제어 신호의 비트(제4 비트)를 각각의 IC의 시프트 레지스터에 로딩하여, 지능형 스위치의 전류 감지 능력의 교정을 일으킬 수 있다. 일부 실시예들에서는, 상술한 동작들의 조합을 블록 602에서 수행할 수 있다.
일부 실시예들에서는, IC들의 체인으로부터 리드백 신호를 캡쳐링할 수 있다(블록 604). 리드백 신호는 IC에서의 지능형 스위치의 상태를 나타내는 비트(제5 비트)를 포함할 수 있다. 위에서 설명된 바와 같이, 리드백 신호는 각각의 IC에서의 시프트 레지스터 외부로 비트를 시프트시킴으로써 캡쳐링될 수 있다. 지능형 스위치를 통하여 테스트 프로브와 테스트 기기 사이에 테스트 신호를 전달하여 컴포넌트를 테스트할 수 있다(블록 606). 일부 실시예들에서는, IC들의 체인으로부터 리드백 신호를 캡쳐링할 수 있다(블록 608). 리드백 신호는 컴포넌트의 테스트 후에 IC에서의 지능형 스위치들의 상태를 나타내는 비트를 포함할 수 있다. 이는 지능형 스위치들 중 어느 것이 과전류 상태로 인해 트립할 수 있었는지의 표시 및 그에 따라 테스트받고 있는 컴포넌트들 중 어느 컴포넌트가 결함 상태에 있을 수 있는지의 표시를 제공할 수 있다. 따라서, 리드백 신호는 테스트받고 있는 컴포넌트들 간의 결함의 국소화를 가능하게 할 수 있다.
따라서, 직렬 제어식 제어형 스위치를 이용하여 디바이스를 테스트하기 위한 방법 및 장치가 개시되었다. 지능형 스위치는 IC 내에 포함될 수 있고 IC들은 IC들의 직렬 체인을 형성하도록 연결된다. 각각의 지능형 스위치는 IC들의 체인에 대한 직렬 인터페이스를 이용하여 독립적으로 제어될 수 있다. 따라서, 단일의 직렬 제어 라인을 이용하여 복수의 지능형 스위치를 제어할 수 있다. 지능형 스위치를 이용하여 복수의 디바이스들을 테스트하도록 구성된 프로브 카드 어셈블리 상의 테스트 자원을 팬아웃시킬 수 있다. IC들의 주어진 체인에 대한 단일의 제어 라인의 이용은 프로브 카드 어셈블리에 필요한 제어 라인의 수를 실질적으로 감소시킨다. 각각의 지능형 스위치는 프로그래밍가능한 전류 트립 능력을 가질 수 있다. 스위치 별(switch-by-switch) 전류 제한 문턱값을 이용하여 DUT에 그리고 테스트 자원들에 대한 손상을 방지할 수 있다. 지능형 스위치에 의해 발생된 데이터는 IC들의 체인으로부터 직렬 인터페이스를 통하여 리드백될 수 있다. 이 스위치별 리드백 능력은 DUT 간의 결함 분리의 프로세스를 보조할 수 있다.
이상 본 발명의 실시예들에 대하여 설명되어 있지만, 본 발명의 다른 그리고 추가의 실시예들이 본 발명의 기본 범위로부터 벗어남이 없이 유도될 수 있으며, 본 발명의 범위는 청구항에 의해 결정된다.
102: 테스트 시스템 컨트롤러
104: 테스트 기기
314: 전류 센서
312: 디바운스 로직
310: 스위치
302-2 ~ 302-4: 스위치 모듈
308: 컨트롤러
306: 레지스터
304: 시프트 레지스터
402: 제어 비트
404: 데이터 비트
408: 헤더
406: 커맨드
401: 필드 1, 필드 2, 필드 3, 필드 4
508: 컨트롤러
502-1 ~ 502-N: 자원
510: 직렬 인터페이스
504-1 ~ 504-M: 디바이스

Claims (37)

  1. 프로브 카드 어셈블리로서,
    체인을 형성하도록 직렬로 연결된 복수의 집적 회로(IC)를 포함하고,
    상기 체인은 적어도 하나의 직렬 제어 라인에 연결되며,
    상기 복수의 IC는 테스트 프로브에 연결된 스위치를 포함하며, 각각의 스위치는 상기 적어도 하나의 직렬 제어 라인 상의 제어 신호에 응답하여 프로그래밍가능한 것인 프로브 카드 어셈블리.
  2. 제1항에 있어서, 복수의 IC들 각각은 상기 제어 신호에 의해 제공된 제어 워드의 비트들을 저장하도록 구성되는 시프트 레지스터를 포함하는 것인 프로브 카드 어셈블리.
  3. 제2항에 있어서, 복수의 IC들 각각은 제어 로직을 포함하며,
    상기 시프트 레지스터는 복수의 스위치를 프로그래밍하기 위해 상기 제어 로직을 구동시키는 것인 프로브 카드 어셈블리.
  4. 제2항에 있어서, 상기 각각의 스위치는 프로그래밍가능한 전류 레벨에 응답하여 개방되도록 구성되는 것인 프로브 카드 어셈블리.
  5. 제4항에 있어서, 상기 각각의 스위치는 프로그래밍가능한 디바운스 기간(programmable debounce period) 동안에 존재하는 프로그래밍가능한 전류 레벨에 응답하여 개방되도록 구성되는 것인 프로브 카드 어셈블리.
  6. 제1항에 있어서, 상기 각각의 스위치는,
    제1 단자, 제2 단자 및 제어 단자를 갖는 스위치 회로와,
    상기 제1 단자 및 상기 제2 단자 각각에 연결되고 출력 단자를 갖는 전류 센서와,
    상기 스위치 회로의 상기 제어 단자와 상기 전류 센서의 상기 출력 단자 사이에 연결된 디바운스 로직
    을 포함하는 것인 프로브 카드 어셈블리.
  7. 제1항에 있어서, 복수의 IC들 각각은 많아야 4개의 스위치를 포함하는 것인 프로브 카드 어셈블리.
  8. 테스트 어셈블리로서,
    테스트 기기에 연결된 커넥터 및 제어 신호를 제공하는 직렬 제어 라인을 포함한 인쇄 배선 기판과;
    테스트 프로브를 지지하는 프로브 헤드와;
    상기 직렬 제어 라인에 연결된 적어도 하나의 집적 회로(IC)
    를 포함하며,
    상기 적어도 하나의 IC는 상기 테스트 프로브의 적어도 일부분에 연결된 스위치를 포함하며, 각각의 스위치는 상기 직렬 제어 라인 상의 순차적인 비트 스트림으로서 전송되는 제어 신호에 응답하여 프로그래밍가능한 것인 테스트 어셈블리.
  9. 제8항에 있어서,
    상기 적어도 하나의 IC는 체인을 형성하도록 연결된 복수의 IC를 포함하며, 상기 체인은 상기 직렬 제어 라인에 연결되는 것인 테스트 어셈블리.
  10. 제8항에 있어서, 상기 적어도 하나의 IC는 인쇄 배선 기판 상에 설치되는 것인 테스트 어셈블리.
  11. 제8항에 있어서, 상기 적어도 하나의 IC는 프로브 헤드 상에 설치되는 것인 테스트 어셈블리.
  12. 제8항에 있어서, 상기 스위치들 중 적어도 하나의 스위치는 상기 테스트 기기에 의해 테스트 프로브들 중 한 테스트 프로브에 인가되는 테스트 신호를 스위칭하도록 구성되는 것인 테스트 어셈블리.
  13. 제8항에 있어서, 상기 스위치들 중 적어도 하나의 스위치는 상기 테스트 프로브들 중 한 테스트 프로브에 의해 상기 테스트 기기에 인가된 테스트 신호를 스위칭하도록 구성되는 것인 테스트 어셈블리.
  14. 제8항에 있어서, 각각의 스위치는 프로그래밍 디바운스 기간 동안에 존재하는 프로그래밍가능 전류 레벨에 응답하여 개방되도록 구성되는 것인 테스트 어셈블리.
  15. 프로브 카드 어셈블리를 이용하여 웨이퍼 상의 컴포넌트를 테스트하는 방법으로서,
    복수의 스위치를 포함하는 복수의 집적 회로(IC)를 포함하는 체인을 통하여 제어 신호를 직렬로 시프트하는 것 - 상기 복수의 스위치는 제어 신호에 응답하여 프로그래밍됨 - 과,
    상기 컴포넌트를 테스트하기 위해 상기 복수의 스위치를 통하여 테스트 프로브와 테스트 기기 사이에 테스트 신호를 전달하는 것
    을 포함하는 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  16. 제15항에 있어서, 상기 직렬로 시프트하는 동작은 복수의 IC들 각각의 시프트 레지스터에 제어 신호의 제1 비트를 로딩하는 것을 포함하며, 상기 제1 비트는 복수의 스위치들 각각에 대한 전류 감지 능력과 프로그래밍가능한 전류 트립(programmable current trip)을 선택적으로 인에이블하는 것인 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  17. 제16항에 있어서, 상기 직렬로 시프트하는 동작은 복수의 IC들 각각의 시프트 레지스터에 제어 신호의 제2 비트를 로딩하는 것을 더 포함하고, 상기 제2 비트는 복수의 스위치들 각각에 대한 상기 프로그래밍가능한 전류 트립의 전류 문턱값을 프로그래밍하는 것인 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  18. 제17항에 있어서, 상기 직렬로 시프트하는 동작은 복수의 IC들 각각의 시프트 레지스터에 제어 신호의 제3 비트를 로딩하는 것을 더 포함하고, 상기 제3 비트는 복수의 스위치들 각각에 대한 상기 프로그래밍가능한 전류 트립의 디바운스 시간을 프로그래밍하는 것인 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  19. 제15항에 있어서, 상기 직렬로 시프트하는 동작은 복수의 IC들 각각의 시프트 레지스터에 제어 신호의 비트를 로딩하는 것을 더 포함하고, 상기 비트는 복수의 스위치들 각각의 전류 감지 능력의 교정을 일으키는 것인 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  20. 제15항에 있어서, 상기 체인으로부터 리드백 신호(readback signal)를 캡쳐링하는 것을 더 포함하고, 상기 리드백 신호는 복수의 스위치들 각각에 대한 상태를 나타내는 비트를 포함하는 것인 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  21. 테스트 어셈블리로서,
    체인을 형성하도록 직렬로 연결된 복수의 집적 회로(IC)를 포함하며,
    상기 체인은 적어도 하나의 직렬 제어 라인에 연결되고, 상기 복수의 IC는 테스트 프로브에 연결된 스위치를 포함하며, 각각의 스위치는 상기 적어도 하나의 직렬 제어 라인 상의 제어 신호에 응답하여 프로그래밍가능한 것인 테스트 어셈블리.
  22. 제21항에 있어서, 복수의 IC들 각각은 상기 제어 신호에 의해 제공된 제어 워드의 비트들을 저장하도록 구성되는 시프트 레지스터를 포함하는 것인 테스트 어셈블리.
  23. 제21항 또는 제22항에 있어서, 복수의 IC들 각각은 복수의 스위치를 프로그래밍하도록 구성되는 제어 로직을 포함하는 것인 테스트 어셈블리.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서, 상기 각각의 스위치는 프로그래밍가능한 전류 레벨에 응답하여 개방되도록 구성되는 것인 테스트 어셈블리.
  25. 제24항에 있어서, 상기 각각의 스위치는 프로그래밍가능한 디바운스 기간(programmable debounce period) 동안에 존재하는 프로그래밍가능한 전류 레벨에 응답하여 개방되도록 구성되는 것인 테스트 어셈블리.
  26. 제21항 내지 제25항 중 어느 한 항에 있어서, 상기 각각의 스위치는,
    제1 단자, 제2 단자 및 제어 단자를 갖는 스위치 회로와,
    상기 제1 단자 및 상기 제2 단자 각각에 연결되고 출력 단자를 갖는 전류 센서와,
    상기 스위치 회로의 상기 제어 단자와 상기 전류 센서의 상기 출력 단자 사이에 연결된 디바운스 로직
    을 포함하는 것인 테스트 어셈블리.
  27. 제21항에 있어서,
    상기 적어도 하나의 직렬 제어 라인과, 테스트 기기에 접속하기 위한 커넥터를 포함하는 인쇄 배선 기판과,
    상기 테스트 프로브를 지지하는 프로브 헤드
    를 더 포함하는 테스트 어셈블리.
  28. 제27항에 있어서, 상기 복수의 IC는 상기 인쇄 배선 기판 상에 설치되는 것인 테스트 어셈블리.
  29. 제27항에 있어서, 상기 복수의 IC는 상기 프로브 헤드 상에 설치되는 것인 테스트 어셈블리.
  30. 제27항 내지 제29항 중 어느 한 항에 있어서, 스위치들 중 적어도 하나의 스위치는 테스트 기기에 의해 상기 테스트 프로브들 중 한 테스트 프로브에 인가된 테스트 신호를 스위칭하도록 구성되는 것인 테스트 어셈블리.
  31. 제27항 내지 제30항 중 어느 한 항에 있어서, 상기 스위치들 중 적어도 하나의 스위치는 테스트 프로브들 중 한 테스트 프로브에 의해 테스트 기기에 인가된 테스트 신호를 스위칭하도록 구성되는 것인 테스트 어셈블리.
  32. 프로브 카드 어셈블리를 이용하여 웨이퍼 상의 컴포넌트를 테스트하는 방법으로서,
    복수의 스위치를 포함하는 복수의 집적 회로(IC)를 포함하는 체인을 통하여 제어 신호를 직렬로 시프트하는 것 - 상기 복수의 스위치는 제어 신호에 응답하여 프로그래밍됨 - 과,
    상기 컴포넌트를 테스트하기 위해 상기 복수의 스위치를 통하여 테스트 프로브와 테스트 기기 사이에 테스트 신호를 전달하는 것
    을 포함하는 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  33. 제32항에 있어서, 상기 직렬로 시프트하는 동작은 복수의 IC들 각각의 시프트 레지스터에 제어 신호의 제1 비트를 로딩하는 것을 포함하며, 상기 제1 비트는 복수의 스위치들 각각에 대한 전류 감지 능력과 프로그래밍가능한 전류 트립(programmable current trip)을 선택적으로 인에이블하는 것인 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  34. 제33항에 있어서, 상기 직렬로 시프트하는 동작은 복수의 IC들 각각의 시프트 레지스터에 제어 신호의 제2 비트를 로딩하는 것을 더 포함하고, 상기 제2 비트는 복수의 스위치들 각각에 대한 상기 프로그래밍가능한 전류 트립의 전류 문턱값을 프로그래밍하는 것인 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  35. 제34항에 있어서, 상기 직렬로 시프트하는 동작은 복수의 IC들 각각의 시프트 레지스터에 제어 신호의 제3 비트를 로딩하는 것을 더 포함하고, 상기 제3 비트는 복수의 스위치들 각각에 대한 상기 프로그래밍가능한 전류 트립의 디바운스 시간을 프로그래밍하는 것인 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  36. 제32항 내지 제35항 중 어느 한 항에 있어서, 상기 직렬로 시프트하는 동작은 복수의 IC들 각각의 시프트 레지스터에 제어 신호의 제4 비트를 로딩하는 것을 더 포함하고, 상기 제4 비트는 복수의 스위치들 각각의 전류 감지 능력의 교정을 일으키는 것인 웨이퍼 상의 컴포넌트를 테스트하는 방법.
  37. 제32항 내지 제36항 중 어느 한 항에 있어서, 복수의 스위치들 각각에 대한 상태를 나타내는 제5 비트를 포함하는 리드백 신호를 체인으로부터 캡쳐링하는 것을 더 포함하는 웨이퍼 상의 컴포넌트를 테스트하는 방법.
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