JPH07115113A - 半導体ウエハの試験装置および試験方法 - Google Patents

半導体ウエハの試験装置および試験方法

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JPH07115113A
JPH07115113A JP6206133A JP20613394A JPH07115113A JP H07115113 A JPH07115113 A JP H07115113A JP 6206133 A JP6206133 A JP 6206133A JP 20613394 A JP20613394 A JP 20613394A JP H07115113 A JPH07115113 A JP H07115113A
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JP
Japan
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wafer
testing
under test
substrate
semiconductor wafer
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JP6206133A
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Toru Tsujiide
徹 辻出
Toshisuke Hishii
利祐 菱井
Kazuo Nakaizumi
一雄 中泉
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Original Assignee
NEC Corp
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card

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  • General Physics & Mathematics (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【目的】 ウエハ上に配列された多数の半導体チップを
ウエハ状態のままで測定したりバーンインする。 【構成】 テスティング基板２を被試験ウエハ１と同じ
材質のシリコンウエハとし、ウエハ１のパッド３に対応
した位置にパッド４を形成し、両方のウエハ間の導通を
異方性導電膜５でとる。テスティング基板２には、電源
線７グランド線８等のバーンインに必要となる回路やウ
エハ上の各々のチップの測定に必要な回路が形成されて
いる。テスティング基板２はガラス基板１３によって補
強され、また被試験ウエハ１は平坦なステージ１４上で
真空チャックされ、ウエハの反りが除去され、テスティ
ング基板２との重ね合わせがずれることなくできるよう
になっている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体チップの測定およ
びバーンイン試験に関し、特にウエハ状態で半導体チッ
プを測定およびバーンインするための装置およびその方
法に関する。
【０００２】
【従来の技術】従来、半導体デバイスは、シリコンウエ
ハ上にホトリソグラフィーの工程等により多数個のチッ
プを形成し、ダイシングと称する切断・分離工程を経て
１個ずつペレットに分割し、ワイアボンディング工程、
樹脂封止工程を経てパッケージング品として完成する。
さらに各々のパッケージ品は高温度雰囲気（例えば１２
５℃）で短時間通電され、初期不良となるべきデバイス
の排除が行われる。この工程はバーンイン工程と呼ば
れ、ほとんどの半導体製品の製造工程の中に組み込まれ
ている。バーンイン工程中はこのように熱的負荷と電気
的負荷が加えられるだけでなく、電気特性の測定も行わ
れることが近年多くなっており、テスト・バーンイン等
の名称で呼ばれているが、目的とするところは初期不良
となるべきデバイスの排除をできるだけ正確に、かつ短
時間に行おうとするものである。このようなバーンイン
工程の前後や最終工程などにおいては、不良品を排除し
たり、品質を確認するため、デバイスの測定がテスタ等
を用いて行われる。このようなデバイスの測定は、前述
したように、パッケージ品に完成させた後、テスタ等を
使って行われている。一方、ウエハ状態においてもプロ
ーバとテスタを組み合わせて簡単なファンクション試験
は行われているが、高速なファンクション試験等は困難
な状況にある。
【０００３】
【発明が解決しようとする課題】従来のバーンイン方法
では、上記のようにパッケージ品として完成した後バー
ンインを行うため、バーンインによって不良となったデ
バイスは、ワイアボンディング工程や樹脂封止工程を無
駄に行うこととなり、製造コスト増大の原因となってい
た。また近年、ＭＣＭのように樹脂封止しない裸のチッ
プを基板に実装する実装方法が多用されるようになり、
このようなチップに対するバーンイン技術の確立が求め
られていた。またこの場合、ウエハから各々のチップに
ダイシングする前のウエハ状態でバーンインすることが
最も前の工程でバーンインすることとなり、製造コスト
低減効果も大きく、その技術の確立が特に求められてい
た。
【０００４】また、従来、デバイスの測定も上記のよう
にパッケージ品として完成した後に行うため、測定の
際、不良となったものをリダンダン回路などで救済する
ことができないとか、またさらにデバイスが高集積化や
高速化などの進展をとげたため発生する問題があった。
即ち、高集積化という点では例えば６４ＭＤＲＡＭなど
の大容量メモリにおいては試験時間が数十時間もかかる
ため、並列測定をする必要があるが、そのためにはドラ
イバー回路の増設や大容量化などが必要となりテスタと
しての価格が高くなるという問題があった。また、高速
化という点においては、テスタの測定系はデバイスにで
きるだけ近くに配置することが望ましいが、従来のテス
タの改良では限界もあり、また価格も高くなるという問
題があった。またさらに、ウエハ状態においても簡単な
ファンクション試験はプローバなどを用いて行われてい
るが、このような方法ではプローブ・カードの寄生容量
が大きく高速試験ができないなどの問題があった。この
ため、テスタを高価格なものに改造する必要がなく、多
数個並列で高速なファンクション試験がウエハ状態のま
までできる技術の確立が求められていた。
【０００５】本発明は、このような従来の事情に対処し
てなされたもので、ウエハ上に配列された多数の半導体
チップをウエハ状態のままでバーンインし、テスティン
グすることの可能な試験装置および試験方法を提供する
こと、およびウエハ上に配列された多数の半導体チップ
をウエハ状態のままで測定することが可能なウエハ試験
装置および試験方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、ウエハ上に配
列された多数の半導体チップを一括して測定またはバー
ンインする半導体ウエハの試験装置であって、熱膨張率
が１３×１０-6／℃以下の材料よりなるテスティング基
板上に被試験ウエハの各チップに対する電源供給回路、
電源電流制限回路、チップセレクト回路を含む能動回路
が形成され、かつ被試験ウエハ上のチップのボンディン
グパッドと対応して形成されたパッド上には異方性導電
膜が被着形成されていることを特徴とする半導体ウエハ
の試験装置である。本発明の試験装置においては、熱膨
張率が１３×１０-6／℃以下の材料はシリコンであるこ
とが好ましく、また、テスティング基板は、裏面にガラ
ス基板を接着され、補強されていることが望ましい。ま
た、テスティング基板には、被試験ウエハとの目合わせ
用の微小孔が形成され、その目合わせ用の微小孔は、
（１００）面のシリコンウエハを異方性エッチングして
（１１１）面が四角錐状に現れたものとするのが望まし
い。
【０００７】さらに、本発明によれば、平坦なステージ
上に載置した被試験ウエハ上に、異方性導電膜を介して
各パッド同士の導通をとるように前記の試験装置を重
ね、前記試験装置と前記被試験ウエハとを押圧固定する
と共に、外部信号により前記被試験ウエハの特定のチッ
プを活性化し、出力を得ることを特徴とする半導体ウエ
ハの試験方法が提供される。本発明の試験方法におい
て、前記被試験ウエハは、多数の穴のあいたステージ上
に載置され、真空吸引されることが望ましい。
【０００８】
【作用】本発明によれば、熱膨張率が１３×１０-6／℃
以下の材料、例えばシリコンウエハをテスティング基板
として使用することにより、測定またはバーンインしよ
うとする半導体チップをダイシングすることなく、ウエ
ハの状態で測定またはバーンインすることができる。ま
た、テスティング基板としてシリコンウエハを使用する
ことにより、この上に半導体回路を形成して測定または
バーンインしようとするウエハの各々の半導体チップに
電源を供給したり、特定のチップからの出力を取り出し
たり等のバーンイン条件や測定条件の設定ができる。ま
た異方性導電膜を用いてテスティング基板となるウエハ
と被試験ウエハとの電気的接続を行っているため、プロ
ーブ針などによる複雑な接続手段が必要でなく、またこ
の接続は両者を押圧固定する手段を用いることでより確
実となる。さらにテスティング基板はガラス基板に接着
することにより、機械的強度を補強し、通常の取扱いに
十分耐えるものにすることができる。また、被試験ウエ
ハを平坦なステージに真空チャックすることにより、ウ
エハが反っていた場合、反りを矯正し、テスティング基
板となるウエハのパターンとの位置ずれを防止すること
ができる。さらにテスティング基板となるウエハに微小
孔をあけることにより、被試験ウエハのパターンをテス
ティング基板の上から観察でき、ウエハの重ね合わせの
際、目合わせマークとして使用できる。ここで、テステ
ィング基板として（１００）面のシリコンウエハを用い
ると、異方性エッチングにより（１１１）面が四角錐状
に現れるエッチングができ、微小な正方形の孔をあける
ことができる。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。 実施例１ 図１は本発明によるバーンインのための試験装置の一例
の斜視図および断面図であり、図２はバーンインしよう
とするウエハの斜視図である。図２のバーンインしよう
とするウエハ（被試験ウエハ）１上には、ホトリソグラ
フィー工程などの半導体製造工程を経て複数個の半導体
チップが形成されている。図１に示す試験装置で、バー
ンイン基板となるウエハ（テスティング基板）２は被試
験ウエハ１と同じ材質のシリコンウエハとし、その裏面
はガラス基板１３を例えば静電接着法により接着されて
機械的強度の補強がされている。被試験ウエハ１の各々
の半導体チップのボンディングパッド３に対応した位置
には表面に異方性導電膜５を有するパッド４がテスティ
ング基板２上に形成されている。テスティング基板２上
にはパッド４から配線がほどこされ、パッドの半導体チ
ップにおける機能に従って電源線７、グランド線８、Ｉ
／Ｏ線９、チップ選択線１０等となる。電源線７はバー
ンインされるチツプが短絡状態となっても過電流が流れ
ないよう電源供給を遮断するための回路１１が形成され
ている。本実施例においては、トランジスタのゲート電
圧を制御することによりトランジスタを非導通状態にし
て電源供給を遮断する例を示しているが、そのほかにも
電源線７に拡散抵抗を直列に接続することによっても過
電流が流れることをある程度防ぐことができることはい
うまでもない。また、テスティング基板２の各チップか
らのチップ選択線１０はバーンイン基板となるウエハ２
上に形成されたチツプ選択デコーダ１２に接続され、外
部信号により特定のチップを活性化し、出力を得ること
ができる。本発明のバーンイン方法を実施するにあたっ
ては、図１（ｂ）にその断面図を示すように、多数の穴
１５のあいたステージ１４上に被試験ウエハ１を載置
し、その上に図１（ａ）に示した試験装置をガラス基板
１３が上になるように重ね合わせる。被試験ウエハ１の
反りは真空チャックすることで除去される。周囲を押圧
固定治具６により固定押圧すると、被試験ウエハ１のパ
ッド３と試験装置のパッド４とは異方性導電膜５を介し
て接続し、導通をとることができる。その後、試験装置
上で外部信号により被試験ウエハの特定のチップを活性
化することで、出力を得ることができる。被試験ウエハ
１に熱的ストレスを加えるため、ステージ１４を介して
加熱あるいは冷却を行ったり、あるいは本実施例の試験
装置全体を恒温槽に入れて被試験ウエハ１に熱的ストレ
スを加えることができる。
【００１０】実施例２ 図３は本発明の第２の実施例のバーンインのための試験
装置およびそれを用いたウエハバーンイン方法を説明す
るための断面図である。テスティング基板１６は（１０
０）面のシリコンウエハとなっており、窒化硅素膜をマ
スクとして２ヵ所に正方形の開口をあけ、異方性エッチ
ングを施すことにより、ウエハを貫通し（１１１）面が
四角錐状に現れた微小孔２１が形成されている。テステ
ィング基板１６には被試験ウエハ１７の各チップのパッ
ド１８に対応してパッド１９が形成され、両者の間は異
方性導電膜２０によって導通されている。前記微小孔２
１を目合わせマークとして使用することにより、テステ
ィング基板１６と被試験ウエハ１７との位置合わせを容
易に行うことができる。
【００１１】実施例３ 図４は本発明によるウエハ状態における半導体チップの
測定のための試験装置の一例の斜視図である。試験装置
のテスティング基板２、異方性導電膜５、被試験ウエハ
１のそれぞれの構成については、実施例１に述べたもの
と同じである。テスティング基板２には、実施例１で述
べたような能動回路が形成されているほか、被試験ウエ
ハ１の各々の半導体チップを並列的にかつ高速に測定す
るための回路や、測定結果を記憶するためのメモリが集
積化されている。テスティング基板２からの入出力線は
フレキシブルプリント基板２３を経由してテスタヘッド
２４に接続され、テスタ本体２５によって制御される。
テスティング基板２には上述したような測定系回路が組
み込まれているため、テスタは安価なテスタを使うこと
ができる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
ウエハ上に配列された多数の半導体チップをウエハ状態
のままで容易に、かつ高い信頼性を有してバーンイン
し、測定することができる。また、従来であれば、テス
タ側でデバイスの高機能化に伴う測定系の高機能化を計
らなければならないところを、本発明によればテスティ
ング基板に測定系の回路を集積化したので、安価なテス
タで高機能なデバイスの並列的かつ高速な測定をウエハ
状態のままでできるという効果を有する。
【図面の簡単な説明】
【図１】本発明によるバーンインのための試験装置の一
実施例の斜視図および断面図である。
【図２】被試験ウエハの一例の斜視図である。
【図３】本発明によるバーンインのための試験装置の別
の一実施例の断面図である。
【図４】本発明によるウエハ状態における半導体チップ
の測定のための試験装置の一実施例の斜視図である。
【符号の説明】
１ 被試験ウエハ ２ テスティング基板 ３，４ パッド ５ 異方性導電膜 ６ 押圧固定治具 ７ 電源線 ８ グランド線 ９ Ｉ／Ｏ線 １０ チップ選択線 １１ 電源供給遮断回路 １２ チップ選択デコーダ １３ ガラス基板 １４ ステージ １５ 穴 １６ テスティング基板 １７ 被試験ウエハ １８，１９ パッド ２０ 異方性導電膜 ２１ 微小孔 ２２ ガラス基板 ２３ フレキシブルプリント基板 ２４ テスタ・ヘッド ２５ テスタ本体

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ウエハ上に配列された多数の半導体チッ
    プを一括して測定またはバーンインする半導体ウエハの
    試験装置であって、熱膨張率が１３×１０-6／℃以下の
    材料よりなるテスティング基板上に被試験ウエハの各チ
    ップに対する電源供給回路、電源電流制限回路、チップ
    セレクト回路を含む能動回路が形成され、かつ被試験ウ
    エハ上のチップのボンディングパッドと対応して形成さ
    れたパッド上には異方性導電膜が被着形成されているこ
    とを特徴とする半導体ウエハの試験装置。
  2. 【請求項２】 熱膨張率が１３×１０-6／℃以下の材料
    がシリコンである請求項１記載の半導体ウエハの試験装
    置。
  3. 【請求項３】 テスティング基板は、裏面にガラス基板
    を接着され、補強されている請求項１または請求項２に
    記載の半導体ウエハの試験装置。
  4. 【請求項４】 テスティング基板には、被試験ウエハと
    の目合わせ用の微小孔が形成されている請求項１〜３の
    いずれかに記載の半導体ウエハの試験装置。
  5. 【請求項５】 目合わせ用の微小孔は、（１００）面の
    シリコンウエハを異方性エッチングして、（１１１）面
    が四角錐状に現れたものとする請求項４記載の半導体ウ
    エハの試験装置。
  6. 【請求項６】 平坦なステージ上に載置した被試験ウエ
    ハ上に、異方性導電膜を介して各パッド同士の導通をと
    るように請求項１記載の試験装置を重ね、前記試験装置
    と前記被試験ウエハとを押圧固定すると共に、外部信号
    により前記被試験ウエハの特定のチップを活性化し、出
    力を得ることを特徴とする半導体ウエハの試験方法。
  7. 【請求項７】 被試験ウエハは、多数の穴のあいたステ
    ージ上に載置され、真空吸引される請求項６記載の半導
    体ウエハの試験方法。
JP6206133A 1993-08-25 1994-08-09 半導体ウエハの試験装置および試験方法 Pending JPH07115113A (ja)

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