KR970010656B1 - 반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드 - Google Patents

반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드 Download PDF

Info

Publication number
KR970010656B1
KR970010656B1 KR1019930016888A KR930016888A KR970010656B1 KR 970010656 B1 KR970010656 B1 KR 970010656B1 KR 1019930016888 A KR1019930016888 A KR 1019930016888A KR 930016888 A KR930016888 A KR 930016888A KR 970010656 B1 KR970010656 B1 KR 970010656B1
Authority
KR
South Korea
Prior art keywords
test
semiconductor
integrated circuit
semiconductor integrated
circuit chip
Prior art date
Application number
KR1019930016888A
Other languages
English (en)
Other versions
KR940008039A (ko
Inventor
도시오 야마다
아스시 후지와라
미찌히로 이노우에
가즈히로 마쯔야마
Original Assignee
마쯔시다 덴기 산교 가부시끼가이샤
모리시다 요이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다 덴기 산교 가부시끼가이샤, 모리시다 요이치 filed Critical 마쯔시다 덴기 산교 가부시끼가이샤
Publication of KR940008039A publication Critical patent/KR940008039A/ko
Application granted granted Critical
Publication of KR970010656B1 publication Critical patent/KR970010656B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31935—Storing data, e.g. failure memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

내용없음

Description

반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드
본 발명은 피측정 반도체 집적회로를 테스트하는 반도체칩 테스트 장치, 반도체 테스트 회로칩 및 프로브 가드(probe card)의 개량에 관한 것이다.
(종래의 기술)
최근, DRAM의 테스트 시간은 그의 용량의 증대 등에 기인하여 현저하게 증대하고 있다. 테스트 코스트의 저감은 lG 비트급 DRAM을 실현하기 위해 요구되는 중요한 핵심기술의 하나이다. DRAM은 다음 2개 종류로 분류하여 고찰하면 용이하다.
l) 기능 지향 메모리(FOM : Function Oriented Memory):
이 카테고리(category)의 메모리에는 ASM(App1ication Specified Memory) 즉, 특정 용도로 특화(特化)된 메모리 등이 포함된다. 구체적으로는, 화상처리 기능을 갖는 비디오 메모리 등이 있다.
2) 가격 지향 메모리(COM : Cost Oriented Memory):
이 카테고리는 범용(汎用) 메모리를 포함한다. 장래에는, 동기 메모리(synchronous memory) 등 준범용품도 포함될 가능성이 있다. 이들의 메모리는 코스트 즉 가격을 싸게 하기 위해 대량 생산되는 것이다. 이러한 범주의 가격 지향 메모리에 있어서 코스트를 얼마나 감소시킬 수 있는가는 장래에 그와 같은 메모리가 존재할 수 있는가 라는 근본에 관한 중요한 문제이다. 이 메모리의 코스트중 메모리의 테스트 시간 즉, 반도체 프로세스를 경유한 메모리칩 중에서 우량품을 선별하는데 요하는 시간으로 인한 비용이 현저하게 증대하고 있다.
제19도는 종래의 테스트 방식의 구성에 대한 개략도이다. 이러한 종래의 테스트 방식에서는 한대의 메모리 테스트로 복수의 피측정 반도체 집적회로칩(DUT : Device Under Test)을 측정하는 것이다. 이 도면을 참조하여 종래의 테스트 방식에 대해 설명하기로 한다. 35l은 메모리 테스터 본체이고 페일 비트 메모리(fai1 bit memory)와 제어기가 포함되어 있다. 352는 VKT(Vido Key Board Terminal) 단말기이다. 353은 테스트 헤드(tester head)이고 피측정 반도체 집적회로칩(DUT0∼DUT3)에 테스트 전압을 인가하여 측정하기 위한 것이다. 이것에 의해 메모리칩의 제조 코스트를 점유하는 테스트 코스트의 비율이 제20도와 같이 증대하게 된다. 이 그래프에 의하면 1G 비트 시대에는 테스트 코스트의 비율이 40%를 넘게 되어 이미 산업으로서의 가치를 잃게 된다. 그래서 테스트 코스트 동향의 추점의 근거로서 다음의 것을 사용하였다.
프로세스 코스트 동향의 지표로서 설비투자 추정액을 사용하며 그 데이터로서 일본 평성 3년(서기 1991년) 전기, 정보 관련학회 연합대회, 미쓰비시 전기 고미야씨의 데이터에서 상대치로서, lM(1.0), 4M(2.7), 16M(6.7), 64M(20), 256M(33), lG(67)로 하였다. 테스터의 가격으로서 각 세대(世代) 최선단에서 2배씩 증가한다고 가정하였다. 즉 1M을 1로서, lM(1), 4M(2), 16M(4), 64M(8), 256M(160), lG(32), 테스트 시간에 대해 표 1과 같이 가정하고 상대적으로 1M를 1로 하여, lM(1), 4M(3.2), 16M(9.6), 64M(32), 256M(90), lG(270)로 하였다.
더욱이, 동시 측정수의 동향으로서 표 2에 나타내는 3가지 경우를 가정한다. 어느 케이스의 경우에 증가되는가는 각 회사의 생산규모와 생산 품종수에 크게 의존하는 것이다.
표 1
표 2
CASE1 : 동시 측정수가 세대별로는 변하지 않는다고 한 경우
CASE2 : 동시 측정수가 2세대마다 2배씩 증가되는 경우
CASE3 : 동시 측정수가 2세대마다 4배씩 증가되는 경우
어느 경우도 lM을 1로 규격화하고 있다.
이상의 데이터를 기초로 데스트 코스트=테스터 가격*측정시간/동시 측정수로서 테스트 코스트 비율 즉 토탈 코스트에 접하는 테스트 코스트 비율의 동향을 예측한 것이 제20도이다.
이 종래의 테스트 방식에 있어서, 테스트 코스트를 현저하게 감소시킬 수 없는 큰 이유는 (1) 테스트 가격의 상승이 현저하고, (2) 극단적으로 큰 동시 측정수를 실현하는 것은 매우 곤란하기 때문이다.
그러나, 상기와 같은 종래 구성의 반도체 코스트 장치는 피측정 반도체 집적회로칩의 많은 품종에 대응하여 많은 품종의 피측정 반도체 집적회로칩을 테스트할 수 있도록 여러 가지 해석기능을 구비하고 있기때문에 저가격화를 실현하는 것은 곤란하다. 또, 피측정 반도체 집적회로칩의 동시 측정개수를 현저하게 증대시키기 위해서는 고가의 테스터 헤드수를 대폭으로 늘려야 되고, 특히 각 피측정 반도체 집적회로의 불량이 발견된 경우에 그 불량 어드레스를 기억하는 어드레스 기억 메모리의 용량도 크게 되기 때문에 반도체 테스트 장치의 가격의 고가화를 초래하여 동시 측정수의 많은 반도체 테스트 장치를 실현하는 것은 곤란하였다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은 반도체 테스트에 필요한 장치의 저가격화와 피측정 반도체 집적회로칩의 동시 측정개수가 많은 반도체 테스트 장치를 제공하여 피측정 반도체 접적회로칩의 코스트를 현저하게 감소시키는 동시에 피측정 반도체 집적회로의 동시측정을 단시간에 행하게 하기 위한 것이다.
(과제를 해결하기 위한 수단)
상기 기술적 과제를 해결하기 위해서 본 발명에서는 1품종의 피측정 반도체 집적회로만을 테스트하는 전용기능을 구비한 반도체 테스트 회로칩을 만들어서 피측정 반도체 집적회로의 품종에서 대응하는 반도체 테스트 회로칩을 사용하여 테스트를 하도록 구성하고, 이것에 의해 반도체 테스트 장치 본체에서는 저코스트의 일반 워크스테이션(workstation) 정도의 기능을 구비하도록 하여 반도체 테스트 장치의 코스트를 감소시킨다.
본 발명의 제1특징은 피측정 반도체 집적회로칩을 테스트하는 반도체 테스트 장치에 있어서, 1품종의 복수의 피측정 반도체 집적회로칩만을 테스트하도록 설계된 전용 기능을 가지는 복수의 반도체 테스트 회로칩과, 상기 복수의 반도체 테스트 회로칩을 제어하고 상기 복수의 피측정 반도체 집적회로칩의 테스트 결과를 수집하는 컴퓨터와, 상기 복수의 피측정 반도체 집적회로칩과 상기 복수의 반도체 테스트 회로칩을 접속하는 접속수단을 구비한 반도체 테스트 장치를 제공하는데 있다.
본 발명의 제2특징은 1품종의 피측정 반도체 집적회로칩만을 테스트하도록 설계된 전용기능을 가지는 반도체 테스트 회로칩에 있어서, 상기 피측정 반도체 집적회로칩에 인가하여야 할 테스트 패턴을 발생하는 테스트 패턴 발생회로와, 상기 테스트 패턴 발생회로에서 발생된 테스트 패턴에 대한 피측정 반도체 집적회로칩에서의 응답파형의 타이밍을 측정하는 타이밍 측정회로와, 상기 피측정 반도체 집적회로칩의 소비전류의 측정을 행하는 전류 측정회로와, 상기 피측정 반도체 집적회로칩의 불량을 해석하는 불량 해석회로를 구비한 반도체 테스트 회로칩을 제공하는데 있다.
본 발명의 제3특징은 피측정 반도체 집적회로에 인가하는 테스트 패턴을 발생하는 테스트 패턴 발생수단과, 상기 테스트 패턴 발생수단에서 발생된 테스트 패턴에 대한 피측정 반도체 집적회로의 출력정보를 기억하는 정보 기억수단과, 상기 정보 기억수단에 기억된 피측정 반도체 집적회로의 출력정보의 불량판정을 행하는 판정수단이 동일 칩내에 집적되는 반도체 테스트 회로칩을 제공하는데 있다.
본 발명의 제4특징은 반도체 웨이퍼상의 복수의 피측정 반도체 집적회로를 테스트하는 기능을 구비하는 복수의 테스트 기능 구비수단과, 상기 복수의 피측정 반도체 집적회로 각각의 복수의 위치에 접촉하는 복수의 프로브침과, 상기 복수의 테스트 기능 구비수단 및 복수의 프로브침을 지지하는 프로브 가드 본체를 구비한 프로브 카드를 제공하는데 있다.
본 발명의 제5특징은 컴퓨터에 탑재된 피측정 반도체 집적회로칩을 테스트하는 반도체 테스트 회로칩과, 상기 피측정 반도체 집적회로칩의 테스트 시퀀스(sequence)를 기억하는 테스트 시퀀스 기억수단과 상기 반도체 테스트 회로칩을 제어하여 상기 피측정 반도체 집적회로칩의 테스트 결과를 수집하는 테스트 결과 수집수단을 구비하고, 상기 반도체 테스트 회로칩, 테스트 시퀀스 기억수단 및 테스트 결과 수집수단을 상기 컴퓨터에 구비한 반도체 테스트 장치를 제공하는데 있다.
제1도는 피측정 반도체 집적회로의 테스트 종류의 설명도.
제2도는 본 발명의 제1실시예에 따라 개략 구성도.
제3도는 마더보드(mother board)의 단면도.
제4도는 반도체 테스트 회로칩의 내부구성을 도시한 개략 블록도.
제5도는 반도체 테스트 회로칩에 배치하는 전류 측정회로의 개략 구성도.
제6도는 반도체 웨이퍼상의 프로세스 모니터 영역의 설명도.
제7도는 반도체 테스트 회로칩의 구성도.
제8도는 정보 판정수단의 구성도.
제9도는 정보 판정수단을 구성하는 판정회로의 회로도.
제10도는 다른 반도체 테스트 회로칩의 구성도.
제11도는 반도체 테스트 회로칩의 동작설명도.
제12도는 본 발명의 제2실시예에 따른 웨이퍼 테스트에 사용되는 반도체 테스트 장치의 구성 개략도.
제13도는 프로브 카드 본체의 한 구성예를 도시한 도면.
제14도는 프로브 카드 본체의 다른 구성예를 도시한 도면.
제15도는 얼라인먼트(alignment)방식의 개략도.
제16도는 얼라인먼트용 패드의 일례를 도시한 평면도.
제17도는 다른 얼라인먼트 방식의 개략도.
제18도는 반도체 테스트 회로칩을 내장한 컴퓨터의 내부 구성을 도시한 블륵도.
제19도는 종래의 메모리 테스트 장치의 개략구성도.
제20도는 종래의 메모리 테스트 장치를 사용한 경우의 테스트 코스트 동향을 표시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 피측정 반도체 집적회로칩 2 : 반도체 테스트 회로칩
3 : 컴퓨터 4 : 마더보드(접속수단)
5 : 측정패턴 발생회로 6 : 타이밍 측정회로
7 : 전류 측정회로 8 : 불량 해석회로
9 : 제어회로 51a : 테스트 패턴 발생수단
53 : 정보 기억수단(SRAM)선택회로 55a,55b : 정보 기억수단(SRAM1,SRAM2)
56,57 : 정보 판정수단 58 : 판정결과 선택회로
59 : 기억 어드레스 발생수단 101 : 프로버 장치
103 : 프로브 카드본체 104 : 프로브침
l06 : 반도체 웨이퍼 107 : 척 스테이지
111 : 센서 침 112 : 얼라인먼트용 패드
l51 : 용량센서 152 : 용량센서용 패턴
319 : 프로세서 324 : ROM(테스트 시퀀스 기억수단)
325 : 디스크 326 : 오퍼레이션 시스템.
상기한 특징을 갖는 본 발명의 구성에 의하면 피측정 반도체 집적회로를 테스트하는 기능은, 대부분 반도체 테스트 회로칩에 통합되어 있으므로 테스트 결과를 수집하는 컴퓨터는 예를들면 워크스테이션과 같은 저가인 것으로도 되므로 반도체 테스트 장치의 가격을 대폭 낮추는 것이 가능하다. 게다가, 피측정 반도체 집적회로의 동시 측정수를 늘리는데는 접속수단상에 탑재하는 반도체 테스트 회로칩의 수를 늘리는 것만으로도 되므로 100개 이상의 동시 측정수가 가능하여 종래의 동시 측정수가 4∼수십 정도인 반도체 테스트장치에 비하여, 한자리수 이상의 동시 측정수를 증대시키는 것을 용이하게 실힌할 수 있다.
특히, 본 발명의 제5특징에 의한 발명에서는 반도체 테스트 회로칩을 컴퓨터에 내장하므로 상기 컴퓨터에 이미 설치되어 있는 작동상 필요한 반도체 접적회로도 테스트하는 것이 가능하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 본 발명의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다.
(실시예)
(제1실시예)
이하, 본 발명의 반도체 테스트 장치의 제1실시예에 대해 도면을 참조하여 설명한다.
제1도는 피측정 반도체 집적회로의 테스트 종류를 나타낸 것으로, 스텝 S1에서는 반도체 웨이퍼상에 형성된 피측정 반도체 집적회로를 반도체 웨이퍼 단계에서 테스트하는 웨이퍼 테스트와, 그 후에 반도체 웨이퍼로부터 피측정 반도체 집적회로칩을 잘라내어 각 칩에 전극범프(bump)를 형성하고, 패키징(packaging)한 후 이 피측정 반도체 집적회로칩을 다시 테스트하는 패키징 후의 조립 테스트의 2종류의 테스트가 행하여진다.
제2도는 본 발명의 제1실시예에서 패키징 후의 조립 테스트에 사용하는 반도체 테스트 장치의 개략 구성도이다. 동 도면에 있어서, 1은 어레이 형상으로 종 10행, 횡 10열로 배치된 복수(100개)의 피측정 반도체 집적회로칩이고, 2는 동일하게 어레이 형상으로 종 10행, 횡 10열로 배치된 복수(100)개의 반도체 테스트 회로칩이다.
4는 상기 피측정 반도체 집적회로칩(1)과 반도체 테스트 회로칩(2)을 접속하는 접속수단으로서의 마더보드이고, 상기 마더보드(4)의 상면에는 상기 피측정 반도체 집적회로칩(1)이 배치되고, 마더보드(4)의 하면에는 상기 반도체 테스트 회로칩(2)이 배치된다.
본 실시예에서는 100개의 피측정 반도체 집적회로칩(l)의 동시측정을 실현하고 있다. 상기 마더보드(4)에는 제3도에 도시된 바와 같이 복수의 접속부재(26)가 배치되어 있고, 이들 접속부재(26)의 하면에는 각각 반도체 테스트 회로칩(2)이 접속되어, 각 접속부재(26)의 상면에는 각각 칩 소켓(chip socket)(17)을 통하여 상기 피측정 반도체 집적회로칩(1)이 떼어낼 수 있게 장착되어 있고, 이들의 피측정 반도체 집적회로칩(1)은 측정평가의 종료시에는 칩 소켓(27)에서 떼어 내어져 다음 측정대상이 되는 피측정 반도체칩(1)과 교환된다.
3은 컴퓨터이고, 배선 및 상기 마더보드(4)를 경유하여 각 반도체 테스트 회로칩(2)에 접속되어 각 테스트 회로칩(2)의 테스트 결과를 수집한다.
다음은 본 실시예에 있어서 반도체 테스트의 과정을 설명한다.
우선, 피측정 집적회로칩(1)이 마더보드(4)의 상면에 칩 소켓(27)을 통하여 장착된다. 다음은 컴퓨터(3)로부터 마더보드(4)를 통하여 각 테스트 회로칩(2)에 측정방법의 지시나 측정 스타트의 지시가 행해진다. 계속하여 반도체 테스트 회로칩(2)이 상기 지시된 측정방법에 따라 각각 담당하는 피측정 반도체 접적회로(1)를 테스트한다. 그후, 그 테스트 결과가 마더보드(4)를 통하여 컴퓨터(3)로 송신되어 일련의 평가가 완료된다.
이상의 구성으로부터 본 실시예에서는 다음의 효과가 달성된다.
즉, 반도체 테스트 장치의 기능은 각 반도체 테스트 회로칩(2)에 통합되어 있기 때문에 테스트 결과를 수집하는 컴퓨터(3)는 예를들면, 워크스테이션과 같은 저가격의 것으로도 되므로 반도체 테스트 장치의 가격을 대폭으로 내릴 수가 있다. 또, 동시 측정수를 늘리는 데는 마더보드(4) 상에 탑재하는 테스트 회로칩(2)의 수를 늘리는 것만으로도 되고, 종래에 비하여 한자리 수 이상의 동시 측정수의 증가를 용이하게 실현할 수 있다.
실제로 본 발명에 의하면 예를 들면 50cm의 네모 면적의 마더보드(4)로 용이하게 100개의 동시측정을 실현할 수 있고 시스템을 거대화하지 않고서 동시 측정수를 종래의 10배 정도로 용이하게 높일 수가 있다.
더욱이, 본 실시예에서는 마더보드(4)의 상면 및 하면에 각각 복수의 피측정 반도체 집적회로칩(1)과, 복수의 반도체 테스트 회로칩(2)을 장착할 수 있으므로 피측정 반도체 집적회로칩(1)과 테스트 회로칩(2)간의 접속거리를 짧게 할 수 있고 주파수가 높은 측정에도 종래보다 한층 용이하게 대응할 수가 있다. 더욱이 마더보드(4)로서 단열특성이 좋은 것을 사용하면 피측정 반도체칩(1)을 장착한 마더보드(4)를 항온층에 넣어서 온도설정을 변경할 수가 있어 피측정 반도체칩(1)의 온도 테스트도 용이하게 실현할 수가 있다.
더욱이, 반도체 테스트 장치의 설치면적을 용이하게 종래의 10분의 1 정도로 할 수 있으므로 반도체 테스트 장치의 도입 코스트의 큰 비율을 차지하는 면적의 감소가 이루어지므로 결과적으로 테스트 코스트 감소를 실현할 수가 있다.
다음은, 상기 반도체 테스트 장치에 사용되는 반도체 테스트 회로칩(2)의 내부 구성에 대해 설명한다. 제4도는 반도체 테스트 회로칩(2)의 내부 구성예를 도시한다. 동 도면에 있어서, 5는 피측정 반도체 집적회로에 인가하여야 할 테스트 패턴을 발생하는 측정패턴 발생회로, 6은 측정패턴 발생회로(5)로 발생시킨 테스트 패턴에 대한 피측정 반도체 집적회로로부터의 응답파형의 지연시간 등을 측정하여 타이밍 측정회로, 7은 피측정 반도체 집적회로의 소비전류의 측정을 행하는 전류 측정회로, 8은 피측정 반도체칩의 불량을 해석하는 불량 해석회로, 9는 제어 회로, 10은 입출력 회로이다. 또, 11은 각 회로블록간의 신호의 주고받기를 행하는 내부버스이다.
상기 각부의 동작 및 구성예에 대하여 테스트의 흐름에 따라 설명한다.
통상, 반도체 테스트에서는 피측정 반도체 집적회로의 소비전류의 측정을 행하여 그것에 이상이 있으면 거기에서 측정을 중지한다. 본 실시예에서는 입출력 회로(10)를 통하여 피측정 반도체칩(1)에 전원전압을 공급하여 그 전류량을 측정한다. 그 측정을 위하여 본 실시예에서는 제5도의 전류 측정회로를 사용하고 있다. 동 도면은 제4도에 도시한 전류 측정회로(7)의 개략 구성도이다.
제5도에 있어서, 12는 피측정칩에 전류측정시 전원을 공급하는 피측정칩 전원단자이다. 14는 전워전류를 제어하는 전원 드라이브 트랜지스터, 13은 기준전압 발생회로(15)의 출력과 피측정칩에 공급되어 있는 전압을 비교하는 비교기 회로이다. 여기에서 12, 13, 14, 15로 통상의 정전압 발생회로(30)가 구성된다. 더욱이, 본 실시예에서는 전류레벨 설정회로(16) 및 전류레벨 비교용 비교기(17)가 부가되어 있다. 전류측정의 원리는 전원 드라이브 트랜지스터(14)가 P형인 경우, 소비전류가 클때 그의 게이트 전압이 보다 내려가게 된다.
이 게이트 전압을 비교기(17)로 전류레벨 설정회로(16)의 발생전압과 비교하는 것에 의해 소비전류 레벨을 검출한다.
다음으로 측정패턴 발생회로(5)에 의해 각 피측정 반도체 집적회로칩(1)에 인가하여야 할 테스트 패턴이 발생된다. 본 실시예에서는 통상의 ROM(Read Only Memory)을 사용하고 있다. 피측정 반도체 집적회로칩(1)에서 나온 파형으로부터 지연시간 등을 측정하나, 이것은 타이밍 측정회로(6)중의 논리회로 등으로 구성된 지연회로를 통한 테스트 패턴과 피측정 반도체 집적회로칩(1)에서 나온 파형을 비교하는 것으로 이루어진다.
또한, 피측정 반도체 집적회로칩(1)의 불량은 불량 해석회로(8)에 의해 측정패턴 발생회로(5)가 발생하는 기대치 데이터와, 피측정 반도체 집적회로칩(1)이 출력하는 파형 신호를 비교하는 것에 의해 이루어진다.
제어회로(9)는 이들의 회로블록의 동작을 제어하는 것이다.
더욱이, 본 실시예서는 마더보드(4)에 탑재되는 피측정 반도체 집적회로칩(1)과 대략 같은 설계원칙(design rule) 및 프로세스로 이 반도체 테스트 회로칩(2)을 제조하고 있다. 이것에 의해, 측정대상으로 되는 피측정 반도체 접적회로칩(1)이 필요로 하는 타이밍 정밀도를 무리 없이 실현하고 있다.
제6도는 반도체 테스트 회로칩(2)의 반도체 웨이퍼상의 제조위치를 표시한다. 동 도면에 있어서, 35는 반도체 웨이퍼, 36은 상기 반도체 웨이퍼(35)에 있어서 피측정 반도체 집적회로칩(1)을 제조하는 실제의 디바이스 영역, 37은 상기 각 실제의 디바이스 영역(36)을 제외한 빈 영역인 프로세스 모니터 영역이다. 반도체 테스트 회로칩(2)은 피측정 반도체 집적회로칩(1)의 제조 프로세스시에 각 프로세스 모니터 영역(37)에 동시에 만들어진다. 따라서, 반도체 테스트 회로칩(2)을 제조하는 코스트의 상승을 억제할 수가 있다.
(제2실시예)
제7도는 본 발명의 제2실시예에 의한 반도체 테스트 회로칩의 다른 구성도이다. 동 도면에 있어서, 2는 반도체 테스트 회로칩, 51a는 테스트 패턴 발생수단, 52는 테스트 패턴 발생수단(51a)에서 발생된 테스트 패턴을 피측정 반도체 집적회로칩인 피시험 메모리(54)에 인가하는 드라이버, 55a, 55b는 SRAM1, SRAM2로 된 정보 기억수단이고, 드라이버(52)에 의해 인가된 테스트 패턴에 대한 피시험 메모리(54)의 출력정보를 기억한다. 53은 출력정보를 기억시키는 쪽의 정보 기억수단(55a,55b)을 선택하는 정보 기억수단 선택회로, 56, 57은 SRAMl, SRAM2에 기억된 출력정보의 불량판정을 행하는 정보 판정수단, 58은 정보 판정수단(56,57)의 출력의 한쪽을 선택하고 워크스테이션(60)에 전송하는 판정결과 선택회로이다.
이상과 같이 구성된 반도체 테스트 회로칩에 대해 이하 제7도를 참조하여 그 동작을 설명한다.
우선, 테스트 패턴 발생수단(51a)에서 테스트 어드레스, 기대치, 제어신호로 이루어진 테스트 패턴이 발생되어 드라이버(52)에 의해 피시험 메모리(54)에 인가된다. 피시험 메모리(54)는 이 테스트 패턴에 대응한 정보를 출력한다. 정보 기억수단 선택회로(53)는 SRAM1 또는 SRAM2를 선택하고, 상기 출력정보는 상기 선택회로(53)에 의해 선택된 정보 기억수단, 예를 들면 SRAM1에 기억된다. SRAM1에 대응하는 어드레스 영역의 전송기간이 종료하면 정보 기억수단 선택회로(53)는 SRAM2를 선택하고, 피시험메모리(54)로부터의 출력정보가 SRAM2에 기억된다. 여기서, SRAM2로 전환되어 있는 동안에 테스트 패턴 발생수단(51a)에서 판독 어드레스가 발생하여 상기 SRAM1에 기억된 출력정보중 판독 어드레스에 대응하는 출력정보만이 정보 판정수단(56)으로 판독되어 이 정보 판정수단(56)이 불량판정을 하게 된다. 그리고, 그 불량판정의 결과가 판정결과 선택회로(58)에 의해 워크스테이션(60)으로 전송되는 동시에 대응하는 판독 어드레스도 워크스테이션(60)으로 전송된다.
제8도에 정보 판정수단(56)에 대한 구체예를 도시한다. 202∼217은 SRAM1내에서 테스트 패턴 발생수단(51a)의 판독 어드레스에 의해 선택된 16개의 정보를 래치(latch)하고 증폭하는 전치 증폭기이다. 전치 증폭기(202∼217)에서 출력된 정보(R1∼R16)는 각각 제8도의 (a)에 도시된 바와 같은 접속법으로 판정회로(218∼225)에 접속되어 있다. 제9도의 판정회로(218)의 예를 표시한다.
제8도의 (a)에 도시된 접속법으로 얻게 되는 정보(R1∼R16)의 가상적인 매트릭스는 제8도의 (b)와 같이 된다. 이것은 SRAM1에서 출력되는 16비트의 정보(R1∼R16)를 순서대로 4비트씩 얻어 그것을 4행으로 나란히 하여 4행 4열의 2차원 매트릭스로 한 것이고, 226∼229는 각행에 대한 판정회로의 출력이다. 출력(226∼229은 동 도면의 매트릭스의 행(좌우)방향의 정보가 모두 일치하고 있을 때에는 하이레벨(이하 H라함)을 출력하고, 불일치의 경우에는 로우레벨(이하 L이라 함)을 출력한다. 230∼233은 제8도의 (b)의 매트릭스의 열(상하)방향의 첨보가 모두 일치되고 있을 때에는 H를 출력하고, 불일치시에는 L을 출력한다. 예를 들면, 피시험 메모리(54)에 모두 동일 정보를 기록해 두면, R1∼R16로서는 기록한 동일 정보를 얻게되어 판정회로(218∼225)의 출력은 모두 H로 된다. 지금, 피시험 메모리(M)중의 하나의 어드레스가 불량이라고 한다. 예를 들면 R6이 불량하게 대응하고 있다고 가정한다. R6만이 다른 정보와 일치하지 않으므로 출력(227과 231)에 L이 출력되고, 그 외의 출력에는 H가 출력된다. 따라서, 불량 어드레스는 제8도의 (b)에 도시된 가상적인 매트릭스의 출력(227)에 대응한 행과 출력(231)에 대응한 열의 교차점에 대응하는 정보(R6)인 것이 판정된다. 따라서, 워크스테이션(60)에는 출력(226∼233)의 8개의 데이터와 판독어드레스를 출력하면 된다. 이와 같은 구성에 의하면 불량을 판정하는 속도는 피시험 메모리(54)의 전송속도보다 지연되어도 된다.
예를 들면, 피시험 메모리(54)가 전송속도 100MHz의 동기 DRAM(SDRM)이고, SRAMl, SRAM2의 용량이 각각 64비트이라고 하면 SRAM1 또는 SRAM2에 64비트의 정보를 전송하는데 640나노(nano)초 걸리고, 그 사이에 16비트의 병렬 테스트이면 4회 실행하면 되므로 1회의 판정은 160 나노초 사이에 행하여지면 된다. 또, 병렬 테스트회로를 피시험 메모리(H1)중에 내장하지 않으므로, 칩 면적의 제약이 없고, 회로 규모가 큰 판정회로도 채용할 수가 있다. 더욱이, 판정결과의 출력된 수도 제약되지 않기 때문에 다수의 판정결과를 출력할 수 있다.
본 실시예에서는 정보 판정수단(56,57)으로서 복수의 정보불일치를 검출하는 병렬 테스트법을 표시했으나, 다른 방법, 예를 들면 수직수평 패리티 체크(parity check)를 사용하는 방법, 복수의 정보를 동시에 복수의 기대치와 비교하는 방법 등도 좋다. 또, 복수의 다른 정보 판정수단을 동시에 병용할 수도 있다.
본 실시예에서는 정보 기억수단(55)을 2개 설치한 예로 표시했으나, 2개로 한정되는 것은 아니고 그 이상으로 설정하는 것도 가능하다.
제10도는 다른 반도체 테스트 회로칩의 구성도이다. 기본적으로는 상기 실시예와 같은 구성이므로 다른 구성부분에 대해서만 설명한다. 다른 부분은 피시험 메모리(54)로부터의 출력정보를 SRAMl, SRAM2에 기억하는 경우의 SRAMl 또는 SRAM2내의 어드레스를 테스트 패턴과 독립으로 발생하는 기억 어드레스 발생수단(59)을 설치하고 있는 점이다.
이상과 같이 구성된 반도체 테스트 회로칩(2)에 대해 다음 제10도를 참조하여 그 동작을 설명한다.
우선, 테스트 패턴 발생수단(51b)에서 테스트 어드레스, 기대치, 제어신호로 이루어진 테스트 패턴이 발생되어, 드라이버(52)에 의해 피시험 메모리(54)에 인가된다. 피시험 메모리(54)는 이 테스트 패턴에 대응한 정보를 출력한다. 출력정보는 정보 기억수단 선택호로(53)에 의해 선택된 SRAM1의 기억 어드레스 발생수단(59)에 의해 선택된 어드레스에 기억된다. SRAM1에 대응하는 어드레스영역의 전송기간이 종료하고, 정보 기억수단 선택회로(53)가 선택하는 정보 기억수단이 SRAM2로 전환되고 있는 동안에 정보 판정수단(56)이 SRAM1에 기억된 출력정보의 불량판정을 행하여 결과는 판정결과 선택회로(또)에 의해 워크스테이션(60)에 전송된다.
이상과 같은 구성에 의하면, 상기 실시예와 동일하게 불량을 판정하는 속도는 피시험 메모리(54)의 전송 속도보다 늦어도 된다. 또, 병렬 테스트 회로를 피시험 메모리(54)중에 내장하지 않으므로 칩면적의 제약이 없고 회로규모가 큰 판정회로도 채용할 수가 있어 판정결과의 출력된 수도 제약되지 않기 때문에 다수의 판정결과를 출력할 수 있다.
더욱이, 이 구성에 의하면 피시험 메모리(54)의 어드레스와 그 어드레스에서 얻게된 정보를 기억하는 SRAM1 또는 SRAM2에 있어 어드레스의 대응을 자유로 설정할 수 있기 때문에, 정보 판정수단(56,57)에 있어서의 병렬로 판정되는 정보의 조합을 임의로 선택할 수가 있다. 따라서 병렬로 테스트하는 정보가 모두 불량이므로 병렬 테스트회로가 오동작하는 것을 방지할 수가 있다. 이 설명도를 제11도에 도시한다. 여기에서는, 피시험 메모리(54)가 용량이 1024비트, SRAM1의 용량이 64비트이고, 16비트의 병렬 테스트를 행하는 예로 설명한다. 전송 1에서는, 피시험 메모리(54)에서 0, 1, 2, …의 순으로 판독한 정보를 SRAM1에 순차 기억시키고 있다. 이 경우, 병렬 테스트를 행하는 16비트의 정보의 조합은(0,1,2,…15), (16,17,…31)로 되는데, 이것은 피시험 메모리(54)상에서는 동일 워드선상의 정보로 된다. 이와 같은 조합의 병렬 테스트의 경우, 피시험 메모리(54)에서 일어나기 쉬운 불량의 일종인 워드선 불량, 즉 워드선의 불량 때문에 동일 워드선상의 모든 정보가 불량이 된다. 예를 들면 0∼31이 모두 반전한다고 하는 불량은 검출되지 않는다.
전송 2에서는, 피시험 메모리(54)의 대각선상의 정보를 SRAM1에 순차 기억하고 있다. 이 경우, 병렬로 테스트하는 정보는(0,33,66,99…)로 되고, 동일 워드선상의 정보는 포함되지 않는다. 이와같이 임의의 정보조합으로 병렬 테스트를 행할 수가 있으므로 피시험 메모리(54)의 내부 셀 어레이 구성에 의하지 않고 불량검출률이 높은 병렬 테스트를 실현할 수가 있다.
(제3실시예)
제12도는 본 발명의 제3실시예에 있어서 웨이퍼 테스트에 사용하는 반도체 테스트 장치의 구성 개략도이다. 동 도면에 있어서, 101은 프로버 장치 본체, 2는 반도체 집적회로를 테스트하는 기능을 구비한 테스트 기능 구비수단으로서의 반도체 테스트 회로칩, 103은 상기 반도체 테스트 회로칩(2)을 탑재한 프로브 카드 본체, 104는 복수의 프로브침, 105는 반도체 테스트 장치 전체를 제어하고 피측정 반도체 집적회로의 측정 결과를 수집하는 워크스테이션장치, 106은 상기 피측정 반도체 집적회로를 만들어 넣은 반도체 웨이퍼이다. 상기 복수의 프로브침(104)은 반도체 웨이퍼(106)상의 각 피측정 반도체 집적회로와 프로브 카드 본체(103)간의 전기적 접속을 행한다. 107은 반도체 웨이퍼(106)를 적재하는 척스테이지(chuck stage), 108은 상기 척 스테이지(107)를 사방으로 이동되게 하는 척 스테이지 이동수단이다.
본 실시예의 동작에 대해서 간단히 설명한다.
우선, 피측정 반도체 집적회로를 만들어 넣은 반도체 웨이퍼(106)가 척 스테이지(107)에 진공등을 사용하여 흡착된다. 반도체 웨이퍼(106)의 피측정 반도체 집적회로가 프로브침(104)을 통하여 프로브 카드 본체(103)상에 있는 반도체 테스트 회로칩(2)에 전기적으로 접속된다. 워크스테이션(105)에서 제어신호가 프로브 장치(101), 프로브 카드 본체(103)를 통하여 반도체 테스트 회로칩(2)에 전달되어 이것에 의해 반도체 테스트 회로칩(2)이 반도체 웨이퍼(106)상에 만들어 넣은 피측정 반도체 집적회로의 측정을 시작한다. 그 측정결과는 상기 경로를 역으로 올라가 워크스테이션(105)으로 되돌아 가게 된다.
다음은, 프로브 카드본체(103)의 구성에 대해 설명한다.
제13도는 프로브 카드 본체의 구성예를 도시한 것으로, 동 도면의 (a)는 프로브 카드의 상면도, (b)는 프로브 카드의 측면도이다.
동 도면에 있어서, 103은 프로브 카드 본체, 104는 프로브침이고, 피측정 반도체 집적회로에 전기적으로 접촉한다. 105는 프로브침 기부이고, 상기 프로브(104)이 프로브 카드 본체(103)에 고정되어 있는 부분이다. 2는 반도체 테스트 회로칩이고, 상기 프로브 카드 본체(103)의 둘레 가장자리에 배치되는 동시에, 프로브 카드 본체(103)와 장치 본체 사이에 전기적으로 접속되고, 이것에 의해, 프로브 카드본체(103)와 장치간의 정보교환이 가능하게 된다. 특히, 도면에서는 단순화를 위해 도시하고 있지 않으나, 커뮤니케이션 핀(110), 프로브침 기부(105), 반도체 테스트 회로칩(2)사이의 필요한 접속이 프로브 카드 본체(103)내에서 실현되고 있다.
다음은 프로브 카드 본체(103)의 다른 구성에 대해 설명한다. 제14도는 프로브 카드 본체의 다른 구성예를 도시한 것이다. 동 도면의 (a)는 프로브 카드의 상면도, (b)는 프로브 카드의 측면도이다.
동 도면에 있어서, 103은 프로브 카드 본체, 104는 프로브침으로 측정하는 디바이스에 전기적으로 접촉하는 것이다. 105는 프로브침 기부이고, 상기 프로브칩(104)이 프로브 카드 본체(103)에 고정되어 있는 부분이다. 2는 반도체 테스트 회로칩이고, 상기 프로브 카드본체(103)의 복수의 프로브칩(104)이 에워싸는 복수의 평면 각각과 오버랩(overlap)하는 위치, 특히 본 실시예에서는 구체적으로 이들의 평면 내부에 배치되어 있다. 이것에 의해, 제13도의 경우와 달리, 프로브 카드 본체(103)내의 배선이 간단하게 되어 프로브 카드 작성의 코스트를 보다 더 감소시킬 수 있다. 110은 커뮤니케이션 핀으로 프로브 카드 본체(103)와 장치 본체간의 전기적 접속을 실현하고, 이것에 의해 프로브 카드 본체(103)와 장치간의 정보교환이 가능하게 된다 또한, 도면을 간단화하기 위해 기입되어 있지는 않으나, 커뮤니케이션 핀(110), 프로브침 기부(105), 반도체 테스트 회로칩(2) 사이의 필요한 접속이 프로브 카드 본체(103)내에서 실현되고 있다.
이상 제13도는 또는 제14도에 도시된 프로브 카드 본체를 제12도에 사용함으로써 종래의 기술에서는 불가능하였던 대폭적인 동시 측정수를 실현할 수가 있다. 또, 테스트 장치의 주요한 기능은 프로브 카드상의 반도체 테스트 회로칩(2)에 의해 실현되므로 대폭적인 반도체 테스트 장치의 가격을 감소시킬 수 있다.
또, 프로브침의 소모를 고려한 경우, 프로브침 부분이 분리 교환될 수 있게 프로브침 부분과 기타의 카드부가 분리 가능하게 구성하여도 좋다.
다음은 염가의 반도체 웨이퍼 검사장치로서, 웨이퍼 위치맞춤 검출수단을 탑재한 것을 설명한다. 종래의 프로브 장치에서는, 1개 또는 수개의 반도체 웨이퍼상의 반도체칩을 일시에 측정할 수 있는 것이 한계였으나, 본 실시예에서는, 1장의 반도체 웨이퍼상의 모든 피측정 반도체 집적회로칩을 동시에 측정하는 것을 주안점으로 한다. 이 개념을 웨이퍼 스케일 컨커런트 프로빙 수법(Wafer Scale Concurrent Probing Scheme)이라고 명명한다.
제15도의 (a)는 프로브 카드의 상면도, (b)는 프로브 카드의 측면도, (c)는 반도체 웨이퍼가 웨이퍼 스테이지에 적재된 측면도이다. 제15도를 참조하여 본 프로브 카드의 구성에 대해 설명한다.
동 도면에 있어서, 103은 프로브 카드 본체, 104는 프로브침, 105는 프로브침 기부, 106은 측정하여야 할 반도체칩을 만들어 넣은 반도체 장치 웨이퍼, 2는 반도체 테스트 회로칩, 110은 커뮤니케이션핀, 111은 얼라인먼트용 센서 침, 114는 얼라인먼트용 센서침(111)의 구동부이고, 웨이퍼 얼라인컨트시에, 센서 침(111)의 선단부가 프로브칩(104)의 선단부보다 밑으로 되게 구동하고, 실제의 측정시에는 위로 되도록 구동한다. 112는 반도체 웨이퍼상에 형성된 웨이퍼 얼라인먼트용 패턴, 113은 실제의 반도체침의 패드이다.
다음은 본 실시예의 동작에 대해 설명한다.
우선 웨이퍼 스테이지(107)에 의해 반도체 웨이퍼(106)가 프로브 카드 본체(103)에 대해 대체로 얼라인먼트된다.
다음으로 센서침(111)이 센서침 구동부(114)에 의해 반도체 웨이퍼(106)면상에 접촉된다. 이때, 센서침(111)에 흐르는 전류가 검지되어 반도체 웨이퍼(106)와 프로브 카드본체(103)의 얼라인먼트의 벗어남이 검지된다. 다음은 센서침(111)이 재차 센서침 구동부(114)에 의해 반도체 웨이퍼(106)면상에서 떨어져 다시 웨이퍼 스테이지(107)가 이동한 후, 센서 칩(111)이 강하하고 이 센서침(111)에 흐르는 전류가 검지되어, 반도체 웨이퍼(106)와 프로브 카드 본체(103)의 얼라인먼트 벗어남이 검지된다.
이 과정이 반복된 후 올바론 얼라인먼트를 얻게되어 이번에는 프로브 카드본체(103)가 강하되어, 프로브 카드상의 반도체 테스트 회로칩(2)이 측정을 개시한다.
다음은 반도체 웨이퍼상에 형성된 얼라인먼트용 패드구성에 대해 설명한다. 제16도에 그의 구체예를 평면도로 도시하였다. 여기에서 112는 반도체 웨이퍼(106)상에 형성된 금속배선층으로 되는 얼라인먼트용 패드를 구성하는 패턴이다. l30a, l30b, 130c는 올바르게 얼라인먼트 되었을때의 센서침(111)의 접촉위치, 131a, 131b, 13lc는 틀리게 얼라인먼트 되있을 때의 센서침(111)의 접촉위치이다. 이 도면에서 알 수 있는 바와 같이 바르게 얼라인먼트 되었을 때는 3개의 센서침(111)간에 전기적 접속은 없고 전압을 인가하여도 전류는 흐르지 않는다. 이에 대하여, 바르게 얼라인먼트되어 있지 않은 경우에는 전류가 흐르게 된다. 특히 이 도면의 경우에는 131a, 13lc 사이에 전류가 흐른다. 이것을 검출하여 웨이퍼 스테이지(107)를 재차 위치 변경한다. 제16도의 경우 도면에 대해 상하 방향으로만 검출능력이 있으나, 동일한 것을 방향을 바꿔서 반도체 웨이퍼의 반대측에 배치하면, 이것만으로 반도체 웨이퍼의 위치결정을 하는데 충분한 정보가 수집된다.
제17도는 위치 맞춤 검출 수단의 변형예를 도시한 것으로, 상기 설명에서는 전류를 측정하여 얼라인먼트 정보를 수집하였던 것을 대신하여 정전용량의 변화를 사용하여 얼라인먼트 정보를 수집하여도 좋다. 즉, 프로브 카드 본체(103)의 둘레 가장자리에는 복수 개소의 위치에 용량센서(151)가 배치되는 동시에, 반도체 웨이퍼(106)상의 둘레 가장자리에는 복수의 용량센서용 패턴(152)이 형성되어 있어 각 용량센서(151)가 대응하는 용량센서용 패턴(152)에 근접했을때, 각 용량센서(151)의 출력이 가장 큰 값으로 변화하고, 이것에 의해 각 프로브침(104)이 반도체 웨이퍼(106)상의 대응하는 전극패드(153)에 정확하게 접촉되는 바른 얼라인먼트를 얻게 된다. 이 경우, 상기 센서 구동부는 생략할 수 있다.
(제4실시예)
제18도는 제4실시예를 나타낸다. 본 실시예는 제조공정시에 피측정 반도체 집적회로를 테스트하는 반도체 테스트 장치가 아니고, 이미 컴퓨터에 내장된 반도체 메모리칩을 테스트하는 반도체 테스트 장치를 표시한다.
제18도에 상기 반도체 테스트 장치의 개략 구성도를 표시한다. 3l9는 컴퓨터용 응용기기의 프로세서, 2는 본 발명에 의한 반도체 테스트 회로칩, 1은 상기 프로세서로 사용하고 있는 피측정 반도체 집적회로칩으로서의 복수의 반도체 메모리칩이다. 322는 컴퓨터 전체를 표시한다.
323은 컴퓨터(322)의 내부 데이터 버스, 324는 상기 반도체 메모리칩(1)의 테스트 시퀀스를 기억하는 테스트 시퀀스 기억수단으로서의 ROM이다. 상기 반도체 테스트 회로칩(2)은 상기 반도체 메모리칩(1)을 테스트하는 기능을 가진다.
또, 325는 디스크, 326은 상기 디스크(325)에 내장하는 오퍼레이션 시스템이고, 상기 프로세서(319)가 통상의 처리를 행하고 있지 않은 빈 시간에 반도체 메모리칩(1)의 테스트를 지시한다. 디스크(35)는 테스트에 의한 불량 피측정 반도체 집적회로칩(2)이 발견되었을 경우에 그 불량 어드레스를 기억한다.
다음은 본 실시예의 동작을 간단히 설명한다. 프로세서(319)가 통상의 처리를 행하고 있지 않은 빈 시간을 이용하여 반도체 테스트 회로칩(2)이 ROM(324)의 테스트 시퀀스에 따라 반도체 메모리칩(1)의 테스트를 행한다.
반도체 메모리칩(1)의 어느 것인가에 불량이 발견된 경우에는, 프로세서(319)는 그 반도체 메모리칩(1)의 불량한 어드레스를 사용하지 않고, 또 수리시기를 외부에 통지한다. 이것에 의해 컴퓨터의 신뢰성을 현격히 향상시킬 수 있다.
이상 설명한 바와 같이, 본 발명에서는 1 품종의 복수의 피측정 반도체 집적회로칩만을 테스트하도록 설계된 전용기능을 가지는 복수의 반도체 테스트 회로칩을 설치하고, 이것을 사용하여 피측정 반도체 집적회로를 테스트하므로 테스트 결과를 수집하는 컴퓨터는 예를 들면 워크스테이션과 같은 저가격의 것도 되므로, 반도체 테스트 장치의 가격을 대폭으로 내리게 하는 것이 가능한 동시에, 피측정 반도체 집적회로의 테스트 코스트를 현저하게 감소시킬 수 있다. 또, 제10청구항 기재의 발명에 의하면 피측정 반도체 집적회로의 정보를 반도체 테스트 회로칩내의 정보 기억수단에 고속으로 전송하면서 복수의 정보를 병렬 테스트하므로, 불량 판정하는 속도를 피측정 반도체 집적회로의 전송속도보다도 늦게 할 수 있는 효과를 얻는다. 특히, 병렬 테스트회로를 피측정 반도체 회로 중에 내장하지 않으므로 칩 면적의 제약이 없고, 회로규모가 큰 판정회로도 채용할 수가 있다. 더욱이, 판정결과의 출력핀 수도 제약되지 않기 때문에 다수의 판정결과를 출력할 수 있다. 또, 반도체 테스트 회로칩내의 테스트 패턴과 독립으로 반도체 테스트 회로칩내의 정보 기억수단의 기억 어드레스를 발생하는 기억 어드레스 발생수단을 설치하였으므로 임의의 정보의 조합으로 병렬 테스트를 행할 수가 있고, 피측정 반도체 집적회로 내부의 셀 어레이 구성에 의하지 않고 불량 검출률이 높은 병렬 테스트를 실현할 수가 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (38)

  1. 피측정 반도체 집적회로칩을 테스트하는 반도체 테스트 장치에 있어서, 일 품종의 복수의 반도체 집적회로칩만을 테스트하도록 설계된 전용기능을 가지는 복수의 반도체 테스트 회로칩과, 상기 복수의 반도체 테스트 회로칩을 제어하고 상기 복수의 피측정 반도체 집적회로칩의 테스트 결과를 수집하는 컴퓨터와, 상기 복수의 피측정 반도체 집적회로칩과 상기 복수의 반도체 테스트 회로칩을 접속하는 접속수단을 구비한 것을 특징으로 하는 반도체 테스트 장치.
  2. 제1항에, 접속수단은 평편상으로 형성된 마더보드인 것을 특징으로 하는 반도체 테스트 장치.
  3. 제1항에 있어서, 복수의 피측정 반도체 집적회로칩과 반도체 테스트 회로칩의 수를 동수로 한 것을 특징으로 하는 반도체 테스트 장치.
  4. 제2항에 있어서, 마더보드의 일면에 복수의 피측정 반도체 집적회로칩이 배치되고 마더보드의 다른면에 반도체 테스트 회로칩이 배치되는 것을 특징으로 하는 반도체 테스트 장치.
  5. 일 품종의 피측정 반도체 집적회로칩만을 테스트하도록 설계된 전용기능을 가지는 반도체 테스트 회로칩에 있어서, 상기 피측정 반도체 집적회로칩에 인가하아야 할 테스트 패턴을 발생하는 테스트 패턴 발생회로와, 상기 테스트 패턴 발생회로에서 발생시킨 테스트 패턴에 대한 피측정 반도체 집적회로칩에서의 응답파형의 타이밍을 측정하는 타이밍 측정회로와, 상기 피측정 반도체 집적회로칩의 소비전류의 측정을 행하는 전류 측정회로와, 상기 피측정 반도체 집적회로칩의 불량을 해석하는 불량 해석회로를 구비한 것을 특징으로 것을 특징으로 하는 반도체 테스트 회로칩.
  6. 제5항에 있어서, 상기 전류 측정회로는, 상기 피측정 반도체 집적회로칩에 정전압을 인가하는 정전압 발생회로와, 설정전류 레벨에 대응하는 설정전압을 발생하는 전류레벨 설정회로와, 상기 정전압 발생회로에서 상기 피측정 반도체 집적회로칩의 소비 전류에 따라 응동하는 부분의 전압을 상기 전류레벨 설정회로의 설정전압과 비교하는 비교회로를 구비하는 것을 특징으로 하는 반도체 테스트 회로칩.
  7. 제5항에 있어서, 피측정 반도체 집적회로칩과 대략 같은 설계원칙 및 프로세스에 의해 제조되는 것을 특징으로 하는 반도체 테스트 회로칩.
  8. 제5항 또는 제7항에 있어서, 피측정 반도체 집적회로칩의 제조 프로세스시에, 웨이퍼의 프로세스 모니터 영역에 만들어 넣어지는 것을 특징으로 하는 반도체 테스트 회로칩.
  9. 피측정 반도체 집적회로에 인가하는 테스트 패턴을 발생하는 테스트 패턴 발생수단과, 상기 테스트 패턴 발생수단에서 발생된 테스트 패턴에 대한 피측정 반도체 집적회로의 출력정보를 기억하는 정보 기억 수단과, 상기 정보 기억수단에 기억된 피측정 반도체 집적회로의 출력정보의 불량판정을 행하는 판정수단이 동일 칩내에 집적되는 것을 특징으로 하는 반도체 테스트 회로칩.
  10. 제6항에 있어서, 피측정 반도체 집적회로에 인가하는 테스트 패턴을 발생하는 테스트 패턴 발생수단과, 상기 테스트 패턴 발생수단에서 발생된 테스트 패턴에 대한 피측정 반도체 집적회로의 출력정보를 기억하는 정보 기억수단과 상기 정보 기억수단에 기억된 피측정 반도체 집적회로의 출력정보의 불량판정을 행하는 판정수단이 동일 칩내에 집적되는 것을 특징으로 하는 반도체 테스트 회로칩.
  11. 제9항에 있어서, 정보 기억수단의 어드레스를 발생하는 기억 어드레스 발생수단이 동일 칩내에 더 집적되는 것을 특징으로 하는 반도체 테스트 회로칩.
  12. 제9항에 있어서, 정보 기억수단과 판정수단이 동수의 복수개 설치되어, 상기 복수의 정보 기억수단 중에서 한 개의 정보 기억수단을 선택하는 선택수단을 상기 복수개의 정보 기억수단 및 판정수단과 동일칩내에 집적한 것을 특징으로 하는 반도체 테스트 회로칩.
  13. 제12항에 있어서, 정보 기억수단에 기억된 피측정 반도체 집적회로의 출력정보를 판정수단에 의해 불량판정을 행하고 있을 때, 상기 판정수단에 출력정보를 제공하고 있는 정보 기억수단 이외의 정보 기억 수단은 피측정 반도체 집적회로의 출력정보의 기억을 행하는 것을 특징으로 하는 반도체 테스트 회로칩.
  14. 반도체 웨이퍼상의 복수의 피측정 반도체 집적회로를 테스트하는 기능을 구비하는 복수의 테스트 기능 구비수단과, 상기 복수의 피측정 반도체 집적회로 각각의 복수의 위치에 접촉하는 복수의 프로브침과, 상기 복수의 테스트 기능 구비수단 및 복수의 프로브침을 지지하는 프로브 카드 본체를 구비한 것을 특징으로 하는 프로브 카드.
  15. 반도체 웨이퍼상의 복수의 피측정 반도체 집적회로를 테스트하는 기능을 구비하는 복수의 테스트 기능 구비수단과, 상기 복수의 피측정 반도체 집적회로 각각의 복수의 위치에 접촉하는 복수의 프로브침 및 상기 복수의 테스트 기능 구비수단 및 복수의 프로브침을 지지하는 프로브 카드 본체를 가지는 프로브 카드와, 상기 반도체 웨이퍼를 교환을 척수단과, 상기 프로브 가드에 의해 테스트된 피측정 반도체 집적회로의 테스트결과를 수집하는 컴퓨터를 구비한 것을 특징으로 하는 반도체 테스트 장치.
  16. 제14항에 있어서, 상기 테스트 기능 구비수단은, 피측정 반도체 집적회로에 인가하는 테스트 패턴을 발생하는 테스트 패턴 발생수단과, 상기 테스트 패턴 발생수단에서 발생된 테스트패턴에 대한 피측정 반도체 집적회로의 출력정보를 기억하는 정보 기억수단과, 상기 정보 기억수단에 기억된 피측정 반도체 집적회로의 출력정보의 불량판정을 행하는 판정수단을 동일 침내에 집적한 반도체 테스트 회로 칩인 것을 특징으로 하는 프로브 카드.
  17. 제14항에 있어서, 복수의 테스트 기능 구비수단은 프로브 카드 본체의 둘레 가장자리에 배치되는 것을 특징으로 하는 프로브 카드.
  18. 제14항에 있어서, 복수의 테스트 기능 구비수단의 각각은 프로브 카드 본체 복수의 프로브침이 에워싸는 복수의 평면 각각과 오버랩하는 위치에 배치되는 것을 특징으로 하는 프로브 카드.
  19. 제14항에 있어서, 프로브 카드의 복수의 설정위치와 반도체 웨이퍼의 복수의 설정위치의 위치맞춤을 검출하는 웨이퍼 위치맞춤 검출수단을 구비하는 것을 특징으로 하는 프로브 카드.
  20. 제19항에 있어서, 반도체 웨이퍼 위치맞춤 검출수단은 얼라인먼트용 프로브침과 상기 얼라인먼트용 프로브침에 흐르는 전류를 검출하는 전류 검출수단을 가지는 것을 특징으로 하는 프로브 카드.
  21. 제19항에 있어서, 제19항에 있어서, 반도체 웨이퍼 위치맞춤 검출수단은 얼라인먼트용 프로브침과, 상기 얼라인먼트용 프로브침과 각 반도체 웨이퍼상에 형성된 얼라인먼트용 패턴간의 정전용량을 검출하는 정전용량 검출수단을 가지는 것을 특징으로 하는 프로브 카드.
  22. 컴퓨터에 탑재한 피측정 반도체 접적회로칩을 테스트하는 반도체 테스트 회로칩과, 상기 피측정 반도체 집적회로칩의 테스트 시퀀스를 기억하는 테스트 시퀀스 기억수단과, 상기 반도체 테스트 회로칩을 제어하여 상기 피측정 반도체 접적회로칩의 테스트 결과를 수집하는 테스트 결과 수집수단을 구비하고, 상기 반도체 테스트 회로칩, 테스트 시퀀스 기억수단 및 테스트 결과 수집 수단은 상기 컴퓨터에 구비되는 것을 특징으로 하는 반도체 테스트장치.
  23. 제22항에 있어서, 반도체 테스트 회로칩은 컴퓨터에 내장하는 프로세서의 빈 시간에 피측정 반도체 집적회로칩의 테스트를 행하고, 컴퓨터는 상기 반도체 테스트 회로칩의 테스트에 의해 불량이 발견된 피측정 반도체 집적회로칩의 어드레스를 상기 프로세서에 사용되게 하지 않는 것을 특징으로 하는 반도체 테스트장치.
  24. 제23항에 있어서, 피측정 반도체 집적회로칩의 불량 어드레스는 컴퓨터의 디스크상에 기억되는 것을 특징으로 하는 반도체 테스트 장치.
  25. 제1항에 있어서, 피측정 집적회로 또는 피측정 반도체 집적회로칩은 메모리인 것을 특징으로 하는 반도체 테스트 장치.
  26. 제15항에 있어서, 상기 테스트 기능 구비수단은, 피측정 반도체 집적회로에 인가하는 테스트 패턴을 발생하는 테스트 패턴 발생수단과 상기 테스트 패턴 발생수단에서 발생된 테스트 패턴에 대한 피측정 반도체 집적회로의 출력정보를 기억하는 정보 기억수단과, 상기 정보 기억수단에 기억된 피측정 반도체 집적회로의 출력정보의 불량판정을 행하는 판정수단을 동일 칩내에 집적한 반도체 테스트 회로 칩인 것을 특징으로 하는 반도체 테스트 장치.
  27. 제15항에 있어서, 복수의 테스트 기능 구비수단은 프로브 카드 본체의 둘레 가장자리에 배치되는 것을 특징으로 하는 반도체 테스트 장치.
  28. 제15항에 복수의 테스트 기능 구비수단의 각각은 프로브 카드 본체 복수의 프로브침이 에워싸는 복수의 평면 각각과 오버랩하는 위치에 배치되는 것을 특징으로 하는 반도체 테스트 장치.
  29. 제15항에 있어서, 프로브 카드의 복수의 설정위치와 반도체 웨이퍼의 복수의 설정위치의 위치맞춤을 검출하는 웨이퍼 위치맞춤 검출수단을 구비하는 것을 특징으로 하는 반도체 테스트 장치.
  30. 제29항에 있어서, 반도체 웨이퍼 위치맞춤 검출수단은 얼라인머트용 프로브침과, 상기 얼라인먼트용 프로브침에 흐르는 전류를 검출하는 전류 검출수단을 가지는 것을 특징으로 하는 반도체 특징으로 하는 장치.
  31. 제29항에 있어서, 반도체 웨이퍼 위치맞춤 검출수단은 얼라인먼트용 프로브침과, 상기 얼라인먼트용 프로브침과 각 반도체 웨이퍼상에 형성된 얼라인먼트용 패턴간의 정전용량을 검출하는 정전용량 검출수단을 가지는 것을 특징로 하는 반도체 테스트 장치.
  32. 제15항에 있어서, 피측정 반도체 집적회로 또는 피측정 반도체 집적회로칩은 메모리인 것을 특징으로 반도체 테스트 장치.
  33. 제16항에 있어서, 피측정 반도체 접적회로 또는 피측정 반도체 집적회로칩은 메모리인 것을 특징으로 하는 프로브 카드.
  34. 제26항에 있어서, 피측정 반도체 접적회로 또는 피측정 반도체 집적회로칩은 메모리인 것을 특징으로 하는 반도체 테스트 장치.
  35. 제22항에 있어서, 피측정 반도체 집적회로 또는 피측정 반도체 집적회로칩은 메모리인 것을 특징으로 하는 반도체 테스트 장치.
  36. 제7항에 있어서, 제10항에 있어서, 피측정 반도체 집적회로 또는 피측정 반도체 집적회로칩은 메모리인 것을 특징으로 하는 반도체 테스트 회로칩.
  37. 제9항에 있어서, 피측정 반도체 집적회로 또는 피측정 반도체 집적회로칩은 메모리인 것을 특징으로 하는 반도체 테스트 회로칩.
  38. 제14항에 있어서, 피측정 반도체 집적회로 또는 피측정 반도체 집적회로칩은 메모리인 것을 특징으로 하는 프로브 카드.
KR1019930016888A 1992-09-01 1993-08-28 반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드 KR970010656B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP23337992 1992-09-01
JP92-233,379 1992-09-01
JP3503993 1993-02-24
JP93-035,039 1993-02-24
JP93-077,846 1993-04-05
JP7784693 1993-04-05

Publications (2)

Publication Number Publication Date
KR940008039A KR940008039A (ko) 1994-04-28
KR970010656B1 true KR970010656B1 (ko) 1997-06-30

Family

ID=27288627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930016888A KR970010656B1 (ko) 1992-09-01 1993-08-28 반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드

Country Status (2)

Country Link
US (2) US5497079A (ko)
KR (1) KR970010656B1 (ko)

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476211A (en) 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
US5829128A (en) * 1993-11-16 1998-11-03 Formfactor, Inc. Method of mounting resilient contact structures to semiconductor devices
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US6525555B1 (en) * 1993-11-16 2003-02-25 Formfactor, Inc. Wafer-level burn-in and test
US6741085B1 (en) * 1993-11-16 2004-05-25 Formfactor, Inc. Contact carriers (tiles) for populating larger substrates with spring contacts
US5781021A (en) * 1994-01-11 1998-07-14 Key Solutions Ltd. Universal fixtureless test equipment
US6577148B1 (en) * 1994-08-31 2003-06-10 Motorola, Inc. Apparatus, method, and wafer used for testing integrated circuits formed on a product wafer
US5600257A (en) * 1995-08-09 1997-02-04 International Business Machines Corporation Semiconductor wafer test and burn-in
US5907247A (en) * 1995-10-06 1999-05-25 Texas Instruments Incorporated Test system and process with microcomputers and serial interface
US6617872B2 (en) * 1996-10-04 2003-09-09 Texas Instruments Incorporated Reduced cost, high speed integrated circuit test arrangement
US6114870A (en) * 1996-10-04 2000-09-05 Texas Instruments Incorporated Test system and process with a microcomputer at each test location
US6429029B1 (en) 1997-01-15 2002-08-06 Formfactor, Inc. Concurrent design and subsequent partitioning of product and test die
US6551844B1 (en) * 1997-01-15 2003-04-22 Formfactor, Inc. Test assembly including a test die for testing a semiconductor product die
US6076179A (en) * 1997-01-29 2000-06-13 Altera Corporation Method and apparatus of increasing the vector rate of a digital test system
JPH10312700A (ja) * 1997-05-14 1998-11-24 Toshiba Corp 半導体試験装置
US6020750A (en) * 1997-06-26 2000-02-01 International Business Machines Corporation Wafer test and burn-in platform using ceramic tile supports
US6496027B1 (en) * 1997-08-21 2002-12-17 Micron Technology, Inc. System for testing integrated circuit devices
KR100488582B1 (ko) * 1997-10-14 2005-08-31 삼성전자주식회사 어드벤테스트를위한테스트프로그램을자동으로발생하는방법
JP3188876B2 (ja) * 1997-12-29 2001-07-16 インターナショナル・ビジネス・マシーンズ・コーポレ−ション プロダクト・チップをテストする方法、テスト・ヘッド及びテスト装置
US6357023B1 (en) 1998-04-08 2002-03-12 Kingston Technology Co. Connector assembly for testing memory modules from the solder-side of a PC motherboard with forced hot air
US6415397B1 (en) 1998-04-08 2002-07-02 Kingston Technology Company Automated multi-PC-motherboard memory-module test system with robotic handler and in-transit visual inspection
JP2000011691A (ja) 1998-06-16 2000-01-14 Mitsubishi Electric Corp 半導体試験装置
US6192495B1 (en) * 1998-07-10 2001-02-20 Micron Technology, Inc. On-board testing circuit and method for improving testing of integrated circuits
DE19843435C2 (de) * 1998-09-22 2000-08-10 Siemens Ag Burn-In-Testvorrichtung
KR100548103B1 (ko) * 1998-12-31 2006-02-02 폼팩터, 인크. 반도체 제품 다이 테스트용 테스트 다이를 포함하는테스트 장치 및 반도체 제품 다이 테스트 방법
US6456099B1 (en) 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
US6499121B1 (en) 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6480978B1 (en) 1999-03-01 2002-11-12 Formfactor, Inc. Parallel testing of integrated circuit devices using cross-DUT and within-DUT comparisons
US6452411B1 (en) 1999-03-01 2002-09-17 Formfactor, Inc. Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses
KR100328809B1 (ko) * 1999-07-22 2002-03-14 윤종용 웨이퍼 레벨 테스트 기능을 갖는 반도체 메모리 장치
US6363504B1 (en) * 1999-08-31 2002-03-26 Unisys Corporation Electronic system for testing a set of multiple chips concurrently or sequentially in selectable subsets under program control to limit chip power dissipation
US6363510B1 (en) * 1999-08-31 2002-03-26 Unisys Corporation Electronic system for testing chips having a selectable number of pattern generators that concurrently broadcast different bit streams to selectable sets of chip driver circuits
US6392428B1 (en) * 1999-11-16 2002-05-21 Eaglestone Partners I, Llc Wafer level interposer
WO2001056038A1 (fr) * 2000-01-28 2001-08-02 Hitachi, Ltd. Systeme a semi-conducteur
US6522156B2 (en) * 2000-02-23 2003-02-18 Unisys Corporation Planar subassembly for testing IC chips having faces with pressed electrical contacts that carry all power and signals for the chips
US20020006624A1 (en) * 2000-06-30 2002-01-17 Town Terence C. Method and assay for diagnosing substance dependency
US6603323B1 (en) * 2000-07-10 2003-08-05 Formfactor, Inc. Closed-grid bus architecture for wafer interconnect structure
US6380730B1 (en) * 2000-07-12 2002-04-30 Credence Systems Corporation Integrated circuit tester having a program status memory
US6822469B1 (en) * 2000-07-31 2004-11-23 Eaglestone Partners I, Llc Method for testing multiple semiconductor wafers
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
US6812048B1 (en) * 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
KR20020014031A (ko) * 2000-08-14 2002-02-25 이국상 반도체 메모리 테스트 장치
EP1187065A3 (de) * 2000-09-05 2002-07-31 ACG Aktiengesellschaft für Chipkarten und Informationssysteme Verfahren zur Serienherstellung von Chips, insbesondere für SIM-Karten
CA2321346A1 (en) * 2000-09-28 2002-03-28 Stephen K. Sunter Method, system and program product for testing and/or diagnosing circuits using embedded test controller access data
US6815712B1 (en) 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US6828810B2 (en) * 2000-10-03 2004-12-07 Renesas Technology Corp. Semiconductor device testing apparatus and method for manufacturing the same
US6686657B1 (en) 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
DE10060438B4 (de) * 2000-12-05 2004-09-09 Infineon Technologies Ag Testanordnung zum parallelen Test einer Mehrzahl von integrierten Schaltkreisen und Testverfahren
US20020076854A1 (en) * 2000-12-15 2002-06-20 Pierce John L. System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US20020078401A1 (en) * 2000-12-15 2002-06-20 Fry Michael Andrew Test coverage analysis system
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US7396236B2 (en) * 2001-03-16 2008-07-08 Formfactor, Inc. Wafer level interposer
US6856150B2 (en) * 2001-04-10 2005-02-15 Formfactor, Inc. Probe card with coplanar daughter card
US8001439B2 (en) 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
JP2003107131A (ja) * 2001-09-28 2003-04-09 Mitsubishi Electric Corp 半導体検査装置及び半導体検査方法
US7446551B1 (en) 2001-09-28 2008-11-04 Inapac Technology, Inc. Integrated circuit testing module including address generator
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8166361B2 (en) 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US7265570B2 (en) * 2001-09-28 2007-09-04 Inapac Technology, Inc. Integrated circuit testing module
US7365557B1 (en) 2001-09-28 2008-04-29 Inapac Technology, Inc. Integrated circuit testing module including data generator
US7370256B2 (en) * 2001-09-28 2008-05-06 Inapac Technology, Inc. Integrated circuit testing module including data compression
US7385385B2 (en) * 2001-10-03 2008-06-10 Nextest Systems Corporation System for testing DUT and tester for use therewith
DE50115035D1 (de) * 2001-10-31 2009-09-24 Infineon Technologies Ag Bus-Interface
US6624031B2 (en) 2001-11-20 2003-09-23 International Business Machines Corporation Test structure and methodology for semiconductor stress-induced defects and antifuse based on same test structure
EP1570510A2 (en) * 2002-12-11 2005-09-07 PDF Solutions, Inc. Fast localization of electrical failures on an integrated circuit system and method
US6941232B2 (en) * 2003-01-28 2005-09-06 Texas Instruments Incorporated Method and apparatus for performing multi-site integrated circuit device testing
US7282931B2 (en) * 2003-02-19 2007-10-16 Octavian Scientific, Inc. Full wafer contacter and applications thereof
US6984996B2 (en) * 2003-05-01 2006-01-10 Celerity Research, Inc. Wafer probing that conditions devices for flip-chip bonding
US6910162B2 (en) * 2003-05-12 2005-06-21 Kingston Technology Corp. Memory-module burn-in system with removable pattern-generator boards separated from heat chamber by backplane
US6961674B2 (en) * 2003-08-11 2005-11-01 Hewlett-Packard Development Company, L.P. System and method for analysis of cache array test data
US6946860B2 (en) * 2003-10-08 2005-09-20 Chipmos Technologies (Bermuda) Ltd. Modularized probe head
AT500263B1 (de) * 2004-03-15 2007-04-15 T I P S Messtechnik Gmbh Verfahren und schaltung zum schutz von prüfkontakten bei der hochstrom-messung von halbleiter-bauelementen
US8581610B2 (en) * 2004-04-21 2013-11-12 Charles A Miller Method of designing an application specific probe card test system
US7307433B2 (en) * 2004-04-21 2007-12-11 Formfactor, Inc. Intelligent probe card architecture
JP4413130B2 (ja) * 2004-11-29 2010-02-10 Ｏｋｉセミコンダクタ株式会社 プローブカードを用いた半導体素子の検査方法およびその検査方法により検査した半導体装置
US7259581B2 (en) * 2005-02-14 2007-08-21 Micron Technology, Inc. Method for testing semiconductor components
US7779311B2 (en) * 2005-10-24 2010-08-17 Rambus Inc. Testing and recovery in a multilayer device
JP5451958B2 (ja) * 2006-04-14 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル プローブカード及び半導体ウエハ測定方法
US7557592B2 (en) * 2006-06-06 2009-07-07 Formfactor, Inc. Method of expanding tester drive and measurement capability
KR100712561B1 (ko) * 2006-08-23 2007-05-02 삼성전자주식회사 웨이퍼 형태의 프로브 카드 및 그 제조방법과 웨이퍼형태의 프로브 카드를 구비한 반도체 검사장치
US7561027B2 (en) * 2006-10-26 2009-07-14 Hewlett-Packard Development Company, L.P. Sensing device
US8977912B2 (en) * 2007-05-07 2015-03-10 Macronix International Co., Ltd. Method and apparatus for repairing memory
US7888955B2 (en) * 2007-09-25 2011-02-15 Formfactor, Inc. Method and apparatus for testing devices using serially controlled resources
US7977959B2 (en) 2007-09-27 2011-07-12 Formfactor, Inc. Method and apparatus for testing devices using serially controlled intelligent switches
US20090164931A1 (en) * 2007-12-19 2009-06-25 Formfactor, Inc. Method and Apparatus for Managing Test Result Data Generated by a Semiconductor Test System
US20090224793A1 (en) * 2008-03-07 2009-09-10 Formfactor, Inc. Method And Apparatus For Designing A Custom Test System
US8122309B2 (en) * 2008-03-11 2012-02-21 Formfactor, Inc. Method and apparatus for processing failures during semiconductor device testing
US8095841B2 (en) * 2008-08-19 2012-01-10 Formfactor, Inc. Method and apparatus for testing semiconductor devices with autonomous expected value generation
US7944225B2 (en) 2008-09-26 2011-05-17 Formfactor, Inc. Method and apparatus for providing a tester integrated circuit for testing a semiconductor device under test
US8400176B2 (en) * 2009-08-18 2013-03-19 Formfactor, Inc. Wafer level contactor
JP5750829B2 (ja) * 2010-03-19 2015-07-22 富士通セミコンダクター株式会社 半導体装置の試験方法
US8890084B1 (en) * 2013-09-03 2014-11-18 United Microelectronics Corp. Method for analyzing circuit pattern
US9711452B2 (en) 2014-12-05 2017-07-18 International Business Machines Corporation Optimized wires for resistance or electromigration
US10591531B2 (en) * 2015-06-10 2020-03-17 Qualcomm Incorporated Method and apparatus for integrated circuit monitoring and prevention of electromigration failure
KR102623549B1 (ko) 2016-12-07 2024-01-10 삼성전자주식회사 프로브 카드 및 이를 포함하는 테스트 장치
US11335428B2 (en) * 2018-10-09 2022-05-17 Intel Corporation Methods, systems and apparatus for in-field testing for generic diagnostic components

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4585991A (en) * 1982-06-03 1986-04-29 Texas Instruments Incorporated Solid state multiprobe testing apparatus
US5219765A (en) * 1990-09-12 1993-06-15 Hitachi, Ltd. Method for manufacturing a semiconductor device including wafer aging, probe inspection, and feeding back the results of the inspection to the device fabrication process
US5132613A (en) * 1990-11-30 1992-07-21 International Business Machines Corporation Low inductance side mount decoupling test structure
US5177439A (en) * 1991-08-30 1993-01-05 U.S. Philips Corporation Probe card for testing unencapsulated semiconductor devices

Also Published As

Publication number Publication date
KR940008039A (ko) 1994-04-28
US5497079A (en) 1996-03-05
US5666049A (en) 1997-09-09

Similar Documents

Publication Publication Date Title
KR970010656B1 (ko) 반도체 테스트 장치, 반도체 테스트 회로칩 및 프로브 카드
KR100524632B1 (ko) 테스트-번인 장치, 그 테스트-번인 장치를 이용한 인라인시스템 및 그 시스템을 이용한 테스트 방법
US6853206B2 (en) Method and probe card configuration for testing a plurality of integrated circuits in parallel
US8847615B2 (en) Method, apparatus and system of parallel IC test
EP0307503A1 (en) A grid-based, "cross-check" test structure for testing integrated circuits
US7782688B2 (en) Semiconductor memory device and test method thereof
US20010020743A1 (en) Special contact points for accessing internal circuitry of an integrated circuit
US5065090A (en) Method for testing integrated circuits having a grid-based, "cross-check" te
KR20010104719A (ko) 단일 테스터 채널을 이용하여 다수의 디바이스의 테스트를병행하기 위한 분산형 인터페이스
KR20010104362A (ko) 교차-ｄｕｔ 및 내부-ｄｕｔ 비교를 이용한 집적 회로디바이스의 병렬 테스트
US6856154B2 (en) Test board for testing IC package and tester calibration method using the same
US9448285B2 (en) Method and apparatus of wafer testing
US20030210069A1 (en) Semiconductor device, and the method of testing or making of the semiconductor device
US7202692B2 (en) Semiconductor chip and method of testing the same
JP2951166B2 (ja) 半導体テスト装置、半導体テスト回路チップ及びプローブカード
US6785413B1 (en) Rapid defect analysis by placement of tester fail data
US6262586B1 (en) Probing method and apparatus utilizing an optimal probing mode
US6621285B1 (en) Semiconductor chip having a pad arrangement that allows for simultaneous testing of a plurality of semiconductor chips
US5522038A (en) Testing mapped signal sources
JP2768310B2 (ja) 半導体ウェハ測定治具
TWI786702B (zh) 積體電路裝置之檢測系統、訊號源及電源供應裝置
US11555828B2 (en) Testing probe system for testing semiconductor die, multi-channel die having shared pads, and related systems and methods
KR0127639B1 (ko) 프로우빙 시험 방법 및 그 장치
US6867607B2 (en) Membrane test method and apparatus for integrated circuit testing
JP3290760B2 (ja) プローブテスト装置およびプローブテスト方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041025

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee