JP5750829B2 - 半導体装置の試験方法 - Google Patents

Description

本発明は、半導体装置の試験方法に関する。

半導体装置の動作試験の一つに、遅延を評価するＴＤＴ（Transition Delay Test）試験がある。ＴＤＴ試験では、試験対象である半導体装置内のフリップフロップに対してクロック印加とともに信号変化が生じるような信号パターンをスキャンシフト等により設定し、高速な２つのパルス（クロック）を外部より印加する。１回目のクロック印加で信号変化を発生させ、２回目のクロック印加で任意のフリップフロップにおいて変化後の信号を取り込む。この取り込まれた変化後の信号が期待値と一致するか否かを比較判定することで、半導体装置内における遅延が良品としての条件を満足するか判定を行っている。すなわち、ＴＤＴ試験においては、変化後の信号と期待値とが一致すれば、その半導体装置は良品と判定され、変化後の信号と期待値とが一致しなければ、その半導体装置は不良と判定される。不良発生の要因としては、スイッチングノイズ、ＤＦＴ（design for test）の構成、測定環境、トランジスタ特性等のさまざまな要因がある。

また、半導体装置内の電源ノイズ測定点にゲートが接続され、判定基準電圧供給端子にソースが接続され、測定端子にドレインが接続されたＭＯＳトランジスタで構成される電源ノイズ測定セルを搭載し、電源ノイズを測定可能にした半導体装置が提案されている。この半導体装置は、判定基準電圧供給端子を介して判定基準電圧をソースに供給し、電源ノイズに応じたゲート−ソース間電圧の変動に対するドレイン電流の変化又はオン／オフの状態変化を測定端子で観測し電源ノイズの測定を行う（例えば、特許文献１参照。）。

特開２００４−１８４３４５号公報

ＴＤＴ試験では、半導体装置内のフリップフロップで一斉に信号変化を発生させるという、実使用条件よりも厳しい条件で動作させて試験を行っている。つまり、実際の使用状況下ではほとんど起こり得ない数のフリップフロップを一斉に動作させ、ＴＤＴ試験が行われる。そのため、膨大な数のフリップフロップを有する大規模な半導体装置でＴＤＴ試験を実施した場合には、発生したノイズの影響により、ノイズの影響がなければ良品と判定されるものが不良と判定されることがある。すなわち、膨大な数のフリップフロップの動作（信号変化に係るスイッチング）等によって発生する電源ノイズの影響（電源電圧の低下）により遅延が増大してしまい、半導体装置が不良と判定されることがある。

本発明の一観点によれば、半導体装置の試験対象回路を複数の回路ブロックに分割し、複数の回路ブロックのうちで同時に動作する回路ブロックの数を１つずつ増加させて、同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致した場合に同時に動作する回路ブロックの数を判定データとして蓄積し、同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致しなくなるまで、又は複数の回路ブロックのうちのすべての回路ブロックが同時に動作するまで、判定試験を繰り返し実行する第１の試験工程と、判定試験の実行時に半導体装置にて発生した電源ノイズを検出する工程と、第１の試験工程で同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致しなくなった場合の判定データが示す同時に動作する回路ブロックの数、又は第１の試験工程で複数の回路ブロックのうちのすべての回路ブロックが同時に動作する場合の同時に動作する回路ブロックの数、及び検出された電源ノイズに基づいて、試験対象回路の動作試験の実行に係る試験対象回路の回路ブロックの数を判定する工程と、複数の回路ブロックのうちで同時に動作する回路ブロックの数が、判定した試験対象回路の回路ブロックの数を超えないように回路ブロックに供給するクロックを制御して試験対象回路に対する動作試験を行う第２の試験工程とを有する半導体装置の試験方法が提供される。

開示の半導体装置の試験方法は、同時に動作させる回路ブロックを変化させて行った判定試験の結果、及び判定試験の実行時に発生した電源ノイズに基づいて、電源ノイズの影響を受けることなく動作試験を正常に行うことができる適切な回路規模を判定して試験対象回路に対する動作試験を行うことができる効果を奏する。

本発明の実施形態における半導体装置の試験システムの構成例を示す図である。 本実施形態における半導体装置の検出回路の構成例を示す図である。 本実施形態における半導体装置のクロック制御回路の一例を示す図である。 本実施形態における半導体装置のクロック制御回路の他の例を示す図である。 本実施形態における半導体装置の試験方法の一例を示すフローチャートである。 比較電圧の電圧レベル及び電源判定用波形の一例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態における半導体装置の試験システムの構成例を示すブロック図である。なお、図１には、本実施形態における半導体装置の試験システムにおいて、ＴＤＴ（Transition Delay Test）試験を実施するための要素的特徴のみを示している。図１において、１０は半導体装置の試験装置（テスタ）であり、２０は試験対象デバイスとしての半導体装置（例えば、試験対象回路が搭載されているチップ）である。

試験装置１０は、制御部１１、信号生成部１２、及び信号処理部１３を有する。
制御部１１は、試験装置１０内の各機能部を制御する。制御部１１は、例えばＣＰＵ（Central Processing Unit、中央処理装置）やメモリ等で構成され、ＣＰＵがメモリ等に記憶されているプログラムを読み出して実行することで、各機能部を制御し、半導体装置２０のＴＤＴ試験が行われる。

信号生成部１２は、制御部１１による制御に応じて、半導体装置２０に対して供給する各種信号を生成し出力する。半導体装置２０に供給される各種信号には、半導体装置２０の内部回路に供給するクロックを制御する制御信号や、電源ノイズのレベルを取得するための制御信号や、ＴＤＴ試験を行う際に半導体装置２０の内部回路に対して信号パターンを設定するための信号等を含む。

信号処理部１３は、半導体装置２０からの信号を受けて所定の信号処理を行い、処理結果を制御部１１に出力する。信号処理部１３は、例えば、ＴＤＴ試験において信号変化を発生させた後の信号を受け、変化後の信号が期待値と一致するか否かを比較してＴＤＴ試験の結果（ＯＫ又はＮＧ）を判定し制御部１１に出力する。

半導体装置２０は、内部回路２１、クロック制御回路２２、及び検出回路２３を有する。半導体装置２０内の各機能部（内部回路２１、クロック制御回路２２、及び検出回路２３を含む。）には、電源電圧（Ｖｃｃ）及び基準電位（ＧＮＤ）が試験装置１０から供給されている。

内部回路２１は、フリップフロップやロジック回路等を含み、半導体装置２０において所定の機能を実現する回路である。内部回路２１は、ＴＤＴ試験の試験対象となる回路である。ＴＤＴ試験を行う際には、内部回路２１のフリップフロップに対して、クロック印加とともに信号変化が生じるような信号パターンが試験装置１０からの信号に基づいてスキャンシフト等により設定される。その後、内部回路２１に対して信号変化を発生させるための１回目のクロック及び任意のフリップフロップにおいて変化後の信号を取り込むための２回目のクロックが印加される。

本実施形態では、含まれるフリップフロップの数がほぼ等しくなるように（各々の回路規模がほぼ等しくなるように）内部回路２１を５つの回路ブロックに分割し、それぞれ回路ブロック２１−ａ、２１−ｂ、２１−ｃ、２１−ｄ、２１−ｅとする。すなわち、回路ブロック２１−ａ〜２１−ｅの各々が、内部回路２１に存在するフリップフロップの総数の２０％分のフリップフロップをそれぞれ有するように内部回路２１を分割している。本実施形態では、この分割した回路ブロック２１−ａ、２１−ｂ、２１−ｃ、２１−ｄ、２１−ｅを単位として、ＴＤＴ試験を実行可能としている。

クロック制御回路２２は、試験装置１０からクロック（ＣＬＫ）及び制御信号が供給される。クロック制御回路２２は、ＴＤＴ試験の実行時に、内部回路２０（詳細には、回路ブロック２１−ａ、２１−ｂ、２１−ｃ、２１−ｄ、２１−ｅの各々）に供給するクロックを、供給される制御信号に基づいて制御する。

検出回路２３は、試験装置１０から制御信号及び基準電源（電源ノイズのないＶｃｃ相当）が供給され、電源ノイズの測定結果を試験装置１０に供給する。検出回路２３は、内部回路２１で試験が実行されているとき、基準電源を基に生成する所定の比較電圧と電源電圧（Ｖｃｃ）との電圧レベルを比較することで電源ノイズのモニタを実施し、その結果（電源ノイズのレベル）を試験装置１０に出力する。

図２は、半導体装置２０の検出回路２３の構成例を示すブロック図である。検出回路２３は、判定部３１、レジスタ３３、比較部３４、及び記憶部３５を有する。

判定部３１は、比較回路（コンパレータ）３２−Ａ、３２−Ｂ、３２−Ｃ、３２−Ｄ、３２−Ｅ、及び抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６を有する。抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６は、この順で、試験装置１０から基準電源が供給される電源線と基準電位ＧＮＤとの間に直列に接続されている。また、比較回路３２−Ａ〜３２−Ｅは、一方の入力が試験装置１０から電源電圧（Ｖｃｃ）が供給される電源線に接続され、他方の入力が直列に接続された抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６の相互接続点に接続される。

詳細には、比較回路３２−Ａ〜３２−Ｅの各々は、一方の入力に電源電圧（Ｖｃｃ）が入力される。また、比較回路３２−Ａの他方の入力は、抵抗Ｒ１とＲ２の接続点に接続され、その接続点の電位（電圧レベルＡとする）が入力される。同様に、比較回路３２−Ｂの他方の入力は、抵抗Ｒ２とＲ３の接続点に接続され、その接続点の電位（電圧レベルＢとする）が入力される。比較回路３２−Ｃの他方の入力は、抵抗Ｒ３とＲ４の接続点に接続され、その接続点の電位（電圧レベルＣとする）が入力される。また、比較回路３２−Ｄの他方の入力は、抵抗Ｒ４とＲ５の接続点に接続され、その接続点の電位（電圧レベルＤとする）が入力される。比較回路３２−Ｅの他方の入力は、抵抗Ｒ５とＲ６の接続点に接続され、その接続点の電位（電圧レベルＥとする）が入力される。

ここで、電圧レベルＡ〜Ｅについて、図６を参照して説明する。図６には、電圧レベルＡ〜Ｅ及び電源判定用波形の一例を示している。
本実施形態においては、ＴＤＴ試験を行った場合に発生する電源ノイズの影響によって電圧低下したときの電源電圧の電圧レベルが、電圧レベルＡより高ければ、内部回路２１が有するフリップフロップ総数の１００％で試験可能とされる。電圧低下したときの電源電圧の電圧レベルが、電圧レベルＡ〜電圧レベルＢの間であれば、内部回路２１が有するフリップフロップ総数の８０％で試験可能とされ、内部回路２１をフリップフロップ総数８０％以下の個数でｎ分割して試験を行うようにする。また、電圧低下したときの電源電圧の電圧レベルが、電圧レベルＢ〜電圧レベルＣの間であれば、内部回路２１が有するフリップフロップ総数の６０％で試験可能とされ、内部回路２１をフリップフロップ総数６０％以下の個数でｎ分割して試験を行うようにする。電圧低下したときの電源電圧の電圧レベルが、電圧レベルＣ〜電圧レベルＤの間であれば、内部回路２１が有するフリップフロップ総数の４０％で試験可能とされ、内部回路２１をフリップフロップ総数４０％以下の個数でｎ分割して試験を行うようにする。また、電圧低下したときの電源電圧の電圧レベルが、電圧レベルＤ〜電圧レベルＥの間であれば、内部回路２１が有するフリップフロップ総数の２０％で試験可能とされ、内部回路２１をフリップフロップ総数２０％以下の個数でｎ分割して試験を行うようにする。例えば、図６に例示した電源判定用波形であれば、最も電圧が低下したときの電源電圧の電圧レベルが、電圧レベルＢ〜電圧レベルＣの間であるので、内部回路２１をフリップフロップ総数６０％以下の個数でｎ分割して試験を行うようにする。なお、電圧レベルＡ〜Ｅが前述したような電圧となるように、抵抗Ｒ１〜Ｒ６はその抵抗値が設定される。

レジスタ３３は、判定部３１が有する比較回路３２−Ａ、３２−Ｂ、３２−Ｃ、３２−Ｄ、３２−Ｅの各々の出力が供給され、それを保持する。比較部３４は、記憶部３５に予め格納されているテーブル（標準テーブル）とレジスタ３３に保持されている値とを比較し、比較結果に基づいて結果を試験装置１０に出力する。このように予め格納されているテーブルとの比較結果を試験装置１０に出力することで、比較回路３２−Ａ〜３２−Ｅの各々の出力をそのまま試験装置１０に出力する場合と比較して情報伝達に要する信号量を削減することができる。なお、試験装置１０と半導体装置２０の検出回路２３との間における伝送帯域が十分ある場合には、判定部３１が有する比較回路３２−Ａ〜３２−Ｅの各々の出力を試験装置１０にそのまま出力するようにしても良い。

図３は、半導体装置２０のクロック制御回路２２の一例を説明するための図である。図３においては、クロックを遮断せずに位相を調整して（ずらして）、回路ブロック２１−ａ、２１−ｂ、２１−ｃ、２１−ｄ、２１−ｅにクロックを供給するクロック制御回路２２について示している。

図３（Ａ）は、クロック制御回路２２の構成例を示すブロック図である。図３（Ａ）において、４１−ａ、４１−ｂ、４１−ｃ、４１−ｄ、４１−ｅは、入力された信号を所定の遅延量だけ遅延させて出力する遅延器であり、試験装置１０からのクロック（ＣＬＫ）が入力される。遅延器４１−ａの遅延量をＺ１、遅延器４１−ｂの遅延量をＺ２、遅延器４１−ｃの遅延量をＺ３、遅延器４１−ｄの遅延量をＺ４、遅延器４１−ｅの遅延量をＺ５とすると、遅延量Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５は、互いに異なる。また、遅延量Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５の各々は、入力されるクロック（ＣＬＫ）の１周期よりも短い。

また、４２−ａ、４２−ｂ、４２−ｃ、４２−ｄ、４２−ｅは、対応する回路ブロック２１−ａ、２１−ｂ、２１−ｃ、２１−ｄ、２１−ｅにクロックを供給するためのセレクタである。セレクタ４２−ａは、クロック（ＣＬＫ）及び遅延器４１−ａの出力が入力され、試験装置１０からの制御信号ＣＴＬに基づいてクロック（ＣＬＫ）又は遅延器４１−ａの出力の一方を選択して回路ブロック２１−ａに出力する。セレクタ４２−ｂは、クロック（ＣＬＫ）及び遅延器４１−ｂの出力が入力され、その一方を制御信号ＣＴＬに基づいて選択して回路ブロック２１−ｂに出力する。セレクタ４２−ｃは、クロック（ＣＬＫ）及び遅延器４１−ｃの出力が入力され、その一方を制御信号ＣＴＬに基づいて選択して回路ブロック２１−ｃに出力する。セレクタ４２−ｄは、クロック（ＣＬＫ）及び遅延器４１−ｄの出力が入力され、その一方を制御信号ＣＴＬに基づいて選択して回路ブロック２１−ｄに出力する。セレクタ４２−ｅは、クロック（ＣＬＫ）及び遅延器４１−ｅの出力が入力され、その一方を制御信号ＣＴＬに基づいて選択して回路ブロック２１−ｅに出力する。

すなわち、セレクタ４２−ａは、回路ブロック２１−ａに対して、クロック（ＣＬＫ）又はそれを遅延量Ｚ１だけ遅延させたもの（遅延クロック）をクロック（ＣＬＫ：ａ）として出力する。セレクタ４２−ｂは、回路ブロック２１−ｂに対して、クロック（ＣＬＫ）又はそれを遅延量Ｚ２だけ遅延させたものをクロック（ＣＬＫ：ｂ）として出力する。セレクタ４２−ｃは、回路ブロック２１−ｃに対して、クロック（ＣＬＫ）又はそれを遅延量Ｚ３だけ遅延させたものをクロック（ＣＬＫ：ｃ）として出力する。セレクタ４２−ｄは、回路ブロック２１−ｄに対して、クロック（ＣＬＫ）又はそれを遅延量Ｚ４だけ遅延させたものをクロック（ＣＬＫ：ｄ）として出力する。セレクタ４２−ｅは、回路ブロック２１−ｅに対して、クロック（ＣＬＫ）又はそれを遅延量Ｚ５だけ遅延させたものをクロック（ＣＬＫ：ｅ）として出力する。

図３（Ｂ）は、クロック制御回路２２の他の構成例を示すブロック図である。図３（Ｂ）において、４３−ａ、４３−ｂ、４３−ｃ、４３−ｄ、４３−ｅは、入力された信号を所定の遅延量だけ遅延させて出力する遅延器であり、試験装置１０からのクロック（ＣＬＫ）が入力される。遅延器４３−ａは、出力を回路ブロック２１−ａにクロック（ＣＬＫ：ａ）として出力し、遅延器４３−ｂは、出力を回路ブロック２１−ｂにクロック（ＣＬＫ：ｂ）として出力する。遅延器４３−ｃは、出力を回路ブロック２１−ｃにクロック（ＣＬＫ：ｃ）として出力し、遅延器４３−ｄは、出力を回路ブロック２１−ｄにクロック（ＣＬＫ：ｄ）として出力する。遅延器４３−ｅは、出力を回路ブロック２１−ｅにクロック（ＣＬＫ：ｅ）として出力する。

ここで、遅延器４３−ａ、４３−ｂ、４３−ｃ、４３−ｄ、４３−ｅの各々の遅延量Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５は、試験装置１０からの制御信号ＣＴＬにより独立して制御される。遅延量Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５は、入力されるクロック（ＣＬＫ）の１周期よりも短い遅延量であって、互いに異なるようにしても良いし、一部又は全部が同じであっても良い。

図３（Ａ）や図３（Ｂ）に示したクロック制御回路２２により、回路ブロック２１−ａ、２１−ｂ、２１−ｃ、２１−ｄ、２１−ｅに対して、クロックを遮断せずに位相を適宜ずらしてクロックを供給することができる。例えば、図３（Ａ）において、各セレクタ４２−ａ〜４２−ｅが対応する遅延器４１−ａ〜４１−ｅの出力を選択することで、位相調整が行われ、図３（Ｃ）に示すように位相を互いに異ならせて回路ブロック２１−ａ〜２１−ｅにクロックを供給することができる。また、例えば、図３（Ｂ）において、遅延器４３−ａ〜４３−ｅの遅延量を互いに異ならせることで、図３（Ｃ）に示すように位相を互いに異ならせて回路ブロック２１−ａ〜２１−ｅにクロックを供給することができる。

図４は、半導体装置２０のクロック制御回路２２の他の例を説明するための図である。図４においては、いわゆるゲーテドクロック技術を適用し、回路ブロック２１−ａ、２１−ｂ、２１−ｃ、２１−ｄ、２１−ｅに対するクロックの供給／遮断を制御するようにしたクロック制御回路２２について示している。

図４（Ａ）は、クロック制御回路２２の構成例を示すブロック図である。図４（Ａ）において、５１−ａ、５１−ｂ、５１−ｃ、５１−ｄ、５１−ｅは、ゲート回路であり、図４（Ａ）に示す例では、論理積演算回路（ＡＮＤ回路）で構成される。ゲート回路５１−ａ〜５１−ｅの各々は、試験装置１０からのクロック（ＣＬＫ）及び制御信号ＣＴＬが入力され、制御信号ＣＴＬに応じて、クロック（ＣＬＫ）を出力する（供給する）か否（遮断する）かを切り替える。すなわち、図４（Ａ）に示すようにゲート回路としてＡＮＤ回路を用いた場合には、制御信号ＣＴＬが真である場合にクロックが出力されることとなり、制御信号ＣＴＬが偽である場合にクロックが遮断されることとなる。

ゲート回路５１−ａは、出力を回路ブロック２１−ａにクロック（ＣＬＫ：ａ）として出力し、ゲート回路５１−ｂは、出力を回路ブロック２１−ｂにクロック（ＣＬＫ：ｂ）として出力する。ゲート回路５１−ｃは、出力を回路ブロック２１−ｃにクロック（ＣＬＫ：ｃ）として出力し、ゲート回路５１−ｄは、出力を回路ブロック２１−ｄにクロック（ＣＬＫ：ｄ）として出力する。ゲート回路５１−ｅは、出力を回路ブロック２１−ｅにクロック（ＣＬＫ：ｅ）として出力する。

図４（Ａ）に示したクロック制御回路２２により、回路ブロック２１−ａ、２１−ｂ、２１−ｃ、２１−ｄ、２１−ｅに対するクロックの供給及び遮断を適宜制御することができる。例えば、図４（Ａ）において、ゲート回路５１−ａ、５１−ｂ、５１−ｃに供給する制御信号ＣＴＬを真、ゲート回路５１−ｄ、５１−ｅに供給する制御信号ＣＴＬを偽とする。その後に、ゲート回路５１−ａ、５１−ｂ、５１−ｃに供給する制御信号ＣＴＬを偽、ゲート回路５１−ｄ、５１−ｅに供給する制御信号ＣＴＬを真とする。このように制御することで、図４（Ｂ）に示すように回路ブロック２１−ａ、２１−ｂ、２１−ｃに対してのみクロックの供給を行った後に、回路ブロック２１−ｄ、２１−ｅのみにクロックを供給するように制御することができる。

次に、本実施形態における半導体装置の試験方法について説明する。
図５は、本実施形態における半導体装置の試験方法の一例を示すフローチャートである。

まず、動作を開始すると、試験装置１０は、試験対象の半導体装置２０に対してフリップフロップ個数算出用信号を入力する（Ｓ１）。例えば、試験装置１０は、制御部１１による制御に基づいて信号生成部１２にてフリップフロップ個数算出用信号を生成し、半導体装置２０に出力する。なお、フリップフロップ個数算出用の信号は、半導体装置２０において同時に動作するフリップフロップの個数（回路規模）を制限することなく、半導体装置２０全体で同時にＴＤＴ試験を行う場合に入力される信号と同様の信号である。

次に、試験装置１０は、半導体装置２０の内部回路２１において各回路規模でのＴＤＴ試験を実施可能であるか否かを判断する（Ｓ２〜Ｓ４）。このとき、試験装置１０は、半導体装置２０内のクロック制御回路２２に制御信号を出力し、同時動作させるフリップフロップ数が順に多く（試験が行われる回路規模が順に大きく）なるように変化させ、各回路規模でＴＤＴ試験を実施可能であるか否かを判断する。

すなわち、試験装置１０は、まず５つに分割した回路ブロック２１−ａ〜２１−ｅにおいて、回路ブロックを１つずつ動作させる（同時に２つ以上の回路ブロックが動作しない）ようにしてＴＤＴ試験と同様にして判定試験を行う（回路規模２０％）。次に、試験装置１０は、５つに分割した回路ブロック２１−ａ〜２１−ｅにおいて、回路ブロックを２つずつ動作させるようにして判定試験を行う（回路規模４０％）。以下、同様にして、試験装置１０は、５つに分割した回路ブロック２１−ａ〜２１−ｅにおいて、順に回路ブロックを３つ（回路規模６０％）、４つ（回路規模８０％）、５つ（回路規模１００％）動作させるようにして判定試験を行う。

前述のように回路規模を徐々に大きくしながらＴＤＴ試験と同様の判定試験を繰り返し行い、１回の判定試験を実行するたびに、試験装置１０は、変化後の信号（内部回路の動作結果）と期待値とを比較し一致するか否かを判定する（Ｓ３）。その結果、変化後の信号と期待値とが一致する場合（ＯＫ）には、そのとき動作させた回路規模を判定データとして蓄積して（Ｓ４）、次の判定試験を実行する。一方、変化後の信号と期待値とが一致しない場合（ＮＧ）又はすべての回路規模（回路規模１００％）での試験が終了した場合には、試験装置１０は、半導体装置２０内の検出回路２３にてデータ比較を行わせ（Ｓ５）、電源ノイズに係る測定結果を取得する。これにより、ＴＤＴ試験において、変化後の信号と期待値とが不一致となる電源ノイズ量に係る情報を取得することができる。

次に、試験装置１０は、前述した動作により得られた結果（蓄積されている判定データや検出回路２３より取得した電源ノイズに係る測定結果）に基づいて、電源ノイズの影響を受けることなく、ＴＤＴ試験を正常に実施できる回路規模を判定する（Ｓ６）。例えば、同時に動作させる回路規模を４０％とした判定試験でＮＧとなった場合には、ＴＤＴ試験にて同時に動作させる回路規模を２０％に制限するように決定し、同時に動作させる回路規模を８０％とした判定試験でＮＧとなった場合には、ＴＤＴ試験にて同時に動作させる回路規模を６０％に制限するように決定する。

続いて、試験装置１０は、ＴＤＴ試験にて同時に動作させる回路規模をステップＳ６で決定した回路規模に制限し、すなわち同時に動作する回路規模がステップＳ６で決定した回路規模を超えないようにして、半導体装置２０のＴＤＴ試験を実施する（Ｓ７）。例えば、同時に動作させる回路規模を２０％に制限した場合には、クロック制御回路２２によって回路ブロック２１−ａ〜２１−ｅに供給するクロックを制御し、回路ブロック２１−ａ〜２１−ｅを１つずつ動作させる（同時に２つ以上の回路ブロックが動作しない）ようにしてＴＤＴ試験を行う。例えば、図３に示すように位相を互いに異ならせて回路ブロック２１−ａ〜２１−ｅに対してクロックを供給することで、回路ブロック２１−ａ〜２１−ｅを１つずつ動作させるように制御することができる。また、例えば１つの回路ブロックにのみクロックを供給し他の回路ブロックへのクロックを遮断する制御を回路ブロック２１−ａ〜２１−ｅの各々について行うことで、回路ブロック２１−ａ〜２１−ｅを１つずつ動作させるように制御することができる。

また、例えば、同時に動作させる回路規模を６０％に制限した場合には、クロック制御回路２２によって回路ブロック２１−ａ〜２１−ｅに供給するクロックを制御し、回路ブロック２１−ａ〜２１−ｅのうち３つの回路ブロック（例えば、回路ブロック２１−ａ、２１−ｂ、２１−ｃ）を同時に動作させ、残りの２つの回路ブロック（例えば、回路ブロック２１−ｄ、２１−ｅ）を同時に動作させるようにしてＴＤＴ試験を行う。例えば、回路ブロック２１−ａ〜２１−ｅに対して供給するクロックのうち、３つのクロックの位相を同期させるととともに、それとは位相をずらして残り２つのクロックの位相を同期させることで、同時に動作させる回路規模を６０％に制限することができる。また、例えば図４に示すようにクロックの供給／遮断を制御することで、同時に動作させる回路規模を６０％に制限することができる。
なお、前述したクロックの制御例は一例であってこれに限定されるものではない。

そして、試験装置１０は、半導体装置２０の内部回路２１全体、すなわち全回路ブロック２１−ａ〜２１−ｅに対するＴＤＴ試験の実施が完了するまで試験を実施し、内部回路２１全体に対するＴＤＴ試験の実施が完了すると動作を終了する（Ｓ８）。

本実施形態によれば、同時に動作させる回路ブロック（フリップフロップ数）を変化させて判定試験を行い、判定試験の結果及びその実行時に発生した電源ノイズに係る測定結果、電源ノイズの影響を受けることなく、ＴＤＴ試験を正常に実施できる適切な回路規模を判定する。そして、判定により得られた適切な回路規模を超えないように、ＴＤＴ試験にて同時に動作させる回路規模を制限し、半導体装置２０に対するＴＤＴ試験を実施する。これにより、電源ノイズの影響を受けることなく、正常に試験を実施できる適切な回路規模でＴＤＴ試験を実施することができ、ノイズの影響がなければ良品と判定されるものがノイズの影響により不良と判定されてしまう不都合が発生することを抑制することができる。

また、半導体装置２０の内部回路２１を単に分割してＴＤＴ試験を行うのではなく、正常に試験を実施できる適切な回路規模でＴＤＴ試験を行うことができ、効率良く半導体装置２０全体に対するＴＤＴ試験を行うことができる。例えば、内部回路２１のうちＴＤＴ試験が未実施である回路ブロックの総数が、正常に試験を実施できると判定された回路規模以上である場合に、当該回路規模とＴＤＴ試験にて同時に動作する回路ブロックが等しくなるようクロックを制御する。これにより、最小の実行回数で半導体装置２０全体に対するＴＤＴ試験を行うことができる。

なお、前述した説明では、半導体装置２０の内部回路２１を５つの回路ブロックに分割する場合を一例として示したが、これに限定されるものではない。内部回路２１の分割数は任意であり、内部回路２１の分割数に応じて、検出回路２１の判定部３１等の構成を適宜変更すれば良い。また、本実施形態では、半導体装置２０の内部回路２１を５つに分割し、同時に動作させる回路規模を２０％、４０％、６０％、８０％、１００％と変化させるようにしてＴＤＴ試験の実施に適切な回路規模を決定するようにしている。しかし、これに限定されず、例えば同時に動作させる回路規模を２０％、６０％、１００％と変化させるようにしてＴＤＴ試験の実施に適切な回路規模を決定するようにしても良い。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）
半導体装置の試験対象回路を複数の回路ブロックに分割し、同時に動作させる回路ブロックを変化させ判定試験を行う第１の試験工程と、
前記判定試験の実行時に、前記半導体装置にて発生した電源ノイズを検出する検出工程と、
前記第１の試験工程で行われた判定試験の結果、及び前記検出工程で検出された電源ノイズに基づいて、動作試験の実行に係る回路規模を判定する判定工程と、
同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックに供給するクロックを制御し、前記試験対象回路に対する前記動作試験を行う第２の試験工程とを有することを特徴とする半導体装置の試験方法。
（付記２）
前記第２の試験工程では、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックに供給するクロックの位相を調整することを特徴とする付記１記載の半導体装置の試験方法。
（付記３）
前記第２の試験工程では、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックの各々に対するクロックの供給及び遮断を制御することを特徴とする付記１記載の半導体装置の試験方法。
（付記４）
前記第２の試験工程では、前記試験対象回路のうち前記動作試験が未実施である回路規模が前記判定工程で判定した回路規模以上である場合には、同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模と等しくなるよう前記回路ブロックに供給するクロックを制御することを特徴とする付記１〜３の何れか１項に記載の半導体装置の試験方法。
（付記５）
前記検出工程では、基準電源を基に生成した比較電圧と前記判定試験の実行時における前記半導体装置の電源電圧とを比較して前記電源ノイズを検出することを特徴とする付記１〜４の何れか１項に記載の半導体装置の試験方法。
（付記６）
前記回路ブロックの各々の回路規模は同じであることを特徴とする付記１〜５の何れか１項に記載の半導体装置の試験方法。
（付記７）
前記回路ブロックの各々が有するフリップフロップの数が略等しくなるよう前記試験対象回路を複数の回路ブロックに分割することを特徴とする付記１〜５の何れか１項に記載の半導体装置の試験方法。
（付記８）
複数の回路ブロックに分割される試験対象回路と、
前記試験対象回路に対する試験の実行時に発生した電源ノイズを検出する検出回路と、
前記検出回路により検出された電源ノイズに基づいて決定された同時に動作可能な回路ブロックの数に応じて、試験を実行する際に前記回路ブロックの各々に供給するクロックを制御するクロック制御回路とを備えることを特徴とする半導体装置。
（付記９）
前記クロック制御回路は、決定された同時に動作可能な回路ブロックの数に応じて、前記回路ブロックに供給するクロックの位相を調整することを特徴とする付記８記載の半導体装置。
（付記１０）
前記クロック制御回路は、供給されるクロックの位相が同期している回路ブロックの数が、決定された同時に動作可能な回路ブロックの数以下とするよう前記回路ブロックに供給するクロックの位相をずらすことを特徴とする付記９記載の半導体装置。
（付記１１）
前記クロック制御回路は、前記回路ブロックの各々に対して配置され、遅延量を独立して制御可能な複数の遅延器を有し、
前記遅延器は、入力されるクロックを前記遅延量だけ遅延させ対応する回路ブロックに出力することを特徴とする付記９又は１０記載の半導体装置。
（付記１２）
前記クロック制御回路は、前記回路ブロックの各々に対して配置された遅延器とセレクタとの組を複数有し、
前記遅延器は、入力されるクロックを所定の遅延量だけ遅延させて遅延クロックとして出力し、
前記セレクタは、前記クロック及び前記遅延クロックが入力され、外部からの制御に応じて前記クロック又は前記遅延クロックの一方を対応する回路ブロックに出力することを特徴とする付記９又は１０記載の半導体装置。
（付記１３）
前記クロック制御回路は、決定された同時に動作可能な回路ブロックの数に応じて、前記回路ブロックの各々へのクロックの供給及び遮断を制御することを特徴とする付記８記載の半導体装置。
（付記１４）
前記クロック制御回路は、前記回路ブロックの各々に対して配置され、対応する回路ブロックへのクロックの供給及び遮断を切り替えるゲート回路を有することを特徴とする付記１３記載の半導体装置。
（付記１５）
半導体装置の試験対象回路を複数の回路ブロックに分割し、同時に動作させる回路ブロックを変化させて行われた判定試験の結果、及び前記判定試験の実行時に前記半導体装置にて検出された電源ノイズに基づいて、動作試験の実行に係る回路規模を判定する判定工程と、
同時に動作する回路ブロックの回路規模が、前記判定工程で判定した回路規模を超えないように前記回路ブロックに供給するクロックの制御に係る制御信号を出力し、前記試験対象回路に対する前記動作試験を行わせる試験工程とを有することを特徴とする半導体装置の試験方法。

１０ 試験装置
１１ 制御部
１２ 信号生成部
１３ 信号処理部
２０ 半導体装置
２１ 内部回路
２２ クロック制御回路
２３ 検出回路

Claims (7)

1. 半導体装置の試験対象回路を複数の回路ブロックに分割し、前記複数の回路ブロックのうちで同時に動作する回路ブロックの数を１つずつ増加させて、前記同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致した場合に前記同時に動作する回路ブロックの数を判定データとして蓄積し、前記同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致しなくなるまで、又は前記複数の回路ブロックのうちのすべての回路ブロックが同時に動作するまで、判定試験を繰り返し実行する第１の試験工程と、
   前記判定試験の実行時に、前記半導体装置にて発生した電源ノイズを検出する検出工程と、
   前記第１の試験工程で前記同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致しなくなった場合の前記判定データが示す前記同時に動作する回路ブロックの数、又は前記第１の試験工程で前記複数の回路ブロックのうちのすべての回路ブロックが同時に動作する場合の前記同時に動作する回路ブロックの数、及び前記検出工程で検出された前記電源ノイズに基づいて、前記試験対象回路の動作試験の実行に係る前記試験対象回路の回路ブロックの数を判定する判定工程と、
   前記複数の回路ブロックのうちで同時に動作する回路ブロックの数が、前記判定工程で判定した前記試験対象回路の回路ブロックの数を超えないように前記回路ブロックに供給するクロックを制御し、前記試験対象回路に対する前記動作試験を行う第２の試験工程とを有することを特徴とする半導体装置の試験方法。
2. 前記第２の試験工程では、前記同時に動作する回路ブロックの数が、前記判定工程で判定した前記試験対象回路の回路ブロックの数を超えないように、前記半導体装置に前記回路ブロックに供給するクロックの位相を調整させることを特徴とする請求項１記載の半導体装置の試験方法。
3. 前記第２の試験工程では、前記同時に動作する回路ブロックの数が、前記判定工程で判定した前記試験対象回路の回路ブロックの数を超えないように、前記半導体装置に前記回路ブロックの各々に対するクロックの供給及び遮断を制御させることを特徴とする請求項１記載の半導体装置の試験方法。
4. 前記第２の試験工程では、前記試験対象回路のうち前記動作試験が未実施である回路ブロックの数が前記判定工程で判定した前記試験対象回路の回路ブロックの数以上である場合には、前記同時に動作する回路ブロックの数が、前記判定工程で判定した前記試験対象回路の回路ブロックの数と等しくなるよう、前記半導体装置に前記回路ブロックに供給するクロックを制御させることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の試験方法。
5. 前記検出工程では、基準電源を基に生成した比較電圧と前記判定試験の実行時における前記半導体装置の電源電圧とを前記半導体装置に比較させて前記電源ノイズを検出させ、前記電源ノイズの検出信号を前記半導体装置に出力させることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の試験方法。
6. 前記検出工程では、基準電源を基に生成した比較電圧と前記判定試験の実行時における前記半導体装置の電源電圧とを前記半導体装置に比較させて前記電源ノイズを検出させ、前記電源ノイズの検出信号を前記半導体装置に出力させ、
   前記判定工程では、前記検出工程で前記半導体装置から出力された検出信号と前記第１の試験工程で前記同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致しなくなった場合の前記判定データが示す前記同時に動作する回路ブロックの数、又は前記第１の試験工程で前記複数の回路ブロックのうちのすべての回路ブロックが同時に動作する場合の前記同時に動作する回路ブロックの数とに基づいて、制御信号を前記半導体装置に出力し、
   前記第２の試験工程では、前記半導体装置に、前記制御信号に基づいて前記半導体装置内のクロック制御回路の遅延回路及び選択回路を制御させて、前記回路ブロックに供給するクロックの位相を互いに異ならせるように調整させることを特徴とする請求項１記載の半導体装置の試験方法。
7. 半導体装置の試験対象回路を複数の回路ブロックに分割し、前記複数の回路ブロックのうちで同時に動作する回路ブロックの数を１つずつ増加させて、前記同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致した場合に前記同時に動作する回路ブロックの数を判定データとして蓄積し、前記同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致しなくなるまで、又は前記複数の回路ブロックのうちのすべての回路ブロックが同時に動作するまで、判定試験を繰り返し実行し、前記同時に動作する回路ブロックのそれぞれの出力値と期待値とが一致しなくなった場合の前記判定データが示す前記同時に動作する回路ブロックの数、又は前記複数の回路ブロックのうちのすべての回路ブロックが同時に動作する場合の前記同時に動作する回路ブロックの数、及び前記判定試験の実行時に前記半導体装置にて検出された電源ノイズに基づいて、前記試験対象回路の動作試験の実行に係る前記試験対象回路の回路ブロックの数を判定する判定工程と、
   前記複数の回路ブロックのうちで同時に動作する回路ブロックの数が、前記判定工程で判定した前記試験対象回路の回路ブロックの数を超えないように前記回路ブロックに供給するクロックの制御に係る制御信号を出力し、前記試験対象回路に対する前記動作試験を行わせる試験工程とを有することを特徴とする半導体装置の試験方法。

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