JP5311351B2 - 生成装置、生成方法及びプログラム - Google Patents
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Description
図3は、CTXの基本的な考え方を説明するための図である。図3に示す基本的な考え方は、クロックゲーティングを巧みに用いたテストリラクゼーション&X‐fillingである。図3(A)では4つのフリップフロップ(以下、FF)がENAとENBの2つのクロック制御信号によって制御されており、ENAとENBの値は初期テストベクトルに対しては1である。このことからすべてのFFがアクティブ、すなわち、C1(図15)においてキャプチャすることになり、結果として4つの初期ラウンチ遷移が生じる。CTXは次の2つのステージからなる。
図3(B)に示されているように、まずテストリラクゼーションを実行してできるだけ多くの有効化クロック制御信号(値=1)をニュートラル信号(値=X)に置き換え、次に図3(C)に示されているように、X‐fillingを実行してできるだけ多くのニュートラルクロック制御信号を無効化信号(値=0)に置き換える。無効化クロック制御信号(図3(C)のFF1およびFF2)に制御されたすべてのFFが非アクティブなので、ラウンチ遷移は効率よくまとめて減らされる。このステージ1の処理が、図1の変換装置1により行われる。
テストリラクゼーションを実行してできるだけ多くのアクティブ遷移FF(入力値≠出力値、すなわち、図3(C)のFF3およびFF4)をニュートラルFF(入力値または出力値=X、すなわち、図3(D)のFF3およびFF4)に置き換え、次にX‐fillingを実行してニュートラルFFの入力値と出力値を等値化することで、できるだけ多くのニュートラルFFを非遷移FF(入力値=出力値、すなわち、図3(E)のFF4)に置き換える。このようにして、個々のFFにおけるラウンチ遷移の数が減らされる。このステージ2の処理は、本願発明者等によって他の出願にて提案された技術等が用いられる。
実速度スキャンテストにおけるクロックゲーティングに基づくラウンチ遷移を減少するという課題は以下のようになる。Vinitialをあるテストベクトル集合と仮定する。以下の条件下で新しいテストベクトル集合Vfinalを見つけよ。(1)Vfinalの故障検出率はVinitialの故障検出率より小さくはない。(2)VfinalのサイズはVinitialのサイズと等しい。(3)Vfinalのピークラウンチ遷移はクロック無効化およびFF静止化を用いてVinitialのピークラウンチ遷移よりもできるだけ小さくする。
上記の課題を解決するために、CTX(Clock−Gating−Based Test Relaxation and X−Filling)を提案する。以下はCTXの手順を述べる上で有用な用語であり、以下のように定義する。
図5は、CTXのためのテスト生成を目的とする、m個のクロックゲーティングブロックを含む回路のモデルを示す図である。
まず、図15に示すように全て特定されたテストベクトルνは最終シフトパルスSLの立ち上がりエッジの時にロードされる。νはFFの出力値に対応するPPI部<ν:PPI>および初期入力値に対応するPI部<ν:PI>からなる。クロック制御論理回路の組み合わせは、図5に示されているもののように、m個のクロックゲーティングブロックに対応するm個のクロック制御信号EN1、EN2、・・・ENmを生じさせる。クロック制御信号はそれぞれ無効かもしれず有効かもしれず、対応するクロックゲートFF群がラウンチキャプチャパルスC1時にアクティブであるか否かを決定する。
上記した図4に示したCTXの基本概念に基づいてCTXの手続きは次のように記述できる。
出力:V2={ν2 i|i=1,2,・・・,n} //最終テストベクトル集合
(1−1)i=1,2,・・・,nに対して、RS(ν0 i)={ν0 i下で少なくとも1つの有効クロック制御信号から到達可能なν0 i内のビット}とする。
(1−2)T1=RS(ν0 1)∪RS(ν0 2)・・・∪RS(ν0 n)とする。
(1−3)V0に制限付きテストリラクゼーションを実行して、V0の故障検出率を保持しつつ、T1内のできるだけ多くのビットをXビットに置き換える。得られた部分的に特定されたテストキューブをC1={c1 i|i=1,2,・・・,n}とする。
(1−4)i=1,2,・・・,nに対して、c1 i内の各いくつかのXビットに対して適切な論理値を割り当てることでc1 i下の各ニュートラルクロック制御信号に対して0を正当化するよう試みる。
(1−5)i=1,2,・・・,nに対して、c1 i内に残っているXビットに対して低LSAのX‐fillingを実行する。得られた全て特定されたテストベクトルの集合をV1={ν1 i|i=1,2,・・・,n}とする。
(2−1)i=1,2,・・・,nに対して、RF(ν1i)={ν1 i下でアクティブ遷移FFに対応するν1 i内のビット}とする。
(2−2)T2=RF(ν11)∪RF(ν12)・・・∪RF(ν1n)とする。
(2−3)V1に制限付きテストリラクゼーションを実行して、(1)V1の故障検出率および(2)全てのクロック制御信号の論理値を保持しつつ、T2内のできるだけ多くのビットをXビットに置き換える。得られた部分的に特定されたテストキューブをC2={c2 i|i=1,2,・・・,n}とする。
(2−4)i=1,2,・・・,nに対して、c2 i内のXビットに対して低LSAのX‐fillingを実行する。得られた全て特定されたテストベクトルの集合をV2={ν2 i|i=1,2,・・・,n}とする。
CTXのキーとなる操作は、全て特定されたテストベクトル集合Vに実行される制限付きリラクゼーションであり、(1)Vの故障検出率および(2)S内のターゲット列の論理値を保持したまま、T内のできるだけ多くのターゲットビットをXビットに置き換えるために実行する。結果として部分的に特定されたテストキューブCが得られる。以上のことは図6に示されており、*印はターゲットビットの位置を表している。ステップ(1−3)ではS=φを仮定することが可能であり、ここでの制限付きテストリラクゼーションでは故障検出率のみが保持される必要がある。
図6は、制限付きテストリラクゼーションの手順を説明するための図である。
図7は実験結果を説明するための二つの表を示す図である。
(1)CTXは実速度スキャンテストにおける歩留まり損失リスクを削減する上で、CTXはテストデータの増加も故障検出率の低下も回路/クロッキングの変更も回路のパフォーマンスの低下も一切引き起こさないという意味で、非干渉的である。このことがCTXをどんなパワーセーフテスト生成フローにおいても利用価値の高いものにしている。(2)CTXはテストキューブ内のXビットの数が限られているテストコンパクションおよびテストコンプレッションに適用可能である。CTXは最初のテストベクトル量が不変であるような巧みなやり方でクロックゲートを十分に活用することでそのようなXビット不足を補っている。
以上のように、実速度スキャンテストにおいて歩留り損失を生じさせうるラウンチ遷移を効率的に削減するために、CTX(Clock−Gating−Based Test Relaxation and X−Filling)という方式を提案した。基本的な考え方はクロックゲーティングを用いて故障検出に貢献しないFFをできるだけ多く無効化することである。CTXはテストリラクゼーションおよびX‐fillingにクロックゲーティングを十分に活用する種類のものとしては初めてのものである。CTXはテストサイズ、故障検出率、ATPG・回路・クロックの設計、および機能上のパフォーマンスに全く影響を及ぼさずに歩留り損失を削減できる。その上、CTXはXビットが限られているようないかなるテストコンプレッション方式にも適用可能である。
9 割当部
11 入力未定値ビット特定部
13 入力論理ビット特定部
Claims (7)
- 与えられる集合であって、故障検出対象の論理回路に入力される入力ビットが、論理値1若しくは論理値0の論理ビットからなるテストベクトルの集合、少なくとも一つのビットが未定値の未定値ビットを含み残余のビットが論理ビットであるテストキューブの集合、又は、テストベクトルとテストキューブとの組み合わせの集合から、前記与えられた集合の故障モデルを維持しつつ又は故障検出率を維持しつつ若しくは向上させつつ新たな集合を生成する生成装置であって、
前記論理回路内の特定の内部信号線を抽出する特定内部信号線抽出手段と、
前記特定の内部信号線を、当該特定の内部信号線が有する論理値に基づいて区別する特定内部信号線区別手段と、
前記入力ビットにおける論理ビット及び未定値ビットとすべきビットを特定する特定手段とを備え、
前記特定の内部信号線には後段回路が接続されており、
前記特定手段が、
前記特定内部信号線抽出手段により抽出された前記特定の内部信号線であって、前記特定内部信号線区別手段により、前記後段回路を活性化させるそれぞれに指定される論理値を有している第一の特定内部信号線、前記後段回路を非活性化させるそれぞれに指定される論理値とは異なる論理値を有している第二の特定内部信号線、及び、未定値を有している第三の特定内部信号線に区別された内部信号線に関し、
前記与えられた集合に基づき、前記故障モデルを維持しながら又は前記故障検出率を維持しながら若しくは向上させながら、
前記第一の特定内部信号線が有する当該各指定される論理値の少なくとも一つを未定値の状態に変更させること、
前記第二の特定内部信号線には当該異なる論理値の少なくとも一つを維持させて当該維持された異なる論理値を有する第二の特定内部信号線を前記指定される論理値以外の状態とさせること、及び、
前記第三の特定内部信号線には当該未定値の少なくとも一つを維持させ又は前記異なる論理値に変更させて当該維持された未定値を有する又は当該変更された異なる論理値を有する第三の特定内部信号線を前記指定される論理値以外の状態とさせることについて、
少なくともいずれかが可能な、入力ビットにおける論理ビット及び未定値ビットとすべきビットを、
特定する、生成装置。 - 前記後段回路はフリップフロップ回路群であり、前記特定の内部信号線は前記フリップフロップ回路群を制御するための信号線である、請求項1記載の生成装置。
- 前記特定の内部信号線に論理値1又は論理値0を割り当てる割当手段をさらに備え、
前記割当手段が、前記特定手段により特定された未定値ビットとすべきビットを含む入力ビットにおける未定値ビットに対し、
前記第一の特定内部信号線が未定値の状態に変更可能なものについては前記各指定される論理値とは異なる論理値を有するように論理値1又は論理値0を割り当て、
前記第三の特定内部信号線が維持された未定値を有している場合には前記各指定される論理値とは異なる論理値を有するように論理値1又は論理値0を割り当てる、請求項2記載の生成装置。 - 与えられる集合であって、故障検出対象の論理回路に入力される入力ビットが、論理値1若しくは論理値0の論理ビットからなるテストベクトルの集合、少なくとも一つのビットが未定値の未定値ビットを含み残余のビットが論理ビットであるテストキューブの集合、又は、テストベクトルとテストキューブとの組み合わせの集合から、前記与えられた集合の故障モデルを維持しつつ又は故障検出率を維持しつつ若しくは向上させつつ新たな集合を生成する生成方法であって、
特定内部信号線抽出手段が、前記論理回路内の特定の内部信号線を抽出する特定内部信号線抽出処理と、
特定内部信号線区別手段が、前記特定の内部信号線を、当該特定の内部信号線が有する論理値に基づいて区別する特定内部信号線区別処理と、
特定手段が、前記入力ビットにおける論理ビット及び未定値ビットとすべきビットを特定する特定処理とを含み、
前記特定の内部信号線には後段回路が接続されており、
前記特定処理において、前記特定手段が、
前記特定内部信号線抽出処理において抽出された前記特定の内部信号線であって、前記特定内部信号線区別処理において、前記後段回路を活性化させるそれぞれに指定される論理値を有している第一の特定内部信号線、前記後段回路を非活性化させるそれぞれに指定される論理値とは異なる論理値を有している第二の特定内部信号線、及び、未定値を有している第三の特定内部信号線に区別された内部信号線に関し、
前記与えられた集合に基づき、前記故障モデルを維持しながら又は前記故障検出率を維持しながら若しくは向上させながら、
前記第一の特定内部信号線が有する当該各指定される論理値の少なくとも一つを未定値の状態に変更させること、
前記第二の特定内部信号線には当該異なる論理値の少なくとも一つを維持させて当該維持された異なる論理値を有する第二の特定内部信号線を前記指定される論理値以外の状態とさせること、及び、
前記第三の特定内部信号線には当該未定値の少なくとも一つを維持させ又は前記異なる論理値に変更させて当該維持された未定値を有する又は当該変更された異なる論理値を有する第三の特定内部信号線を前記指定される論理値以外の状態とさせることについて、
少なくともいずれかが可能な、入力ビットにおける論理ビット及び未定値ビットとすべきビットを、
特定する、生成方法。 - 前記後段回路はフリップフロップ回路群であり、前記特定の内部信号線は前記フリップフロップ回路群を制御するための信号線である、請求項4記載の生成方法。
- 割当手段が、前記特定処理により特定された未定値ビットとすべきビットを含む入力ビットにおける未定値ビットに対し、
前記第一の特定内部信号線が未定値の状態に変更可能なものについては前記各指定される論理値とは異なる論理値を有するように論理値1又は論理値0を割り当て、
前記第三の特定内部信号線が維持された未定値を有している場合には前記各指定される論理値とは異なる論理値を有するように論理値1又は論理値0を割り当てる、
割当処理を含む、請求項5記載の生成方法。 - 請求項4から6のいずれかに記載の生成方法をコンピュータに実行させることが可能なプログラム。
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