WO2010021233A1 - 生成装置、生成方法及びプログラム - Google Patents

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WO2010021233A1
WO2010021233A1 PCT/JP2009/063586 JP2009063586W WO2010021233A1 WO 2010021233 A1 WO2010021233 A1 WO 2010021233A1 JP 2009063586 W JP2009063586 W JP 2009063586W WO 2010021233 A1 WO2010021233 A1 WO 2010021233A1
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WO
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logical value
signal line
internal signal
value
bits
Prior art date
Application number
PCT/JP2009/063586
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English (en)
French (fr)
Inventor
絋平 宮瀬
暁青 温
誠司 梶原
勇太 大和
Original Assignee
国立大学法人 九州工業大学
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Filing date
Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G01R31/318547—Data generators or compressors

Definitions

  • the present invention relates to a generation device, a generation method, and a program, and more particularly, to a generation device, a generation method, and a program for testing a target circuit for failure detection such as a combinational circuit or a combinational circuit portion of a full scan sequential circuit.
  • the semiconductor logic circuit is shipped through three stages: design, manufacturing, and testing.
  • the test means that a test vector in which a logic value of 0 or 1 is defined for each logic bit is applied to a manufactured semiconductor logic circuit, a test response is observed from the semiconductor logic circuit, and an expected test is performed. Compared with the response, the good product and the defective product are discriminated.
  • the yield rate is called yield, and the yield greatly affects the quality, reliability and manufacturing cost of the semiconductor logic circuit.
  • FIG. 10 is a schematic diagram of a full scan sequential circuit in a general logic circuit.
  • the sequential circuit includes a combinational circuit unit 1201 including logic elements such as an AND gate, a NAND gate, an OR gate, and a NOR gate, and a flip-flop 1203 that stores an internal state of the circuit. It becomes more.
  • the combinational circuit unit 1201 includes an external input line (PI), a pseudo external input line (PPI) that is an output line of the flip-flop, an external output line (PO), and a pseudo external output line that is an input line of the flip-flop ( PPO).
  • the input to the combinational circuit unit 1201 includes a direct input from an external input line and a direct input through a pseudo external input line. Further, the output from the combinational circuit unit 1201 consists of what appears directly on the external output line and what appears on the pseudo external output line.
  • a required test vector v is applied from the external input line (PI) and the pseudo external input line (PPI) of the combinational circuit unit 1201, and the external output line of the combinational circuit unit 1201 It is necessary to observe the test response f (v) from the PO and the pseudo external output line PPO.
  • One test vector consists of input bits corresponding to an external input line and a pseudo external input line.
  • One test response includes output bits corresponding to the external output line and the pseudo external output line.
  • the output line (pseudo external input line) and input line (pseudo external output line) of the flip-flop 1203 of the sequential circuit are generally not directly accessible from the outside. Therefore, in order to test the combinational circuit unit 1203, there is a problem in the controllability of the pseudo external input line and the observability of the pseudo external output line.
  • a full scan design is a main technique for solving the controllability and observability problems in the test of the combinational circuit unit 1201 described above.
  • the full scan design is to replace a flip-flop with a scan flip-flop and to form one or a plurality of scan chains using them.
  • the operation of the scan flip-flop is controlled by a scan enable (SE) signal line.
  • SE scan enable
  • the test of the combinational circuit part of the full scan sequential circuit is performed by repeating scan shift and scan capture.
  • the scan shift is performed in a shift mode in which a scan enable (SE) signal is set to a logical value 1.
  • SE scan enable
  • one or more clock pulses are applied, and one or more new values are externally shifted into the scan flip-flops in the scan chain.
  • one or more values existing in the scan flip-flop in the scan chain are shifted out.
  • Scan capture is performed in a capture mode in which the scan enable (SE) signal is set to a logical value of zero.
  • the capture mode one clock pulse is simultaneously applied to all the scan flip-flops in one scan chain, and the values of the pseudo external output lines of the combinational circuit unit are captured in all the scan flip-flops.
  • the scan shift is used to apply a test vector to the combinational circuit unit 1201 via the pseudo external input line and to observe a test response from the combinational circuit unit 1201 via the pseudo external output line.
  • Scan capture is used to capture the test response of the combinational circuit unit 1201 into the scan flip-flop 1203.
  • the combinational circuit unit 1201 can be tested by repeating scan shift and scan capture for all test vectors. Such a test method is called a scan test method.
  • the test vector is applied to the combinational circuit unit 1201 directly from an external input and by a scan shift. Any logic value can be set in any scan flip-flop by the scan shift, so that the problem of controllability of the pseudo external input line is solved.
  • the observation of the test response from the combinational circuit unit 1201 includes a part directly performed from an external output and a part performed by scan shift. Since the output value of an arbitrary scan flip-flop can be observed by the scan shift, the problem of observability of the pseudo external output line is solved.
  • ATG automatic test pattern generation
  • FIG. 11 is a schematic diagram showing the relationship between the test input and the test response.
  • Patent Document 1 sets a candidate bit that may be a don't care bit and a fixed bit that must not be a don't care bit depending on a condition based on an input / output relationship of a logic circuit, and is specified only from the set candidate bit
  • This technique assigns a logical value to a don't care bit in consideration of the relationship between a plurality of bit pairs consisting of an input bit and an output bit for a test cube including the don't care bit.
  • Patent Document 2 can be used for transition delay fault detection, unlike the conventional one for stuck-at fault detection, can reduce the size by compressing the test pattern, and can shorten the test application time.
  • test cubes and test vectors will be explained.
  • a test cube includes c1, c2, and c3 including don't care bits represented by X.
  • a set of test vectors of logical bits of logical values 0 and 1 is a test vector set.
  • FIG. 13 is a diagram for explaining the concept of how to obtain a test cube and for explaining an example of test data operation.
  • FIG. 14 is a diagram for briefly explaining an example of test relaxation (don't care determination).
  • X represents a don't care that may have either logical value 0 or logical value 1 in order to achieve a predetermined purpose such as failure detection.
  • the test cube is obtained by a dynamic technique for generating a don't care bit during the test generation by the ATPG and a static technique for finding a don't care bit that can be regarded as a don't care after the ATPG.
  • Such a test cube is defined as a logical value (X-Filling), and finally obtained as a test vector set consisting of logical bit test vectors filled with either logical value 0 or logical value 1. .
  • the signal value change at the time of capture is determined to be small.
  • the static technique can be applied to a compressed test vector set, and the amount of test data is reduced.
  • failure relaxation, implication operation, and justification operation are used for test relaxation to find a bit that can be done as don't care included in the test cube, and don't care is found under constraints.
  • the constraint mentioned above means adjusting the fault coverage for a specific fault model. Here, normally, 60% to 90% of bits can be don't care. On the other hand, in the following, the constraint that the failure detection rate is not changed is possible.
  • the initial test vector set can also be given as a compact test vector set by dynamic compression or random assignment.
  • a real speed scan test which is essential for improving timing related test quality.
  • a transition is launched at the start of the path and the response is captured at the end of the path at the speed of the system.
  • the launch-on-capture (LOC) clocking scheme is widely used for real-speed scan testing.
  • FIG. 15 is a diagram for explaining the LOC clocking method.
  • the transition corresponds to the first capture clock pulse C 1 .
  • L length of longest scan chain
  • the transition is caused by the difference between the value introduced by S L and the value captured by C 1 .
  • the test cycle between the transition launch (C 1 ) and the response capture (C 2 ) is the rated system clock period.
  • test-induced yield loss is said to occur when an integrated circuit that is functionally functional does not function only during a real speed scan test.
  • the main cause of the problem power supply noise i.e., an IR drop and ground bounce, arise from excessive launch transition in C 1, thereby causing an increase delay.
  • Some literature has shown that the path delay increases by 30% when the power supply voltage decreases by 10%. This leads to capture failure in C 2, it leads to thus test induced yield loss. With deep sub-micron, low-power chips, this problem is getting worse quickly. Therefore, it is highly desirable to reduce the yield loss risk induced by excessive power supply noise.
  • the conventional technology for reducing launch transition is based on the following three technologies.
  • Partial capture The number of FFs captured in C 1 (FIG. 15) can be reduced by circuit modification, one-hot clocking, and capture clock staggering. However, this approach can cause significant ATPG changes, increased test data, and even reduced failure detection rates.
  • Test relaxation is to specify a don't care bit (X bit) from a test vector set in which all logical values are specified without reducing the failure detection rate. Then, X-filling is performed on the partially identified test cube obtained by test relaxation to equalize as many FF input and output values as possible. In this way, launch transitions are reduced.
  • FIG. 16 is a diagram showing the concept of the test relaxation & X-filling method.
  • test relaxation is performed by specifying a don't care bit (X bit) from the specified test vector set V, and specifying a partially specified test cube set C.
  • X bit a don't care bit
  • Some of the characteristics of V are C Is a process that generates while guaranteeing that The retained characteristics include stuck-at fault detection rate, transition delay fault detection rate, and all activation paths for transition delay fault detection.
  • the X bit can also be obtained directly from test generation by disabling random-fill, but increases ATPG time and test data volume. For example, it is shown that the number of test vectors increases to 144.8% when random-fill is disabled and the X bits for low power X-filling are left untouched. Therefore, applying maximum test compaction using random-fill, first generate a compact initial (all specified) test vector set, then test using test relaxation (partially specified) It is desirable to generate a cube. The compact final test vector set thus obtained also has an accompanying benefit after performing X-filling.
  • X-filling is the process of assigning a logical value for a purpose at an X bit in a test cube.
  • X-filling is used to reduce launch transitions (LSAs).
  • LSA occurs at C 1 (see FIG. 15).
  • a number of low LSA X-filling techniques have been proposed.
  • FIG. 17 is a diagram showing one of them called JP-fill.
  • JP-fill improves scalability by probability propagation and uses justification and multiple paths to improve the efficiency of X-filling. In this way, JP-fill achieves a balance between efficiency and scalability.
  • FIG. 18 shows the i-th clock gating block enhanced for scan testing.
  • GEN i is connected to CK and an AND element to generate a gate clock GCK i that is directly connected to the FF.
  • Clock gating is used to reduce launch transitions in capture mode.
  • EN i may be set to 0 in the final shift pulse S L.
  • the launch capture clock pulse (C 1 in FIG. 15) is suppressed, and all FFs controlled by GCK i , ie, FF 1 i to FF p i shown in FIG. 18, are not captured. . That is, launch transitions in the FF are collectively reduced.
  • a clock of a certain FF is a gate clock
  • the FF is called a clock gate FF. Otherwise, the FF is called a non-clock gate FF.
  • a group of FFs controlled by the same gate clock is called a clock gate FF group. All the FFs connected through a certain clock tree are considered as one clock gate FF group.
  • clock gating is used by the following two basic approaches.
  • Approach 1 Detection Oriented: When performing test generation, activate the signal to the FF as much as possible (ie clock gating) to make more FF available for launch and capture in transition fault detection To disable). Many commercial ATPG systems use this approach explicitly. By doing this, instead of making launch transitions more active, the test vector set becomes smaller, the failure detection rate improves, and the test application time becomes shorter.
  • the FF group there is a signal GCK that can determine whether the FF group is activated or not.
  • the value of the signal GCK is determined by the control signal ENi that controls the clock gating circuit. If the value of the control signal ENi (or signal GCK) can be controlled, power consumption can be significantly reduced by deactivating the FF group.
  • Non-Patent Document 1 attempts to reduce power consumption by controlling activation and deactivation of a clock gating circuit.
  • test relaxation & X-filling approach suffers from serious limitations. That is, when the number of X bits specified from the test vector set is small, the efficiency of reducing the launch transition may be insufficient. Such a lack of X bits can be caused by test compaction or test compression. More specifically, FIG. 20 shows a graph of an example of a practical circuit (the number of gates is 600,000 and the number of transition delay test vectors is 600). In this circuit, test vectors obtained at the initial stage of test generation are There are few X bits (less than 60%).
  • Non-Patent Document 1 does not achieve both failure detection rate and power consumption reduction. If the failure detection rate is maintained and power consumption is reduced, additional data is required. There is a problem that it gets bigger. In other words, if the FFs are simply deactivated, power consumption can be reduced, but the test has a major premise of failure detection, and the final test vector characteristics such as failure detection rate are extremely important. Therefore, if an attempt is made to increase the failure detection rate by the detection orientation of approach 1, the FF group tends to be activated. As a result, while considering characteristics such as the failure detection rate, there has been a demand for a proposal that can reduce power consumption without increasing the size related to the amount of test data due to the reduction orientation of approach 2 described above. .
  • the actual speed scan test is susceptible to yield loss risk due to power supply noise due to excessive launch transition, without affecting the test data amount, failure detection rate, performance, circuit design, Even when there are few don't care bits in the input bits as in the case of test compression, it is expected to reduce the launch transition and thus the yield loss risk.
  • the invention according to the present application does not affect the test data amount, the failure detection rate, the performance, and the circuit design even in the actual speed scan test while focusing on the internal signal line, as in the case of the test compression. Even if there are few undetermined (don't care) bits in the input bits, it is possible to reduce the launch transition and thus the yield loss risk, and to reduce the power consumption in the test.
  • the invention according to claim 1 is a given set, wherein the input bits inputted to the logic circuit subject to failure detection are a set of test vectors consisting of logical bits of logical value 1 or logical value 0, at least one bit Maintaining at least one characteristic of the given set from a set of test cubes in which undetermined undetermined bits and remaining bits are logical bits, or a set of combinations of test vectors and test cubes.
  • a generation device that generates a new set while improving or improving the information, and includes a specifying unit that specifies a bit to be a logical bit and an undecided value bit in an input bit, and the specifying unit includes a specific unit in the logic circuit.
  • a first specific internal signal line that is an internal signal line and has a logic value specified for each, and the logic specified for each With respect to the second specific internal signal line having a logical value different from the above and the third specific internal signal line having an undetermined value, while maintaining the characteristics based on the given set Or, at least one of the specified logical values of the first specific internal signal line is changed to an undetermined state while improving the second specific internal signal line.
  • a post-stage circuit is connected to the specific internal signal line, and the logical values different from the designated logical values and the designated logical values are , A value for controlling the subsequent circuit.
  • the subsequent circuit is a flip-flop circuit group
  • the specific internal signal line is a signal line for controlling the flip-flop circuit group
  • the specific internal signal line Allocating means for allocating a logical value of 1 or a logical value of 0 to a signal line, wherein the allocating means is configured to determine an undefined value bit in an input bit including a bit to be an undefined value bit identified by the identifying process.
  • a logical value 1 or a logical value 0 is assigned so as to have a logical value different from each of the specified logical values
  • the third specific internal signal line is assigned.
  • the logical value 1 or the logical value 0 is assigned so as to have a logical value different from each of the designated logical values.
  • the invention according to claim 4 is a given set, wherein the input bits input to the failure detection target logic circuit are a set of test vectors consisting of logical bits of logical value 1 or logical value 0, at least one bit Maintaining at least one characteristic of the given set from a set of test cubes in which undetermined undetermined bits and remaining bits are logical bits, or a set of combinations of test vectors and test cubes.
  • a generating method for generating a new set while improving or improving wherein the specifying means is a specific internal signal line in the logic circuit and has a logic value specified for each A specific internal signal line, a second specific internal signal line having a logical value different from the logical value specified for each, and a third specific internal having an undetermined value Regarding the signal line, at least one of the specified logical values of the first specific internal signal line is set to an undetermined state while maintaining or improving the characteristics based on the given set.
  • the second specific internal signal line is expressed as “at least one”, but it is preferable to maintain different logic values for as many as possible, and different logic values for all. It is more preferable to maintain the value.
  • the third specific internal signal line is also expressed as “at least one”, but it is preferable to maintain an undetermined value or change it to a different logical value as much as possible. More preferably, the undetermined value is maintained or changed to a different logical value.
  • a post-stage circuit is connected to the specific internal signal line, and a logic value different from each of the specified logic value and each of the specified logic values. , A value for controlling the subsequent circuit.
  • the invention according to claim 6 is the invention according to claim 5, wherein the subsequent stage circuit is a flip-flop circuit group, the specific internal signal line is a signal line for controlling the flip-flop circuit group, and the assigning means includes: With respect to the undetermined bit in the input bit including the bit to be determined as the undetermined bit specified by the specifying process, the first specified internal signal line that can be changed to the undetermined state is designated as described above. When the logical value 1 or the logical value 0 is assigned so as to have a logical value different from the logical value, and the third specific internal signal line has an undetermined value maintained, each specified logical value Including an allocation process in which a logical value 1 or a logical value 0 is assigned so as to have a different logical value.
  • the signal line for controlling the flip-flop circuit group according to claim 2, 3, 5, or 6 includes a clock control signal line, but may be regarded as a gate clock signal line.
  • the invention according to claim 7 is a program capable of causing a computer to execute the generation method according to any one of claims 4 to 6.
  • specific internal signal lines are classified into first, second and third specific internal signal lines, and for each of the first specific internal signal lines, each specified logical value is an undetermined value.
  • the logical bits in the input bits can be changed to states, and the second specific internal signal line and the third specific internal signal line can be in states other than the specified logical values.
  • a new test cube that can control the state of the first specific internal signal line, in particular, without changing the size of the given set, i.e. suppressing the degradation of characteristics A set can be generated.
  • a specific internal signal line is a signal line that controls activation and deactivation of a flip-flop group
  • a large number of specific internal signal lines can be selected by deactivating them.
  • the flip-flop can be deactivated, and the power consumption in the test can be reduced.
  • test data volume Even in the actual speed scan test, the test data volume, failure detection rate, performance, and circuit design are not affected, and even if there are few don't care bits in the input bits as in the case of test compression. In addition, it is possible to reduce the launch transition and thus the yield loss risk.
  • FIG. 3 is a diagram illustrating a model of a circuit including m clock gating blocks for the purpose of test generation for CTX. It is a figure for demonstrating restricted test relaxation. It is a figure which shows two tables for demonstrating an experimental result. It is a figure for demonstrating a partial scan circuit. It is the figure which showed that a semiconductor logic circuit is shipped through three steps, a design, manufacture, and a test.
  • FIG. 1 It is a schematic diagram of a full scan sequential circuit in a general logic circuit. It is the schematic diagram which showed the relationship between a test input and a test response. It is a figure for demonstrating a test cube and a test vector. It is a figure explaining the concept of how to obtain a test cube, and is a figure for explaining an example of test data operation. It is a figure for demonstrating simply the example of test relaxation. It is a figure for demonstrating a LOC cooking system. It is the figure which showed the concept of the test relaxation & X-filling method. It is a figure which shows what is called JP-fill which is one of many low LSA X-filling methods. It is the figure which showed an example of the clock gating system.
  • FIG. 1 It is a schematic diagram of a full scan sequential circuit in a general logic circuit. It is the schematic diagram which showed the relationship between a test input and a test response. It is a figure for demonstrating a test cube and a test vector.
  • FIG. 1 is a block diagram showing a conversion apparatus capable of performing a test cube set generation method according to an embodiment of the present invention.
  • this conversion apparatus 1 includes a specific internal signal line extraction unit 3 that extracts a specific internal signal line from internal signal lines in a failure detection target logic circuit, and an extracted specific internal signal.
  • a specific internal signal line discriminating unit 5 for discriminating lines as will be described later, a specifying unit 7 for specifying input undecided bits and input logic bits in input bits, and an undetermined value in input bits including the specified input undetermined bits
  • an assigning unit 9 that assigns logical values 1 or 0 to bits.
  • the specifying unit 7 includes an input undetermined bit specifying unit 11 and an input logical bit specifying unit 13.
  • the conversion apparatus 1 having such a configuration generates a test cube set 17 as an example of a new set from an initial test vector set 15 that is an example of a given set with respect to input bits. It is possible to generate a set that is converted into the final test vector set 19 and applied as a test to the logic circuit to be detected.
  • the specific internal signal line extracted by the specific internal signal line extraction unit 3 is, for example, a clock input to a clock gating circuit that can determine activation and deactivation of a flip-flop circuit group as a subsequent circuit.
  • Examples include control signal lines.
  • the specific internal signal line distinguishing unit 5 distinguishes between the case where the clock control signal line as described above has a logical value of 1 (0) and the case of a logical value of 0 (1).
  • the control signal line is a first specific internal signal line
  • the clock control signal line having a logical value of 0 is a second specific internal signal line. If the given set includes an undetermined value (don't care) bit, the specific internal signal line distinguishing unit 5 further distinguishes the clock control signal line having the undetermined value X as the third specific internal signal line. It shall be possible.
  • FIG. 2 is a diagram for specifically explaining the operation of the conversion apparatus of FIG.
  • FIG. 2A shows an example of the initial test vector set 15 in FIG.
  • the initial test vector set is generated by, for example, an automatic test pattern generation (ATPG) program.
  • the restricted bit set 21 related to the input bits is determined by the operations of the specific internal signal line extraction unit 3 and the specific internal signal line discrimination unit 5.
  • a bit with “*” is a bit expected to be an undetermined value (don't care) X
  • a bit with “ ⁇ ” is either a logical value 1 or a logical value 0 It is a bit that is a logical bit.
  • the specifying unit 7 activates the flip-flop group, for example, the first clock control signal line having the logical value 1 (designated logical value), and deactivates the flip-flop group, for example, the logical value 0.
  • the first clock control signal line has a characteristic such as a failure detection rate suppressed by a failure simulation. As much as possible both to change the logic value 1 to an undetermined state and to maintain the logic value 0 on the second clock control signal line and to make it not the logic value 1 as much as possible.
  • Specific processing for specifying logical bits and undetermined bits in the input bits is performed. As a result, as shown in FIG.
  • the bits to be determined as undecided bits surrounded by ⁇ obtained by the input undetermined bit identifying unit 11 in FIG. 1 and circles.
  • a set showing the specified logic bits (obtained by the input logic bit specifying unit 13 in FIG. 1) is obtained.
  • a test cube set 17 as shown in FIG. 2D is generated as a new set.
  • the new test cube set 17 does not increase the size of the test data amount in relation to the initial test vector set, and the first clock control signal line is connected to, for example, the logic while suppressing the deterioration of the characteristic such as the failure detection rate.
  • the assigning unit 9 operates and the first clock control signal line can be changed to an undetermined value for an undetermined bit in an input bit including a bit to be an undetermined bit specified by the specifying process. For example, the assignment process of allocating logical value 1 or logical value 0 so as to inactivate the flip-flop group is performed to obtain a final test vector set 19 as shown in FIG. It is done.
  • the specific internal signal line distinguishing unit 5 further distinguishes the clock control signal line having the undetermined value X as the third specific internal signal line. For this reason, the specifying unit 7 maintains the undetermined value in the third clock control signal line or changes the logical value to, for example, a logical value 0 (a logical value different from the designated logical value) and is not a logical value 1. It is possible to perform a specific process for specifying logical bits and undetermined bits (including bits to be undetermined bits) in input bits as much as possible.
  • the allocating unit 9 deactivates the flip-flop group when the third clock control signal line has a maintained undetermined value, for example, a logical value 1 or a logical value so as to have a logical value 0.
  • An assignment process for assigning 0 may be performed.
  • the clock control signal line is given as an example of the specific internal signal line.
  • other internal signal lines may be specified internal signal lines, and all internal signal lines of the same type are specified internal signal lines. It does not necessarily have to be a line.
  • the clock control signal line is given as an example of the specific internal signal line, and the logic value when the subsequent flip-flop group is activated is 1 as the logic value of the clock control signal line.
  • the value is 0, it differs depending on whether the output with the clock signal is AND or OR, and the one having the logic value specified by each is set as the first specific internal signal line and specified by each What has a logical value different from the logical value may be used as the second specific internal signal line.
  • the above-described specific processing need not be performed for all of the first internal signal line, the second internal signal line, and the third internal signal line, and only the first internal signal line is the second internal signal line. Only the third internal signal lines, or the combination between them may be performed. In addition, for example, when there are a plurality of first internal signal lines, the above-described specific processing may be performed on at least one of them, and this also applies to the second and third internal signal lines. It is.
  • FIG. 3 is a diagram for explaining the basic concept of CTX.
  • the basic idea shown in FIG. 3 is test relaxation & X-filling using clever clock gating.
  • FF flip-flops
  • ENA and ENB the values of ENA and ENB are 1 for the initial test vector. This results in all FFs being active, ie capturing at C 1 (FIG. 15), resulting in four initial launch transitions.
  • CTX consists of the following two stages.
  • the technique proposed in the other application by the present inventors is used.
  • CTX The main contributions of the CTX method are as follows. (1) Test relaxation & X-filling based on clock invalidation: CTX fully explores the power saving potential of clock gating in real speed scan test. (2) Test relaxation and X-filling based on FF staticization: CTX matches the input and output values of the FFs that remain active as much as possible to further reduce launch transitions in individual FFs. (3) Incoherent use of clock gating: By using clock gating through test data manipulation, CTX does not cause any ATPG change, test data increase, or failure detection rate decrease. (4) X-bit efficiency: With clock invalidation and FF quiescence, CTX significantly reduces launch transitions with few X bits.
  • V initial be a set of test vectors.
  • V final the size of V final is equal to the size of V initial .
  • the V final peak crown transition is made as small as possible with the V initial peak crown transition using clock invalidation and FF quiescence.
  • CTX Lock-Gating-Based Test Relaxation and X-Filling
  • EN When the value of the clock control signal EN in the input vector is a logical value 1 (0), EN is said to be valid (invalid). When the value is X, EN is said to be neutral. For example, EN A in FIGS. 3A, 3B, and 3C are valid, neutral, and invalid clock control signals, respectively.
  • Definition B When a clock to an FF or a clock gate FF group is valid (invalid), the FF or the clock gate FF group is said to be active (inactive).
  • FF 1 and FF 2 (FF 3 and FF 4 ) in FIG. 3C are inactive (active) FFs.
  • the clock gate FF group ⁇ FF 1 , FF 2 ⁇ ( ⁇ FF 3 , FF 4 ⁇ ) is inactive (active).
  • FF When an input value and an output value of an FF are the same (different) logical values, the FF is said to be a non-transition FF (transition FF).
  • the input value or output value of an FF is X
  • the FF is called a neutral FF.
  • FF 3 and FF 4 in FIG. 3D are both neutral FFs.
  • FF 3 is a transition FF
  • FF 4 is a non-transition FF, and both are active.
  • CTX is based on the following two views.
  • FIG. 4 is a flowchart showing the basic concept of CTX.
  • the first view leads to CTX stage 1 (Clock-Disabling) shown in FIG.
  • Test relaxation is performed to replace as many valid clock control signals as possible with neutral signals, and then X-filling is performed to replace as many neutral clock control signals as possible with invalid signals.
  • launch transitions are efficiently reduced at the clock gate FF group level, thanks to the ability to reduce clock gating together.
  • the operation of the conversion device 1 in FIG. 1 is executed.
  • CTX stage 2 (FF stationary) shown in FIG.
  • Test relaxation is performed to replace as many active transition FFs as possible with neutral FFs, and then X-filling is performed to replace as many neutral FFs as possible with non-transition FFs. In this way, launch transitions are further reduced at individual FF levels.
  • FIG. 5 is a diagram illustrating a model of a circuit including m clock gating blocks for the purpose of test generation for CTX.
  • All test vectors identified as shown in FIG. 15 [nu is loaded into the time of the rising edge of the last shift pulse S L.
  • ⁇ is composed of a PPI portion ⁇ : PPI> corresponding to the output value of the FF and a PI portion ⁇ : PI> corresponding to the initial input value.
  • the combination of clock control logic circuits produces m clock control signals EN 1 , EN 2 ,... EN m corresponding to m clock gating blocks, as shown in FIG. Shirezu be clock control signal is effective not may disable each corresponding clock gate FF group to determine whether it is active at launch capture pulse C 1.
  • CTX procedure Based on the basic concept of CTX shown in FIG. 4, the CTX procedure can be described as follows.
  • V 0 ⁇ 0 i
  • i 1, 2,. // Final test vector set
  • i 1, 2,..., N ⁇ .
  • FIG. 6 is a diagram for explaining the procedure of restricted test relaxation.
  • step S-1 all essential faults of V are specified. Each of these faults is detected only by a certain test vector in V and is identified by a twice-detected fault simulation.
  • step S-2 the bits in V are logical values (1) to detect all mandatory faults and (2) to hold the logical values of all target columns in S. Identify all the bits that are needed in such a way as to avoid the bits in T as much as possible. Such bits are easily found using a justification operation that is also widely applied in ATPG. Subsequently, the specified bits in V are replaced with X bits to obtain an intermediate test cube set C ′.
  • step S-3 a ternary fault simulation is executed on C ′ to find all non-essential faults of V. For all non-essential faults that have not been detected, identify the X bits in V for which a logical value is required to detect them in such a way as to avoid bits in T as much as possible. The identified X bit is then recovered using the original logical value of that bit in V. Thus, the final test cube set C is obtained.
  • time cost of the limited test relaxation procedure is O (M ⁇ N).
  • M and N are the number of faults and the number of test vectors, respectively.
  • FIG. 7 is a diagram showing two tables for explaining the experimental results.
  • the CTX test generation method is implemented using C language for evaluation experiments. Because a benchmark circuit with a gate clock is not available, the open source microprocessor design picoJava (registered trademark) is synthesized to create the two test circuits TC-1 and TC-2 shown in the table of Fig. 7 (A). did. One clock gating block corresponds to one clock gate FF group. Evaluation experiments were performed on TC-1 and TC-2, and the results are summarized in the table of FIG.
  • the transition LOC delay test vector is generated by TetraMAX®. The number of test vectors and the failure detection rate are displayed under “vector number” and “failure detection rate (%)”, respectively.
  • XID is a test relaxation system that does not use a gate clock.
  • the launch transition reduction rates for the first set of test vectors according to the WSA criteria are shown under “XID + Preferred”, “XID + JP”, and “CTX”, respectively.
  • the table in FIG. 7B shows that the CTX scheme is more efficient than previous schemes based on conventional test relaxation and X-filling. It has also been shown that CTX is particularly efficient for low power devices where clock gating mechanisms are used in large quantities.
  • CTX does not reduce yield loss risk in actual speed scan test, and CTX does not cause any increase in test data, decrease in failure detection rate, change in circuit / clocking, or decrease in circuit performance. It is non-interfering. This makes CTX highly useful in any power safe test generation flow.
  • CTX is applicable to test compaction and test compression in which the number of X bits in the test cube is limited. CTX compensates for this X bit shortage by making full use of the clock gate in a clever way that the initial test vector quantity is unchanged.
  • CTX C lock-Gating-Based T est Relaxation and X -Filling
  • the basic idea is to use clock gating to invalidate as many FFs that do not contribute to failure detection as much as possible.
  • CTX is the first of its kind to fully utilize clock gating for test relaxation and X-filling.
  • CTX can reduce yield loss without affecting the test size, fault coverage, ATPG / circuit / clock design, and functional performance at all.
  • CTX can be applied to any test compression scheme where the X bit is limited.
  • the full scan sequential circuit as shown in FIG. 10 has been described, but the present invention can also be applied to a partial scan circuit as shown in FIG.
  • the partial scan circuit is a circuit in which a part of flip-flops is replaced with a scan flip-flop, and one or a plurality of scan chains are formed using them. It can also be applied to pipeline sequential circuits.
  • the combinational circuit part 3000 is the same as the combinational circuit part 1201 of FIG. 10, but its input is set in the part ⁇ v: PPIn2> and the flip-flop 3001 where ⁇ v: PPI> is set in the scan flip-flop 3002 by the scan shift. Part ⁇ v: PPIn1>. Further, the output from the combinational circuit portion 3000 is the same as that of the combinational circuit portion 1201 in FIG.
  • FIG. 8B shows an example in which a difference occurs in the logical value before and after scan capture in the scan flip-flop 3002 in FIG.
  • one bit a that is an element of the test vector ⁇ v: PPIn2> and a corresponding test response ⁇ f (v): PPOn2> If the scan flip-flop 3002 takes a different logic value, a difference in logic value (hereinafter referred to as transition) occurs in the capture mode. Since the number of transitions for a certain test vector is closely related to the power consumption generated in the entire circuit including the combinational circuit portion 3000 caused by the test vector, the number of transitions at the time of capture for the test vector is determined. By reducing, it is possible to reduce power consumption during capture. Such processing is performed as the processing of stage 2 (FF stationary) in FIG.
  • the combination circuit portion of the partial scan circuit is also shown.
  • Other logic circuits may be used.

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Abstract

内部信号線に着眼しつつ、実速度スキャンテストであっても、テストデータ量、故障検出率、パフォーマンス、回路設計には影響を及ぼさず、テストコンプレッションの場合のように入力ビット中の未定値（ドントケア）ビットが少ない場合であっても、ラウンチ遷移ひいては歩留り損失リスクを減らすことが可能で、さらにテストにおける消費電力の削減も可能とすることを目的とする。変換装置１は、特定内部信号線抽出部３と、特定内部信号線区別部５と、入力ビットにおける入力未定値ビット及び入力論理ビットを特定する特定部７と、特定された入力未定値ビットを含む入力ビットにおける未定値ビットに論理値１又は論理値０を割り当てる割当部９とを備える。特定部７は、入力未定値ビット特定部１１と、入力論理ビット特定部１３とを備える。

Description

生成装置、生成方法及びプログラム
　本発明は、生成装置、生成方法及びプログラムに関し、特に組み合わせ回路又はフルスキャン順序回路の組み合わせ回路部分等の故障検出の対象回路に対するテストについての生成装置、生成方法及びプログラムに関する。
　図９に示すように、半導体論理回路は、設計、製造、テストの三段階を経て出荷される。ここで、テストとは、製造された半導体論理回路に対して０又は１の論理値が各論理ビットに定められたテストベクトルを印加し、半導体論理回路からテスト応答を観測し、それを期待テスト応答と比較して良品、不良品の判別を行う。その良品率を歩留りと呼び、歩留りは半導体論理回路の品質、信頼性及び製造コストを大きく左右する。
　図１０は、一般的な論理回路におけるフルスキャン順序回路の模式図である。
　一般に、半導体論理回路は主に順序回路である。順序回路は、アンド（ＡＮＤ）ゲート、ナンド（ＮＡＮＤ）ゲート、オア（ＯＲ）ゲート、ノア（ＮＯＲ）ゲート等の論理素子からなる組合せ回路部１２０１と、回路の内部状態を記憶するフリップフロップ１２０３とよりなる。この場合、組合せ回路部１２０１は、外部入力線（ＰＩ）、フリップフロップの出力線である擬似外部入力線（ＰＰＩ）、外部出力線（ＰＯ）、フリップフロップの入力線である擬似外部出力線（ＰＰＯ）を有する。組合せ回路部１２０１への入力は、外部入力線より直接与えられるものと、擬似外部入力線を介して与えられるものからなる。また、組合せ回路部１２０１からの出力は、外部出力線に直接現れるものと、擬似外部出力線に現れるものからなる。
　順序回路の組合せ回路部１２０１をテストするために、組合せ回路部１２０１の外部入力線（ＰＩ）と擬似外部入力線（ＰＰＩ）から所要のテストベクトルｖを印加し、組合せ回路部１２０１の外部出力線ＰＯと擬似外部出力線ＰＰＯからテスト応答ｆ（ｖ）を観測する必要がある。１つのテストベクトルは、外部入力線と擬似外部入力線に対応する入力ビットからなる。また、１つのテスト応答は、外部出力線と擬似外部出力線に対応する出力ビットからなる。
　しかし、順序回路のフリップフロップ１２０３の出力線（擬似外部入力線）と入力線（擬似外部出力線）は一般に外部より直接アクセスできない。従って、組合せ回路部１２０３をテストするためには、擬似外部入力線の可制御性及び擬似外部出力線の可観測性に問題がある。
　上述の組合せ回路部１２０１のテストにおける可制御性及び可観測性の問題を解決する主な手法として、フルスキャン設計がある。フルスキャン設計とは、フリップフロップをスキャンフリップフロップに置き換えた上で、それらを用いて１本または複数本のスキャンチェーンを形成することである。スキャンフリップフロップの動作はスキャンインネーブル（ＳＥ）信号線で制御される。例えば、ＳＥ＝０のとき、従来のフリップフロップと同じ動作をし、クロックパルスが与えられると、組合せ回路部からの値でスキャンフリップフロップの出力値が更新され、また、ＳＥ＝１のとき、同じスキャンチェーンにある他のスキャンフリップフロップと１つのシフトレジスタを形成し、クロックパルスが与えられると、外部から新しい値がスキャンフリップフロップにシフトインされると同時に、スキャンフリップフロップに現存の値が外部へシフトアウトされる。一般に、同じスキャンチェーンにあるスキャンフリップフロップは同じスキャンインネーブル（ＳＥ）信号線を共有するが、異なるスキャンチェーンのスキャンインネーブル（ＳＥ）信号線は同一の場合もあれば異なる場合もある。
　フルスキャン順序回路の組合せ回路部のテストはスキャンシフトとスキャンキャプチャを繰り返すことによって行われる。スキャンシフトは、スキャンインネーブル（ＳＥ）信号が論理値１にされているシフトモードで行われる。シフトモードにおいては、１つまたは複数のクロックパルスが与えられ、外部から１つまたは複数の新しい値がスキャンチェーン内のスキャンフリップフロップにシフトインされる。また、それと同時に、そのスキャンチェーン内のスキャンフリップフロップに現存の１つまたは複数の値が外部へシフトアウトされる。スキャンキャプチャは、スキャンインネーブル（ＳＥ）信号が論理値０にされているキャプチャモードで行われる。キャプチャモードにおいては、１つのスキャンチェーンにあるすべてのスキャンフリップフロップに同時に１つのクロックパルスが与えられ、組合せ回路部の擬似外部出力線の値がすべてのスキャンフリップフロップに取り込まれる。
　スキャンシフトは、擬似外部入力線を介して組合せ回路部１２０１へテストベクトルを印加するためと、擬似外部出力線を介して組合せ回路部１２０１からテスト応答を観測するために用いられる。また、スキャンキャプチャは、組合せ回路部１２０１のテスト応答をスキャンフリップフロップ１２０３に取り込むために用いられる。すべてのテストベクトルに対して、スキャンシフトとスキャンキャプチャを繰り返すことによって、組合せ回路部１２０１をテストすることができる。このようなテスト方式はスキャンテスト方式という。
　スキャンテスト方式では、組合せ回路部１２０１へのテストベクトルの印加は、外部入力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意の論理値を任意のスキャンフリップフロップに設定することができるので、擬似外部入力線の可制御性の問題が解決される。組合せ回路部１２０１からのテスト応答の観測は、外部出力から直接行われる部分と、スキャンシフトによって行われる部分とがある。スキャンシフトによって、任意のスキャンフリップフロップの出力値を観測することができるため、擬似外部出力線の可観測性の問題が解決される。このように、スキャンテスト方式においては、自動テストパターン生成（ＡＴＰＧ）プログラムを用いてテストベクトル及び期待テスト応答を求めるだけで十分である。
　図１１は、テスト入力とテスト応答との関係を示した模式図である。
　図１１において、テストベクトルに未定値Ｘ（論理値１と論理値０のいずれでもよいドントケア（Ｘ））が存在する場合、それによってテスト応答にも未定値Ｘ（ドントケア（Ｘ））が現れる。未定値としてのドントケアが存在する原因は、１つ又は複数の故障を検出するために、テスト入力の一部のビットのみに論理値が決まれば十分であることによる。このように故障検出などの所定の目的を達成する上で論理値１と論理値０のいずれでもよいドントケアとできるものはテストキューブと呼ばれ、ＡＴＰＧ又はドントケア発見手法によって求められる。ドントケアには、自由に論理値１又は０を割り当てることができる。テスト入力のビットを論理ビットとすべきか或いはドントケアビットとすべきかについては、例えば特許文献１に記載のように本願発明者等によって提案されたものがある。
　特許文献１に記載の技術は、論理回路の入出力関係に基づく条件によりドントケアビットにしてもよい候補ビット及びドントケアビットにしてはならない固定ビットを設定し、設定された候補ビットのみから特定されたドントケアビットを含むテストキューブに対して入力ビットと出力ビットからなる複数のビットペア間の関係を考慮してドントケアビットに論理値を割り当てる技術である。
　なお、ドントケア抽出を可能としている技術としては他にも本願発明者等によって特許文献２に記載の技術もある。
　特許文献２に記載の技術は、それまでの縮退故障検出を対象とするものとは異なって遷移遅延故障検出を対象にでき、テストパターンの圧縮によるサイズの削減を図り、テスト印加時間を短縮できる技術である。
　ここで、テストキューブとテストベクトルについて説明しておく。図１２を参照して、Ｘで表されているドントケアビットを含むc１，c２，c３からなるものがテストキューブである。論理値０と論理値１のいずれかの論理ビットのテストベクトルからなる集合がテストベクトル集合である。
　次に、テストキューブの求め方も説明しておく。図１３は、テストキューブの求め方の概念を説明する図であってテストデータ操作の例を説明するための図である。図１４は、テストリラクゼーション（ドントケア判定）の例を簡単に説明するための図である。
　図１３を参照して、故障検出などの所定の目的を達成する上で論理値０と論理値１のいずれでもよいドントケアがＸで表されている。テストキューブは、ＡＴＰＧによるテスト生成中にドントケアビットを生じさせる動的技法と、ＡＴＰＧ後にテストリラクゼーションと言ってドントケアとできるドントケアビットを見つける静的技法とによって求められる。このようなテストキューブは論理値が定められ（X－Filling)、最終的には論理値０と論理値１のいずれかによって値が満たされた論理ビットのテストベクトルからなるテストベクトル集合として得られる。以下では、ドントケアビットへの論理値の割当に関して、キャプチャ時の信号値変化が少なくなるように決められる。なお、上記静的技法は圧縮したテストベクトル集合にも適用でき、テストデータ量は少なくなる。
　図１４を参照して、テストキューブ内に含まれるドントケアにできるビットを見つけるテストリラクゼーションには、故障シミュレーション、含意操作、正当化操作が用いられ、ドントケアは制約のもとで見つけられるが、一般的にいう制約は特定の故障モデルについて故障検出率を調整することをいう。ここで、通常、６０％～９０％のビットがドントケアとできる。それに対して以下では故障検出率は変化させない制約を可能としている。なお、当初のテストベクトル集合は動的圧縮或いはランダム割り当てによってコンパクトなテストベクトル集合として与えられることも可能である。
　さらに、実速度スキャンテストという考えがあり、これはタイミング関連のテスト品質を向上させるために必須とされる。これを実現するために、パスの出発点で遷移がラウンチされ、その応答がシステムの速度でパスの終点でキャプチャされる。実際には、ラウンチオンキャプチャ（ＬＯＣ）クロッキング方式は実速度スキャンテストに広く用いられている。
　図１５はＬＯＣクロッキング方式を説明するための図である。
　図１５を参照して、テストベクトルがＳLを最後とする一連のシフトクロックパルス（Ｌ：最長スキャンチェーンの長さ）によってロードされた後で、遷移が最初のキャプチャクロックパルスＣ1によって対応するスキャンＦＦのところでラウンチされる。遷移はＳLによって導入された値とＣ1によって取り込まれた値との差によって生じる。なお、遷移ラウンチ（Ｃ1）と応答キャプチャ（Ｃ2）の間のテストサイクルは定格のシステムクロック周期である。
　スキャンテストはタイミング関連のテスト品質を向上させるために不可欠とされるが、その適用可能性はテスト誘発性歩留り損失が大きな課題となっている。このテスト誘発性歩留り損失とは機能的に問題ない集積回路が実速度スキャンテストの間のみに機能しない場合に生じるものと言われる。この問題の主な原因は電源ノイズ、すなわち、ＩＲドロップおよびグラウンドバウンスであり、これらはＣ1における過度のラウンチ遷移から生じ、遅延増加を引き起こしてしまう。これまでに電源電圧が10％低下するとパス遅延が30％増大することが示されている文献もある。このことはＣ2におけるキャプチャ故障を招き、ひいてはテスト誘発性歩留り損失につながってしまう。ディープサブミクロンで低電力のチップではこの問題は急速に悪化している状況にある。したがって過度の電源ノイズによって誘発される歩留り損失リスクを低減させることが強く望まれる。
　ラウンチ遷移を減らすための従来の技術は以下の３つの技術に基づいている。
　（１）部分的キャプチャ：Ｃ1（図１５）においてキャプチャするＦＦの数は回路の変更、ワンホットクロッキング、キャプチャクロックスタガリングによって減らすことが可能である。しかし、このアプローチは著しいＡＴＰＧの変化、テストデータの増加、さらには故障検出率の低下まで引き起こしかねない。
　（２）低キャプチャ電力ＡＴＰＧ：テストベクトル内の１および０を注意深く生成して、ラウンチ遷移をＦＦにおける入出力等値化、クロックゲーティング等の技術によって減らすことができる。しかし、このアプローチはテストデータの著しい増加とＣＰＵ時間の増大に悩まされうる。
　（３）テストリラクゼーション＆X‐filling：テストリラクゼーションとは論理値が全て特定されたテストベクトル集合から、故障検出率を低下させることなく、ドントケアビット（Ｘビット）を特定することである。それから、テストリラクゼーションによって得られた部分的に特定されたテストキューブに対して、できるだけ多くのＦＦの入力値と出力値を等しくするためにX‐fillingが実行される。このようにして、ラウンチ遷移が削減される。
　図１６は、テストリラクゼーション＆X‐filling手法の概念を示した図である。
　テストリラクゼーションについて説明する。図１６に示すように、テストリラクゼーションは全て特定されたテストベクトル集合Ｖからドントケアビット（Ｘビット）を特定して、部分的に特定されたテストキューブ集合Ｃを、Ｖの特性のいくつかはＣによって保持されていることを保証しながら、生成するプロセスである。保持される特性の中には縮退故障検出率、遷移遅延故障検出率、さらに遷移遅延故障検出のための全ての活性化パスまでもが含まれる。
　Ｘビットはランダム-fillを無効化することによるテスト生成からも直接に得られるが、ATPG時間およびテストデータ量が増大する。例えば、ランダム-fillを無効化して低電力X‐fillingのためのＸビットを放置するとテストベクトル数は144.8％に増加することが示されている。したがって、ランダム-fillを用いて最大限テストコンパクションを適用して、まずはコンパクトな初期（全て特定された）テストベクトル集合を生成し、続いてテストリラクゼーションを用いて（部分的に特定された）テストキューブを生成するのが望ましい。こうして得られるコンパクトな最終テストベクトル集合にはX‐fillingを実行した後の付随的な利益もある。
　次に、X‐fillingについて説明する。図１６に示すように、X‐fillingはあるテストキューブ内のＸビットにある目的のために論理値を割り当てるプロセスである。例えば、X‐fillingはラウンチ遷移（ＬＳＡ）を削減するために用いられる。ここで、ＬＳＡはＣ1のところで起こる（図１５参照）。多数の低ＬＳＡのX‐filling手法が提案されている。
　図１７はそれらの1つであるJP-fillと呼ばれるものを示す図である。
　図１７では、テストキューブはc＝＜10XX＞であり、組み合わせ部分の論理関数はFである。したがって、＜c：PPI＞＝＜0XX＞であり、＜F（c）：PPO＞＝＜XXX＞である。まず、正当化（図１７の丸１）を実行してｐ1が0なのでｐ2に0を設定するよう試みる。続いて、形式X‐X、のq1‐q2およびr1‐r2のビットペアについては、各PPOのＸビットの０になる確率および１になる確率を算出するには、各入力Ｘビットの０になる確率および１になる確率に0.50を設定して確率伝搬を実行する。ｑ2が0である確率（0.93）はｑ2が1である確率（0.07）よりも非常に大きいので、ｑ1に0を割り当てるのは理にかなっている（図１７の丸２）。しかし、ｒ2が0である確率（0.48）はｒ2が1である確率（0.51）に近いので、ｒ1については何も決定されない（図１７の丸３）。この場合、３値論理シミュレーションが実行され、JP‐fillのもう一つのパス（図１７の丸４）が正当化および／あるいは確率伝搬を用いて実行される。要するに、JP‐fillはスケーラビリティを確率伝搬によって向上させると共に、正当化および複数のパスを用いてX‐fillingの効率を向上させる。このようにしてJP‐fillは効率とスケーラビリティをバランスよく実現する。
　ところで、クロックゲーティング方式の一例を図１８に示すが、クロックゲーティング方式は最も広く実際に用いられている消費電力管理メカニズムである。なお、回路にはクロックゲーティングブロックが複数含まれていてもよい。図１８にはｉ番目のクロックゲーティングブロックであってスキャンテスティング用に強化されているものを示している。シフトモード（ＳＥ＝１）では、シフト操作が適切に実行されるように全てのFFが常にクロックＣＫによって駆動されている。クロック制御信号（ＥＮi）はＣＫの立ち上がりエッジのところで生成され、キャプチャモード（ＳＥ＝０）の制御を引き継ぐ。ＧＥＮiはＣＫとＡＮＤ素子につながれて直接ＦＦに接続されるゲートクロックＧＣＫiを生成する。クロックゲーティングはキャプチャモードにおいてラウンチ遷移を削減するのに用いられる。このためには最終シフトパルスＳLにおいてＥＮiを０に設定すればよい。こうして図１９に示すように、ラウンチキャプチャクロックパルス（図１５のC1）は抑えられ、ＧＣＫiに制御されている全てのＦＦ、すなわち図１８に示したＦＦ1 i～ＦＦp iはキャプチャしない。すなわち、ＦＦにおけるラウンチ遷移がまとめて削減されたことになる。
　ここで、以下の定義を行う。あるＦＦのクロックがゲートクロックである場合、そのＦＦはクロックゲートＦＦという。そうでない場合、そのＦＦは非クロックゲートＦＦという。同じゲートクロックで制御されているＦＦ群はクロックゲートＦＦ群という。あるクロックツリーを通して接続されている全てのＦＦは1つのクロックゲートＦＦ群と考えられる。
　ＡＴＰＧの観点から、クロックゲーティングは次の２つの基本的なアプローチによって用いられる。
　アプローチ１（検出指向）：テスト生成を実行する際には、より多くのFFを遷移故障検出におけるラウンチおよびキャプチャに使用可能にするために、ＦＦへの信号をできるだけアクティブ化する（すなわちクロックゲーティングを無効化する）ように実行する。多くの商業的ＡＴＰＧシステムはこのアプローチを陰に陽に用いている。こうすることでラウンチ遷移がより活発になる代わりに、テストベクトル集合が小さくなり、故障検出率が向上し、テスト印加時間が小さくなる。
　アプローチ２（削減指向）：テスト生成においてクロックゲーティングはラウンチ遷移を削減するために積極的に用いられる。しかし、こうすることで遷移故障検出におけるラウンチおよびキャプチャに使用可能なＦＦの数は減少し、テストベクトル数が増加し、テスト印加時間が増大し、さらにはある条件下では故障検出率の損失まで起こる。
　このようにＦＦ群が活性化されるか或いは活性化されないかを決定できる信号ＧＣＫがあるが、この信号ＧＣＫはクロックゲーティング回路を制御する制御信号ＥＮｉによってその値が決定される。この制御信号ＥＮｉ（或いは信号ＧＣＫ）の値をコントロールすることができれば、ＦＦ群の非活性化による大幅な消費電力削減も可能となる。
　クロックゲーティング回路の活性化と非活性化をコントロールして消費電力削減を図ろうとしたものには非特許文献１がある。
特開２００７－１５５３３９号公報 国際公開ＷＯ２００８／００１８１８
R．Illman、外２名著,「ATPG　power　reduction　using　clock　gate　"default"constraints.」First　International　Workshop　on　the　Impact　of　Low-Power　Design　on　Test　and　Reliability（fringe　to　ETS　2008），Proceedings　LPonTR　2008，29　May　2008，Hotel　Majestic　Pallanza，Lago　Maggiore，Italy
　しかしながら、特許文献１に記載のような従来のいずれの技術においても、上記したように擬似外部入力線の可制御性及び擬似外部出力線の可観測性の問題解決の流れもあって、入力ビットと出力ビットとの関係を考慮しているに留まっていた。また、特許文献２に記載のような従来のいずれの技術においても、ドントケア抽出を可能としているが、入力ビットと出力ビットを超える着眼、すなわち外部入力線（擬似外部入力線）及び外部出力線（擬似外部出力線）を越える着眼はなされていなかった。
　さらに、テストリラクゼーション＆X‐filling手法というアプローチは重大な制限に悩まされる。すなわち、テストベクトル集合から特定されたＸビットの数が少なかった場合、ラウンチ遷移を減らす効率が不十分になりうる。そのようなＸビット不足はテストコンパクションあるいはテストコンプレッションによって引き起こされうる。具体的に説明すると、図２０に実用的な回路の一例（ゲート数60万および遷移遅延テストベクトル数600）についてのグラフを示すが、この回路においてテスト生成の初期段階に得られたテストベクトルはＸビットが少ない（60％にも満たない）。
　また、非特許文献１の技術は故障検出率と消費電力削減を両立するものではなく、故障検出率を維持して消費電力削減を行うとすれば追加データが必要となり、テストデータ量に関するサイズは大きくなってしまうという問題がある。つまり、ＦＦ群を単純に非活性化するとすれば消費電力削減は可能となるが、テストでは故障検出という大前提があり、故障検出率といった最終的に得られるテストベクトルの特性は極めて重要であるため、上記アプローチ１の検出指向により故障検出率をあげようとすればＦＦ群を活性化させる傾向に陥ってしまう。その結果、故障検出率のような特性を考慮しながらも、上記アプローチ２の削減指向によってテストデータ量に関するサイズの増加を起こさず、さらに消費電力削減も可能とするような提案が望まれていた。
　特に、上記したように、実速度スキャンテストでは、過度のラウンチ遷移による電源ノイズに起因する歩留り損失リスクを受けやすく、テストデータ量、故障検出率、パフォーマンス、回路設計には影響を及ぼさずに、テストコンプレッションの場合のように入力ビット中のドントケアビットが少ない場合であっても、ラウンチ遷移ひいては歩留り損失リスクを減らすことが期待されている。
　ゆえに、本願に係る発明は、内部信号線に着眼しつつ、実速度スキャンテストであっても、テストデータ量、故障検出率、パフォーマンス、回路設計には影響を及ぼさず、テストコンプレッションの場合のように入力ビット中の未定値（ドントケア）ビットが少ない場合であっても、ラウンチ遷移ひいては歩留り損失リスクを減らすことが可能で、さらにテストにおける消費電力の削減も可能とすることを目的とする。
　請求項１に係る発明は、与えられる集合であって、故障検出対象の論理回路に入力される入力ビットが、論理値１若しくは論理値０の論理ビットからなるテストベクトルの集合、少なくとも一つのビットが未定値の未定値ビットを含み残余のビットが論理ビットであるテストキューブの集合、又は、テストベクトルとテストキューブとの組み合わせの集合から、前記与えられた集合が持つ少なくとも１つの特性を維持しつつ若しくは向上させつつ新たな集合を生成する生成装置であって、入力ビットにおける論理ビット及び未定値ビットとすべきビットを特定する特定手段を備え、前記特定手段が、前記論理回路内の特定の内部信号線であって、それぞれに指定される論理値を有している第一の特定内部信号線、それぞれに指定される論理値とは異なる論理値を有している第二の特定内部信号線、及び、未定値を有している第三の特定内部信号線に関し、前記与えられた集合に基づき、前記特性を維持しながら若しくは向上させながら、前記第一の特定内部信号線が有する前記各指定される論理値の少なくとも一つを未定値の状態に変更させること、前記第二の特定内部信号線には当該異なる論理値の少なくとも一つを維持させて当該維持された異なる論理値を有する第二の特定内部信号線を前記指定される論理値以外の状態とさせること、及び、前記第三の特定内部信号線には当該未定値の少なくとも一つを維持させ又は前記異なる論理値に変更させて当該維持された未定値を有する又は当該変更された異なる論理値を有する第三の特定内部信号線を前記指定される論理値以外の状態とさせることについて、少なくともいずれかが可能な、入力ビットにおける論理ビット及び未定値ビットとすべきビットを、特定する、ものである。
　請求項２に係る発明は、請求項１において、前記特定の内部信号線には後段回路が接続されており、前記各指定される論理値及び前記各指定される論理値とは異なる論理値は、前記後段回路をコントロールする値であるものである。
　請求項３に係る発明は、請求項２において、前記後段回路はフリップフロップ回路群であり、前記特定の内部信号線は前記フリップフロップ回路群を制御するための信号線であり、前記特定の内部信号線に論理値１又は論理値０を割り当てる割当手段をさらに備え、前記割当手段が、前記特定処理により特定された未定値ビットとすべきビットを含む入力ビットにおける未定値ビットに対し、前記第一の特定内部信号線が未定値の状態に変更可能なものについては前記各指定される論理値とは異なる論理値を有するように論理値１又は論理値０を割り当て、前記第三の特定内部信号線が維持された未定値を有している場合には前記各指定される論理値とは異なる論理値を有するように論理値１又は論理値０を割り当てる、ものである。
　請求項４に係る発明は、与えられる集合であって、故障検出対象の論理回路に入力される入力ビットが、論理値１若しくは論理値０の論理ビットからなるテストベクトルの集合、少なくとも一つのビットが未定値の未定値ビットを含み残余のビットが論理ビットであるテストキューブの集合、又は、テストベクトルとテストキューブとの組み合わせの集合から、前記与えられた集合が持つ少なくとも１つの特性を維持しつつ若しくは向上させつつ新たな集合を生成する生成方法であって、特定手段が、前記論理回路内の特定の内部信号線であって、それぞれに指定される論理値を有している第一の特定内部信号線、それぞれに指定される論理値とは異なる論理値を有している第二の特定内部信号線、及び、未定値を有している第三の特定内部信号線に関し、前記与えられた集合に基づき、前記特性を維持しながら若しくは向上させながら、前記第一の特定内部信号線が有する前記各指定される論理値の少なくとも一つを未定値の状態に変更させること、前記第二の特定内部信号線には当該異なる論理値の少なくとも一つを維持させて当該維持された異なる論理値を有する第二の特定内部信号線を前記指定される論理値以外の状態とさせること、及び、前記第三の特定内部信号線には当該未定値の少なくとも一つを維持させ又は前記異なる論理値に変更させて当該維持された未定値を有する又は当該変更された異なる論理値を有する第三の特定内部信号線を前記指定される論理値以外の状態とさせることについて、少なくともいずれかが可能な、入力ビットにおける論理ビット及び未定値ビットとすべきビットを、特定する特定処理を含む、ものである。
　なお、上記請求項１及び４における特定処理において、第二の特定内部信号線について「少なくとも一つ」と表現しているが、できるだけ多くについて異なる論理値を維持させることが好ましく、全てについて異なる論理値を維持させることがより好ましい。同様に、上記特定処理において、第三の特定内部信号線についても「少なくとも一つ」と表現しているが、できるだけ多くについて未定値を維持させ又は異なる論理値に変更させることが好ましく、全てについて未定値を維持させ又は異なる論理値に変更させることがより好ましい。また、上記特定処理について、３つの処理に関して「少なくともいずれかが可能な」としているが、未定値が発生していない場合には第三の特定内部信号線の処理ができない場合もあり得るが、３つの処理が全て行われることが好ましい。
　請求項５に係る発明は、請求項４において、前記特定の内部信号線には後段回路が接続されており、前記各指定される論理値及び前記各指定される論理値とは異なる論理値が、前記後段回路をコントロールする値であるものである。
　請求項６に係る発明は、請求項５において、前記後段回路がフリップフロップ回路群であり、前記特定の内部信号線が前記フリップフロップ回路群を制御するための信号線であり、割当手段が、前記特定処理により特定された未定値ビットとすべきビットを含む入力ビットにおける未定値ビットに対し、前記第一の特定内部信号線が未定値の状態に変更可能なものについては前記各指定される論理値とは異なる論理値を有するように論理値１又は論理値０を割り当て、前記第三の特定内部信号線が維持された未定値を有している場合には前記各指定される論理値とは異なる論理値を有するように論理値１又は論理値０を割り当てる、割当処理を含む、ものである。
　なお、請求項２、３、５、又は、６における前記フリップフロップ回路群を制御するための信号線としては、クロック制御信号線が挙げられるが、ゲートクロック信号線として捉えてもよい。
　請求項７に係る発明は、請求項４から６のいずれかに記載の生成方法をコンピュータに実行させることが可能なプログラムである。
　本願に係る発明によれば、特定の内部信号線を第一、第二及び第三の特定内部信号線に区別し、第一の特定内部信号線については各指定される論理値を未定値の状態に変更させることが可能で、第二の特定内部信号線及び第三の特定内部信号線については各指定される論理値以外の状態とさせることが可能となるように、入力ビットにおける論理ビット及び未定値ビットを特定するので、与えられた集合のサイズを変更することもなく、すなわち特性の低下を抑止しながら、特に第一の特定内部信号線の状態をコントロールできる新しいテストキューブを含む新しい集合を生成できる。
　その結果、例えば特定の内部信号線がフリップフロップ群の活性化と非活性化をコントロールする信号線であれば、できるだけ多くの特定の内部信号線が非活性化することを選択することで数多くのフリップフロップを非活性にできて、テストにおける消費電力の削減が可能になる。
　また、実速度スキャンテストであっても、テストデータ量、故障検出率、パフォーマンス、回路設計には影響が及ぼされず、テストコンプレッションの場合のように入力ビット中のドントケアビットが少ない場合であっても、ラウンチ遷移ひいては歩留り損失リスクを減らすことが可能となる。
本発明の実施の形態にかかるテストキューブ集合の生成方法を実施可能な変換装置を示したブロック図である。 図１の変換装置の動作を具体的に説明するための図である。 CTXの基本的な考え方を説明するための図である。 CTXの基本概念を示したフロー図である。 CTXのためのテスト生成を目的とする、m個のクロックゲーティングブロックを含む回路のモデルを示す図である。 制限付きテストリラクゼーションを説明するための図である。 実験結果を説明するための二つの表を示す図である。 パーシャルスキャン回路を説明するための図である。 半導体論理回路が、設計、製造、テストの三段階を経て出荷されることを示した図である。 一般的な論理回路におけるフルスキャン順序回路の模式図である。 テスト入力とテスト応答との関係を示した模式図である。 テストキューブとテストベクトルについて説明するための図である。 テストキューブの求め方の概念を説明する図であってテストデータ操作の例を説明するための図である。 テストリラクゼーションの例を簡単に説明するための図である。 ＬＯＣクッキング方式を説明するための図である。 テストリラクゼーション＆X‐filling手法の概念を示した図である。 多数の低LSAのX‐filling手法の1つであるJP-fillと呼ばれるものを示す図である。 クロックゲーティング方式の一例を示した図である。 図１７のクロックゲーティング回路に関する信号のタイミングチャートを示した図である。 実用的な回路の一例（ゲート数60万および遷移遅延テストベクトル数600）についてのテストベクトル数と未定値Ｘの割合を示したグラフである。
　図１は、本発明の実施の形態にかかるテストキューブ集合の生成方法を実施可能な変換装置を示したブロック図である。
　図１を参照して、この変換装置１は、故障検出対象の論理回路内の内部信号線の中から特定の内部信号線を抽出する特定内部信号線抽出部３と、抽出された特定内部信号線を後述するように区別する特定内部信号線区別部５と、入力ビットにおける入力未定値ビット及び入力論理ビットを特定する特定部７と、特定された入力未定値ビットを含む入力ビットにおける未定値ビットに論理値１又は論理値０を割り当てる割当部９とを備える。特定部７は、入力未定値ビット特定部１１と、入力論理ビット特定部１３とを備える。このような構成を有する変換装置１は、入力ビットに関しての与えられた集合の一例である初期テストベクトル集合１５から新たな集合の一例としてのテストキューブ集合１７を生成し、さらにテストキューブ集合１７から最終テストベクトル集合１９に変換してテストとして故障検出対象の論理回路へ印加される集合を生成できる。
　ここで、特定内部信号線抽出部３が抽出する特定の内部信号線としては、例えば、後段回路としてのフリップフロップ回路群の活性化と非活性化を決定できるクロックゲーティング回路へ入力されるクロック制御信号線が挙げられる。そして、特定内部信号線区別部５は、上記のようなクロック制御信号線が論理値１（０）の場合と論理値０（１）の場合とを区別し、例えば、論理値１を持つクロック制御信号線を第一の特定内部信号線とし、論理値０を持つクロック制御信号線を第二の特定内部信号線とする。なお、与えられる集合に未定値（ドントケア）ビットが含まれている場合には、特定内部信号線区別部５は、未定値Ｘを持つクロック制御信号線を第三の特定内部信号線としてさらに区別できるものとする。
　図２は、図１の変換装置の動作を具体的に説明するための図である。
　図２（Ａ）に示したものは図１の初期テストベクトル集合１５の一例である。初期テストベクトル集合は、例えば、自動テストパターン生成（ＡＴＰＧ）プログラムにより生成される。これに対して、特定内部信号線抽出部３及び特定内部信号線区別部５の動作により入力ビットに関する制約ビット集合２１が決定される。この制約ビット集合２１の中で「＊」がついたビットは未定値（ドントケア）Ｘとできることが期待されるビットであり、「―」がついたビットは論理値１と論理値０のいずれかである論理ビットとされるビットである。特定部７は、フリップフロップ群を活性化させる例えば論理値１（指定される論理値）を有している上記した第一のクロック制御信号線、フリップフロップ群を非活性化させる例えば論理値０（指定される論理値とは異なる論理値）を有している第二のクロック制御信号線に関し、故障シミュレーションにより、故障検出率といった特性の低下を抑止しながら第一のクロック制御信号線が有する論理値１を未定値の状態に変更させること、及び、第二のクロック制御信号線には論理値０を維持させて論理値１ではない状態とさせることの両者を可能な限り行うように、入力ビットにおける論理ビット及び未定値ビットを特定する特定処理を行う。その結果、図２（Ｃ）に示すような、□で囲まれて特定されている未定値ビットにすべきビット（図１の入力未定値ビット特定部１１により得られる。）と○で囲まれて特定されている論理ビット（図１の入力論理ビット特定部１３により得られる。）が示された集合が得られる。これによって、図２（Ｄ）に示すようなテストキューブ集合１７が新たな集合として生成される。新たなテストキューブ集合１７は、初期テストベクトル集合との関係ではテストデータ量というサイズの増加はなく、故障検出率というような特性の低下は抑えられつつ第一のクロック制御信号線を、例えば論理値１から論理値０のようにフリップフロップ群を活性化させる論理値から非活性化させる論理値に変更させえる集合である。最後に、割当部９が動作して、特定処理により特定された未定値ビットにすべきビットを含む入力ビットにおける未定値ビットに対し、第一のクロック制御信号線が未定値の状態に変更可能なものについてはフリップフロップ群を非活性化させる例えば論理値０を有するように論理値１又は論理値０を割り当てる割当処理を行い、図２（Ｅ）に示すような最終テストベクトル集合１９が得られる。
　なお、与えられる集合に未定値（ドントケア）ビットが含まれている場合には、特定内部信号線区別部５は、未定値Ｘを持つクロック制御信号線を第三の特定内部信号線としてさらに区別できるため、特定部７は、第三のクロック制御信号線には当該未定値を維持させ又は例えば論理値０（指定される論理値とは異なる論理値）に変更させて論理値１ではない状態とさせることを可能な限り行って、入力ビットにおける論理ビット及び未定値ビット（未定値ビットにすべきビットを含む）を特定する特定処理を行えばよい。そして、割当部９は、第三のクロック制御信号線が維持された未定値を有している場合にはフリップフロップ群を非活性化させる例えば論理値０を有するように論理値１又は論理値０を割り当てる割当処理を行えばよい。
　また、上記の説明では、特定の内部信号線としてクロック制御信号線を一例として挙げたが、それ以外の内部信号線を特定内部信号線としてもよく、全て同一種類の内部信号線を特定内部信号線とする必要は必ずしもない。
　さらに、上記では特定内部信号線の一例としてクロック制御信号線を挙げ、クロック制御信号線が有する論理値として後段のフリップフロップ群を活性化する場合の論理値を１、非活性化する場合の論理値を０としたが、クロック信号との出力をＡＮＤとするかＯＲとするかによっても異なり、それぞれで指定される論理値を持つものを第一の特定内部信号線とし、それぞれで指定される論理値とは異なる論理値を持つものを第二の特定内部信号線とすればよい。
　さらに、第一の内部信号線と第二の内部信号線と第三の内部信号線の全てに関して上記した特定処理が行われる必要はなく、第一の内部信号線のみ、第二の内部信号線のみ、第三の内部信号線のみ、或いはそれらの間の組み合わせに関して上記した特定処理が行われてもよい。加えて、例えば第一の内部信号線が複数ある場合には少なくともその一つに関して上記の特定処理が行われるものであってもよく、これに関しては第二、第三の内部信号線に関しても同様である。
　以下、図１及び図２を用いて説明した本願発明に関してさらに説明する。
　［ＣＴＸ（Clock-Gating-Based　Test　Relaxation）の基本概念］
　図３は、ＣＴＸの基本的な考え方を説明するための図である。図３に示す基本的な考え方は、クロックゲーティングを巧みに用いたテストリラクゼーション＆X‐fillingである。図３（Ａ）では４つのフリップフロップ（以下、ＦＦ）がＥＮＡとＥＮＢの２つのクロック制御信号によって制御されており、ＥＮＡとＥＮＢの値は初期テストベクトルに対しては１である。このことからすべてのＦＦがアクティブ、すなわち、Ｃ1（図１５）においてキャプチャすることになり、結果として４つの初期ラウンチ遷移が生じる。ＣＴＸは次の２つのステージからなる。
　＜ステージ１（クロック無効化）＞
　図３（Ｂ）に示されているように、まずテストリラクゼーションを実行してできるだけ多くの有効化クロック制御信号（値＝１）をニュートラル信号（値＝Ｘ）に置き換え、次に図３（Ｃ）に示されているように、X‐fillingを実行してできるだけ多くのニュートラルクロック制御信号を無効化信号（値＝０）に置き換える。無効化クロック制御信号（図３（Ｃ）のＦＦ1およびＦＦ2）に制御されたすべてのＦＦが非アクティブなので、ラウンチ遷移は効率よくまとめて減らされる。このステージ１の処理が、図１の変換装置１により行われる。
　＜ステージ２（ＦＦ静止化）＞
　テストリラクゼーションを実行してできるだけ多くのアクティブ遷移ＦＦ（入力値≠出力値、すなわち、図３（Ｃ）のＦＦ3およびＦＦ4）をニュートラルＦＦ（入力値または出力値＝Ｘ、すなわち、図３（Ｄ）のＦＦ3およびＦＦ4）に置き換え、次にX‐fillingを実行してニュートラルＦＦの入力値と出力値を等値化することで、できるだけ多くのニュートラルＦＦを非遷移ＦＦ（入力値＝出力値、すなわち、図３（Ｅ）のＦＦ4）に置き換える。このようにして、個々のＦＦにおけるラウンチ遷移の数が減らされる。このステージ２の処理は、本願発明者等によって他の出願にて提案された技術等が用いられる。
　ＣＴＸ方式の主な貢献は下記の通りである。（１）クロック無効化に基づくテストリラクゼーション＆X‐filling：ＣＴＸは実速度スキャンテストにおけるクロックゲーティングの省電力可能性を完全に探索する。（２）ＦＦ静止化に基づくテストリラクゼーションおよびX‐filling：ＣＴＸはアクティブのままのＦＦの入力値と出力値をできるだけ一致させて個々のＦＦにおけるラウンチ遷移をさらに減らす。（３）クロックゲーティングの非干渉的用法：テストデータ操作を通じてクロックゲーティングを用いることで、ＣＴＸはＡＴＰＧの変化もテストデータの増加も故障検出率の減少も一切引き起こさない。（４）Ｘビット効率：クロック無効化およびＦＦ静止化によってＣＴＸはＸビットがほとんどなくともラウンチ遷移を著しく減らす。
　［問題の形式化］
　実速度スキャンテストにおけるクロックゲーティングに基づくラウンチ遷移を減少するという課題は以下のようになる。Vinitialをあるテストベクトル集合と仮定する。以下の条件下で新しいテストベクトル集合Vfinalを見つけよ。（１）Vfinalの故障検出率はVinitialの故障検出率より小さくはない。（２）VfinalのサイズはVinitialのサイズと等しい。（３）Vfinalのピークラウンチ遷移はクロック無効化およびFF静止化を用いてVinitialのピークラウンチ遷移よりもできるだけ小さくする。
　［基本概念］
　上記の課題を解決するために、ＣＴＸ（Clock－Gating－Based　Test　Relaxation　and　X－Filling）を提案する。以下はＣＴＸの手順を述べる上で有用な用語であり、以下のように定義する。
　定義Ａ：入力ベクトルにおけるクロック制御信号ＥＮの値が論理値１（０）であるとき、ＥＮは有効である（無効である）という。値がＸであるとき、ＥＮはニュートラルであるという。例えば、図３（Ａ）（Ｂ）（Ｃ）におけるＥＮAはそれぞれ、有効な、ニュートラルな、無効なクロック制御信号である。
　定義Ｂ：ＦＦあるいはクロックゲートＦＦ群へのクロックが有効（無効）であるとき、そのＦＦあるいはそのクロックゲートＦＦ群はアクティブ（非アクティブ）であるという。例えば、図３（Ｃ）におけるＦＦ1およびＦＦ2（ＦＦ3およびＦＦ4）は非アクティブ（アクティブ）ＦＦである。クロックゲートＦＦ群｛ＦＦ1，ＦＦ2｝（｛ＦＦ3，ＦＦ4｝）は非アクティブ（アクティブ）である、ともいう。
　定義Ｃ：ＦＦの入力値と出力値が同じ（異なる）論理値であるとき、そのＦＦは非遷移ＦＦ（遷移ＦＦ）であるという。ＦＦの入力値あるいは出力値がＸであるとき、そのＦＦはニュートラルＦＦという。例えば、図３（Ｄ）のＦＦ3およびＦＦ4は両方ともニュートラルＦＦである。図３（Ｅ）において、ＦＦ3は遷移ＦＦであり、ＦＦ4は非遷移ＦＦであり、両方ともアクティブである。
　ＣＴＸは以下の２つの見解に基づいている。
　見解１：全ての有効クロック制御信号が実際に有効である必要はない。このことが起こるのは、あるテストベクトル内の故障を検出するためにクロック制御信号を有効にしたものの、後にその故障がそのクロック制御信号が有効である必要のない他のテストベクトルによって検出されるかもしれない場合である。
　見解２：故障検出のためにはあるＦＦのみがアクティブでさえあればよい場合であっても、同じクロックゲートＦＦ群にあるＦＦは同じクロック制御信号を共有しているので、他の全てのＦＦもアクティブでなければならない。この結果、クロックゲーティングが粗い場合には特に、不必要な遷移が起こる。
　図４は、ＣＴＸの基本概念を示したフロー図である。
　1番目の見解は図４に示したＣＴＸのステージ１（Clock－Disabling）に通じている。テストリラクゼーションを実行してできるだけ多くの有効クロック制御信号をニュートラル信号に置き換え、次にX‐fillingを実行してできるだけ多くのニュートラルクロック制御信号を無効信号に置き換える。このようにして、クロックゲーティングをまとめて削減する能力のおかげで、ラウンチ遷移はクロックゲートＦＦ群レベルで効率よく削減される。図１の変換装置１の動作が実行される内容である。
　２番目の見解は図１４に示したＣＴＸのステージ２（ＦＦ静止化）に通じている。テストリラクゼーションを実行してできるだけ多くのアクティブ遷移ＦＦをニュートラルＦＦに置き換え、次にX‐fillingを実行してできるだけ多くのニュートラルＦＦを非遷移ＦＦに置き換える。このようにして、ラウンチ遷移は個々のＦＦレベルでさらに削減される。
　［回路モデル］
　図５は、ＣＴＸのためのテスト生成を目的とする、ｍ個のクロックゲーティングブロックを含む回路のモデルを示す図である。
　まず、図１５に示すように全て特定されたテストベクトルνは最終シフトパルスＳLの立ち上がりエッジの時にロードされる。νはＦＦの出力値に対応するＰＰＩ部＜ν：PPI＞および初期入力値に対応するＰＩ部＜ν：PI＞からなる。クロック制御論理回路の組み合わせは、図５に示されているもののように、ｍ個のクロックゲーティングブロックに対応するｍ個のクロック制御信号ＥＮ1、ＥＮ2、・・・ＥＮmを生じさせる。クロック制御信号はそれぞれ無効かもしれず有効かもしれず、対応するクロックゲートＦＦ群がラウンチキャプチャパルスＣ1時にアクティブであるか否かを決定する。
　［ＣＴＸの手順］
　上記した図４に示したＣＴＸの基本概念に基づいてＣＴＸの手続きは次のように記述できる。
入力：Ｖ0＝｛ν0 i｜ｉ＝１，２，・・・，ｎ｝　　／／初期テストベクトル集合
出力：Ｖ2＝｛ν2 i｜ｉ＝１，２，・・・，ｎ｝　　／／最終テストベクトル集合
＜ステージ１（クロック無効化）＞
（1－1）ｉ＝１，２，・・・，ｎに対して、RS（ν0 i）＝｛ν0 i下で少なくとも1つの有効クロック制御信号から到達可能なν0 i内のビット｝とする。
（1－2）Ｔ1＝RS（ν0 1）∪RS（ν0 2）・・・∪RS（ν0 n）とする。
（1－3）Ｖ0に制限付きテストリラクゼーションを実行して、Ｖ0の故障検出率を保持しつつ、Ｔ1内のできるだけ多くのビットをＸビットに置き換える。得られた部分的に特定されたテストキューブをＣ1＝｛ｃ1 i｜ｉ＝１，２，・・・，ｎ｝とする。
（1－4）ｉ＝１，２，・・・，ｎに対して、ｃ1 i内の各いくつかのＸビットに対して適切な論理値を割り当てることでｃ1 i下の各ニュートラルクロック制御信号に対して０を正当化するよう試みる。
（1－5）ｉ＝１，２，・・・，ｎに対して、ｃ1 i内に残っているＸビットに対して低ＬＳＡのX‐fillingを実行する。得られた全て特定されたテストベクトルの集合をV1＝｛ν1 i｜ｉ＝１，２，・・・，ｎ｝とする。
＜ステージ２（FF静止化）＞
（2－1）ｉ＝１，２，・・・，ｎに対して、RF（ν1i）＝｛ν1 i下でアクティブ遷移ＦＦに対応するν1 i内のビット｝とする。
（2－2）Ｔ2＝RF（ν11）∪RF（ν12）・・・∪RF（ν1n）とする。
（2－3）Ｖ1に制限付きテストリラクゼーションを実行して、（1）Ｖ1の故障検出率および（2）全てのクロック制御信号の論理値を保持しつつ、Ｔ2内のできるだけ多くのビットをXビットに置き換える。得られた部分的に特定されたテストキューブをＣ2＝｛ｃ2 i｜ｉ＝１，２，・・・，ｎ｝とする。
（2－4）ｉ＝１，２，・・・，ｎに対して、ｃ2 i内のXビットに対して低ＬＳＡのX‐fillingを実行する。得られた全て特定されたテストベクトルの集合をＶ2＝｛ν2 i｜ｉ＝１，２，・・・，ｎ｝とする。
　［制限付きテストリラクゼーション］
　ＣＴＸのキーとなる操作は、全て特定されたテストベクトル集合Vに実行される制限付きリラクゼーションであり、（１）Vの故障検出率および（２）S内のターゲット列の論理値を保持したまま、Ｔ内のできるだけ多くのターゲットビットをＸビットに置き換えるために実行する。結果として部分的に特定されたテストキューブCが得られる。以上のことは図６に示されており、＊印はターゲットビットの位置を表している。ステップ（1－3）ではＳ＝φを仮定することが可能であり、ここでの制限付きテストリラクゼーションでは故障検出率のみが保持される必要がある。
　［制限付きテストリラクゼーションの手順］
　図６は、制限付きテストリラクゼーションの手順を説明するための図である。
　まず、図６において、入力Vは全て特定されたテストベクトル集合である。Tはターゲットビット集合である。Ｓはターゲット列集合（ＣＴＸのステップ（1－3）では、Ｓ＝φ）である。出力Ｃ：結果として得られる部分的に特定されたテストキューブ集合である。
　ステップS－1では、Ｖの全ての必須故障を特定する。それらの故障はそれぞれＶ内のあるテストベクトルによってのみ検出され、2回検出故障シミュレーションによって特定される。
　ステップS－2では、Ｖ内のビットであって、（１）全ての必須故障を検出するために、および、（２）Ｓ内の全てのターゲット列の論理値を保持するために、論理値が必要とされる全てのビットを、Ｔ内のビットはできるだけ避けるようなやり方で、特定する。そのようなビットはＡＴＰＧでも広く応用されている正当化操作を用いて容易に見つけ出される。続いてＶ内の特定されたビットをＸビットに置き換え、中間テストキューブ集合Ｃ´が得られる。
　ステップS－3では、３値故障シミュレーションをＣ´に実行してＶの全ての非必須故障を求める。検出されなかった全ての非必須故障については、それらを検出するために論理値が必要とされるＶ内のＸビットを、Ｔ内のビットはできるだけ避けるようなやり方で、特定する。続いて特定されたＸビットをＶ内のそのビットの元の論理値を用いて回復する。こうして最終テストキューブ集合Ｃが得られる。
　なお、制限付きテストリラクゼーションの手順の時間的コストはＯ（Ｍ×Ｎ）である。ここで、ＭおよびＮはそれぞれ故障の数およびテストベクトルの数である。
　［実験結果］
　図７は実験結果を説明するための二つの表を示す図である。
　ＣＴＸテスト生成方式は評価実験のためにC言語を用いて実装されている。ゲートクロックを備えたベンチマーク回路が入手できないため、オープンソースのマイクロプロセッサデザインであるpicoJava（登録商標）を合成し図７（Ａ）の表に示す2つのテスト回路TC－1およびTC－2を作成した。１つのクロックゲーティングブロックは1つのクロックゲートＦＦ群に対応している。評価実験はTC－1およびTC－2に対して行われ、結果は図７（Ｂ）の表にまとめた。遷移ＬＯＣ遅延テストベクトルはTetraMAX（登録商標）によって生成される。テストベクトル数および故障検出率はそれぞれ“ベクトル数”および“故障検出率（％）”の下に表示されている。（1）Preferred‐Fillを用いたXID、（2）JP‐Fillを用いたXID、（3）提案したＣＴＸ方式を用いた３つの実験を行った。ここで、XIDとはゲートクロックを用いないテストリラクゼーションシステムである。WSA基準による最初のテストベクトル集合に対するラウンチ遷移の削減率はそれぞれ“XID＋Preferred”、“XID＋JP”、“CTX”の下に示されている。図７（Ｂ）の表はＣＴＸ方式が従来のテストリラクゼーションとX‐fillingに基づいたこれまでの方式よりも効率的であることを示している。また、クロックゲートメカニズムが大量に用いられている低電力デバイスにＣＴＸが特に効率的であることも示されている。
　実験結果も踏まえ、以下のことが言える。
　（１）ＣＴＸは実速度スキャンテストにおける歩留まり損失リスクを削減する上で、ＣＴＸはテストデータの増加も故障検出率の低下も回路／クロッキングの変更も回路のパフォーマンスの低下も一切引き起こさないという意味で、非干渉的である。このことがＣＴＸをどんなパワーセーフテスト生成フローにおいても利用価値の高いものにしている。（２）ＣＴＸはテストキューブ内のＸビットの数が限られているテストコンパクションおよびテストコンプレッションに適用可能である。ＣＴＸは最初のテストベクトル量が不変であるような巧みなやり方でクロックゲートを十分に活用することでそのようなＸビット不足を補っている。
　［まとめ］
　以上のように、実速度スキャンテストにおいて歩留り損失を生じさせうるラウンチ遷移を効率的に削減するために、ＣＴＸ（Clock－Gating－Based　Test　Relaxation　and　X－Filling）という方式を提案した。基本的な考え方はクロックゲーティングを用いて故障検出に貢献しないＦＦをできるだけ多く無効化することである。ＣＴＸはテストリラクゼーションおよびX‐fillingにクロックゲーティングを十分に活用する種類のものとしては初めてのものである。ＣＴＸはテストサイズ、故障検出率、ＡＴＰＧ・回路・クロックの設計、および機能上のパフォーマンスに全く影響を及ぼさずに歩留り損失を削減できる。その上、ＣＴＸはＸビットが限られているようないかなるテストコンプレッション方式にも適用可能である。
　なお、上記まででは、図１０に示すようなフルスキャン順序回路を用いて説明したが、図８に示すようなパーシャルスキャン回路にも適用可能である。ここで、パーシャルスキャン回路とは、一部のフリップフロップをスキャンフリップフロップに置き換えた上で、それらを用いて１本若しくは複数本のスキャンチェーンを形成するものである。また、パイプライン順序回路に対しても適用可能である。
　具体的には、組合せ回路部分３０００と順序回路のフリップフロップ３００１とパーシャルスキャン順序回路のスキャンフリップフロップ３００２とから構成される。組合せ回路部分３０００は図１０の組合せ回路部分１２０１と同様ではあるが、その入力は＜ｖ：ＰＰＩ＞がスキャンシフトによってスキャンフリップフロップ３００２に設定される部分＜ｖ：ＰＰＩｎ２＞とフリップフロップ３００１に設定される部分＜ｖ：ＰＰＩｎ１＞からなる。また、組合せ回路部分３０００からの出力は同じく図１０の組合せ回路部分１２０１と同様であるが、テストベクトルｖに対するテスト応答ｆ（ｖ）としての外部出力線に直接現れる部分＜ｆ（ｖ）：ＰＯ＞と擬似外部出力線に現れる部分＜ｆ（ｖ）：ＰＰＯ＞のうち、＜ｆ（ｖ）：ＰＰＯ＞はスキャンキャプチャによってスキャンフリップフロップ３００２に取り込まれる部分＜ｆ（ｖ）：ＰＰＯｎ２＞とフリップフロップ３００１に取り込まれる部分＜ｆ（ｖ）：ＰＰＯｎ１＞からなる。
　図８（ｂ）は図８（ａ）におけるスキャンフリップフロップ３００２におけるスキャンキャプチャの前と後において論理値に相違が発生する場合の一例を示す。
　図１０（ｂ）とも同様であるが、図８（ｂ）において、テストベクトル＜ｖ：ＰＰＩｎ２＞の要素である一つのビットａと、それに対応するテスト応答＜ｆ（ｖ）：ＰＰＯｎ２＞が、スキャンフリップフロップ３００２で異なる論理値を取ると、キャプチャモードの際に論理値の相違（以下、遷移とする）が発生する。ある一つのテストベクトルに対する遷移の数は、そのテストベクトルを原因とした組合せ回路部分３０００を含めた回路全般で発生する消費電力と深く関係しているため、テストベクトルに対するキャプチャ時の遷移の数を削減することで、キャプチャ時の消費電力を低減することができる。このような処理が図４のステージ２（FF静止化）の処理として行われる。
　なお、上記では故障検出対象の論理回路の例として、フルスキャン順序回路の組み合わせ回路部分の場合のほか、パーシャルスキャン回路の組合わせ回路部分の場合も示したが、パイプライン方式の論理回路などの他の論理回路であってもよい。
７　　特定部
９　　割当部
１１　　入力未定値ビット特定部
１３　　入力論理ビット特定部

Claims (7)

  1. 　与えられる集合であって、故障検出対象の論理回路に入力される入力ビットが、論理値１若しくは論理値０の論理ビットからなるテストベクトルの集合、少なくとも一つのビットが未定値の未定値ビットを含み残余のビットが論理ビットであるテストキューブの集合、又は、テストベクトルとテストキューブとの組み合わせの集合から、前記与えられた集合が持つ少なくとも１つの特性を維持しつつ若しくは向上させつつ新たな集合を生成する生成装置であって、
    　入力ビットにおける論理ビット及び未定値ビットとすべきビットを特定する特定手段を備え、
    前記特定手段が、
    　前記論理回路内の特定の内部信号線であって、それぞれに指定される論理値を有している第一の特定内部信号線、それぞれに指定される論理値とは異なる論理値を有している第二の特定内部信号線、及び、未定値を有している第三の特定内部信号線に関し、
    　前記与えられた集合に基づき、前記特性を維持しながら若しくは向上させながら、
    　　前記第一の特定内部信号線が有する前記各指定される論理値の少なくとも一つを未定値の状態に変更させること、
    　　前記第二の特定内部信号線には当該異なる論理値の少なくとも一つを維持させて当該維持された異なる論理値を有する第二の特定内部信号線を前記指定される論理値以外の状態とさせること、及び、
    　　前記第三の特定内部信号線には当該未定値の少なくとも一つを維持させ又は前記異なる論理値に変更させて当該維持された未定値を有する又は当該変更された異なる論理値を有する第三の特定内部信号線を前記指定される論理値以外の状態とさせることについて、
    　　少なくともいずれかが可能な、入力ビットにおける論理ビット及び未定値ビットとすべきビットを、
    　特定する、生成装置。
  2. 　前記特定の内部信号線には後段回路が接続されており、
    　前記各指定される論理値及び前記各指定される論理値とは異なる論理値は、前記後段回路をコントロールする値である、請求項１記載の生成装置。
  3. 　前記後段回路はフリップフロップ回路群であり、前記特定の内部信号線は前記フリップフロップ回路群を制御するための信号線であり、
    　前記特定の内部信号線に論理値１又は論理値０を割り当てる割当手段をさらに備え、
    　前記割当手段が、前記特定処理により特定された未定値ビットとすべきビットを含む入力ビットにおける未定値ビットに対し、
    　　前記第一の特定内部信号線が未定値の状態に変更可能なものについては前記各指定される論理値とは異なる論理値を有するように論理値１又は論理値０を割り当て、
    　　前記第三の特定内部信号線が維持された未定値を有している場合には前記各指定される論理値とは異なる論理値を有するように論理値１又は論理値０を割り当てる、請求項２記載の生成装置。
  4. 　与えられる集合であって、故障検出対象の論理回路に入力される入力ビットが、論理値１若しくは論理値０の論理ビットからなるテストベクトルの集合、少なくとも一つのビットが未定値の未定値ビットを含み残余のビットが論理ビットであるテストキューブの集合、又は、テストベクトルとテストキューブとの組み合わせの集合から、前記与えられた集合が持つ少なくとも１つの特性を維持しつつ若しくは向上させつつ新たな集合を生成する生成方法であって、
    　特定手段が、前記論理回路内の特定の内部信号線であって、それぞれに指定される論理値を有している第一の特定内部信号線、それぞれに指定される論理値とは異なる論理値を有している第二の特定内部信号線、及び、未定値を有している第三の特定内部信号線に関し、
    　前記与えられた集合に基づき、前記特性を維持しながら若しくは向上させながら、
    　　前記第一の特定内部信号線が有する前記各指定される論理値の少なくとも一つを未定値の状態に変更させること、
    　　前記第二の特定内部信号線には当該異なる論理値の少なくとも一つを維持させて当該維持された異なる論理値を有する第二の特定内部信号線を前記指定される論理値以外の状態とさせること、及び、
    　　前記第三の特定内部信号線には当該未定値の少なくとも一つを維持させ又は前記異なる論理値に変更させて当該維持された未定値を有する又は当該変更された異なる論理値を有する第三の特定内部信号線を前記指定される論理値以外の状態とさせることについて、
    　　少なくともいずれかが可能な、入力ビットにおける論理ビット及び未定値ビットとすべきビットを、
    　特定する特定処理を含む、生成方法。
  5. 　前記特定の内部信号線には後段回路が接続されており、
    　前記各指定される論理値及び前記各指定される論理値とは異なる論理値は、前記後段回路をコントロールする値である、請求項４記載の生成方法。
  6. 　前記後段回路はフリップフロップ回路群であり、前記特定の内部信号線は前記フリップフロップ回路群を制御するための信号線であり、
    　割当手段が、前記特定処理により特定された未定値ビットとすべきビットを含む入力ビットにおける未定値ビットに対し、
    　　前記第一の特定内部信号線が未定値の状態に変更可能なものについては前記各指定される論理値とは異なる論理値を有するように論理値１又は論理値０を割り当て、
    　　前記第三の特定内部信号線が維持された未定値を有している場合には前記各指定される論理値とは異なる論理値を有するように論理値１又は論理値０を割り当てる、
    　割当処理を含む、請求項５記載の生成方法。
  7. 　請求項４から６のいずれかに記載の生成方法をコンピュータに実行させることが可能なプログラム。
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