JPH10312700A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH10312700A JPH10312700A JP9124010A JP12401097A JPH10312700A JP H10312700 A JPH10312700 A JP H10312700A JP 9124010 A JP9124010 A JP 9124010A JP 12401097 A JP12401097 A JP 12401097A JP H10312700 A JPH10312700 A JP H10312700A
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- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
Abstract
(57)【要約】
【課題】 不良解析メモリの容量を有効に使用し、被試
験メモリの試験及び不良救済の効率を向上させることが
可能な構成の半導体試験装置を提供する。 【解決手段】 本発明に係る半導体試験装置は、入力信
号、アドレス信号及び期待値信号を発生する信号発生部
と、被試験半導体装置が出力した出力信号と期待値信号
とを比較して良否判定を行い、良否信号を発生する良否
判定部と、良否信号を記憶する不良解析メモリを有する
不良解析メモリ部とを備え、信号発生部が発生するアド
レス信号のアドレス空間は、被試験半導体装置のメモリ
セルの種類別に設定され、かつ、信号発生部はアドレス
空間を随時切り換えるアドレス空間切換手段を有し、不
良解析メモリ部は、アドレス信号が属するアドレス空間
に応じて所定のアドレスを設定するものである。
験メモリの試験及び不良救済の効率を向上させることが
可能な構成の半導体試験装置を提供する。 【解決手段】 本発明に係る半導体試験装置は、入力信
号、アドレス信号及び期待値信号を発生する信号発生部
と、被試験半導体装置が出力した出力信号と期待値信号
とを比較して良否判定を行い、良否信号を発生する良否
判定部と、良否信号を記憶する不良解析メモリを有する
不良解析メモリ部とを備え、信号発生部が発生するアド
レス信号のアドレス空間は、被試験半導体装置のメモリ
セルの種類別に設定され、かつ、信号発生部はアドレス
空間を随時切り換えるアドレス空間切換手段を有し、不
良解析メモリ部は、アドレス信号が属するアドレス空間
に応じて所定のアドレスを設定するものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体試験装置に関
し、特に、冗長（救済）回路の不良を考慮しながら、被
試験メモリのメモリセルの不良救済を行う場合の半導体
試験装置として好適なものである。
し、特に、冗長（救済）回路の不良を考慮しながら、被
試験メモリのメモリセルの不良救済を行う場合の半導体
試験装置として好適なものである。
【０００２】
【従来の技術】図６は、従来の半導体試験装置の構成を
示すブロック図である。
示すブロック図である。
【０００３】図６の半導体試験装置は、装置全体の動作
を制御する中央制御装置６１と、各種信号のパターンを
発生するパターン発生器６２と、パターン発生器６２か
ら受信した各種信号のパターンに応じて波形整形を行
い、各種信号を被試験メモリ６８に入力する波形整形器
６６と、被試験メモリ６８からの出力データ信号とパタ
ーン発生器６２からの期待値パターンとを比較して被試
験メモリ６８の良否判定を行う良否判定器６９と、良否
判定器６９からの良否信号を受信して記憶する不良解析
メモリ部６０とから構成されている。被試験メモリ６８
は、試験対象となっている半導体メモリ装置である。
を制御する中央制御装置６１と、各種信号のパターンを
発生するパターン発生器６２と、パターン発生器６２か
ら受信した各種信号のパターンに応じて波形整形を行
い、各種信号を被試験メモリ６８に入力する波形整形器
６６と、被試験メモリ６８からの出力データ信号とパタ
ーン発生器６２からの期待値パターンとを比較して被試
験メモリ６８の良否判定を行う良否判定器６９と、良否
判定器６９からの良否信号を受信して記憶する不良解析
メモリ部６０とから構成されている。被試験メモリ６８
は、試験対象となっている半導体メモリ装置である。
【０００４】パターン発生器６２は、アドレスパターン
を発生するアドレス発生器６３と、入力データパターン
及び期待値パターンを発生するデータ発生器６４と、制
御信号パターンを発生する制御信号発生器６５とを備え
ている。波形生成器６６は、各種信号のパターンのいず
れかを選択するパターン選択器６７を備えている。不良
解析メモリ部６０は、被試験メモリ６８の試験対象とな
っているアドレスのアドレスパターンを、被試験メモリ
６８の構造に応じて、良否信号を不良解析メモリ７２に
記憶する際におけるアドレスに変換するアドレス設定部
７１と、良否判定器からの良否信号を記憶する不良解析
メモリ７２とを備えている。
を発生するアドレス発生器６３と、入力データパターン
及び期待値パターンを発生するデータ発生器６４と、制
御信号パターンを発生する制御信号発生器６５とを備え
ている。波形生成器６６は、各種信号のパターンのいず
れかを選択するパターン選択器６７を備えている。不良
解析メモリ部６０は、被試験メモリ６８の試験対象とな
っているアドレスのアドレスパターンを、被試験メモリ
６８の構造に応じて、良否信号を不良解析メモリ７２に
記憶する際におけるアドレスに変換するアドレス設定部
７１と、良否判定器からの良否信号を記憶する不良解析
メモリ７２とを備えている。
【０００５】中央制御装置６１は、試験プログラムに基
づき、パターン発生器６２及び波形整形器６６、良否判
定器６９、不良解析メモリ部６０をバスラインを通じて
動作制御信号により制御し、また、不良解析メモリ部６
０内の不良情報（良：“０”／不良：“１”）を処理し
たり、不良解析メモリ部６０へ“０”／“１”の情報を
書き込む。
づき、パターン発生器６２及び波形整形器６６、良否判
定器６９、不良解析メモリ部６０をバスラインを通じて
動作制御信号により制御し、また、不良解析メモリ部６
０内の不良情報（良：“０”／不良：“１”）を処理し
たり、不良解析メモリ部６０へ“０”／“１”の情報を
書き込む。
【０００６】パターン発生器６２のアドレス発生器６３
は、被試験メモリ６８に対するアドレスパターンと、不
良解析メモリ部６０へのアドレスパターンとを発生す
る。パターン発生器６２のデータ発生器６４は、被試験
メモリ６８に対する入力データパターンと、被試験メモ
リ６８からの出力データ信号が比較対照される期待値パ
ターンをと発生する。パターン発生器６２の制御信号発
生器６５は、被試験メモリ６８に対する制御信号パター
ンを発生する。
は、被試験メモリ６８に対するアドレスパターンと、不
良解析メモリ部６０へのアドレスパターンとを発生す
る。パターン発生器６２のデータ発生器６４は、被試験
メモリ６８に対する入力データパターンと、被試験メモ
リ６８からの出力データ信号が比較対照される期待値パ
ターンをと発生する。パターン発生器６２の制御信号発
生器６５は、被試験メモリ６８に対する制御信号パター
ンを発生する。
【０００７】波形整形器６６は、パターン発生器６２か
ら受信したアドレス信号、入力データ信号、制御信号の
パターンに応じて波形整形を行い、被試験メモリ６８へ
の入力信号、即ち、アドレス信号及び入力データ信号、
制御信号を発生する。波形整形器６６のパターン選択器
６７は、被試験メモリ６８への入力信号の基となる複数
のパターンのいずれかを選択できる。
ら受信したアドレス信号、入力データ信号、制御信号の
パターンに応じて波形整形を行い、被試験メモリ６８へ
の入力信号、即ち、アドレス信号及び入力データ信号、
制御信号を発生する。波形整形器６６のパターン選択器
６７は、被試験メモリ６８への入力信号の基となる複数
のパターンのいずれかを選択できる。
【０００８】良否判定器６９は、被試験メモリ６８から
の出力データ信号とパターン発生器６２からの期待値パ
ターンとを比較して、被試験メモリ６８の良否判定を行
う。
の出力データ信号とパターン発生器６２からの期待値パ
ターンとを比較して、被試験メモリ６８の良否判定を行
う。
【０００９】不良解析メモリ部６０のアドレス設定部７
１は、被試験メモリ６８の試験対象となっているメモリ
セル領域のアドレスのアドレスパターン（パターン発生
器６２からのアドレスパターン）を、被試験メモリ６８
の構造に応じて、良否信号を不良解析メモリ７２に記憶
する際におけるアドレスに変換する。不良解析メモリ部
６０の不良解析メモリ７２は、アドレス設定部７１によ
り変換されたアドレスによりアクセスされ、そのアドレ
スに良否を示す良否信号（良の場合：“０”、不良の場
合：“１”）を書き込むメモリである。
１は、被試験メモリ６８の試験対象となっているメモリ
セル領域のアドレスのアドレスパターン（パターン発生
器６２からのアドレスパターン）を、被試験メモリ６８
の構造に応じて、良否信号を不良解析メモリ７２に記憶
する際におけるアドレスに変換する。不良解析メモリ部
６０の不良解析メモリ７２は、アドレス設定部７１によ
り変換されたアドレスによりアクセスされ、そのアドレ
スに良否を示す良否信号（良の場合：“０”、不良の場
合：“１”）を書き込むメモリである。
【００１０】図６の半導体試験装置は、以下のように動
作する。
作する。
【００１１】中央制御装置６１からの動作制御信号に応
じて、パターン発生器６２はアドレスパターン、入力デ
ータパターン及び期待値パターン、制御信号パターンを
アドレス発生器６３、データ発生器６４、制御信号発生
器６５により発生する。波形整形器６６は、アドレスパ
ターン、入力データパターン及び制御信号パターンを受
けてそれらのパターンのうち被試験メモリ６８のいずれ
かのメモリセル領域に対するパターンをそれぞれ選択
し、波形整形を行ってアドレス信号、入力データ信号及
び制御信号として被試験メモリ６８に入力する。被試験
メモリ６８は、それらの信号に応じた所定の動作を行っ
て出力データ信号を出力する。良否判定器６９は、被試
験メモリ６８からの出力データ信号と、パターン発生器
６２からの期待値パターンとを比較し、被試験メモリ６
８の良否判定を行い、その結果を良否信号として出力す
る。良否信号は不良解析メモリ部６０へ入力され、この
ときパターン発生器６２から不良解析メモリ部６０に入
力されるアドレスパターンを被試験メモリ６８の構成に
応じて不良解析メモリ７２のアドレスに変換し、その不
良解析メモリ７２のアドレスに良否信号が格納される。
じて、パターン発生器６２はアドレスパターン、入力デ
ータパターン及び期待値パターン、制御信号パターンを
アドレス発生器６３、データ発生器６４、制御信号発生
器６５により発生する。波形整形器６６は、アドレスパ
ターン、入力データパターン及び制御信号パターンを受
けてそれらのパターンのうち被試験メモリ６８のいずれ
かのメモリセル領域に対するパターンをそれぞれ選択
し、波形整形を行ってアドレス信号、入力データ信号及
び制御信号として被試験メモリ６８に入力する。被試験
メモリ６８は、それらの信号に応じた所定の動作を行っ
て出力データ信号を出力する。良否判定器６９は、被試
験メモリ６８からの出力データ信号と、パターン発生器
６２からの期待値パターンとを比較し、被試験メモリ６
８の良否判定を行い、その結果を良否信号として出力す
る。良否信号は不良解析メモリ部６０へ入力され、この
ときパターン発生器６２から不良解析メモリ部６０に入
力されるアドレスパターンを被試験メモリ６８の構成に
応じて不良解析メモリ７２のアドレスに変換し、その不
良解析メモリ７２のアドレスに良否信号が格納される。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
半導体試験装置においては、不良解析メモリを複数の領
域に分けて被試験メモリの複数種類の不良情報を記憶
し、被試験メモリの不良救済を行う場合に、以下のよう
な問題点があった。尚、ここでは、不良解析メモリを４
つの領域に分割し、被試験メモリのメモリセル領域
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）における不良情報を格
納する場合について考える。
半導体試験装置においては、不良解析メモリを複数の領
域に分けて被試験メモリの複数種類の不良情報を記憶
し、被試験メモリの不良救済を行う場合に、以下のよう
な問題点があった。尚、ここでは、不良解析メモリを４
つの領域に分割し、被試験メモリのメモリセル領域
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）における不良情報を格
納する場合について考える。
【００１３】図７は、従来の半導体試験装置の不良解析
メモリに不良情報を格納する場合における不良解析メモ
リのアドレス空間の割り当てを２次元的に表した説明
図、図８は、従来の半導体試験装置の不良解析メモリに
不良情報を格納する場合における不良解析メモリのアド
レス空間の割り当てを１次元的に表した説明図である。
不良解析メモリの全領域は４つの領域に等分割され、４
つの各領域内には被試験メモリのメモリセル領域
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）におけるメモリセル不
良の不良情報を格納したメモリセル不良（Ａ）格納領域
８１，メモリセル不良（Ｂ）格納領域８２，メモリセル
不良（Ｃ）格納領域８３，メモリセル不良（Ｄ）格納領
域８４がそれぞれ形成されている。
メモリに不良情報を格納する場合における不良解析メモ
リのアドレス空間の割り当てを２次元的に表した説明
図、図８は、従来の半導体試験装置の不良解析メモリに
不良情報を格納する場合における不良解析メモリのアド
レス空間の割り当てを１次元的に表した説明図である。
不良解析メモリの全領域は４つの領域に等分割され、４
つの各領域内には被試験メモリのメモリセル領域
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）におけるメモリセル不
良の不良情報を格納したメモリセル不良（Ａ）格納領域
８１，メモリセル不良（Ｂ）格納領域８２，メモリセル
不良（Ｃ）格納領域８３，メモリセル不良（Ｄ）格納領
域８４がそれぞれ形成されている。
【００１４】不良解析メモリの４つの等分割された領域
のうち、いずれの領域にアクセスするかを制御する切換
信号は、例えば、アドレス信号の一部であるため、その
信号で、４つの領域のいずれかを選択することになる。
４つの領域のいずれかを選択するこの信号は、例えば、
アドレス信号の最上位の２ビットであるため、不良解析
メモリ全体を４等分して分割し、分割された４つの各領
域にはそれぞれメモリセル不良（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）の各格納領域が形成される。
のうち、いずれの領域にアクセスするかを制御する切換
信号は、例えば、アドレス信号の一部であるため、その
信号で、４つの領域のいずれかを選択することになる。
４つの領域のいずれかを選択するこの信号は、例えば、
アドレス信号の最上位の２ビットであるため、不良解析
メモリ全体を４等分して分割し、分割された４つの各領
域にはそれぞれメモリセル不良（Ａ）、（Ｂ）、
（Ｃ）、（Ｄ）の各格納領域が形成される。
【００１５】しかし、このとき、不良解析メモリの分割
された４つの各領域に形成されたメモリセル不良（Ａ）
格納領域８１，メモリセル不良（Ｂ）格納領域８２，メ
モリセル不良（Ｃ）格納領域８３，メモリセル不良
（Ｄ）格納領域８４の容量が等しくない場合、実際に不
良情報が格納されるのは図７及び図８の実線で囲まれた
部分だけであり、不良解析メモリの容量が無駄になると
いう問題点がある。
された４つの各領域に形成されたメモリセル不良（Ａ）
格納領域８１，メモリセル不良（Ｂ）格納領域８２，メ
モリセル不良（Ｃ）格納領域８３，メモリセル不良
（Ｄ）格納領域８４の容量が等しくない場合、実際に不
良情報が格納されるのは図７及び図８の実線で囲まれた
部分だけであり、不良解析メモリの容量が無駄になると
いう問題点がある。
【００１６】即ち、不良解析メモリの４等分割された各
領域のアドレスは２進数で構成され、アドレス空間を増
加させるときは２倍ずつ増加させる必要がある。また、
各領域に必要なアドレス空間は、最大の容量を有するメ
モリセル不良（Ａ）格納領域８１が形成される領域に必
要なアドレスに合わせて確保しなければならないため、
図７に示された縦軸及び横軸の分だけ、アドレス空間が
必要となる。従って、メモリセル不良（Ｂ）格納領域８
２，メモリセル不良（Ｃ）格納領域８３，メモリセル不
良（Ｄ）格納領域８４が形成される領域は、上述のよう
にメモリセル不良（Ａ）格納領域８１が形成される領域
に必要なアドレスに合わせて確保されているので、図７
に示されるように、実際に使用されるのは、実線で囲ま
れた部分だけとなり、その外側の点線で囲まれた領域は
不使用領域となる。これを１次元的に表すと、図８に示
されるように、不良情報の格納に使用されない隙間領域
８０が生じ、不良解析メモリの容量が無駄となっている
ことが分かる。
領域のアドレスは２進数で構成され、アドレス空間を増
加させるときは２倍ずつ増加させる必要がある。また、
各領域に必要なアドレス空間は、最大の容量を有するメ
モリセル不良（Ａ）格納領域８１が形成される領域に必
要なアドレスに合わせて確保しなければならないため、
図７に示された縦軸及び横軸の分だけ、アドレス空間が
必要となる。従って、メモリセル不良（Ｂ）格納領域８
２，メモリセル不良（Ｃ）格納領域８３，メモリセル不
良（Ｄ）格納領域８４が形成される領域は、上述のよう
にメモリセル不良（Ａ）格納領域８１が形成される領域
に必要なアドレスに合わせて確保されているので、図７
に示されるように、実際に使用されるのは、実線で囲ま
れた部分だけとなり、その外側の点線で囲まれた領域は
不使用領域となる。これを１次元的に表すと、図８に示
されるように、不良情報の格納に使用されない隙間領域
８０が生じ、不良解析メモリの容量が無駄となっている
ことが分かる。
【００１７】また、不良解析メモリの４つの等分割され
た領域のうち、いずれの領域にアクセスするかを制御す
る切換信号は、アドレス信号の一部として発生させる必
要がある。しかし、この切換信号は、実際に被試験メモ
リのメモリセルに対してアクセスするためにパターン発
生器で行うレジスタ演算とは直接関係がない。そのた
め、被試験メモリの各メモリセル間を連続的に試験しよ
うとしても、各メモリセルの試験の間に、パターン発生
器でアドレスパターンを設定し直す動作が必要となり、
連続的な試験を行うことができないという問題がある。
た領域のうち、いずれの領域にアクセスするかを制御す
る切換信号は、アドレス信号の一部として発生させる必
要がある。しかし、この切換信号は、実際に被試験メモ
リのメモリセルに対してアクセスするためにパターン発
生器で行うレジスタ演算とは直接関係がない。そのた
め、被試験メモリの各メモリセル間を連続的に試験しよ
うとしても、各メモリセルの試験の間に、パターン発生
器でアドレスパターンを設定し直す動作が必要となり、
連続的な試験を行うことができないという問題がある。
【００１８】本発明は上記問題点に鑑みてなされたもの
で、その目的は、不良解析メモリの容量を有効に使用
し、被試験メモリの試験及び不良救済の効率を向上させ
ることが可能な構成の半導体試験装置を提供することで
ある。
で、その目的は、不良解析メモリの容量を有効に使用
し、被試験メモリの試験及び不良救済の効率を向上させ
ることが可能な構成の半導体試験装置を提供することで
ある。
【００１９】
【課題を解決するための手段】本発明に係る半導体試験
装置によれば、被試験半導体装置への入力信号と、入力
信号が入力される被試験半導体装置のメモリセルのアド
レスを指定するアドレス信号と、入力信号を被試験半導
体装置のアドレスのメモリセルに入力した場合に得られ
る出力の期待値を示す期待値信号とを発生する信号発生
部と、アドレスのメモリセルへの入力信号の入力に応じ
て被試験半導体装置が出力した出力信号と期待値信号と
を比較して、被試験半導体装置のアドレスのメモリセル
についての良否判定を行い、その判定結果についての良
否信号を発生する良否判定部と、メモリセルのアドレス
に対応する所定のアドレスに良否信号を記憶する不良解
析メモリを有する不良解析メモリ部とを備えた半導体装
置試験装置において、信号発生部が発生するアドレス信
号のアドレス空間は、被試験半導体装置のメモリセルの
種類別に設定され、かつ、信号発生部はアドレス空間を
随時切り換えるアドレス空間切換手段を有し、不良解析
メモリ部は、アドレス信号が属するアドレス空間に応じ
て所定のアドレスを設定するものであることを特徴と
し、この構成により、必要とされるアドレス空間を最小
限に抑制し、各メモリセル領域の不良情報を格納する不
良解析メモリの領域を随時切り換えることにより、不良
解析メモリの容量を有効に利用することができる。ま
た、各メモリセル領域の切り換えを示すアドレス信号
を、アドレスパターン発生のための演算と無関係に発生
させることができるので、各メモリセル間のアドレスの
関係に拘わらず、被試験メモリの各メモリセル間を連続
的に試験することが可能となり、各メモリセル領域に対
して同一の負荷を与えることができるようになる。
装置によれば、被試験半導体装置への入力信号と、入力
信号が入力される被試験半導体装置のメモリセルのアド
レスを指定するアドレス信号と、入力信号を被試験半導
体装置のアドレスのメモリセルに入力した場合に得られ
る出力の期待値を示す期待値信号とを発生する信号発生
部と、アドレスのメモリセルへの入力信号の入力に応じ
て被試験半導体装置が出力した出力信号と期待値信号と
を比較して、被試験半導体装置のアドレスのメモリセル
についての良否判定を行い、その判定結果についての良
否信号を発生する良否判定部と、メモリセルのアドレス
に対応する所定のアドレスに良否信号を記憶する不良解
析メモリを有する不良解析メモリ部とを備えた半導体装
置試験装置において、信号発生部が発生するアドレス信
号のアドレス空間は、被試験半導体装置のメモリセルの
種類別に設定され、かつ、信号発生部はアドレス空間を
随時切り換えるアドレス空間切換手段を有し、不良解析
メモリ部は、アドレス信号が属するアドレス空間に応じ
て所定のアドレスを設定するものであることを特徴と
し、この構成により、必要とされるアドレス空間を最小
限に抑制し、各メモリセル領域の不良情報を格納する不
良解析メモリの領域を随時切り換えることにより、不良
解析メモリの容量を有効に利用することができる。ま
た、各メモリセル領域の切り換えを示すアドレス信号
を、アドレスパターン発生のための演算と無関係に発生
させることができるので、各メモリセル間のアドレスの
関係に拘わらず、被試験メモリの各メモリセル間を連続
的に試験することが可能となり、各メモリセル領域に対
して同一の負荷を与えることができるようになる。
【００２０】被試験半導体装置のメモリセルの種類別に
設定されたアドレス空間は、相互に独立して設定された
ものとしたので、必要とされるアドレス空間を最小限に
抑制し、各メモリセル領域の不良情報を格納する不良解
析メモリの領域を随時切り換えることにより、不良解析
メモリの容量を有効に利用することができる。
設定されたアドレス空間は、相互に独立して設定された
ものとしたので、必要とされるアドレス空間を最小限に
抑制し、各メモリセル領域の不良情報を格納する不良解
析メモリの領域を随時切り換えることにより、不良解析
メモリの容量を有効に利用することができる。
【００２１】アドレス空間に応じて設定された所定のア
ドレスの集合は、連続したアドレス空間を形成している
ものとしたので、必要とされるアドレス空間を最小限に
抑制し、各メモリセル領域の不良情報を格納する不良解
析メモリの領域を随時切り換えることにより、不良解析
メモリの容量を有効に利用することができる。
ドレスの集合は、連続したアドレス空間を形成している
ものとしたので、必要とされるアドレス空間を最小限に
抑制し、各メモリセル領域の不良情報を格納する不良解
析メモリの領域を随時切り換えることにより、不良解析
メモリの容量を有効に利用することができる。
【００２２】
【発明の実施の形態】本発明に係る半導体試験装置にお
いては、被試験メモリへの信号印加アドレス及び不良解
析メモリへの不良情報を格納するためのアドレスを、被
試験メモリのメモリセルの種類別に随時切り換える点に
特徴がある。これにより、被試験メモリの試験を効率的
に行うことができ、被試験メモリの冗長回路の不良情報
を用いた被試験メモリの不良救済を効率良く行うことが
できる。
いては、被試験メモリへの信号印加アドレス及び不良解
析メモリへの不良情報を格納するためのアドレスを、被
試験メモリのメモリセルの種類別に随時切り換える点に
特徴がある。これにより、被試験メモリの試験を効率的
に行うことができ、被試験メモリの冗長回路の不良情報
を用いた被試験メモリの不良救済を効率良く行うことが
できる。
【００２３】以下、本発明に係る半導体試験装置の実施
の形態について、図面を参照しながら説明する。
の形態について、図面を参照しながら説明する。
【００２４】図１は、本発明に係る半導体試験装置の構
成を示すブロック図である。
成を示すブロック図である。
【００２５】図１の半導体試験装置は、装置全体の動作
を制御する中央制御装置１１と、各種信号のパターンを
発生するパターン発生器１２と、パターン発生器１２か
ら受信した各種信号のパターンに応じて波形整形を行
い、各種信号を被試験メモリ１８に入力する波形整形器
１６と、被試験メモリ１８からの出力データ信号とパタ
ーン発生器１２からの期待値パターンとを比較して被試
験メモリ１８の良否判定を行う良否判定器１９と、良否
判定器１９からの良否信号を受信して記憶する不良解析
メモリ部１０とから構成されている。被試験メモリ１８
は、試験対象となっている半導体メモリ装置である。
を制御する中央制御装置１１と、各種信号のパターンを
発生するパターン発生器１２と、パターン発生器１２か
ら受信した各種信号のパターンに応じて波形整形を行
い、各種信号を被試験メモリ１８に入力する波形整形器
１６と、被試験メモリ１８からの出力データ信号とパタ
ーン発生器１２からの期待値パターンとを比較して被試
験メモリ１８の良否判定を行う良否判定器１９と、良否
判定器１９からの良否信号を受信して記憶する不良解析
メモリ部１０とから構成されている。被試験メモリ１８
は、試験対象となっている半導体メモリ装置である。
【００２６】中央制御装置１１は、試験プログラムに基
づき、パターン発生器１２及び波形整形器１６、良否判
定器１９、不良解析メモリ部１０をバスラインを通じて
動作制御信号により制御し、また、不良解析メモリ部１
０内の不良情報（良：“０”／不良：“１”）を処理し
たり、不良解析メモリ部１０へ“０”／“１”の情報を
書き込む。
づき、パターン発生器１２及び波形整形器１６、良否判
定器１９、不良解析メモリ部１０をバスラインを通じて
動作制御信号により制御し、また、不良解析メモリ部１
０内の不良情報（良：“０”／不良：“１”）を処理し
たり、不良解析メモリ部１０へ“０”／“１”の情報を
書き込む。
【００２７】パターン発生器１２は、アドレスパターン
を発生するアドレス発生器１３と、被試験メモリ１８に
対する入力データパターン及び被試験メモリ１８からの
出力データ信号が比較対照される期待値パターンを発生
するデータ発生器１４と、被試験メモリ１８に対する制
御信号パターンを発生する制御信号発生器１５とを備
え、さらに、被試験メモリ１８のメモリセル領域
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を示す変換用アドレス
パターンのデータを格納しておくアドレス変換テーブル
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄと、被試験メモリ１８
のメモリセル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）のう
ちのいずれの領域にアクセスするかに応じてアドレス変
換テーブル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを選択する
アドレス変換テーブルリアルタイム切換器２２とを備え
ている。アドレス変換テーブルリアルタイム切換器２２
により選択されたアドレス変換テーブル２１Ａ，２１
Ｂ，２１Ｃ，２１Ｄのアドレスパターンが、アドレス発
生器１３から発生されたアドレスパターンを変換して、
パターン発生器１２からのアドレスパターンとして出力
される。
を発生するアドレス発生器１３と、被試験メモリ１８に
対する入力データパターン及び被試験メモリ１８からの
出力データ信号が比較対照される期待値パターンを発生
するデータ発生器１４と、被試験メモリ１８に対する制
御信号パターンを発生する制御信号発生器１５とを備
え、さらに、被試験メモリ１８のメモリセル領域
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を示す変換用アドレス
パターンのデータを格納しておくアドレス変換テーブル
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄと、被試験メモリ１８
のメモリセル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）のう
ちのいずれの領域にアクセスするかに応じてアドレス変
換テーブル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを選択する
アドレス変換テーブルリアルタイム切換器２２とを備え
ている。アドレス変換テーブルリアルタイム切換器２２
により選択されたアドレス変換テーブル２１Ａ，２１
Ｂ，２１Ｃ，２１Ｄのアドレスパターンが、アドレス発
生器１３から発生されたアドレスパターンを変換して、
パターン発生器１２からのアドレスパターンとして出力
される。
【００２８】波形生成器１６は、被試験メモリ１８への
入力信号の基となる各種信号のパターンのいずれかを選
択するパターン選択器１７を備えている。波形整形器１
６は、パターン発生器１２から受信したアドレス信号、
入力データ信号、制御信号のパターンに応じて波形整形
を行い、被試験メモリ１８への入力信号、即ち、アドレ
ス信号及び入力データ信号、制御信号を発生する。
入力信号の基となる各種信号のパターンのいずれかを選
択するパターン選択器１７を備えている。波形整形器１
６は、パターン発生器１２から受信したアドレス信号、
入力データ信号、制御信号のパターンに応じて波形整形
を行い、被試験メモリ１８への入力信号、即ち、アドレ
ス信号及び入力データ信号、制御信号を発生する。
【００２９】不良解析メモリ部１０は、被試験メモリ１
８の試験対象となっているメモリセル領域のアドレスの
アドレスパターン（パターン発生器１２からのアドレス
パターン）を、被試験メモリ１８の４つのメモリセル領
域のそれぞれの構造に応じて、不良解析メモリ２５に格
納するときのアドレスに変換するアドレス設定部２３
Ａ，２３Ｂ，２３Ｃ，２３Ｄと、４つのメモリセル領域
のうちどの領域に対してアクセスするかに応じて、アド
レス設定部２３Ａ，２３Ｂ，２３Ｃ，２３Ｄを選択する
アドレス設定リアルタイム切換器２４と、良否判定器１
９からの良否信号を記憶する不良解析メモリ２５とを備
えている。アドレス設定リアルタイム切換器２４により
選択されたアドレス設定部２３Ａ，２３Ｂ，２３Ｃ，２
３Ｄからのアドレスパターンによって、不良解析メモリ
２５に対するアクセスが行われる。
８の試験対象となっているメモリセル領域のアドレスの
アドレスパターン（パターン発生器１２からのアドレス
パターン）を、被試験メモリ１８の４つのメモリセル領
域のそれぞれの構造に応じて、不良解析メモリ２５に格
納するときのアドレスに変換するアドレス設定部２３
Ａ，２３Ｂ，２３Ｃ，２３Ｄと、４つのメモリセル領域
のうちどの領域に対してアクセスするかに応じて、アド
レス設定部２３Ａ，２３Ｂ，２３Ｃ，２３Ｄを選択する
アドレス設定リアルタイム切換器２４と、良否判定器１
９からの良否信号を記憶する不良解析メモリ２５とを備
えている。アドレス設定リアルタイム切換器２４により
選択されたアドレス設定部２３Ａ，２３Ｂ，２３Ｃ，２
３Ｄからのアドレスパターンによって、不良解析メモリ
２５に対するアクセスが行われる。
【００３０】良否判定器１９は、被試験メモリ１８から
の出力データ信号とパターン発生器１２からの期待値パ
ターンとを比較して、被試験メモリ１８の良否判定を行
う。
の出力データ信号とパターン発生器１２からの期待値パ
ターンとを比較して、被試験メモリ１８の良否判定を行
う。
【００３１】不良解析メモリ部１０のアドレス設定部２
３Ａ，２３Ｂ，２３Ｃ，２３Ｄは、被試験メモリ１８の
試験対象となっているアドレスのアドレスパターンを、
被試験メモリ１８の構造に応じて、良否信号を不良解析
メモリ２５に記憶する際におけるアドレスに変換する。
不良解析メモリ部１０の不良解析メモリ２５は、アドレ
ス設定部２３Ａ，２３Ｂ，２３Ｃ，２３Ｄにより変換さ
れたアドレスによりアクセスされ、そのアドレスに良否
を示す良否信号（良の場合：“０”、不良の場合：
“１”）を書き込むメモリである。
３Ａ，２３Ｂ，２３Ｃ，２３Ｄは、被試験メモリ１８の
試験対象となっているアドレスのアドレスパターンを、
被試験メモリ１８の構造に応じて、良否信号を不良解析
メモリ２５に記憶する際におけるアドレスに変換する。
不良解析メモリ部１０の不良解析メモリ２５は、アドレ
ス設定部２３Ａ，２３Ｂ，２３Ｃ，２３Ｄにより変換さ
れたアドレスによりアクセスされ、そのアドレスに良否
を示す良否信号（良の場合：“０”、不良の場合：
“１”）を書き込むメモリである。
【００３２】以下、本発明に係る半導体試験装置におけ
るアドレスの設定について説明する。
るアドレスの設定について説明する。
【００３３】図２は、被試験メモリ１８の４つのメモリ
セル領域にアドレス信号を印加する場合のアドレスを示
した説明図である。アドレスは、各メモリセルの切り換
えを制御するアドレスパターンデータと、各メモリセル
に対するアクセスを行うためのアドレスパターンデータ
とから構成されている。
セル領域にアドレス信号を印加する場合のアドレスを示
した説明図である。アドレスは、各メモリセルの切り換
えを制御するアドレスパターンデータと、各メモリセル
に対するアクセスを行うためのアドレスパターンデータ
とから構成されている。
【００３４】図２に示されるように、メモリセル領域
（Ａ）は、Ｙｊ（０）、Ｘｉ（０）、ＹD 〜ＹC 、ＸB
〜ＸA でアクセスされ、メモリセル領域（Ｂ）は、Ｙｊ
（０）、Ｘｉ（１）、ＹD ′〜ＹC ′、ＸF 〜ＸE でア
クセスされ、メモリセル領域（Ｃ）は、Ｙｊ（１）、Ｘ
ｉ（０）、ＹH 〜ＹG 、ＸB ′〜ＸA ′でアクセスさ
れ、メモリセル領域（Ｄ）は、Ｙｊ（１）、Ｘｉ
（１）、ＹH 〜ＹG 、ＸF 〜ＸEでアクセスされる。
（Ａ）は、Ｙｊ（０）、Ｘｉ（０）、ＹD 〜ＹC 、ＸB
〜ＸA でアクセスされ、メモリセル領域（Ｂ）は、Ｙｊ
（０）、Ｘｉ（１）、ＹD ′〜ＹC ′、ＸF 〜ＸE でア
クセスされ、メモリセル領域（Ｃ）は、Ｙｊ（１）、Ｘ
ｉ（０）、ＹH 〜ＹG 、ＸB ′〜ＸA ′でアクセスさ
れ、メモリセル領域（Ｄ）は、Ｙｊ（１）、Ｘｉ
（１）、ＹH 〜ＹG 、ＸF 〜ＸEでアクセスされる。
【００３５】このように、被試験メモリ１８の各メモリ
セル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）のアドレス空
間をそれぞれ独立に設定する。
セル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）のアドレス空
間をそれぞれ独立に設定する。
【００３６】アドレスが設定されると、メモリセル領域
（Ａ）用の変換アドレスパターンはアドレス変換テーブ
ル２１Ａに、メモリセル領域（Ｂ）用の変換アドレスパ
ターンはアドレス変換テーブル２１Ｂに、メモリセル領
域（Ｃ）用の変換アドレスパターンはアドレス変換テー
ブル２１Ｃに、メモリセル領域（Ｄ）用の変換アドレス
パターンはアドレス変換テーブル２１Ｄに、それぞれ保
持される。
（Ａ）用の変換アドレスパターンはアドレス変換テーブ
ル２１Ａに、メモリセル領域（Ｂ）用の変換アドレスパ
ターンはアドレス変換テーブル２１Ｂに、メモリセル領
域（Ｃ）用の変換アドレスパターンはアドレス変換テー
ブル２１Ｃに、メモリセル領域（Ｄ）用の変換アドレス
パターンはアドレス変換テーブル２１Ｄに、それぞれ保
持される。
【００３７】図３は、不良解析メモリ部１０の４つのメ
モリセル領域の格納用のアドレスを示した説明図であ
る。
モリセル領域の格納用のアドレスを示した説明図であ
る。
【００３８】図３に示されるように、不良解析メモリ部
１０の４つのメモリセル領域の格納用のアドレスは、図
２に示した被試験メモリ１８の４つのメモリセル領域に
アドレス信号を印加する場合のアドレスに対応して設定
されている。即ち、メモリセル領域（Ａ）は、ＹD 〜Ｙ
C 、ＸB 〜ＸA でアクセスされ、メモリセル領域（Ｂ）
は、ＹD ′〜ＹC ′、ＸF 〜ＸE でアクセスされ、メモ
リセル領域（Ｃ）は、ＹH 〜ＹG 、ＸB ′〜ＸA ′でア
クセスされ、メモリセル領域（Ｄ）は、ＹH 〜ＹG 、Ｘ
F 〜ＸE でアクセスされるように、被試験メモリの各メ
モリセル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）のアドレ
スをそれぞれ独立に設定する。また、メモリセル領域
（Ｂ）の最初のアドレスがメモリセル領域（Ａ）の最後
のアドレスの直後のアドレスとなるように、メモリセル
領域（Ｃ）の最初のアドレスがメモリセル領域（Ｂ）の
最後のアドレスの直後のアドレスとなるように、メモリ
セル領域（Ｄ）の最初のアドレスがメモリセル領域
（Ｃ）の最後のアドレスの直後のアドレスとなるよう
に、メモリセル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の
アドレスをそれぞれ設定する。このようなアドレスの設
定を行うために、被試験メモリの各メモリセル領域
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の容量をそれぞれ予め
調べておく。
１０の４つのメモリセル領域の格納用のアドレスは、図
２に示した被試験メモリ１８の４つのメモリセル領域に
アドレス信号を印加する場合のアドレスに対応して設定
されている。即ち、メモリセル領域（Ａ）は、ＹD 〜Ｙ
C 、ＸB 〜ＸA でアクセスされ、メモリセル領域（Ｂ）
は、ＹD ′〜ＹC ′、ＸF 〜ＸE でアクセスされ、メモ
リセル領域（Ｃ）は、ＹH 〜ＹG 、ＸB ′〜ＸA ′でア
クセスされ、メモリセル領域（Ｄ）は、ＹH 〜ＹG 、Ｘ
F 〜ＸE でアクセスされるように、被試験メモリの各メ
モリセル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）のアドレ
スをそれぞれ独立に設定する。また、メモリセル領域
（Ｂ）の最初のアドレスがメモリセル領域（Ａ）の最後
のアドレスの直後のアドレスとなるように、メモリセル
領域（Ｃ）の最初のアドレスがメモリセル領域（Ｂ）の
最後のアドレスの直後のアドレスとなるように、メモリ
セル領域（Ｄ）の最初のアドレスがメモリセル領域
（Ｃ）の最後のアドレスの直後のアドレスとなるよう
に、メモリセル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の
アドレスをそれぞれ設定する。このようなアドレスの設
定を行うために、被試験メモリの各メモリセル領域
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の容量をそれぞれ予め
調べておく。
【００３９】以上のように、被試験メモリの各メモリセ
ル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）のアドレス空間
をそれぞれ独立に設定し、かつ、各メモリセル領域のア
ドレス設定のために必要とされるアドレス空間を連続し
たものとすることにより、不良解析メモリの容量を有効
に利用することができる。
ル領域（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）のアドレス空間
をそれぞれ独立に設定し、かつ、各メモリセル領域のア
ドレス設定のために必要とされるアドレス空間を連続し
たものとすることにより、不良解析メモリの容量を有効
に利用することができる。
【００４０】本発明に係る半導体試験装置は、以下のよ
うに動作する。
うに動作する。
【００４１】中央制御装置１１からの動作制御信号に応
じて、パターン発生器１２のアドレス発生器１３はアド
レスパターンの基となる制御信号を、データ発生器１４
は入力データパターン及び期待値パターンを、制御信号
発生器１５は制御信号パターンをそれぞれ発生する。こ
こでアドレス発生器１３により発生された制御信号はア
ドレス変換デーブルリアルタイム切換器２２，アドレス
合成器２０及びアドレス設定リアルタイム切換器２４に
入力される。アドレス変換デーブルリアルタイム切換器
２２は制御信号に含まれたメモリセル領域を示す信号に
応じてアドレス変換テーブル２１Ａ，２１Ｂ，２１Ｃ，
２１Ｄのいずれかを選択する。選択されたアドレス変換
テーブルはアドレスパターンを制御信号に含まれたメモ
リセル領域に対して設定されたアドレスに変換しアドレ
ス合成器２０に出力する。アドレス合成器２０はアドレ
ス発生器１３からのアドレスパターンとアドレス変換テ
ーブルにより変換されたアドレスパターンとの合成結果
をアドレスパターンとして出力する。
じて、パターン発生器１２のアドレス発生器１３はアド
レスパターンの基となる制御信号を、データ発生器１４
は入力データパターン及び期待値パターンを、制御信号
発生器１５は制御信号パターンをそれぞれ発生する。こ
こでアドレス発生器１３により発生された制御信号はア
ドレス変換デーブルリアルタイム切換器２２，アドレス
合成器２０及びアドレス設定リアルタイム切換器２４に
入力される。アドレス変換デーブルリアルタイム切換器
２２は制御信号に含まれたメモリセル領域を示す信号に
応じてアドレス変換テーブル２１Ａ，２１Ｂ，２１Ｃ，
２１Ｄのいずれかを選択する。選択されたアドレス変換
テーブルはアドレスパターンを制御信号に含まれたメモ
リセル領域に対して設定されたアドレスに変換しアドレ
ス合成器２０に出力する。アドレス合成器２０はアドレ
ス発生器１３からのアドレスパターンとアドレス変換テ
ーブルにより変換されたアドレスパターンとの合成結果
をアドレスパターンとして出力する。
【００４２】波形整形器１６は、アドレスパターン、入
力データパターン及び制御信号パターンを受けてそれら
のパターンのうち被試験メモリ１８のいずれかのメモリ
セル領域に対するパターンを、パターン選択器１７によ
りそれぞれ選択し、波形整形を行ってアドレス信号、入
力データ信号及び制御信号として被試験メモリ１８に入
力する。
力データパターン及び制御信号パターンを受けてそれら
のパターンのうち被試験メモリ１８のいずれかのメモリ
セル領域に対するパターンを、パターン選択器１７によ
りそれぞれ選択し、波形整形を行ってアドレス信号、入
力データ信号及び制御信号として被試験メモリ１８に入
力する。
【００４３】被試験メモリ１８は、それらの信号に応じ
た所定の動作を行って出力データ信号を出力する。良否
判定器１９は、被試験メモリ１８からの出力データ信号
と、パターン発生器１２からの期待値パターンとを比較
し、被試験メモリ１８の良否判定を行い、その結果を良
否信号として出力する。
た所定の動作を行って出力データ信号を出力する。良否
判定器１９は、被試験メモリ１８からの出力データ信号
と、パターン発生器１２からの期待値パターンとを比較
し、被試験メモリ１８の良否判定を行い、その結果を良
否信号として出力する。
【００４４】良否信号は不良解析メモリ部１０へ入力さ
れる。このときパターン発生器１２から不良解析メモリ
部１０に入力される制御信号を受けたアドレス設定リア
ルタイム切換器２４は、被試験メモリ１８のいずれのメ
モリセル領域に対するアクセスが行われたかに応じてそ
のメモリセル領域に応じたアドレス設定部２３Ａ，２３
Ｂ，２３Ｃ，２３Ｄのいずれかを選択する。選択された
アドレス設定部はパターン発生器１２からのアドレスパ
ターンを被試験メモリ１８の構成に応じて設定された不
良解析メモリ２５のアドレスに変換し、その不良解析メ
モリ２５のアドレスに良否信号が格納される。
れる。このときパターン発生器１２から不良解析メモリ
部１０に入力される制御信号を受けたアドレス設定リア
ルタイム切換器２４は、被試験メモリ１８のいずれのメ
モリセル領域に対するアクセスが行われたかに応じてそ
のメモリセル領域に応じたアドレス設定部２３Ａ，２３
Ｂ，２３Ｃ，２３Ｄのいずれかを選択する。選択された
アドレス設定部はパターン発生器１２からのアドレスパ
ターンを被試験メモリ１８の構成に応じて設定された不
良解析メモリ２５のアドレスに変換し、その不良解析メ
モリ２５のアドレスに良否信号が格納される。
【００４５】図４は、本発明に係る半導体試験装置の不
良解析メモリに不良情報を格納する場合における不良解
析メモリのアドレス空間の割り当てを２次元的に表した
説明図、図５は、本発明に係る半導体試験装置の不良解
析メモリに不良情報を格納する場合における不良解析メ
モリのアドレス空間の割り当てを１次元的に表した説明
図である。
良解析メモリに不良情報を格納する場合における不良解
析メモリのアドレス空間の割り当てを２次元的に表した
説明図、図５は、本発明に係る半導体試験装置の不良解
析メモリに不良情報を格納する場合における不良解析メ
モリのアドレス空間の割り当てを１次元的に表した説明
図である。
【００４６】本発明に係る半導体試験装置においては、
被試験メモリの不良情報を複数の領域に分割して不良解
析メモリに格納する必要がある場合に、不良解析メモリ
に対するアクセスを行うアドレスを被試験メモリのメモ
リセル領域別に設定することができる。その結果、図４
及び図５に示されるように、不良情報が格納され、必要
とされるアドレス空間を連続したものとすることによ
り、必要とされるアドレス空間を最小限に抑制すること
ができる。即ち、各メモリセル領域の不良情報を格納す
る領域のアドレスを独立に設定できるので、不良解析メ
モリの容量を効率良く使用することができ、図７及び図
８における斜線部分の隙間領域８０を排除することがで
きる。
被試験メモリの不良情報を複数の領域に分割して不良解
析メモリに格納する必要がある場合に、不良解析メモリ
に対するアクセスを行うアドレスを被試験メモリのメモ
リセル領域別に設定することができる。その結果、図４
及び図５に示されるように、不良情報が格納され、必要
とされるアドレス空間を連続したものとすることによ
り、必要とされるアドレス空間を最小限に抑制すること
ができる。即ち、各メモリセル領域の不良情報を格納す
る領域のアドレスを独立に設定できるので、不良解析メ
モリの容量を効率良く使用することができ、図７及び図
８における斜線部分の隙間領域８０を排除することがで
きる。
【００４７】また、パターン発生器１２において、各メ
モリセル領域別にアドレスパターンを独立に設定でき
る。さらに、各メモリセル領域の不良情報を格納する不
良解析メモリの領域も、随時切り換えることができる。
モリセル領域別にアドレスパターンを独立に設定でき
る。さらに、各メモリセル領域の不良情報を格納する不
良解析メモリの領域も、随時切り換えることができる。
【００４８】その結果、各メモリセル間のアドレスの関
係に拘わらず、被試験メモリの各メモリセル間を連続的
に試験することが可能となる。
係に拘わらず、被試験メモリの各メモリセル間を連続的
に試験することが可能となる。
【００４９】
【発明の効果】本発明に係る半導体試験装置によれば、
信号発生部が発生するアドレス信号のアドレス空間は、
被試験半導体装置のメモリセルの種類別に設定され、か
つ、信号発生部はアドレス空間を随時切り換えるアドレ
ス空間切換手段を有し、不良解析メモリ部は、アドレス
信号が属するアドレス空間に応じて所定のアドレスを設
定するものとしたので、必要とされるアドレス空間を最
小限に抑制し、各メモリセル領域の不良情報を格納する
不良解析メモリの領域を随時切り換えることにより、不
良解析メモリの容量を有効に利用することができる。ま
た、各メモリセル領域別にアドレス信号を独立に設定で
きるので各メモリセル間のアドレスの関係に拘わらず、
被試験メモリの各メモリセル間を連続的に試験すること
が可能となる。
信号発生部が発生するアドレス信号のアドレス空間は、
被試験半導体装置のメモリセルの種類別に設定され、か
つ、信号発生部はアドレス空間を随時切り換えるアドレ
ス空間切換手段を有し、不良解析メモリ部は、アドレス
信号が属するアドレス空間に応じて所定のアドレスを設
定するものとしたので、必要とされるアドレス空間を最
小限に抑制し、各メモリセル領域の不良情報を格納する
不良解析メモリの領域を随時切り換えることにより、不
良解析メモリの容量を有効に利用することができる。ま
た、各メモリセル領域別にアドレス信号を独立に設定で
きるので各メモリセル間のアドレスの関係に拘わらず、
被試験メモリの各メモリセル間を連続的に試験すること
が可能となる。
【００５０】被試験半導体装置のメモリセルの種類別に
設定されたアドレス空間は、相互に独立して設定された
ものとしたので、必要とされるアドレス空間を最小限に
抑制し、各メモリセル領域の不良情報を格納する不良解
析メモリの領域を随時切り換えることにより、不良解析
メモリの容量を有効に利用することができる。
設定されたアドレス空間は、相互に独立して設定された
ものとしたので、必要とされるアドレス空間を最小限に
抑制し、各メモリセル領域の不良情報を格納する不良解
析メモリの領域を随時切り換えることにより、不良解析
メモリの容量を有効に利用することができる。
【００５１】アドレス空間に応じて設定された所定のア
ドレスの集合は、連続したアドレス空間を形成している
ものとしたので、必要とされるアドレス空間を最小限に
抑制し、各メモリセル領域の不良情報を格納する不良解
析メモリの領域を随時切り換えることにより、不良解析
メモリの容量を有効に利用することができる。
ドレスの集合は、連続したアドレス空間を形成している
ものとしたので、必要とされるアドレス空間を最小限に
抑制し、各メモリセル領域の不良情報を格納する不良解
析メモリの領域を随時切り換えることにより、不良解析
メモリの容量を有効に利用することができる。
【図１】本発明に係る半導体試験装置の構成を示すブロ
ック図。
ック図。
【図２】被試験メモリの４つのメモリセル領域にアドレ
ス信号を印加する場合のアドレスを示した説明図。
ス信号を印加する場合のアドレスを示した説明図。
【図３】不良解析メモリ部の４つのメモリセル領域の格
納用のアドレスを示した説明図。
納用のアドレスを示した説明図。
【図４】本発明に係る半導体試験装置の不良解析メモリ
に不良情報を格納する場合における不良解析メモリのア
ドレス空間の割り当てを２次元的に表した説明図。
に不良情報を格納する場合における不良解析メモリのア
ドレス空間の割り当てを２次元的に表した説明図。
【図５】本発明に係る半導体試験装置の不良解析メモリ
に不良情報を格納する場合における不良解析メモリのア
ドレス空間の割り当てを１次元的に表した説明図。
に不良情報を格納する場合における不良解析メモリのア
ドレス空間の割り当てを１次元的に表した説明図。
【図６】従来の半導体試験装置の構成を示すブロック
図。
図。
【図７】従来の半導体試験装置の不良解析メモリに不良
情報を格納する場合における不良解析メモリのアドレス
空間の割り当てを２次元的に表した説明図。
情報を格納する場合における不良解析メモリのアドレス
空間の割り当てを２次元的に表した説明図。
【図８】従来の半導体試験装置の不良解析メモリに不良
情報を格納する場合における不良解析メモリのアドレス
空間の割り当てを１次元的に表した説明図。
情報を格納する場合における不良解析メモリのアドレス
空間の割り当てを１次元的に表した説明図。
１０，６０ 不良解析メモリ部 １１，６１ 中央制御装置 １２，６２ パターン発生器 １３，６３ アドレス発生器 １４，６４ データ発生器 １５，６５ 制御信号発生器 １６，６６ 波形整形器 １７，６７ パターン選択器 １８，６８ 被試験メモリ １９，６９ 良否判定器 ２０ アドレス合成器 ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ アドレス変換テーブ
ル ２２ アドレス変換テーブルリアルタイム切換器 ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ，７１ アドレス設定
部 ２４ アドレス設定リアルタイム切換器 ２５，７２ 不良解析メモリ
ル ２２ アドレス変換テーブルリアルタイム切換器 ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ，７１ アドレス設定
部 ２４ アドレス設定リアルタイム切換器 ２５，７２ 不良解析メモリ
Claims (3)
- 【請求項１】被試験半導体装置への入力信号と、前記入
力信号が入力される前記被試験半導体装置のメモリセル
のアドレスを指定するアドレス信号と、前記入力信号を
前記被試験半導体装置の前記アドレスの前記メモリセル
に入力した場合に得られる出力の期待値を示す期待値信
号とを発生する信号発生部と、 前記アドレスの前記メモリセルへの前記入力信号の入力
に応じて前記被試験半導体装置が出力した出力信号と前
記期待値信号とを比較して、前記被試験半導体装置の前
記アドレスの前記メモリセルについての良否判定を行
い、その判定結果についての良否信号を発生する良否判
定部と、 前記メモリセルの前記アドレスに対応する所定のアドレ
スに前記良否信号を記憶する不良解析メモリを有する不
良解析メモリ部とを備えた半導体装置試験装置におい
て、 前記信号発生部が発生する前記アドレス信号のアドレス
空間は、前記被試験半導体装置の前記メモリセルの種類
別に設定され、かつ、前記信号発生部は前記アドレス空
間を随時切り換えるアドレス空間切換手段を有し、 前記不良解析メモリ部は、前記アドレス信号が属する前
記アドレス空間に応じて前記所定のアドレスを設定する
ものであることを特徴とする半導体試験装置。 - 【請求項２】請求項１に記載の半導体試験装置におい
て、 前記被試験半導体装置の前記メモリセルの種類別に設定
された前記アドレス空間は、相互に独立して設定された
ものであることを特徴とする半導体試験装置。 - 【請求項３】請求項２に記載の半導体試験装置におい
て、 前記アドレス空間に応じて設定された前記所定のアドレ
スの集合は、連続したアドレス空間を形成しているもの
であることを特徴とする半導体試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9124010A JPH10312700A (ja) | 1997-05-14 | 1997-05-14 | 半導体試験装置 |
| US09/078,542 US6034905A (en) | 1997-05-14 | 1998-05-14 | Apparatus for testing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9124010A JPH10312700A (ja) | 1997-05-14 | 1997-05-14 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312700A true JPH10312700A (ja) | 1998-11-24 |
Family
ID=14874797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9124010A Withdrawn JPH10312700A (ja) | 1997-05-14 | 1997-05-14 | 半導体試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6034905A (ja) |
| JP (1) | JPH10312700A (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| JP4234863B2 (ja) * | 1998-12-11 | 2009-03-04 | 株式会社アドバンテスト | フェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析方法 |
| JP3530457B2 (ja) * | 2000-04-07 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | メモリｌｓｉ不良解析装置および解析方法 |
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