JPH1074397A

JPH1074397A - メモリ解析装置

Info

Publication number: JPH1074397A
Application number: JP8230984A
Authority: JP
Inventors: Ken Hashizume; 詰建橋; Norifumi Kobayashi; 林憲史小; Hideaki Kuroda; 田英明黒
Original assignee: Toshiba Corp; Asia Electronics Co
Current assignee: Toshiba Corp; Asia Electronics Co
Priority date: 1996-08-30
Filing date: 1996-08-30
Publication date: 1998-03-17
Anticipated expiration: 2016-08-30
Also published as: US6029260A; JP3601913B2

Abstract

(57)【要約】【課題】メモリの不良ビットをスペアラインにより救
済する場合に、その救済の自由度が高く、高効率で短時
間に大容量メモリの救済解析を実施することを可能とす
る。【解決手段】メモリテスタ本体１に設置される不良セ
ルメモリ３から、不良救済に適した順序で救済解析装置
２にデータ転送し、これをアドレス順に再生処理し、同
時にＸライン不良メモリ２６、Ｙライン不良メモリ２７
において不良ビット数のカウントを行わせると共に同一
ロウ、同一カラムの不良数に基づくライン不良のフラッ
グを立て、ライン不良でないラインの不良ビットに関し
ては、そのアドレスをビット不良メモリ３５に、その数
を不良救済単位領域毎に単位領域不良数メモリ３３にそ
れぞれ格納し、ＣＰＵ５側では、ライン不良に対して優
先的に救済ラインを割り当て、その他の情報を各メモリ
２６、２７、３３、３５から取り込み救済ラインの割当
解析の処理をすることにより、救済処理の時間を大幅に
削減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ解析装置に係
り、特に、メモリの不良解析を行い、不良セルの救済を
高速で効率的に行う装置の構造に関する。

【０００２】

【従来の技術】メモリの大容量化に伴い、メモリが不良
セルを含む確率が高まっており、歩留維持に大きく影響
している。これに対して、メモリの歩留向上のために、
不良セルを、他の正常なメモリセルで置き換えることに
より、メモリを救済するのが一般的になってきている。

【０００３】一般にメモリ、例えばＤＲＡＭやＳＲＡＭ
は、通常、図１２に示すように、Ｘ方向（ロウ方向）の
Ｘアドレス（カラムアドレス）をデコードするデコーダ
１１とＹ方向（カラム方向）のＹアドレス（ロウアドレ
ス）をデコードするデコーダ１２を備えており、メモリ
素子をマトリクス状に配置したメモリセル１５を選択し
ながら、データの書き込み、読み出しを行うような構成
となっている。

【０００４】そして、不良セルの救済を行わせるため
に、適当な不良救済単位領域１０毎に、救済ライン（ス
ペアライン）により通常のデコードされたラインを置き
換える構造となっている。このスペアラインは、カラム
スペアライン１６とロウスペアライン１７と、各方向毎
に設定され、この選択のために設けられているのが、Ｘ
スペア（カラムスペア）デコーダ１３とＹスペア（ロウ
スペア）デコーダ１４である。

【０００５】以上述べたような構成で、メモリセル１５
のカラムラインに不良セルがある場合、カラムスペアラ
イン１６でこれを置き換え、メモリセル１５のロウライ
ンに不良セルがある場合、ロウスペアライン１７でこれ
を置き換える。以上のような置き換えの状況は、矢印
Ａ、矢印Ｂに示すとおりである。

【０００６】さて、以上のようにメモリセル１５の不良
セルを不良救済単位領域１０に置き換えるラインの指定
は、通常は、ヒューズの切断などにより設定される。

【０００７】さて、以上述べたようなメモリの不良セル
をどのように救済するかは、不良セルの分布の仕方で異
なってくる。このための方式が従来から種々議論されて
きていることは周知である。特に、メモリの大容量化に
伴い、メモリセル１５の不良セルをどのように救済する
かの手順は非常に複雑になってきており、メモリテスタ
本体とは別に設けられる救済解析装置を用いて行う方式
が一般的になってきている。

【０００８】図１３は、かかるメモリ救済機能を実現す
るための、従来のメモリ解析装置のブロック図の例であ
る。図において示すように、メモリテスタ本体１には不
良セルメモリ３が備えられるが、この不良セルメモリ３
には、図示しない被試験メモリの不良セルの状態がセッ
トされる。一方、救済解析装置２には、不良セルメモリ
３と接続されるメモリ４が設けられる。メモリテスタ本
体１の不良セルメモリ３と、救済解析装置２のメモリ４
は、アドレスカウンタ６により同時にアクセスされるよ
うに構成される。このメモリ４は、不良セルメモリ３か
らデータを読み込み、その内容は、複数のＣＰＵ５によ
り解析されるように設定される。

【０００９】以上述べたような構成において、次にその
動作を説明する。まず、アドレスカウンタ６を動作させ
ながら、不良セルメモリ３のデータを順次読み出し、こ
れを救済解析装置２側のメモリ４に書き込む。

【００１０】次に、複数のＣＰＵ５を用いて、メモリ４
の内容について、異常判定を行い、メモリセルの不良情
報を得る。そして、不良情報に基づく、メモリの救済解
を求める。

【００１１】例えば、図１４に示すように、１つのメモ
リの不良救済単位領域１０において、ロウラインで見た
場合、４か所の不良セル（×で示す）Ａ１とＡ２の組、
Ａ３、Ａ４、Ａ５があり、カラムラインで見た場合、３
か所の不良セル（×で示す）Ａ１とＡ３の組、Ａ５、Ａ
２とＡ４の組があった場合を考える。

【００１２】この場合に単純に、ロウ、カラムの救済を
行うわけではなく、不良セルＡ１、Ａ２、Ａ３、Ａ４、
Ａ５の分布状態を見ながら、救済ラインを決定して行
く。

【００１３】例えば、不良セルＡ１とＡ２はカラムアド
レスは異なるものの、ロウアドレスは同じなため、共通
の救済ラインであるロウスペアライン１７の一本Ｒ１で
救済できる。

【００１４】一方、不良セルＡ４は、不良セルＡ２とカ
ラムアドレスは同じであるが、この場合、別の救済ライ
ンであるロウスペアライン１７の一本Ｒ２で救済する。

【００１５】また、不良セルＡ３は、不良セルＡ１と同
じカラムアドレスであるが、不良セルＡ１は、すでに別
のロウアドレスの救済ラインで救済されている。そし
て、この場合、不良セルＡ３は救済ラインであるカラム
スペアライン１６のＣ１により救済する。

【００１６】また、不良セルＡ５は、別の救済ラインで
あるカラムスペアライン１６の一本Ｃ２で救済する。

【００１７】ところが、このような救済の結果、ロウア
ドレスにより指定された救済ラインに新たに不良セルＡ
６が持ち込まれる場合がある。しかし、この不良セルＡ
６のカラムアドレスは、不良セルＡ５のカラムアドレス
Ｃ２と同じであるので、カラム方向の救済ラインのカラ
ムスペアライン１６により救済可能となる。

【００１８】その結果、カラムラインで２本、ロウライ
ンで２本の、合計４本の救済ラインを持って、不良セル
Ａ１〜Ａ６の救済が行われることになる。

【００１９】この場合、カラムライン、ロウラインで、
不良セルの救済方法は何種類もの組み合わせが考えら
れ、増しては、救済ライン上に不良セルが新たに発生す
る場合まで考慮した場合、その組み合わせは更に複雑に
なる。

【００２０】

【発明が解決しようとする課題】従来のメモリ解析装置
は、以上述べたように、不良救済単位領域１０毎に不良
セルを検出し、それぞれに対応してロウアドレスによっ
て指定される救済ラインおよびカラムアドレスによって
指定される救済ラインを設定し、不良セルを救済するよ
うに構成されていたので、メモリの救済単位を１ブロッ
クとしてＣＰＵ５で取り扱えるので高速処理が可能であ
るという利点を有する反面、救済解析装置２に設定する
メモリ４も、不良セルメモリ３と同等の規模のメモリを
持たせる必要があり、コストが上昇するという問題点が
ある。

【００２１】また、大容量メモリなどで行われている、
救済ラインの不良セルも含めたデータのブロック化が困
難であり、ＣＰＵ５に不良データを集め、救済解析をし
易く並べようとすると、メモリ４とＣＰＵ５の間のデー
タ転送の増加を招き、またデータ配列が不規則であるた
めに、処理時間が膨大になってしまうという問題点があ
る。

【００２２】例えば、図１５の例で、５つの不良セルＡ
１〜Ａ５に対して、例えばロウをＲ、カラムをＣと表現
した場合、Ｃ−Ｃ−Ｒ−Ｒの順、Ｃ−Ｒ−Ｃ−Ｒの順、
Ｃ−Ｒ−Ｒ−Ｃの順、Ｒ−Ｒ−Ｃ−Ｃの順、Ｒ−Ｃ−Ｒ
−Ｃの順、Ｒ−Ｃ−Ｃ−Ｒの順の６つの組み合わせの順
序で、ロウ救済ラインと、カラム救済ラインについて、
一本づつ、不良セルの全てについて試行錯誤し、救済の
可否と、効率的な救済の方策を判定するためには、解析
処理に莫大な時間を要する。この処理時間は、不良セル
が増えれば増えるほど加速度的に増大し、大容量メモリ
の場合には、その解析時間が、メモリの生産効率に大き
く影響してくる。

【００２３】また、不良セルメモリ３の内容例として、
図１６に示すように、アドレス方向に対して、メインセ
ル、ロウスペアセル、メインセル、カラムスペアセルと
規則的に並んでいても、実際にこれをＣＰＵ５に取り込
んだ場合、メインセル部と、ロウ、カラムの各救済部が
規則的でないため、ＣＰＵ５での解析時間を長大化する
一因となっていた。

【００２４】なお、処理時間を短縮するために、図１７
に示すように、メモリテスタ本体１側の不良セルメモリ
３を２重化し、一方をメモリテスタ本体側でテストして
いる時に、他方を救済解析装置２により解析することに
より、全体の生産性を上げる方法も考えられるが、不良
セルメモリ３の大容量化に伴い、装置価格が上昇すると
いう問題点がある。

【００２５】以上述べたように、従来のメモリ解析装置
においては、メモリの大容量化により、メモリの救済方
式が複雑化しており、不良セルをどのように救済するか
の解析に多大な時間を要するようになってきている。こ
のような解析は、一般のメモリのテストと同時に行うこ
とが多いため、この時間を短縮することが、メモリテス
トの時間短縮、ひいてはメモリの生産性の向上につなが
る。

【００２６】したがって、本発明の目的は、上記のよう
な従来技術の問題点を解消し、救済の自由度が高く、高
効率で短時間に大容量メモリの救済解析を実施すること
を可能としたメモリ解析装置を提供することにある。

【００２７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、被測定メモリの不良ビットを格納する不
良セルメモリと、前記不良セルメモリの不良救済単位領
域毎にデータを読み出し転送させるメモリ制御手段と、
前記不良セルメモリからのデータに基づいてＸライン方
向の不良ビット数をカウントすると共にライン不良状態
を検出し格納するＸライン不良メモリと、前記不良セル
メモリからのデータに基づいてＹライン方向の不良ビッ
ト数をカウントすると共にライン不良状態を検出し格納
するＹライン不良メモリと、前記Ｘライン不良メモリお
よび前記Ｙライン不良メモリにカウントされた不良ビッ
トのアドレスを格納するビット不良メモリと、前記Ｘラ
イン不良メモリおよび前記Ｙライン不良メモリにカウン
トされた不良ビットのカウント数に基づいて不良救済単
位領域における不良ビット数を格納する単位領域不良数
メモリと、前記Ｘライン不良メモリ、Ｙライン不良メモ
リ、単位領域不良数メモリ、ビット不良メモリの各出力
データに基づいて、不良救済解析を行う処理手段と、を
備えるメモリ解析装置を提供するものである。

【００２８】

【発明の実施の形態】本発明のメモリ解析装置は、テス
タ本体に設置される不良セルメモリから、不良救済単位
領域単位で不良救済に適した順序で、救済解析装置にデ
ータ転送し、救済解析装置側に送られたデータ順つまり
アドレス順にデータを再生するような機能を持たせてお
く。更に、テスタ本体側の不良セルメモリ３からのデー
タ転送中に、同一ロウ、同一カラムの不良数をカウント
するメモリを持たせる。そして、この場合、不良救済処
理単位に対して、ライン不良、つまり一定値以上の不良
ビットを持つロウやカラムを検出する機能を持たせてお
き、ライン不良検出時には、メモリにフラッグを立てら
れるようにしておく。そして、上記のようなライン不良
でないラインの不良ビットに関するアドレスなどの情報
を、不良解析単位毎にまとめて救済解析装置側のメモリ
に取り込むような機能を付与しておく。

【００２９】その結果、ＣＰＵ側では、ライン不良につ
いては無条件に救済ラインの割り当てができるので、そ
れ以外の救済解析に関しては、ライン不良以外の情報に
基づいて行うことになり、救済解析の組み合わせ数が劇
的に減少し、ＣＰＵの処理時間が短縮できる。更に、Ｃ
ＰＵ処理でロウまたはカラムの救済ラインの任意本を、
一度に不良ロウまたは不良カラムに割り当てることによ
り、救済処理の時間を大幅に削減できる。

【００３０】以下、図面を参照しながら本発明の実施の
形態について説明する。図１は、本発明のメモリ解析装
置の部分ブロック図を示すものである。図において示す
ように、不良セルメモリ３には、被試験メモリの各セル
毎の不良が格納される。これを、図示しない救済解析装
置に転送して、不良セルを救済ラインで救済できるかど
うかを解析する。なお、不良セルメモリ３には、そのデ
ータを読み出し、これを救済解析装置側に転送するため
の、アドレスを発生するアドレス発生器８が接続されて
いる。

【００３１】アドレス発生器８は、不良セルメモリ３の
読み出し順序を不良救済領域単位にまとめるため、イン
ストラクションアドレスカウンタ７によって制御される
インストラクションメモリ９から領域セレクトロジック
１８を通じてビットセレクトロジック１９に領域指定が
なされる。なお、インストラクションメモリ９には予
め、不良救済単位領域１０の選択順序がプログラムされ
ている。

【００３２】一方、インストラクションメモリ９から
は、Ｘカウンタ制御回路２４およびＹカウンタ制御回路
２５に対して、Ｘカウンタ２０およびＹカウンタ２１の
アドレスセットと、その動作に関する制御信号が与えら
れる。その結果、Ｘカウンタ２０およびＹカウンタ２１
は、それぞれ領域セレクトロジック１８によって選択さ
れた不良救済単位領域１０の中のメモリ素子のアドレス
を順次選択するのに適したカウント動作を行う。例え
ば、あるアドレスからＸカウンタ２０がインクリメント
動作を行い、一定の周期毎に元のアドレスに戻るような
繰り返しカウント動作を行っている間、Ｙカウンタ２１
はＸカウンタ２０の一周期毎にあるアドレスから１イン
クリメント動作を行う。それぞれのカウント結果は、そ
れぞれこのその結果、ひとつの不良救済単位領域１０に
おける任意のビットアドレスが順次選択されることにな
る。

【００３３】以上のような動作の結果、不良セルメモリ
３を制御するためのアドレスカウンタ６に対して、アド
レス発生器８からＸアドレスとＹアドレスが与えられ、
不良セルメモリ３は不良救済単位領域１０単位でアクセ
スされることになる。

【００３４】一方、救済解析装置側では、図２に示すよ
うな構成を通じて、メモリテスタ本体側の不良セルメモ
リ３から送られてきたデータを処理する。なお、図２の
構成は、不良セルメモリ３からのデータがデバイスの出
力ピン毎に独立に転送されてくるものとして、その１ピ
ン分について解析する場合の回路ブロックを示すもので
ある。

【００３５】図２において示すように、アドレス発生器
８１は図１のアドレス発生器８と全く同様の構成を有す
るものであり、インストラクションアドレスカウンタ７
１からのカウント値に基づいてインストラクションを発
生するインストラクションメモリ９１によって、不良救
済単位領域毎のデータの入力を制御する。インストラク
ションメモリ９１の出力は、領域セレクトロジック１８
１、Ｘカウンタ制御回路２４１、Ｙカウンタ制御回路２
５１、Ｘカウンタ２０１、Ｙカウンタ２１１を通じてビ
ットセレクトロジック１９１に与えられ、Ｘアドレスと
Ｙアドレスを発生する。この中のＸアドレスは、メモリ
制御部３０を通じてＸライン不良メモリ２６に与えら
れ、Ｙアドレスはメモリ制御部３１を通じてＹライン不
良メモリ２７に与えられる。また、ビットセレクトロジ
ック１９１の入力側にアドレスを与えているＸカウンタ
２０１とＹカウンタ２１１の出力は、メモリ制御部３２
を通じて単位領域不良数メモリ３３に与えられると共
に、メモリ制御部３４を通じてビット不良メモリ３５に
与えられる。一方、不良セルメモリ３からのデータは、
メモリ制御部３０、３１、３４に与えられ、各Ｘライン
不良メモリ２６、Ｙライン不良メモリ２７、ビット不良
メモリ３５のデータの蓄積に寄与する。また、メモリ制
御部３０、メモリ制御部３１の各出力はメモリ制御部３
２に与えられ、各不良救済単位領域毎の不良数を単位領
域不良数メモリ３３に蓄積させる。これらのＸライン不
良メモリ２６、Ｙライン不良メモリ２７、単位領域不良
数メモリ３３、ビット不良メモリ３５は、ＣＰＵ５に接
続され、ここでの不良救済解析処理に用いられる。不良
セルメモリ３から一般に多数個メモリの不良情報が送ら
れる場合、ＣＰＵ５の他、Ｘ及びＹライン不良メモリ２
６，２６、メモリ制御部３０、３１、３２、３４、単位
領域不良数メモリ３３、ビット不良メモリ３５を複数も
たせて同時処理するように構成することも可能である。

【００３６】以上述べたような構成において、次にその
動作を説明する。アドレス発生器８１からは、不良セル
メモリ３の選択された領域毎に、メモリ制御部３０、３
１、３２、３４を制御するアドレス信号が出力され、不
良セルメモリ３からのデータを適宜分離してＸライン不
良メモリ２６、Ｙライン不良メモリ２７、ビット不良メ
モリ３５に振り分ける。その結果、Ｘライン不良メモリ
２６、Ｙライン不良メモリ２７はそれぞれ、１つの番地
に１つの各ラインのカウントを行う。また、メモリ制御
部３４は、各領域の切り替わり目毎にアドレスをロード
しながら、ライン不良がない場合に、ビット不良をカウ
ントして行く。また、Ｘライン不良メモリ２６、Ｙライ
ン不良メモリ２７の出力を与えられるメモリ制御部３２
には、当該領域における不良数をカウントして行く。

【００３７】以上のような動作の結果、各不良救済単位
領域において、Ｘラインの不良はＸライン不良メモリ２
６に、Ｙラインの不良はＹライン不良メモリ２７にそれ
ぞれ格納され、各不良救済単位領域の不良数は、単位領
域不良数メモリ３３に格納され、ビット不良はビット不
良メモリ３５に記録されることになる。

【００３８】以上述べたようにして得られた不良救済単
位領域毎の不良データは、ＣＰＵ５に転送され、救済解
析に用いられる。

【００３９】いま、図３に示すように、単位領域に対し
て、図示のように不良ビットが分布し、救済ラインがＸ
方向にＲ１、Ｒ２、Ｒ３あり、Ｙ方向にＣ１、Ｃ２、Ｃ
３あるものとする。

【００４０】この場合、Ｘライン不良メモリ２６に対し
ては、図４に示すように、不良ビットのカウント値が格
納される。一方、Ｙライン不良メモリ２７に対しては、
図５に示すように、不良ビットのカウント値が格納され
る。なお、カウント値は救済ラインの数に対応して最大
“３”である。このため、Ｘライン不良メモリ２６はＦ
１〜Ｆ５の“５”個の不良ビットに対して、これを越え
ていることを示すライン落ちフラッグＬが立てられる。

【００４１】一方、ビット不良メモリ３５に対しては、
Ｘライン不良メモリ２６、Ｙライン不良メモリ２７にお
いてカウントされた不良ビットのアドレスが、図６に示
すように記憶される。

【００４２】また、単位領域不良数メモリ３３には、各
単位領域毎に、Ｘライン不良メモリ２６、Ｙライン不良
メモリ２７にカウントされた不良ビットの数が格納され
る。この場合、不良ビットＦ１、Ｆ２、Ｆ３、Ｆ５、Ｆ
７、Ｆ８、Ｆ９の合計“７”個がカウントされる。

【００４３】さて、以上のように、Ｘライン不良メモリ
２６、Ｙライン不良メモリ２７、単位領域不良数メモリ
３３、ビット不良メモリ３５に格納されたデータに基づ
いて、次に、ＣＰＵ５において、救済ラインの割り当て
を行うが、この場合、以下のようなソフトウエア処理に
より解析を実施する。

【００４４】この解析は、図８に示すような不良ビット
テーブルを作成しながら処理されることになる。

【００４５】まず、ビット不良メモリ３５において、Ｘ
ライン不良メモリ２６、Ｙライン不良メモリ２７でライ
ン落ちフラッグＬが立っているセルを除いた不良ビット
テーブルを作成する。これは、図８の下部の領域に対応
する。

【００４６】この不良ビットテーブルの大きさは、単位
領域不良数メモリ３３の値から判明する。

【００４７】次に、ロウまたはカラムについて、一定の
本数についての救済解を求める。

【００４８】図８の表では、ロウ救済ラインを２本用い
た場合に解があるか否かを解析する場合の例である。

【００４９】さて、このような処理の前に、不良ビット
Ｆ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５を含むラインはライン不
良であるから、当然２本のロウ救済ラインの内の１つＲ
１を割り当てることになる。そして、このロウ救済ライ
ンＲ１の割り当てによって、不良ビットＦ１、Ｆ２、Ｆ
３、Ｆ４、Ｆ５が救済される。

【００５０】その結果、救済できない不良ビットとして
は、Ｆ６、Ｆ７、Ｆ８、Ｆ９が残るが、これらを残り１
本のロウ救済ラインと、３本のカラム救済ラインで救済
可能か否かを調べる。

【００５１】この場合、カラム側はＸアドレスの異なる
ものがいくつあるかで当たりをつけることができる。図
８の表の場合、Ｘアドレスの異なるものは、“４”ある
が、その中の不良ビットＦ６を１本のロウ救済ラインＲ
２で救済すれば、残りの不良ビットＦ７、Ｆ８、Ｆ９
は、それぞれカラム救済ラインＣ１、Ｃ２、Ｃ３の３本
によって救済できることが判明する。

【００５２】以下、ロウ救済ラインの本数およびカラム
救済ラインの本数を１本から最大まで変化させながら、
同様の処理を繰り返すことにより、最適解にたどり着く
ことが可能である。

【００５３】さて、以上のようにして、ロウ、カラムの
各救済ラインを設定できたとしても、救済ラインそのも
のに不良ビットが含まれる場合がある。次に、このよう
な場合に対する対処方法を説明する。

【００５４】いま、ロウ救済ラインＲ３にＦ１０の不良
ビットが含まれ、カラム救済ラインＣ１にＦ１１の不良
ビットが含まれる場合を想定する。この場合の不良ビッ
トを不良救済単位領域中にマッピングすると図９に示す
ようになる。

【００５５】その場合、ライン不良を除く不良ビットテ
ーブルは図１０に示すようになる。テーブルからも明ら
かなように、本例では、ロウ救済ラインＲ２を不良ビッ
トＦ６の救済に当て、ロウ救済ラインＲ３を不良ビット
Ｆ７、Ｆ８の救済に当てている。

【００５６】その結果、ロウ救済ラインＲ３中に不良ビ
ットＦ１０が現れる。

【００５７】この場合、残る不良ビットはＦ９、Ｆ１０
となるが、それぞれにカラム救済ラインＣ１、Ｃ２、Ｃ
３の割り当てが可能である。この例では、不良ビットＦ
９をカラム救済ラインＣ２で救済して、不良ビットＦ１
０をカラム救済ラインＣ３で救済するようにする。

【００５８】したがって、救済ラインの割り当ては、不
良救済単位領域だけでなく、ロウ救済ラインＲ１〜Ｒ３
およびカラム救済ラインＣ１〜Ｃ３を固有のものとして
取り扱い、救済ラインの割当の組み合わせについて解析
して行く必要がある。

【００５９】ロウ救済ラインＲ１〜Ｒ３の３本の割り付
けは、Ｙ方向でライン不良を除いて異なるアドレスが３
つある場合は、この３つのアドレスに対してＲ１〜Ｒ３
を割り当てる組み合わせ分の“６”通りある。そのひと
つが図９、図１０に示すような割り当てである。本例で
は、ロウ救済ラインＲ３の適用により、不良ビットＦ１
０が持ち込まれたが、これをカラム救済ラインＣ３で救
済するようにしたので、全ての不良ビットの救済が可能
となる。

【００６０】これに対して、図１１に示すように、不良
ビットＦ１０の救済に、カラム救済ラインＣ１を当てた
場合、新たにカラム救済ラインＣ１の不良ビットＦ１１
を持ち込むことになるが、この場合、ロウ救済ラインＲ
１〜Ｒ３は他に割り当て済のため、救済不可能となる。

【００６１】一般的には、救済解の導出に当たっては、
先ず、ロウ救済ラインまたはカラム救済ラインのそれぞ
れの側から、それぞれ何本の救済ラインで救済するのか
を決める。この場合、不良ビットを含む救済ラインを使
う必要がなければ、最初からこれを使わないようにする
のが望ましい。また、やむを得ず、不良ビットを含む救
済ラインを使用せざるを得ない場合も、不良ビットの少
ないものから選択するようにする。一方、逆に他方の救
済ライン上に重なる不良ビットを含むラインがあれば、
これを優先的に使用することにより、不良ビットの救済
効率を高めることができる。

【００６２】そして、不良セルを図１０のようなテーブ
ルにまとめ、ＸラインまたはＹラインの異なるもの毎に
それぞれの組み合わせを作成し、最大使用可能な救済ラ
インの中で救済された不良ビットと、救済ラインから新
たに持ち込まれた不良ビットを順次テーブルに書き込ん
で行く。

【００６３】救済ラインから新たに持ち込まれた不良ビ
ットについては、対抗する方向の救済ラインで救済する
ことになるので、まずは救済ラインの数を常にチェック
しておく。

【００６４】救済ラインの数が十分な場合は、不良を含
む救済ラインを用いずに、それで救済本数が足りればそ
れが救済解となる。

【００６５】一方、不良を含む救済ラインを使用する場
合は、新たに持ち込まれた不良ビットをテーブルに書き
込み、救済ラインに余裕があり、持ち込まれた不良ビッ
トが救済可能か否かを調べることにより、救済の可否の
判定を行う。

【００６６】以上のような構成により、本発明のメモリ
解析装置は、１つの不良救済単位領域の不良ビットの分
布に対して、Ｘライン不良メモリ２６、Ｙライン不良メ
モリ２７にそれぞれの方向の不良ビット数をカウントし
ておき、ビット不良メモリ３５にはＸライン不良メモリ
２６、Ｙライン不良メモリ２７にカウントされた不良ビ
ットのアドレスを格納し、単位領域不良数メモリ３３に
不良ビット数を格納し、これを元にして、ＣＰＵ５で不
良ビットテーブルを作成し、それぞれの救済にロウ救済
ラインを充当するか、カラム救済ラインを充当するかの
組み合わせを解析し、最適解を見いだすように構成され
るので、ライン不良については、そのラインの救済を最
優先させ、残る個々の不良ビットについては、救済に割
り当てるラインの組み合わせ毎に救済解を求め、救済ラ
インに含まれる不良ビットについても不良ビットテーブ
ルに追加して、これを含めた救済解析を行い、最終的な
不良救済解に到達する。

【００６７】この場合も、従来、ロウ救済ラインの割り
当てとカラム救済ラインの割り当ての全ての組み合わせ
について順次救済解をチェックするため、組み合わせの
数が非常に多かったのに対して、本発明の構成では、Ｘ
ライン不良メモリ２６、Ｙライン不良メモリ２７のカウ
ント数やライン不良フラッグの状態などから、優先的に
救済に割り当てられるべきラインを決定できるので、必
然的にチェックすべき組み合わせは少なくなる。その結
果、試行回数が減り、処理時間を大幅に短縮できる。

【００６８】なお、上記実施例では、ライン不良判定
を、不良ビット“３”より大の場合に行う場合を例示し
たが、これは救済ラインの本数などから適宜設定される
べきものである。

【００６９】なお、上記実施例では、アドレス発生器の
構成であるが、不良セルメモリ３から不良救済単位領域
１０単位でデータを引き出せる方式であれば、どのよう
な構成でもよいことはもちろんである。

【００７０】また、Ｘライン不良メモリ２６、Ｙライン
不良メモリ２７、単位領域不良数メモリ３３、ビット不
良メモリ３５のアドレス選択について、上記実施例で
は、共通のアドレス発生器８１を用いているが、不良救
済単位領域１０の選択について、アドレスを任意値に設
定する必要がある場合は、別に不良救済単位領域１０の
Ｘライン、Ｙラインのカウントについて専用のカウンタ
を設けて、これを制御するようにしてもよい。この場
合、２のＮ乗大の容量でないメモリにおいてもライン不
良検出が可能となる。

【００７１】また、メインセル部の他に、救済ラインの
不良データに関する情報も取り込み、不良解析する場
合、メインセル部、ロウ救済部、カラム救済部のそれぞ
れについての区別を、Ｘライン不良メモリ２６、Ｙライ
ン不良メモリ２７、ビット不良メモリ３５、単位領域不
良数メモリ３３の各々において実施する必要があるが、
アドレス発生器８１のビットセレクトロジック１９１の
条件を、Ｘ、Ｙの情報から区別情報として取り出し可能
に構成することにより、まとめて情報管理できるように
できる。また、ライン不良の情報判定とこれを示すフラ
グの管理についてもビットセレクトロジック１９１の変
更で、独自に判定値を設定しての運用に供することがで
きる。

【００７２】なお、本実施例の変形は、ＣＰＵ５による
プログラムの変更により、任意に設計可能である。ま
た、ライン不良やビット不良の救済のために、現在は、
救済ラインの適用が主流であるが、ビット単位の救済
や、グループ単位の救済や、それぞれの組み合わせによ
る救済など、新たな救済方式が出てきても適用可能なこ
とは言うまでもない。

【００７３】

【発明の効果】以上述べたように、本発明のメモリ解析
装置は、被測定メモリの不良データを格納する不良セル
メモリからのデータを、不良救済単位領域毎にまとめて
救済解析装置に転送し、救済解析装置側では、Ｘライン
不良、Ｙライン不良、不良ビットアドレス、不良救済単
位領域内不良ビット数毎に別々にメモリ格納し、これら
のメモリの内容に基づきテーブルを作成し、このテーブ
ルの内容に基づいて不良ビット救済解析を行うように構
成したので、データの処理方法が簡略化され、ＣＰＵの
負担が低減し、効率的な不良ビット救済が可能となり、
大容量メモリへの適用も容易になるなど、数多の効果を
得ることができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るメモリ解析装置の不良セ
ルメモリ制御部のブロック図である。

【図２】本発明の実施例に係るメモリ解析装置の救済解
析装置側ブロック図である。

【図３】実施例の適用されるメモリの不良ビットの分布
例の説明図である。

【図４】図３の不良ビットに対応するＸライン不良メモ
リの状態の説明図である。

【図５】図３の不良ビットに対応するＹライン不良メモ
リの状態の説明図である。

【図６】図３の不良ビットに対応するビット不良メモリ
の状態の説明図である。

【図７】図３の不良ビットに対応する単位領域不良数メ
モリの状態の説明図である。

【図８】図３の不良ビットに対応してＣＰＵにより作成
される不良ビットテーブルの説明図である。

【図９】新たにロウ救済ラインに不良ビットが含まれる
場合の不良ビットの分布例と、これに対応する救済解析
の説明図である。

【図１０】図９の不良ビットに対応してＣＰＵにより作
成される不良ビットテーブルの説明図である。

【図１１】新たにカラム救済ラインに不良ビットが含ま
れる場合の不良ビットの分布例と、これに対応する救済
解析の説明図である。

【図１２】一般的なメモリの構成を示す説明図である。

【図１３】従来のメモリ解析装置のブロック図である。

【図１４】一般的な、不良ビット救済の説明図である。

【図１５】従来の不良ビット救済の手順を示すための説
明図である。

【図１６】図１３の構成における不良セルメモリ、メモ
リの状態の説明図である。

【図１７】不良ビット救済の高速化のための一例を示す
不良セルメモリの構成図である。

【符号の説明】

１メモリテスタ本体２救済解析装置３不良セルメモリ４メモリ５ＣＰＵ６アドレスカウンタ７、７１インストラクションアドレスカウンタ８、８１アドレス発生器９、９１インストラクションメモリ１０不良救済単位領域１１、１２、１３、１４デコーダ１５メモリセル１６カラムスペアライン１７ロウスペアライン１８、１８１領域セレクトロジック１９、１９１ビットセレクトロジック２０、２０１Ｘカウンタ２１、２１１Ｙカウンタ２４、２４１Ｘカウンタ制御回路２５、２５１Ｙカウンタ制御回路２６Ｘライン不良メモリ２７Ｙライン不良メモリ３０、３１、３２、３４メモリ制御部３３単位領域不良数メモリ３５ビット不良メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者黒田英明東京都世田谷区用賀２丁目35番１号アジアエレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】被測定メモリの不良ビットを格納する不良
セルメモリと、前記不良セルメモリの不良救済単位領域毎にデータを読
み出し転送させるメモリ制御手段と、前記不良セルメモリからのデータに基づいてＸライン方
向の不良ビット数をカウントすると共にライン不良状態
を検出し格納するＸライン不良メモリと、前記不良セルメモリからのデータに基づいてＹライン方
向の不良ビット数をカウントすると共にライン不良状態
を検出し格納するＹライン不良メモリと、前記Ｘライン不良メモリおよび前記Ｙライン不良メモリ
にカウントされた不良ビットのアドレスを格納するビッ
ト不良メモリと、前記Ｘライン不良メモリおよび前記Ｙライン不良メモリ
にカウントされた不良ビットのカウント数に基づいて不
良救済単位領域における不良ビット数を格納する単位領
域不良数メモリと、前記Ｘライン不良メモリ、Ｙライン不良メモリ、単位領
域不良数メモリ、ビット不良メモリの各出力データに基
づいて、不良救済解析を行う処理手段と、を備えることを特徴とするメモリ解析装置。
【請求項２】前記処理手段が、前記Ｘライン不良メモ
リ、Ｙライン不良メモリの各状態に基づいて、ライン不
良状態を優先的に救済する、請求項１のメモリ解析装
置。
【請求項３】前記Ｘライン不良メモリ、Ｙライン不良メ
モリが、被測定メモリに割り当てられるＸ方向、Ｙ方向
の各救済ラインの数に応じて、不良ビット数の数に基づ
く不良ラインの判定を行うように設定される、請求項１
のメモリ解析装置。
【請求項４】前記処理手段が、不良ビット救済のための
テーブルを作成し、このテーブル上で、順次救済解析を
実施する、請求項１のメモリ解析装置。
【請求項５】前記処理手段が、不良ビットを含まない救
済ラインを優先的に採用するようにした、請求項１のメ
モリ解析装置。