JPH11110999A - 半導体試験装置及び半導体試験方法 - Google Patents
半導体試験装置及び半導体試験方法Info
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- JPH11110999A JPH11110999A JP9271616A JP27161697A JPH11110999A JP H11110999 A JPH11110999 A JP H11110999A JP 9271616 A JP9271616 A JP 9271616A JP 27161697 A JP27161697 A JP 27161697A JP H11110999 A JPH11110999 A JP H11110999A
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Abstract
(57)【要約】
【課題】 半導体記憶素子における不良救済の効率化を
図ることが可能な構成の半導体試験装置及び半導体試験
方法を提供する。 【解決手段】 本発明に係る半導体試験装置は、複数の
メモリブロックからなるメモリアレイ並びに複数種類の
スペアメモリを有する被試験半導体記憶素子の試験の結
果検出されたメモリアレイの不良アドレス情報を記憶す
る不良アドレス情報記憶手段と、ライン不良、又は、密
集不良、ビット不良を、不良アドレス情報に基づき検出
する不良形態検出手段と、ライン不良アドレス情報、密
集不良アドレス情報、ビット不良アドレス情報をそれぞ
れ記憶する種類別不良アドレス情報記憶手段と、各不良
アドレス情報に基づき、ライン不良、密集不良、ビット
不良を、スペアメモリのいずれか最適なものでそれぞれ
置き換える不良救済判定処理を行う不良救済判定処理手
段とを備えたものである。本発明に係る半導体試験方法
は、本発明に係る半導体試験装置を使用して実施する。
図ることが可能な構成の半導体試験装置及び半導体試験
方法を提供する。 【解決手段】 本発明に係る半導体試験装置は、複数の
メモリブロックからなるメモリアレイ並びに複数種類の
スペアメモリを有する被試験半導体記憶素子の試験の結
果検出されたメモリアレイの不良アドレス情報を記憶す
る不良アドレス情報記憶手段と、ライン不良、又は、密
集不良、ビット不良を、不良アドレス情報に基づき検出
する不良形態検出手段と、ライン不良アドレス情報、密
集不良アドレス情報、ビット不良アドレス情報をそれぞ
れ記憶する種類別不良アドレス情報記憶手段と、各不良
アドレス情報に基づき、ライン不良、密集不良、ビット
不良を、スペアメモリのいずれか最適なものでそれぞれ
置き換える不良救済判定処理を行う不良救済判定処理手
段とを備えたものである。本発明に係る半導体試験方法
は、本発明に係る半導体試験装置を使用して実施する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体試験装置及び
半導体試験方法に係り、特に、不良救済判定処理機能を
有する半導体試験装置及び不良救済判定処理を行う半導
体試験方法に関する。
半導体試験方法に係り、特に、不良救済判定処理機能を
有する半導体試験装置及び不良救済判定処理を行う半導
体試験方法に関する。
【０００２】
【従来の技術】半導体試験装置は、半導体記憶素子のメ
モリセルの不良を検出し、検出された不良メモリセルを
スペアメモリセルで置き換える不良救済処理を行うが、
従来の半導体試験装置においては、不良救済処理時間を
短縮するため、不良情報のアドレス圧縮、ライン不良又
はビット不良の選別等の方法が用いられてきた。かかる
半導体試験装置における不良救済では、通常、密な不良
から疎な不良の順に救済が行われる。
モリセルの不良を検出し、検出された不良メモリセルを
スペアメモリセルで置き換える不良救済処理を行うが、
従来の半導体試験装置においては、不良救済処理時間を
短縮するため、不良情報のアドレス圧縮、ライン不良又
はビット不良の選別等の方法が用いられてきた。かかる
半導体試験装置における不良救済では、通常、密な不良
から疎な不良の順に救済が行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体試験装置における不良救済の方法では、密な不良
はライン不良としてのみ検出可能であったために、本来
は、複数ラインでグループ化されたスペアメモリである
ベルトスペア又はアレイブロックごとの置き換えが可能
なブロックスペアを使用し一括して救済すべき密集不
良、例えば、散点状に密集した不良を、複数のラインス
ペアで救済してしまう冗長救済が発生するおそれがあっ
た。即ち、密な不良を曖昧に検出することができず、そ
の結果、ラインスペアによる冗長救済を発生させ、一括
救済の効率を低下させているという問題点があった。
半導体試験装置における不良救済の方法では、密な不良
はライン不良としてのみ検出可能であったために、本来
は、複数ラインでグループ化されたスペアメモリである
ベルトスペア又はアレイブロックごとの置き換えが可能
なブロックスペアを使用し一括して救済すべき密集不
良、例えば、散点状に密集した不良を、複数のラインス
ペアで救済してしまう冗長救済が発生するおそれがあっ
た。即ち、密な不良を曖昧に検出することができず、そ
の結果、ラインスペアによる冗長救済を発生させ、一括
救済の効率を低下させているという問題点があった。
【０００４】図６は、従来の半導体試験装置による不良
救済の方法が問題となる半導体記憶素子の不良分布の一
例を示した不良プロットマップ図である。
救済の方法が問題となる半導体記憶素子の不良分布の一
例を示した不良プロットマップ図である。
【０００５】半導体記憶素子は、本体メモリアレイ２８
と、列ラインスペア２９と、列ブロックスペア３０と、
行ラインスペア３１とから構成されており、本体メモリ
アレイ２８は、列ブロックＢ０から列ブロックＢ７まで
に区分されている。
と、列ラインスペア２９と、列ブロックスペア３０と、
行ラインスペア３１とから構成されており、本体メモリ
アレイ２８は、列ブロックＢ０から列ブロックＢ７まで
に区分されている。
【０００６】この例では、列ブロックＢ１には密集不良
３２が発生しており、列ブロックＢ２及びＢ３にはそれ
ぞれビット不良３３が発生している。また、列ブロック
Ｂ１及びＢ４，Ｂ５，Ｂ６にはライン不良３４が発生し
ており、全ブロックを横断するライン不良３４も発生し
ている。
３２が発生しており、列ブロックＢ２及びＢ３にはそれ
ぞれビット不良３３が発生している。また、列ブロック
Ｂ１及びＢ４，Ｂ５，Ｂ６にはライン不良３４が発生し
ており、全ブロックを横断するライン不良３４も発生し
ている。
【０００７】上述のように、従来の半導体試験装置にお
ける不良救済の方法では、列ブロックＢ１の密集不良３
２はライン不良として検出される。従って、密集不良３
２は、本来は列ブロックＢ１を列ブロックスペア３０で
置き換えるのが最も効率的な救済措置であるにもかかわ
らず、複数の列ラインスペア２９又は行ラインスペア３
１で救済してしまう冗長救済が発生する可能性があり、
場合によってはスペアメモリの不足により救済不能と判
定されて歩留まりの低下を招くこともあった。
ける不良救済の方法では、列ブロックＢ１の密集不良３
２はライン不良として検出される。従って、密集不良３
２は、本来は列ブロックＢ１を列ブロックスペア３０で
置き換えるのが最も効率的な救済措置であるにもかかわ
らず、複数の列ラインスペア２９又は行ラインスペア３
１で救済してしまう冗長救済が発生する可能性があり、
場合によってはスペアメモリの不足により救済不能と判
定されて歩留まりの低下を招くこともあった。
【０００８】本発明は上記問題点に鑑みてなされたもの
で、その目的は、半導体記憶素子における不良救済の効
率化を図ることが可能な構成の半導体試験装置及び半導
体試験方法を提供することである。
で、その目的は、半導体記憶素子における不良救済の効
率化を図ることが可能な構成の半導体試験装置及び半導
体試験方法を提供することである。
【０００９】
【課題を解決するための手段】本発明に係る半導体試験
装置によれば、複数のメモリブロックからなるメモリア
レイ並びに所定領域単位でメモリの置き換えが可能なブ
ロックスペアメモリ及びメモリライン単位でメモリの置
き換えが可能なラインスペアメモリを含むスペアメモリ
を有する被試験半導体記憶素子の試験の結果検出された
メモリアレイの不良のアドレスについての不良アドレス
情報を記憶する不良アドレス情報記憶手段と、不良のう
ち、直線状若しくは破線状に連なった不良であるライン
不良、又は、メモリアレイの所定領域あたりの不良密度
の高さにより検出される密集不良、ライン不良及び密集
不良以外の不良であるビット不良を、不良アドレス情報
に基づき検出する不良形態検出手段と、ライン不良のア
ドレスについてのライン不良アドレス情報、密集不良の
アドレスについての密集不良アドレス情報、ビット不良
のアドレスについてのビット不良アドレス情報をそれぞ
れ記憶する種類別不良アドレス情報記憶手段と、ライン
不良アドレス情報又は密集不良アドレス情報、ビット不
良アドレス情報に基づき、ライン不良をラインスペアメ
モリで、密集不良をブロックスペアメモリで、ビット不
良メモリを残余のスペアメモリのいずれかでそれぞれ置
き換える不良救済判定処理を行う不良救済判定処理手段
と、を備えたことを特徴とし、この構成により、不良救
済判定処理を行う際に不良の分散度を検出し、ライン不
良、密集不良、ビット不良として不良を予めグループ化
しておき、各不良グループに適したサイズの不良救済冗
長回路を割り当てるので、不良の救済効率を向上させる
ことができる。
装置によれば、複数のメモリブロックからなるメモリア
レイ並びに所定領域単位でメモリの置き換えが可能なブ
ロックスペアメモリ及びメモリライン単位でメモリの置
き換えが可能なラインスペアメモリを含むスペアメモリ
を有する被試験半導体記憶素子の試験の結果検出された
メモリアレイの不良のアドレスについての不良アドレス
情報を記憶する不良アドレス情報記憶手段と、不良のう
ち、直線状若しくは破線状に連なった不良であるライン
不良、又は、メモリアレイの所定領域あたりの不良密度
の高さにより検出される密集不良、ライン不良及び密集
不良以外の不良であるビット不良を、不良アドレス情報
に基づき検出する不良形態検出手段と、ライン不良のア
ドレスについてのライン不良アドレス情報、密集不良の
アドレスについての密集不良アドレス情報、ビット不良
のアドレスについてのビット不良アドレス情報をそれぞ
れ記憶する種類別不良アドレス情報記憶手段と、ライン
不良アドレス情報又は密集不良アドレス情報、ビット不
良アドレス情報に基づき、ライン不良をラインスペアメ
モリで、密集不良をブロックスペアメモリで、ビット不
良メモリを残余のスペアメモリのいずれかでそれぞれ置
き換える不良救済判定処理を行う不良救済判定処理手段
と、を備えたことを特徴とし、この構成により、不良救
済判定処理を行う際に不良の分散度を検出し、ライン不
良、密集不良、ビット不良として不良を予めグループ化
しておき、各不良グループに適したサイズの不良救済冗
長回路を割り当てるので、不良の救済効率を向上させる
ことができる。
【００１０】不良形態検出手段は、同一行アドレス上又
は同一列アドレス上に所定数以上の不良が存在した場合
に、所定数以上の不良をライン不良として検出するもの
とするとよい。
は同一列アドレス上に所定数以上の不良が存在した場合
に、所定数以上の不良をライン不良として検出するもの
とするとよい。
【００１１】不良形態検出手段は、所定領域ごとの不良
個数を検出することにより所定領域あたりの不良密度の
高い順にブロックスペアメモリで救済可能な個数だけ所
定領域を一括救済可能領域として特定し、かつ、一括救
済可能領域に完全に含まれる不良を密集不良として検出
するものとするとよい。
個数を検出することにより所定領域あたりの不良密度の
高い順にブロックスペアメモリで救済可能な個数だけ所
定領域を一括救済可能領域として特定し、かつ、一括救
済可能領域に完全に含まれる不良を密集不良として検出
するものとするとよい。
【００１２】不良形態検出手段は、ライン不良を１個の
不良として計数して不良個数を検出するものとするとよ
い。
不良として計数して不良個数を検出するものとするとよ
い。
【００１３】不良形態検出手段は、密集不良として検出
された不良をライン不良から除外するものとするとよ
い。
された不良をライン不良から除外するものとするとよ
い。
【００１４】ライン不良又は密集不良として検出されな
かった不良は、ビット不良として取り扱われるものとす
る。
かった不良は、ビット不良として取り扱われるものとす
る。
【００１５】不良救済判定処理手段は、被試験半導体記
憶素子の試験を行う試験制御部とは独立して制御可能な
ものとするとよい。
憶素子の試験を行う試験制御部とは独立して制御可能な
ものとするとよい。
【００１６】具体的な装置の構成としては、複数のメモ
リブロックからなるメモリアレイ並びに所定領域単位で
メモリの置き換えが可能なブロックスペアメモリ及びメ
モリライン単位でメモリの置き換えが可能なラインスペ
アメモリを含むスペアメモリを有する被試験半導体記憶
素子の試験の結果検出されたメモリアレイの不良のアド
レスについての不良アドレス情報を格納する不良アドレ
ス情報格納メモリと、不良アドレス情報転送制御信号を
発生し、不良アドレス情報の転送動作を制御する不良ア
ドレス情報転送制御回路と、不良アドレス情報に基づ
き、直線状若しくは破線状に連なった不良であって同一
行アドレス上又は同一列アドレス上に所定数以上の不良
が存在するものをライン不良として検出するライン不良
検出回路と、ライン不良のアドレスについてのライン不
良アドレス情報が格納されるライン不良アドレス情報格
納メモリと、不良アドレス情報に基づき、ライン不良を
１個の不良として計数して所定領域ごとの不良個数を検
出することにより所定領域あたりの不良密度の高い順に
ブロックスペアメモリで救済可能な個数だけ所定領域を
一括救済可能領域として特定し、かつ、一括救済可能領
域に完全に含まれる不良を密集不良として検出し、密集
不良として検出された不良をライン不良から除外する密
集不良検出回路と、密集不良のアドレスについての密集
不良アドレス情報が格納される密集不良アドレス情報格
納メモリと、ライン不良及び密集不良として検出されな
かった不良をビット不良とし、ビット不良のアドレスに
ついてのビット不良アドレス情報を格納するビット不良
アドレス情報格納メモリと、ライン不良アドレス情報格
納メモリ又は密集不良アドレス情報格納メモリ、ビット
不良アドレス情報格納メモリに対し、不良アドレス情報
に基づき書込みアドレスを発生するアドレス発生回路
と、ライン不良アドレス情報又は密集不良アドレス情
報、ビット不良アドレス情報に基づき、ライン不良をラ
インスペアメモリで、密集不良をブロックスペアメモリ
で、ビット不良メモリを残余のスペアメモリのいずれか
でそれぞれ置き換える不良救済判定処理を行う不良解析
中央処理装置と、を備えたものとする。
リブロックからなるメモリアレイ並びに所定領域単位で
メモリの置き換えが可能なブロックスペアメモリ及びメ
モリライン単位でメモリの置き換えが可能なラインスペ
アメモリを含むスペアメモリを有する被試験半導体記憶
素子の試験の結果検出されたメモリアレイの不良のアド
レスについての不良アドレス情報を格納する不良アドレ
ス情報格納メモリと、不良アドレス情報転送制御信号を
発生し、不良アドレス情報の転送動作を制御する不良ア
ドレス情報転送制御回路と、不良アドレス情報に基づ
き、直線状若しくは破線状に連なった不良であって同一
行アドレス上又は同一列アドレス上に所定数以上の不良
が存在するものをライン不良として検出するライン不良
検出回路と、ライン不良のアドレスについてのライン不
良アドレス情報が格納されるライン不良アドレス情報格
納メモリと、不良アドレス情報に基づき、ライン不良を
１個の不良として計数して所定領域ごとの不良個数を検
出することにより所定領域あたりの不良密度の高い順に
ブロックスペアメモリで救済可能な個数だけ所定領域を
一括救済可能領域として特定し、かつ、一括救済可能領
域に完全に含まれる不良を密集不良として検出し、密集
不良として検出された不良をライン不良から除外する密
集不良検出回路と、密集不良のアドレスについての密集
不良アドレス情報が格納される密集不良アドレス情報格
納メモリと、ライン不良及び密集不良として検出されな
かった不良をビット不良とし、ビット不良のアドレスに
ついてのビット不良アドレス情報を格納するビット不良
アドレス情報格納メモリと、ライン不良アドレス情報格
納メモリ又は密集不良アドレス情報格納メモリ、ビット
不良アドレス情報格納メモリに対し、不良アドレス情報
に基づき書込みアドレスを発生するアドレス発生回路
と、ライン不良アドレス情報又は密集不良アドレス情
報、ビット不良アドレス情報に基づき、ライン不良をラ
インスペアメモリで、密集不良をブロックスペアメモリ
で、ビット不良メモリを残余のスペアメモリのいずれか
でそれぞれ置き換える不良救済判定処理を行う不良解析
中央処理装置と、を備えたものとする。
【００１７】本発明に係る半導体試験方法によれば、複
数のメモリブロックからなるメモリアレイ並びに所定領
域単位でメモリの置き換えが可能なブロックスペアメモ
リ及びメモリライン単位でメモリの置き換えが可能なラ
インスペアメモリを含むスペアメモリを有する被試験半
導体記憶素子の試験の結果検出された前記メモリアレイ
の不良のアドレスについての不良アドレス情報に基づ
き、前記不良に含まれている各不良の形態を検出し、前
記各不良の形態に応じて、前記各不良を前記スペアメモ
リのうち最適なものでそれぞれ置き換える不良救済判定
処理を行うことを特徴とし、この構成により、各不良に
最適なサイズのスペアメモリを割り当てるので、不良の
救済効率を向上させることができる。
数のメモリブロックからなるメモリアレイ並びに所定領
域単位でメモリの置き換えが可能なブロックスペアメモ
リ及びメモリライン単位でメモリの置き換えが可能なラ
インスペアメモリを含むスペアメモリを有する被試験半
導体記憶素子の試験の結果検出された前記メモリアレイ
の不良のアドレスについての不良アドレス情報に基づ
き、前記不良に含まれている各不良の形態を検出し、前
記各不良の形態に応じて、前記各不良を前記スペアメモ
リのうち最適なものでそれぞれ置き換える不良救済判定
処理を行うことを特徴とし、この構成により、各不良に
最適なサイズのスペアメモリを割り当てるので、不良の
救済効率を向上させることができる。
【００１８】本発明に係る半導体試験方法の具体的には
第１の構成によれば、複数のメモリブロックからなるメ
モリアレイ並びに所定領域単位でメモリの置き換えが可
能なブロックスペアメモリ及びメモリライン単位でメモ
リの置き換えが可能なラインスペアメモリを含むスペア
メモリを有する被試験半導体記憶素子の試験の結果検出
されたメモリアレイの不良のアドレスについての不良ア
ドレス情報に基づき、直線状若しくは破線状に連なった
不良であって同一行アドレス上又は同一列アドレス上に
所定数以上の不良が存在するものをライン不良として検
出し、ライン不良のアドレスについてのライン不良アド
レス情報を記憶する第１の過程と、不良アドレス情報に
基づき、ライン不良を１個の不良として計数して所定領
域ごとの不良個数を検出することにより所定領域あたり
の不良密度の高い順にブロックスペアメモリで救済可能
な個数だけ所定領域を一括救済可能領域として特定し、
かつ、一括救済可能領域に完全に含まれる不良を密集不
良として検出して密集不良のアドレスについての密集不
良アドレス情報を記憶し、密集不良として検出された不
良をライン不良から除外する第２の過程と、ライン不良
及び密集不良として検出されなかった不良をビット不良
とし、ビット不良のアドレスについてのビット不良アド
レス情報を記憶する第３の過程と、ライン不良アドレス
情報又は密集不良アドレス情報、ビット不良アドレス情
報に基づき、ライン不良をラインスペアメモリで、密集
不良をブロックスペアメモリで、ビット不良メモリを残
余のスペアメモリのいずれかでそれぞれ置き換える不良
救済判定処理を行う第４の過程と、を備えたものとす
る。
第１の構成によれば、複数のメモリブロックからなるメ
モリアレイ並びに所定領域単位でメモリの置き換えが可
能なブロックスペアメモリ及びメモリライン単位でメモ
リの置き換えが可能なラインスペアメモリを含むスペア
メモリを有する被試験半導体記憶素子の試験の結果検出
されたメモリアレイの不良のアドレスについての不良ア
ドレス情報に基づき、直線状若しくは破線状に連なった
不良であって同一行アドレス上又は同一列アドレス上に
所定数以上の不良が存在するものをライン不良として検
出し、ライン不良のアドレスについてのライン不良アド
レス情報を記憶する第１の過程と、不良アドレス情報に
基づき、ライン不良を１個の不良として計数して所定領
域ごとの不良個数を検出することにより所定領域あたり
の不良密度の高い順にブロックスペアメモリで救済可能
な個数だけ所定領域を一括救済可能領域として特定し、
かつ、一括救済可能領域に完全に含まれる不良を密集不
良として検出して密集不良のアドレスについての密集不
良アドレス情報を記憶し、密集不良として検出された不
良をライン不良から除外する第２の過程と、ライン不良
及び密集不良として検出されなかった不良をビット不良
とし、ビット不良のアドレスについてのビット不良アド
レス情報を記憶する第３の過程と、ライン不良アドレス
情報又は密集不良アドレス情報、ビット不良アドレス情
報に基づき、ライン不良をラインスペアメモリで、密集
不良をブロックスペアメモリで、ビット不良メモリを残
余のスペアメモリのいずれかでそれぞれ置き換える不良
救済判定処理を行う第４の過程と、を備えたものとす
る。
【００１９】本発明に係る半導体試験方法の具体的な第
２の構成によれば、複数のメモリブロックからなるメモ
リアレイ並びに所定領域単位でメモリの置き換えが可能
なブロックスペアメモリ及びメモリライン単位でメモリ
の置き換えが可能なラインスペアメモリを含むスペアメ
モリを有する被試験半導体記憶素子の試験の結果検出さ
れたメモリアレイの不良のアドレスについての不良アド
レス情報に基づき、直線状若しくは破線状に連なった不
良であって同一行アドレス上又は同一列アドレス上に所
定数以上の不良が存在するものをライン不良として検出
し、ライン不良のアドレスについてのライン不良アドレ
ス情報を記憶する第１の過程と、ライン不良として検出
されなかった不良をビット不良とし、ビット不良のアド
レスについてのビット不良アドレス情報を記憶する第２
の過程と、不良アドレス情報に基づき、ライン不良を１
個の不良として計数して所定領域ごとの不良個数を検出
することにより所定領域あたりの不良密度の高い順にブ
ロックスペアメモリで救済可能な個数だけ所定領域を一
括救済可能領域として特定し、かつ、一括救済可能領域
に完全に含まれる不良を密集不良として検出して密集不
良のアドレスについての密集不良アドレス情報を記憶
し、密集不良として検出された不良をライン不良及びビ
ット不良から除外する第３の過程と、ライン不良アドレ
ス情報又は密集不良アドレス情報、ビット不良アドレス
情報に基づき、ライン不良をラインスペアメモリで、密
集不良をブロックスペアメモリで、ビット不良メモリを
残余のスペアメモリのいずれかでそれぞれ置き換える不
良救済判定処理を行う第４の過程と、を備えたことを特
徴とし、この構成により、不良救済判定処理を行う際に
不良の分散度を検出し、ライン不良、密集不良、ビット
不良として不良を予めグループ化しておき、各不良グル
ープに適したサイズの不良救済冗長回路を割り当てるの
で、不良の救済効率を向上させることができる。
２の構成によれば、複数のメモリブロックからなるメモ
リアレイ並びに所定領域単位でメモリの置き換えが可能
なブロックスペアメモリ及びメモリライン単位でメモリ
の置き換えが可能なラインスペアメモリを含むスペアメ
モリを有する被試験半導体記憶素子の試験の結果検出さ
れたメモリアレイの不良のアドレスについての不良アド
レス情報に基づき、直線状若しくは破線状に連なった不
良であって同一行アドレス上又は同一列アドレス上に所
定数以上の不良が存在するものをライン不良として検出
し、ライン不良のアドレスについてのライン不良アドレ
ス情報を記憶する第１の過程と、ライン不良として検出
されなかった不良をビット不良とし、ビット不良のアド
レスについてのビット不良アドレス情報を記憶する第２
の過程と、不良アドレス情報に基づき、ライン不良を１
個の不良として計数して所定領域ごとの不良個数を検出
することにより所定領域あたりの不良密度の高い順にブ
ロックスペアメモリで救済可能な個数だけ所定領域を一
括救済可能領域として特定し、かつ、一括救済可能領域
に完全に含まれる不良を密集不良として検出して密集不
良のアドレスについての密集不良アドレス情報を記憶
し、密集不良として検出された不良をライン不良及びビ
ット不良から除外する第３の過程と、ライン不良アドレ
ス情報又は密集不良アドレス情報、ビット不良アドレス
情報に基づき、ライン不良をラインスペアメモリで、密
集不良をブロックスペアメモリで、ビット不良メモリを
残余のスペアメモリのいずれかでそれぞれ置き換える不
良救済判定処理を行う第４の過程と、を備えたことを特
徴とし、この構成により、不良救済判定処理を行う際に
不良の分散度を検出し、ライン不良、密集不良、ビット
不良として不良を予めグループ化しておき、各不良グル
ープに適したサイズの不良救済冗長回路を割り当てるの
で、不良の救済効率を向上させることができる。
【００２０】
【発明の実施の形態】本発明に係る半導体試験装置及び
半導体試験方法は、ラインスペア、複数ラインでグルー
プ化されたスペアメモリであるベルトスペア、アレイブ
ロックごとの置き換えが可能なブロックスペア等、行又
は列の同一アドレス方向についてサイズの異なる不良救
済冗長回路を有する半導体記憶素子の不良救済判定処理
を行う際に不良の分散度を検出する回路を設けることに
より不良を予めグループ化しておき、各不良グループに
適したサイズの不良救済冗長回路を割り当て、救済効率
を向上させるものである。
半導体試験方法は、ラインスペア、複数ラインでグルー
プ化されたスペアメモリであるベルトスペア、アレイブ
ロックごとの置き換えが可能なブロックスペア等、行又
は列の同一アドレス方向についてサイズの異なる不良救
済冗長回路を有する半導体記憶素子の不良救済判定処理
を行う際に不良の分散度を検出する回路を設けることに
より不良を予めグループ化しておき、各不良グループに
適したサイズの不良救済冗長回路を割り当て、救済効率
を向上させるものである。
【００２１】以下、本発明に係る半導体試験装置及び半
導体試験方法の実施の形態について、図面を参照しなが
ら説明する。
導体試験方法の実施の形態について、図面を参照しなが
ら説明する。
【００２２】図１は、本発明に係る半導体試験装置の不
良救済判定処理装置のブロック図であり、図２は、図６
に示した不良分布を有する半導体記憶素子について、本
発明に係る半導体試験装置の不良救済判定処理装置によ
り不良検出処理及び不良救済判定処理が行われる様子を
模式的に示した説明図である。
良救済判定処理装置のブロック図であり、図２は、図６
に示した不良分布を有する半導体記憶素子について、本
発明に係る半導体試験装置の不良救済判定処理装置によ
り不良検出処理及び不良救済判定処理が行われる様子を
模式的に示した説明図である。
【００２３】図１に示した本発明に係る半導体試験装置
の不良救済判定処理装置は、被試験半導体記憶素子の試
験の結果不良が検出されたアドレスについての情報であ
る不良アドレス情報の転送動作を制御する不良転送制御
回路１と、不良アドレス情報を格納する不良格納メモリ
２と、不良が直線状若しくは破線状に連なったライン不
良を不良アドレス情報から検出するライン不良検出回路
５１及び所定領域あたりの不良密度が高い密集不良を不
良アドレス情報から検出する密集不良検出回路５２から
なる不良形態検出回路５と、不良アドレス情報に基づき
不良メモリのアドレスを発生するアドレス発生回路６
と、ライン不良及び密集不良以外の不良であるビット不
良についてのビット不良アドレス情報を格納するビット
不良格納メモリ７と、行ライン不良アドレス情報を格納
する行不良格納メモリ８と、列ライン不良アドレス情報
を格納する列不良格納メモリ９と、行密集不良アドレス
情報を格納する行密集不良格納メモリ１０と、列密集不
良アドレス情報を格納する列密集不良格納メモリ１１
と、各種不良の検出結果に基づき不良救済判定処理を行
う不良解析ＣＰＵ３と、各回路及び各メモリと不良解析
ＣＰＵ３とを媒介するＣＰＵインタフェース４とを備え
ている。
の不良救済判定処理装置は、被試験半導体記憶素子の試
験の結果不良が検出されたアドレスについての情報であ
る不良アドレス情報の転送動作を制御する不良転送制御
回路１と、不良アドレス情報を格納する不良格納メモリ
２と、不良が直線状若しくは破線状に連なったライン不
良を不良アドレス情報から検出するライン不良検出回路
５１及び所定領域あたりの不良密度が高い密集不良を不
良アドレス情報から検出する密集不良検出回路５２から
なる不良形態検出回路５と、不良アドレス情報に基づき
不良メモリのアドレスを発生するアドレス発生回路６
と、ライン不良及び密集不良以外の不良であるビット不
良についてのビット不良アドレス情報を格納するビット
不良格納メモリ７と、行ライン不良アドレス情報を格納
する行不良格納メモリ８と、列ライン不良アドレス情報
を格納する列不良格納メモリ９と、行密集不良アドレス
情報を格納する行密集不良格納メモリ１０と、列密集不
良アドレス情報を格納する列密集不良格納メモリ１１
と、各種不良の検出結果に基づき不良救済判定処理を行
う不良解析ＣＰＵ３と、各回路及び各メモリと不良解析
ＣＰＵ３とを媒介するＣＰＵインタフェース４とを備え
ている。
【００２４】不良転送制御回路１は、不良格納メモリ２
及び不良形態検出回路５、アドレス発生回路６に接続さ
れている。不良格納メモリ２は、不良形態検出回路５の
ライン不良検出回路５１及び密集不良検出回路５２に接
続されている。不良形態検出回路５は、ビット不良格納
メモリ７及び行不良格納メモリ８、列不良格納メモリ
９、行密集不良格納メモリ１０、列密集不良格納メモリ
１１、アドレス発生回路６、ＣＰＵインタフェース４に
接続されている。アドレス発生回路６は、ビット不良格
納メモリ７及び行不良格納メモリ８、列不良格納メモリ
９、行密集不良格納メモリ１０、列密集不良格納メモリ
１１に接続されている。ビット不良格納メモリ７及び行
不良格納メモリ８、列不良格納メモリ９、行密集不良格
納メモリ１０、列密集不良格納メモリ１１はそれぞれＣ
ＰＵインタフェース４に接続され、ＣＰＵインタフェー
ス４はビット不良格納メモリ７に接続され、ビット不良
格納メモリ７、行不良格納メモリ８、列不良格納メモリ
９、行密集不良格納メモリ１０、列密集不良格納メモリ
１１は縦列接続されている。また、不良解析ＣＰＵ３と
ＣＰＵインタフェース４とは相互に接続されており、不
良解析ＣＰＵ３は、半導体試験装置の試験制御部とは独
立して制御することができるものとする。
及び不良形態検出回路５、アドレス発生回路６に接続さ
れている。不良格納メモリ２は、不良形態検出回路５の
ライン不良検出回路５１及び密集不良検出回路５２に接
続されている。不良形態検出回路５は、ビット不良格納
メモリ７及び行不良格納メモリ８、列不良格納メモリ
９、行密集不良格納メモリ１０、列密集不良格納メモリ
１１、アドレス発生回路６、ＣＰＵインタフェース４に
接続されている。アドレス発生回路６は、ビット不良格
納メモリ７及び行不良格納メモリ８、列不良格納メモリ
９、行密集不良格納メモリ１０、列密集不良格納メモリ
１１に接続されている。ビット不良格納メモリ７及び行
不良格納メモリ８、列不良格納メモリ９、行密集不良格
納メモリ１０、列密集不良格納メモリ１１はそれぞれＣ
ＰＵインタフェース４に接続され、ＣＰＵインタフェー
ス４はビット不良格納メモリ７に接続され、ビット不良
格納メモリ７、行不良格納メモリ８、列不良格納メモリ
９、行密集不良格納メモリ１０、列密集不良格納メモリ
１１は縦列接続されている。また、不良解析ＣＰＵ３と
ＣＰＵインタフェース４とは相互に接続されており、不
良解析ＣＰＵ３は、半導体試験装置の試験制御部とは独
立して制御することができるものとする。
【００２５】図３は、本発明に係る半導体試験装置によ
る不良検出処理及び不良救済判定処理の第１の動作順
序、即ち、本発明に係る半導体試験方法による不良検出
処理及び不良救済判定処理の第１の手順を示したフロー
チャートである。この場合の不良検出処理及び不良救済
判定処理は、以下のように行われる。
る不良検出処理及び不良救済判定処理の第１の動作順
序、即ち、本発明に係る半導体試験方法による不良検出
処理及び不良救済判定処理の第１の手順を示したフロー
チャートである。この場合の不良検出処理及び不良救済
判定処理は、以下のように行われる。
【００２６】被試験半導体記憶素子の試験後、不良転送
制御回路１からの不良転送制御信号１２による制御によ
り、不良格納メモリ２に格納されている不良アドレス情
報２６が不良形態検出回路５に転送される（ステップＳ
３１）。
制御回路１からの不良転送制御信号１２による制御によ
り、不良格納メモリ２に格納されている不良アドレス情
報２６が不良形態検出回路５に転送される（ステップＳ
３１）。
【００２７】不良形態検出回路５のライン不良検出回路
５１は、転送された不良アドレス情報２６から、不良が
行方向又は列方向に直線状又は破線状に連なった行ライ
ン不良及び列ライン不良３４を検出し、それらの行不良
書込みアドレス１６及び列不良書込みアドレス１７をア
ドレス発生回路６により発生させ、行不良書込み制御信
号１８及び行不良書込みデータ１９、列不良書込み制御
信号２０及び列不良書込みデータ２１をそれぞれ行不良
格納メモリ８、列不良格納メモリ９に転送することによ
り、行ライン不良及び列ライン不良３４についての行ラ
イン不良アドレス情報、列ライン不良アドレス情報が行
不良格納メモリ８、列不良格納メモリ９にそれぞれ格納
される（ステップＳ３２）。
５１は、転送された不良アドレス情報２６から、不良が
行方向又は列方向に直線状又は破線状に連なった行ライ
ン不良及び列ライン不良３４を検出し、それらの行不良
書込みアドレス１６及び列不良書込みアドレス１７をア
ドレス発生回路６により発生させ、行不良書込み制御信
号１８及び行不良書込みデータ１９、列不良書込み制御
信号２０及び列不良書込みデータ２１をそれぞれ行不良
格納メモリ８、列不良格納メモリ９に転送することによ
り、行ライン不良及び列ライン不良３４についての行ラ
イン不良アドレス情報、列ライン不良アドレス情報が行
不良格納メモリ８、列不良格納メモリ９にそれぞれ格納
される（ステップＳ３２）。
【００２８】その後、不良アドレス情報２６は、密集不
良検出回路５２に一時的に格納され、行及び列の各方向
について不良検出が行われる。このとき、行ライン不良
及び列ライン不良３４は、行ライン不良確定マーク３
８、列ライン不良確定マーク３７によりそれぞれマーク
され、それぞれが不良発生件数１件として計数される。
その結果、行ライン不良確定マーク３８及び列ライン不
良確定マーク３７の個数と、ライン不良検出回路５１で
行ライン不良又は列ライン不良として検出されなかった
不良の個数との合計数が、不良発生件数として行ブロッ
ク又は列ブロックごとに計数される。
良検出回路５２に一時的に格納され、行及び列の各方向
について不良検出が行われる。このとき、行ライン不良
及び列ライン不良３４は、行ライン不良確定マーク３
８、列ライン不良確定マーク３７によりそれぞれマーク
され、それぞれが不良発生件数１件として計数される。
その結果、行ライン不良確定マーク３８及び列ライン不
良確定マーク３７の個数と、ライン不良検出回路５１で
行ライン不良又は列ライン不良として検出されなかった
不良の個数との合計数が、不良発生件数として行ブロッ
ク又は列ブロックごとに計数される。
【００２９】図２の例では、列ブロックスペア３０が１
個使用可能であるので、列密集不良検出データ３５に示
されるように、列ブロック１個あたりの不良発生件数が
最も多く、列密集不良３２を含んでいる列ブロックＢ１
が一括救済可能ブロック３６として特定され（ステップ
Ｓ３３）、列密集不良書込み制御信号２４及び列密集不
良書込みデータ２５を列密集不良格納メモリ１１に転送
することにより、当該列ブロックＢ１に含まれている列
密集不良３２についての列密集不良アドレス情報が列密
集不良格納メモリ１１に格納される。このとき、行不良
格納メモリ８、列不良格納メモリ９に格納されている行
ライン不良アドレス情報、列ライン不良アドレス情報に
含まれているアドレスのうち、一括救済可能ブロック３
６として特定された列ブロックＢ１に完全に含まれてい
る行ライン不良又は列ライン不良のアドレスには、救済
済みのマークをしておく（ステップＳ３４）。
個使用可能であるので、列密集不良検出データ３５に示
されるように、列ブロック１個あたりの不良発生件数が
最も多く、列密集不良３２を含んでいる列ブロックＢ１
が一括救済可能ブロック３６として特定され（ステップ
Ｓ３３）、列密集不良書込み制御信号２４及び列密集不
良書込みデータ２５を列密集不良格納メモリ１１に転送
することにより、当該列ブロックＢ１に含まれている列
密集不良３２についての列密集不良アドレス情報が列密
集不良格納メモリ１１に格納される。このとき、行不良
格納メモリ８、列不良格納メモリ９に格納されている行
ライン不良アドレス情報、列ライン不良アドレス情報に
含まれているアドレスのうち、一括救済可能ブロック３
６として特定された列ブロックＢ１に完全に含まれてい
る行ライン不良又は列ライン不良のアドレスには、救済
済みのマークをしておく（ステップＳ３４）。
【００３０】尚、行ブロックスペアが備えられている場
合には、行方向の密集不良も同様に検出可能である。こ
の場合、同様に、行スペアブロックによる一括救済可能
ブロックを特定し、行密集不良書込み制御信号２２及び
行密集不良書込みデータ２３を行密集不良格納メモリ１
０に転送することにより、行密集不良についての行密集
不良アドレス情報が行密集不良格納メモリ１０に格納さ
れる。このときも、行不良格納メモリ８、列不良格納メ
モリ９に格納されている行ライン不良アドレス情報、列
ライン不良アドレス情報に含まれているアドレスのう
ち、一括救済可能ブロックとして特定された行ブロック
に完全に含まれている行ライン不良又は列ライン不良の
アドレスには、救済済みのマークをしておく。
合には、行方向の密集不良も同様に検出可能である。こ
の場合、同様に、行スペアブロックによる一括救済可能
ブロックを特定し、行密集不良書込み制御信号２２及び
行密集不良書込みデータ２３を行密集不良格納メモリ１
０に転送することにより、行密集不良についての行密集
不良アドレス情報が行密集不良格納メモリ１０に格納さ
れる。このときも、行不良格納メモリ８、列不良格納メ
モリ９に格納されている行ライン不良アドレス情報、列
ライン不良アドレス情報に含まれているアドレスのう
ち、一括救済可能ブロックとして特定された行ブロック
に完全に含まれている行ライン不良又は列ライン不良の
アドレスには、救済済みのマークをしておく。
【００３１】不良アドレス情報２６から密集不良検出回
路５２により検出された不良のうち、行ライン不良若し
くは列ライン不良３４又は密集不良３２として検出され
なかった不良は、ビット不良３３とされ、ビット不良書
込みアドレス１４をアドレス発生回路６により発生さ
せ、ビット不良書込み制御信号１５をビット不良格納メ
モリ７に転送することにより、不良アドレス情報２６が
ビット不良格納メモリ７に格納される（ステップＳ３
５）。このとき、ビット不良格納メモリ７に格納される
不良アドレス情報２６のアドレスのうち、行不良格納メ
モリ８及び列不良格納メモリ９に格納された行ライン不
良及び列ライン不良３４のアドレス並びに列密集不良格
納メモリ１１に格納された密集不良３２のアドレスに
は、救済済みのマークをしておく。
路５２により検出された不良のうち、行ライン不良若し
くは列ライン不良３４又は密集不良３２として検出され
なかった不良は、ビット不良３３とされ、ビット不良書
込みアドレス１４をアドレス発生回路６により発生さ
せ、ビット不良書込み制御信号１５をビット不良格納メ
モリ７に転送することにより、不良アドレス情報２６が
ビット不良格納メモリ７に格納される（ステップＳ３
５）。このとき、ビット不良格納メモリ７に格納される
不良アドレス情報２６のアドレスのうち、行不良格納メ
モリ８及び列不良格納メモリ９に格納された行ライン不
良及び列ライン不良３４のアドレス並びに列密集不良格
納メモリ１１に格納された密集不良３２のアドレスに
は、救済済みのマークをしておく。
【００３２】以上で、ライン不良３４、密集不良３２、
ビット不良３３が総て検出されたことになり、不良形態
検出回路５からの不良解析制御信号１３に応じて不良解
析ＣＰＵ３により不良救済判定処理が開始され、ビット
不良格納メモリ７、行不良格納メモリ８、列不良格納メ
モリ９、行密集不良格納メモリ１０、列密集不良格納メ
モリ１１から不良解析ＣＰＵ３にはＣＰＵインタフェー
ス４を介して不良形態情報２７が転送される。その結
果、列ライン不良確定マーク３７によりマーク済みの列
ライン不良、行ライン不良確定マーク３８によりマーク
済みの行ライン不良が、それぞれ列ラインスペア２９、
行ラインスペア３１で置き換えられ、また、最も多く列
密集不良３２を含む一括救済可能ブロック３６である列
ブロックＢ１が列ブロックスペア３０で置き換えられ、
さらに、ビット不良３３が残りの列ラインスペア２９又
は行ラインスペア３１で置き換えられる（ステップＳ３
６）。尚、ビットスペアが備えられている場合は、ビッ
ト不良はビットスペアで置き換えてもよい。
ビット不良３３が総て検出されたことになり、不良形態
検出回路５からの不良解析制御信号１３に応じて不良解
析ＣＰＵ３により不良救済判定処理が開始され、ビット
不良格納メモリ７、行不良格納メモリ８、列不良格納メ
モリ９、行密集不良格納メモリ１０、列密集不良格納メ
モリ１１から不良解析ＣＰＵ３にはＣＰＵインタフェー
ス４を介して不良形態情報２７が転送される。その結
果、列ライン不良確定マーク３７によりマーク済みの列
ライン不良、行ライン不良確定マーク３８によりマーク
済みの行ライン不良が、それぞれ列ラインスペア２９、
行ラインスペア３１で置き換えられ、また、最も多く列
密集不良３２を含む一括救済可能ブロック３６である列
ブロックＢ１が列ブロックスペア３０で置き換えられ、
さらに、ビット不良３３が残りの列ラインスペア２９又
は行ラインスペア３１で置き換えられる（ステップＳ３
６）。尚、ビットスペアが備えられている場合は、ビッ
ト不良はビットスペアで置き換えてもよい。
【００３３】以上のように、不良救済判定処理を行う際
に不良の分散度を検出して不良を予めグループ化してお
き、各不良グループに適したサイズの不良救済冗長回路
を割り当てることにより、不良の救済効率を向上させる
ことができる。
に不良の分散度を検出して不良を予めグループ化してお
き、各不良グループに適したサイズの不良救済冗長回路
を割り当てることにより、不良の救済効率を向上させる
ことができる。
【００３４】図４は、本発明に係る半導体試験装置によ
る不良検出処理及び不良救済判定処理の第２の動作順
序、即ち、本発明に係る半導体試験方法による不良検出
処理及び不良救済判定処理の第２の手順を示したフロー
チャートである。この場合の不良検出処理及び不良救済
判定処理は、以下のように行われる。
る不良検出処理及び不良救済判定処理の第２の動作順
序、即ち、本発明に係る半導体試験方法による不良検出
処理及び不良救済判定処理の第２の手順を示したフロー
チャートである。この場合の不良検出処理及び不良救済
判定処理は、以下のように行われる。
【００３５】被試験半導体記憶素子の試験後、不良転送
制御回路１からの不良転送制御信号１２による制御によ
り、不良格納メモリ２に格納されている不良アドレス情
報２６が不良形態検出回路５に転送される（ステップＳ
４１）。
制御回路１からの不良転送制御信号１２による制御によ
り、不良格納メモリ２に格納されている不良アドレス情
報２６が不良形態検出回路５に転送される（ステップＳ
４１）。
【００３６】不良形態検出回路５のライン不良検出回路
５１は、転送された不良アドレス情報２６から行ライン
不良及び列ライン不良３４を検出し、それらの行不良書
込みアドレス１６及び列不良書込みアドレス１７をアド
レス発生回路６により発生させ、行不良書込み制御信号
１８及び行不良書込みデータ１９、列不良書込み制御信
号２０及び列不良書込みデータ２１をそれぞれ行不良格
納メモリ８、列不良格納メモリ９に転送することによ
り、行ライン不良及び列ライン不良３４についての行ラ
イン不良アドレス情報、列ライン不良アドレス情報が行
不良格納メモリ８、列不良格納メモリ９にそれぞれ格納
される（ステップＳ４２）。
５１は、転送された不良アドレス情報２６から行ライン
不良及び列ライン不良３４を検出し、それらの行不良書
込みアドレス１６及び列不良書込みアドレス１７をアド
レス発生回路６により発生させ、行不良書込み制御信号
１８及び行不良書込みデータ１９、列不良書込み制御信
号２０及び列不良書込みデータ２１をそれぞれ行不良格
納メモリ８、列不良格納メモリ９に転送することによ
り、行ライン不良及び列ライン不良３４についての行ラ
イン不良アドレス情報、列ライン不良アドレス情報が行
不良格納メモリ８、列不良格納メモリ９にそれぞれ格納
される（ステップＳ４２）。
【００３７】ライン不良検出後、ライン不良以外の不良
は、ここで一応、ビット不良３３とされ、ビット不良書
込みアドレス１４をアドレス発生回路６により発生さ
せ、ビット不良書込み制御信号１５をビット不良格納メ
モリ７に転送することにより、ビット不良３３について
のビット不良アドレス情報がビット不良格納メモリ７に
格納される（ステップＳ４３）。ビット不良格納メモリ
７に格納されたビット不良アドレス情報は、不良解析Ｃ
ＰＵ３によりＣＰＵインタフェース４を介して不良形態
検出回路５に再転送される。
は、ここで一応、ビット不良３３とされ、ビット不良書
込みアドレス１４をアドレス発生回路６により発生さ
せ、ビット不良書込み制御信号１５をビット不良格納メ
モリ７に転送することにより、ビット不良３３について
のビット不良アドレス情報がビット不良格納メモリ７に
格納される（ステップＳ４３）。ビット不良格納メモリ
７に格納されたビット不良アドレス情報は、不良解析Ｃ
ＰＵ３によりＣＰＵインタフェース４を介して不良形態
検出回路５に再転送される。
【００３８】その後、ビット不良アドレス情報は、密集
不良検出回路５２により、行及び列の各方向について不
良検出が行われる。このとき、行ライン不良及び列ライ
ン不良３４は、行ライン不良確定マーク３８、列ライン
不良確定マーク３７によりそれぞれマークされ、それぞ
れが不良発生件数１件として計数される。その結果、行
ライン不良確定マーク３８及び列ライン不良確定マーク
３７の個数と、ライン不良検出回路５１で行ライン不良
又は列ライン不良として検出されなかった不良の個数と
の合計数が、不良発生件数として行ブロック又は列ブロ
ックごとに計数される。
不良検出回路５２により、行及び列の各方向について不
良検出が行われる。このとき、行ライン不良及び列ライ
ン不良３４は、行ライン不良確定マーク３８、列ライン
不良確定マーク３７によりそれぞれマークされ、それぞ
れが不良発生件数１件として計数される。その結果、行
ライン不良確定マーク３８及び列ライン不良確定マーク
３７の個数と、ライン不良検出回路５１で行ライン不良
又は列ライン不良として検出されなかった不良の個数と
の合計数が、不良発生件数として行ブロック又は列ブロ
ックごとに計数される。
【００３９】図２の例では、列ブロックスペア３０が１
個使用可能であるので、列密集不良検出データ３５に示
されるように、列ブロック１個あたりの不良発生件数が
最も多く、密集不良３２を含んでいる列ブロックＢ１が
一括救済可能ブロック３６として特定され（ステップＳ
４４）、列密集不良書込み制御信号２４及び列密集不良
書込みデータ２５を列密集不良格納メモリ１１に転送す
ることにより、当該列ブロックＢ１に含まれている列密
集不良３２についての列密集不良アドレス情報が列密集
不良格納メモリ１１に格納される。このとき、行不良格
納メモリ８、列不良格納メモリ９に格納されている行ラ
イン不良アドレス情報、列ライン不良アドレス情報に含
まれているアドレスのうち、一括救済可能ブロック３６
として特定された列ブロックＢ１に完全に含まれている
行ライン不良又は列ライン不良のアドレスには、救済済
みのマークをしておく。また、ビット不良格納メモリ７
に格納され、一応ビット不良３３とされた不良のアドレ
スうち、列密集不良格納メモリ１１に格納された列密集
不良３２の不良アドレスにも、救済済みのマークをして
おく（ステップＳ４５）。
個使用可能であるので、列密集不良検出データ３５に示
されるように、列ブロック１個あたりの不良発生件数が
最も多く、密集不良３２を含んでいる列ブロックＢ１が
一括救済可能ブロック３６として特定され（ステップＳ
４４）、列密集不良書込み制御信号２４及び列密集不良
書込みデータ２５を列密集不良格納メモリ１１に転送す
ることにより、当該列ブロックＢ１に含まれている列密
集不良３２についての列密集不良アドレス情報が列密集
不良格納メモリ１１に格納される。このとき、行不良格
納メモリ８、列不良格納メモリ９に格納されている行ラ
イン不良アドレス情報、列ライン不良アドレス情報に含
まれているアドレスのうち、一括救済可能ブロック３６
として特定された列ブロックＢ１に完全に含まれている
行ライン不良又は列ライン不良のアドレスには、救済済
みのマークをしておく。また、ビット不良格納メモリ７
に格納され、一応ビット不良３３とされた不良のアドレ
スうち、列密集不良格納メモリ１１に格納された列密集
不良３２の不良アドレスにも、救済済みのマークをして
おく（ステップＳ４５）。
【００４０】尚、行ブロックスペアが備えられている場
合には、行方向の密集不良も同様に検出可能である。こ
の場合、同様に、行スペアブロックによる一括救済可能
ブロックを特定し、行密集不良書込み制御信号２２及び
行密集不良書込みデータ２３を行密集不良格納メモリ１
０に転送することにより、行密集不良についての行密集
不良アドレス情報が行密集不良格納メモリ１０に格納さ
れる。このときも、行不良格納メモリ８、列不良格納メ
モリ９に格納されている行ライン不良アドレス情報、列
ライン不良アドレス情報に含まれているアドレスのう
ち、一括救済可能ブロックとして特定された行ブロック
に完全に含まれている行ライン不良又は列ライン不良の
アドレスには、救済済みのマークをしておく。また、ビ
ット不良格納メモリ７に格納され、一応ビット不良３３
とされた不良のアドレスうち、行密集不良格納メモリ１
０に格納された行密集不良の不良アドレスにも、救済済
みのマークをしておく。
合には、行方向の密集不良も同様に検出可能である。こ
の場合、同様に、行スペアブロックによる一括救済可能
ブロックを特定し、行密集不良書込み制御信号２２及び
行密集不良書込みデータ２３を行密集不良格納メモリ１
０に転送することにより、行密集不良についての行密集
不良アドレス情報が行密集不良格納メモリ１０に格納さ
れる。このときも、行不良格納メモリ８、列不良格納メ
モリ９に格納されている行ライン不良アドレス情報、列
ライン不良アドレス情報に含まれているアドレスのう
ち、一括救済可能ブロックとして特定された行ブロック
に完全に含まれている行ライン不良又は列ライン不良の
アドレスには、救済済みのマークをしておく。また、ビ
ット不良格納メモリ７に格納され、一応ビット不良３３
とされた不良のアドレスうち、行密集不良格納メモリ１
０に格納された行密集不良の不良アドレスにも、救済済
みのマークをしておく。
【００４１】以上で、ライン不良３４、密集不良３２、
ビット不良３３が総て検出されたことになり、不良形態
検出回路５からの不良解析制御信号１３に応じて不良解
析ＣＰＵ３により不良救済判定処理が開始され、ビット
不良格納メモリ７、行不良格納メモリ８、列不良格納メ
モリ９、行密集不良格納メモリ１０、列密集不良格納メ
モリ１１から不良解析ＣＰＵ３にはＣＰＵインタフェー
ス４を介して不良形態情報２７が転送される。その結
果、列ライン不良確定マーク３７によりマーク済みの列
ライン不良、行ライン不良確定マーク３８によりマーク
済みの行ライン不良が、それぞれ列ラインスペア２９、
行ラインスペア３１で置き換えられ、また、最も多く列
密集不良３２を含む一括救済可能ブロック３６である列
ブロックＢ１が列ブロックスペア３０で置き換えられ、
さらに、ビット不良３３が残りの列ラインスペア２９又
は行ラインスペア３１で置き換えられる（ステップＳ４
６）。尚、ビットスペアが備えられている場合は、ビッ
ト不良はビットスペアで置き換えてもよい。以上のよう
に動作順序を変更した場合においても、前述の場合と同
様に、不良の救済効率を向上させることができる。
ビット不良３３が総て検出されたことになり、不良形態
検出回路５からの不良解析制御信号１３に応じて不良解
析ＣＰＵ３により不良救済判定処理が開始され、ビット
不良格納メモリ７、行不良格納メモリ８、列不良格納メ
モリ９、行密集不良格納メモリ１０、列密集不良格納メ
モリ１１から不良解析ＣＰＵ３にはＣＰＵインタフェー
ス４を介して不良形態情報２７が転送される。その結
果、列ライン不良確定マーク３７によりマーク済みの列
ライン不良、行ライン不良確定マーク３８によりマーク
済みの行ライン不良が、それぞれ列ラインスペア２９、
行ラインスペア３１で置き換えられ、また、最も多く列
密集不良３２を含む一括救済可能ブロック３６である列
ブロックＢ１が列ブロックスペア３０で置き換えられ、
さらに、ビット不良３３が残りの列ラインスペア２９又
は行ラインスペア３１で置き換えられる（ステップＳ４
６）。尚、ビットスペアが備えられている場合は、ビッ
ト不良はビットスペアで置き換えてもよい。以上のよう
に動作順序を変更した場合においても、前述の場合と同
様に、不良の救済効率を向上させることができる。
【００４２】図５は、本発明に係る半導体試験装置及び
半導体試験方法による不良検出処理及び不良救済判定処
理を行う場合における半導体記憶素子のメモリブロック
の分割についての他の形態を示した説明図である。
半導体試験方法による不良検出処理及び不良救済判定処
理を行う場合における半導体記憶素子のメモリブロック
の分割についての他の形態を示した説明図である。
【００４３】ここでは、本体メモリアレイ２８の各列ブ
ロック及び列ブロックスペア３０は、例えば、５個の分
割領域にそれぞれ分割されている。従って、この場合、
上述の不良検出処理及び不良救済判定処理において、密
集不良検出処理における不良検出を行方向及び列方向か
ら行い、かつ、不良個数の計数を分割領域ごとに行う。
そして、その結果、不良発生件数が多い上位５個の分割
領域を一括救済可能分割領域として特定し、特定された
５個の一括救済可能分割領域を、その後の不良救済判定
処理により列ブロックスペア３０の５個の分割領域でそ
れぞれ置き換える。その他の処理の動作順序は、上述の
場合と同様とする。このように、本体メモリアレイ２８
の各列ブロック及び列ブロックスペア３０を細分化する
ことにより、不良の救済効率をより向上させることがで
きる。
ロック及び列ブロックスペア３０は、例えば、５個の分
割領域にそれぞれ分割されている。従って、この場合、
上述の不良検出処理及び不良救済判定処理において、密
集不良検出処理における不良検出を行方向及び列方向か
ら行い、かつ、不良個数の計数を分割領域ごとに行う。
そして、その結果、不良発生件数が多い上位５個の分割
領域を一括救済可能分割領域として特定し、特定された
５個の一括救済可能分割領域を、その後の不良救済判定
処理により列ブロックスペア３０の５個の分割領域でそ
れぞれ置き換える。その他の処理の動作順序は、上述の
場合と同様とする。このように、本体メモリアレイ２８
の各列ブロック及び列ブロックスペア３０を細分化する
ことにより、不良の救済効率をより向上させることがで
きる。
【００４４】
【発明の効果】本発明に係る半導体試験装置によれば、
複数のメモリブロックからなるメモリアレイ並びに所定
領域単位でメモリの置き換えが可能なブロックスペアメ
モリ及びメモリライン単位でメモリの置き換えが可能な
ラインスペアメモリを含むスペアメモリを有する被試験
半導体記憶素子の試験の結果検出されたメモリアレイの
不良のアドレスについての不良アドレス情報を記憶する
不良アドレス情報記憶手段と、不良のうち、直線状若し
くは破線状に連なった不良であるライン不良、又は、メ
モリアレイの所定領域あたりの不良密度の高さにより検
出される密集不良、ライン不良及び密集不良以外の不良
であるビット不良を、不良アドレス情報に基づき検出す
る不良形態検出手段と、ライン不良のアドレスについて
のライン不良アドレス情報、密集不良のアドレスについ
ての密集不良アドレス情報、ビット不良のアドレスにつ
いてのビット不良アドレス情報をそれぞれ記憶する種類
別不良アドレス情報記憶手段と、ライン不良アドレス情
報又は密集不良アドレス情報、ビット不良アドレス情報
に基づき、ライン不良をラインスペアメモリで、密集不
良をブロックスペアメモリで、ビット不良メモリを残余
のスペアメモリのいずれかでそれぞれ置き換える不良救
済判定処理を行う不良救済判定処理手段とを備えたの
で、不良救済判定処理を行う際に不良の分散度を検出
し、ライン不良、密集不良、ビット不良として不良を予
めグループ化しておき、各不良グループに適したサイズ
の不良救済冗長回路を割り当てることにより、不良の救
済効率を向上させることができる。
複数のメモリブロックからなるメモリアレイ並びに所定
領域単位でメモリの置き換えが可能なブロックスペアメ
モリ及びメモリライン単位でメモリの置き換えが可能な
ラインスペアメモリを含むスペアメモリを有する被試験
半導体記憶素子の試験の結果検出されたメモリアレイの
不良のアドレスについての不良アドレス情報を記憶する
不良アドレス情報記憶手段と、不良のうち、直線状若し
くは破線状に連なった不良であるライン不良、又は、メ
モリアレイの所定領域あたりの不良密度の高さにより検
出される密集不良、ライン不良及び密集不良以外の不良
であるビット不良を、不良アドレス情報に基づき検出す
る不良形態検出手段と、ライン不良のアドレスについて
のライン不良アドレス情報、密集不良のアドレスについ
ての密集不良アドレス情報、ビット不良のアドレスにつ
いてのビット不良アドレス情報をそれぞれ記憶する種類
別不良アドレス情報記憶手段と、ライン不良アドレス情
報又は密集不良アドレス情報、ビット不良アドレス情報
に基づき、ライン不良をラインスペアメモリで、密集不
良をブロックスペアメモリで、ビット不良メモリを残余
のスペアメモリのいずれかでそれぞれ置き換える不良救
済判定処理を行う不良救済判定処理手段とを備えたの
で、不良救済判定処理を行う際に不良の分散度を検出
し、ライン不良、密集不良、ビット不良として不良を予
めグループ化しておき、各不良グループに適したサイズ
の不良救済冗長回路を割り当てることにより、不良の救
済効率を向上させることができる。
【００４５】本発明に係る半導体試験方法によれば、複
数のメモリブロックからなるメモリアレイ並びに所定領
域単位でメモリの置き換えが可能なブロックスペアメモ
リ及びメモリライン単位でメモリの置き換えが可能なラ
インスペアメモリを含むスペアメモリを有する被試験半
導体記憶素子の試験の結果検出された前記メモリアレイ
の不良のアドレスについての不良アドレス情報に基づ
き、前記不良に含まれている各不良の形態を検出し、前
記各不良の形態に応じて、前記各不良を前記スペアメモ
リのうち最適なものでそれぞれ置き換える不良救済判定
処理を行うこととしたので、各不良に最適なサイズのス
ペアメモリを割り当てられ、不良の救済効率を向上させ
ることができる。
数のメモリブロックからなるメモリアレイ並びに所定領
域単位でメモリの置き換えが可能なブロックスペアメモ
リ及びメモリライン単位でメモリの置き換えが可能なラ
インスペアメモリを含むスペアメモリを有する被試験半
導体記憶素子の試験の結果検出された前記メモリアレイ
の不良のアドレスについての不良アドレス情報に基づ
き、前記不良に含まれている各不良の形態を検出し、前
記各不良の形態に応じて、前記各不良を前記スペアメモ
リのうち最適なものでそれぞれ置き換える不良救済判定
処理を行うこととしたので、各不良に最適なサイズのス
ペアメモリを割り当てられ、不良の救済効率を向上させ
ることができる。
【図１】本発明に係る半導体試験装置の不良救済判定処
理装置のブロック図。
理装置のブロック図。
【図２】本発明に係る半導体試験装置及び半導体試験方
法の不良救済判定処理装置により不良検出処理及び不良
救済判定処理が行われる様子を模式的に示した説明図。
法の不良救済判定処理装置により不良検出処理及び不良
救済判定処理が行われる様子を模式的に示した説明図。
【図３】本発明に係る半導体試験方法による不良検出処
理及び不良救済判定処理の第１の手順を示したフローチ
ャート。
理及び不良救済判定処理の第１の手順を示したフローチ
ャート。
【図４】本発明に係る半導体試験方法による不良検出処
理及び不良救済判定処理の第２の手順を示したフローチ
ャート。
理及び不良救済判定処理の第２の手順を示したフローチ
ャート。
【図５】本発明に係る半導体試験装置及び半導体試験方
法による不良検出処理及び不良救済判定処理を行う場合
における半導体記憶素子のメモリブロックの分割につい
ての他の形態を示した説明図。
法による不良検出処理及び不良救済判定処理を行う場合
における半導体記憶素子のメモリブロックの分割につい
ての他の形態を示した説明図。
【図６】従来の半導体試験装置による不良救済の方法が
問題となる半導体記憶素子の不良分布の一例を示した不
良プロットマップ図。
問題となる半導体記憶素子の不良分布の一例を示した不
良プロットマップ図。
１ 不良転送制御回路 ２ 不良格納メモリ ３ 不良解析ＣＰＵ ４ ＣＰＵインタフェース ５ 不良形態検出回路 ５１ ライン不良検出回路 ５２ 密集不良検出回路 ６ アドレス発生回路 ７ ビット不良格納メモリ ８ 行不良格納メモリ ９ 列不良格納メモリ １０ 行密集不良格納メモリ １１ 列密集不良格納メモリ １２ 不良転送制御信号 １３ 不良解析制御信号 １４ ビット不良書込みアドレス １５ ビット不良書込み制御信号 １６ 行不良書込みアドレス １７ 列不良書込みアドレス １８ 行不良書込み制御信号 １９ 行不良書込みデータ ２０ 列不良書込み制御信号 ２１ 列不良書込みデータ ２２ 行密集不良書込み制御信号 ２３ 行密集不良書込みデータ ２４ 列密集不良書込み制御信号 ２５ 列密集不良書込みデータ ２６ 不良アドレス情報 ２７ 不良形態情報 ２８ 本体メモリアレイ ２９ 列ラインスペア ３０ 列ブロックスペア ３１ 行ラインスペア ３２ 密集不良 ３３ ビット不良 ３４ ライン不良 ３５ 列密集不良検出データ ３６ 一括救済可能ブロック ３７ 列不良確定マーク ３８ 行不良確定マーク
Claims (4)
- 【請求項１】複数のメモリブロックからなるメモリアレ
イ並びに所定領域単位でメモリの置き換えが可能なブロ
ックスペアメモリ及びメモリライン単位でメモリの置き
換えが可能なラインスペアメモリを含むスペアメモリを
有する被試験半導体記憶素子の試験の結果検出された前
記メモリアレイの不良のアドレスについての不良アドレ
ス情報を記憶する不良アドレス情報記憶手段と、 前記不良のうち、直線状若しくは破線状に連なった不良
であるライン不良、又は、前記メモリアレイの前記所定
領域あたりの不良密度の高さにより検出される密集不
良、前記ライン不良及び前記密集不良以外の不良である
ビット不良を、前記不良アドレス情報に基づき検出する
不良形態検出手段と、 前記ライン不良のアドレスについてのライン不良アドレ
ス情報、前記密集不良のアドレスについての密集不良ア
ドレス情報、前記ビット不良のアドレスについてのビッ
ト不良アドレス情報をそれぞれ記憶する種類別不良アド
レス情報記憶手段と、 前記ライン不良アドレス情報又は前記密集不良アドレス
情報、前記ビット不良アドレス情報に基づき、前記ライ
ン不良を前記ラインスペアメモリで、前記密集不良を前
記ブロックスペアメモリで、前記ビット不良メモリを残
余の前記スペアメモリのいずれかでそれぞれ置き換える
不良救済判定処理を行う不良救済判定処理手段と、を備
えたことを特徴とする半導体試験装置。 - 【請求項２】複数のメモリブロックからなるメモリアレ
イ並びに所定領域単位でメモリの置き換えが可能なブロ
ックスペアメモリ及びメモリライン単位でメモリの置き
換えが可能なラインスペアメモリを含むスペアメモリを
有する被試験半導体記憶素子の試験の結果検出された前
記メモリアレイの不良のアドレスについての不良アドレ
ス情報を格納する不良アドレス情報格納メモリと、 不良アドレス情報転送制御信号を発生し、前記不良アド
レス情報の転送動作を制御する不良アドレス情報転送制
御回路と、 前記不良アドレス情報に基づき、直線状若しくは破線状
に連なった不良であって同一行アドレス上又は同一列ア
ドレス上に所定数以上の不良が存在するものをライン不
良として検出するライン不良検出回路と、 前記ライン不良のアドレスについてのライン不良アドレ
ス情報が格納されるライン不良アドレス情報格納メモリ
と、 前記不良アドレス情報に基づき、前記ライン不良を１個
の不良として計数して前記所定領域ごとの不良個数を検
出することにより前記所定領域あたりの不良密度の高い
順に前記ブロックスペアメモリで救済可能な個数だけ前
記所定領域を一括救済可能領域として特定し、かつ、前
記一括救済可能領域に完全に含まれる不良を前記密集不
良として検出し、前記密集不良として検出された不良を
前記ライン不良から除外する密集不良検出回路と、 前記密集不良のアドレスについての密集不良アドレス情
報が格納される密集不良アドレス情報格納メモリと、 前記ライン不良及び前記密集不良として検出されなかっ
た前記不良をビット不良とし、前記ビット不良のアドレ
スについてのビット不良アドレス情報を格納するビット
不良アドレス情報格納メモリと、 前記ライン不良アドレス情報格納メモリ又は前記密集不
良アドレス情報格納メモリ、前記ビット不良アドレス情
報格納メモリに対し、前記不良アドレス情報に基づき書
込みアドレスを発生するアドレス発生回路と、 前記ライン不良アドレス情報又は前記密集不良アドレス
情報、前記ビット不良アドレス情報に基づき、前記ライ
ン不良を前記ラインスペアメモリで、前記密集不良を前
記ブロックスペアメモリで、前記ビット不良メモリを残
余の前記スペアメモリのいずれかでそれぞれ置き換える
不良救済判定処理を行う不良解析中央処理装置と、を備
えたことを特徴とする半導体試験装置。 - 【請求項３】複数のメモリブロックからなるメモリアレ
イ並びに所定領域単位でメモリの置き換えが可能なブロ
ックスペアメモリ及びメモリライン単位でメモリの置き
換えが可能なラインスペアメモリを含むスペアメモリを
有する被試験半導体記憶素子の試験の結果検出された前
記メモリアレイの不良のアドレスについての不良アドレ
ス情報に基づき、前記不良に含まれている各不良の形態
を検出し、前記各不良の形態に応じて、前記各不良を前
記スペアメモリのうち最適なものでそれぞれ置き換える
不良救済判定処理を行うことを特徴とする半導体試験方
法。 - 【請求項４】複数のメモリブロックからなるメモリアレ
イ並びに所定領域単位でメモリの置き換えが可能なブロ
ックスペアメモリ及びメモリライン単位でメモリの置き
換えが可能なラインスペアメモリを含むスペアメモリを
有する被試験半導体記憶素子の試験の結果検出された前
記メモリアレイの不良のアドレスについての不良アドレ
ス情報に基づき、直線状若しくは破線状に連なった不良
であって同一行アドレス上又は同一列アドレス上に所定
数以上の不良が存在するものをライン不良として検出
し、前記ライン不良のアドレスについてのライン不良ア
ドレス情報を記憶する第１の過程と、 前記不良アドレス情報に基づき、前記ライン不良を１個
の不良として計数して前記所定領域ごとの不良個数を検
出することにより前記所定領域あたりの不良密度の高い
順に前記ブロックスペアメモリで救済可能な個数だけ前
記所定領域を一括救済可能領域として特定し、かつ、前
記一括救済可能領域に完全に含まれる不良を前記密集不
良として検出して前記密集不良のアドレスについての密
集不良アドレス情報を記憶し、前記密集不良として検出
された不良を前記ライン不良から除外する第２の過程
と、 前記ライン不良及び前記密集不良として検出されなかっ
た前記不良をビット不良とし、前記ビット不良のアドレ
スについてのビット不良アドレス情報を記憶する第３の
過程と、 前記ライン不良アドレス情報又は前記密集不良アドレス
情報、前記ビット不良アドレス情報に基づき、前記ライ
ン不良を前記ラインスペアメモリで、前記密集不良を前
記ブロックスペアメモリで、前記ビット不良メモリを残
余の前記スペアメモリのいずれかでそれぞれ置き換える
不良救済判定処理を行う第４の過程と、を備えたことを
特徴とする半導体試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9271616A JPH11110999A (ja) | 1997-10-03 | 1997-10-03 | 半導体試験装置及び半導体試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9271616A JPH11110999A (ja) | 1997-10-03 | 1997-10-03 | 半導体試験装置及び半導体試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110999A true JPH11110999A (ja) | 1999-04-23 |
Family
ID=17502562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9271616A Pending JPH11110999A (ja) | 1997-10-03 | 1997-10-03 | 半導体試験装置及び半導体試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110999A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294072A (ja) * | 2006-03-06 | 2007-11-08 | Verigy (Singapore) Pte Ltd | 冗長性分析の改善を図るメモリデバイスの欠陥サマリデータの削減 |
| JP2012150860A (ja) * | 2011-01-18 | 2012-08-09 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US9542199B2 (en) | 2008-09-30 | 2017-01-10 | Samsung Electronics Co., Ltd. | Method of managing a solid state drive, associated systems and implementations |
-
1997
- 1997-10-03 JP JP9271616A patent/JPH11110999A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294072A (ja) * | 2006-03-06 | 2007-11-08 | Verigy (Singapore) Pte Ltd | 冗長性分析の改善を図るメモリデバイスの欠陥サマリデータの削減 |
| KR101314370B1 (ko) * | 2006-03-06 | 2013-10-10 | 어드밴테스트 (싱가포르) 피티이. 엘티디. | 리페어 정보 추출용 방법, 컴퓨터 판독 가능 기록 매체 및 시스템 |
| US9542199B2 (en) | 2008-09-30 | 2017-01-10 | Samsung Electronics Co., Ltd. | Method of managing a solid state drive, associated systems and implementations |
| JP2012150860A (ja) * | 2011-01-18 | 2012-08-09 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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