JP3186126B2 - 半導体試験装置及び半導体試験システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大容量メモリの試験装
置及び試験システムに係り、特に、冗長予備線を用いて
不良メモリセルを救済する半導体試験処置及び半導体試
験システムに関する。

【０００２】

【従来の技術】一般に、大容量メモリには、その歩留り
を向上させるために、冗長予備線が設けられており、不
良メモリセルがあった場合、それを冗長予備線と置き換
えて救済する処理ができるようにしている。即ち、かか
るメモリには、多数のメモリセルが行列構造で配列され
ており、これとともに、行、列夫々に所定数の冗長予備
線が設けられている。行の冗長予備線は各列アドレスで
のメモリセル数に等しいだけのメモリセルからなり、同
様に列の冗長予備線は各行アドレスでのメモリセル数に
等しいの数だけのメモリセルからなっている。いま、あ
る行アドレスに不良メモリセルがあったとすると、この
行アドレスが冗長予備線で置き換えられ、以後は、この
不良メモリセルが存在する行アドレスは使用されず、代
りに、置き換えられた冗長予備線がこの行アドレスとし
て使用されることになる。このようにして、不良メモリ
セルがあっても、これが救済され、大容量メモリはその
まま使用できるようになる。

【０００３】大容量メモリの出荷に際しては、性能試験
が行われ、この際、不良メモリが存在する行アドレスや
列アドレス（これらを不良アドレスという）の抽出が行
われ、不良アドレスに対しては、冗長予備線の置換えが
行われるが、従来では、例えば特開昭６３−１２７４９
９号公報に記載されるように、被試験メモリの不良メモ
リセル情報を行、列毎に抽出し、不良メモリセル数が多
い行、列アドレスから順に冗長予備線を割り付けていく
ようにしている。そして、全ての不良アドレスに冗長予
備線が割り付けられ得るときには、夫々を冗長予備線で
置き換えて救済を行ない、全ての不良アドレスへの冗長
予備線の割付けができないときには、救済不可能と判定
してこのメモリを不良品とする。

【０００４】この従来技術による冗長予備線の割当て方
法を図２で説明すると、まず、同図（Ａ）で×で示す不
良情報があり、行の冗長予備線１ｂが３個、列行の冗長
予備線１ｃも３個設けられている場合、図２（Ｂ）に示
すように冗長予備線が割り付けられれば、全ての不良メ
モリセルが救済できて、最適な割付けとなるが、従来技
術では、冗長予備線が不良メモリセル数の多い行、列ア
ドレスから割り付けられるといった処理が行なわれるた
め、図２（Ｃ）に示すように、不良メモリセルがあって
も冗長予備線が割り付けられない行、列アドレスが残る
こともあり、上記のような最適な割付け設定することが
困難であった。つまり、この方法では、被試験メモリの
不良メモリセルのアドレス情報を不良解析メモリに記憶
し、これからこのアドレス情報を読み出して、不良メモ
リセルが存在する行、列アドレスと、これらアドレス毎
の不良メモリセル数を抽出するといった処理だけで冗長
予備線の割当てを決めるものであるから、図２（Ａ）に
示すような不良メモリセルの情報が存在する場合、冗長
予備線の最適な割当て方法を求めることが困難となり、
この結果、メモリの歩留りを低下させてしまうことにな
る。

【０００５】

【発明が解決しようとする課題】そこで、上記のよう
に、単に不良メモリセル数の多い行、列アドレスから冗
長予備線を割り付けるのではなく、コンピュータによる
演算により、図２（Ｂ）に示したような最適な割当て方
法を求めるようにした救済処理を行なることがメモリの
歩留り向上のために必要である。

【０００６】しかし、フレームメモリ等のメモリセル数
が膨大な大容量メモリにおいて、試験の結果得られる全
てのメモリセルを対象にしてコンピュータによる救済処
理を行なったのでは、処理データ量が膨大なものとなっ
て、多大な処理時間を要することになる。

【０００７】本発明の目的は、かかる問題を解消し、不
良アドレスへの冗長予備線の最適な割当てを迅速かつ効
率良く行なうことができるようにした半導体試験装置及
び半導体試験システムを提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、第１の本発明は、多数のメモリセルが行列構造で配
置され、かつ行、列夫々毎に所定数の冗長予備線が設け
られたメモリに対し、メモリのメモリセル毎に、良メモ
リセルであるか、不良メモリセルであるかを検査する検
査手段と、該検査手段の検査結果を用いて、該メモリの
不良メモリセルを含む行もしくは列に冗長予備線を割り
当てるか否かを判定する第１の判定手段と、該第１の判
定手段の判定によって行もしくは列に割り当てるものと
された冗長予備線以外の冗長予備線の数と、該第１の判
定手段の判定によって冗長予備線を割り当てるものと判
定された行もしくは列以外の行もしくは列に存在する不
良メモリセルの数とに基づいて、該メモリが救済可能で
あるか否かを判定する第２の判定手段とを有する構成と
する。そして、第２の判定手段は、 ｛（不良メモリセルを含む行を救済するための冗長予備
線の数）−（第１の判定手段によって行に割り当てるも
のと判定された冗長予備線の数）｝×｛（不良メモリセ
ルを含む列を救済するための冗長予備線の数）−（上記
第１の判定手段によって列に割り当てるものと判定され
た冗長予備線の数）｝×２≧（上記第１の判定手段によ
って冗長予備線を割り当てると判定された行もしくは列
以外の行もしくは列に存在する不良メモリセルの数） であるとき、メモリを救済可能と判定するものである。
また、第２の本発明は、メモリのメモリセル毎に、良メ
モリセルであるか不良メモリセルであるかを検査する検
査手段と、行を救済する該冗長予備線の数を超える不良
メモリセルを有する列に該列を救済する冗長予備線を割
り当て、もしくは、列を救済する該冗長予備線の数を超
える不良メモリセルを有する行に該行を救済する冗長予
備線を割り当てる冗長予備線割り当て手段と、該冗長予
備線割り当て手段で行もしくは列に割り当てられない該
冗長予備線の数と該冗長予備線割り当て手段で該冗長予
備線が割り当てられる行もしくは列以外の行もしくは列
に存在する該不良メモリセルの数とに基づいて、該メモ
リが救済可能であるか否かを判定する判定手段とを有す
る構成とする。

【０００９】

【作用】上記第１の発明は、上記第１の判定手段の判定
によってきまる行や列に割り当てる冗長予備線の数が存
在する冗長予備線の数よりも少ない場合でのメモリの救
済の可否を判定する点に特徴がある。即ち、上記第１の
本発明は、上記第１の判定手段の判定により、行や列に
割り当てる冗長予備線の数が決まるのであるが、この冗
長予備線の割り当てによっても救済されない不良メモリ
セルが残り、また、この判定によって割り当てられない
冗長予備線も残った場合のメモリの救済が可能か否かを
判定するものであって、上記第２の判定手段により、上
記の構成により、割り当てられずに残った冗長予備線で
救済されずに残った不良メモリセルを全て救済できるか
どうかによって、メモリの救済が可能か否かを判定する
ものである。また、上記のように、上記第１の判定手段
の判定により、行や列に割り当てる冗長予備線の数が決
まるのであるが、存在する冗長予備線の数がこの割り当
てる冗長予備線の数に達しない場合には、冗長予備線を
割り当てなければならない全ての行や列に冗長予備線を
割り当てることが不可能であり、従って、救済できない
不良メモリセルが残ってしまってメモリは救済不能とな
るものである。上記第２の本発明は、冗長予備線割り当
て手段により、冗長予備線の数を超える不良メモリセル
が存在する行または列に冗長予備線を割り当てるもので
あり、かかる冗長予備線の割り当て結果から、判定手段
により、冗長予備線が割り当てられないで残った行や列
の不良メモリセルの数と、割り当てられないで残った冗
長予備線の数とからメモリが救済可能であるか否かを判
定する。

【００１０】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明による半導体試験装置及び半導体試験
システムの一実施例を示す図であって、１、２、３、４
はブロック、１ａはデータ記憶部、１ｂは行の冗長予備
線、１ｃは列の冗長予備線、２ａは不良メモリ、２ｂ、
２ｃは救済確定線、３ａは列アドレスの救済確定線記憶
手段、３ｂは行アドレスの救済確定線記憶手段、３ｃは
救済判定対象フェイルアドレス、３ｄ、３ｅは不良メモ
リセルカウント値、４ａは救済判定対象フェイルアドレ
ス分布、４ｂは割り付けられた冗長予備線である。

【００１１】同図において、ブロック１は被試験メモリ
を表わしており、データ記憶部１ａと行の冗長予備線１
ｂ、列の冗長予備線１ｃからなっている。ここでは、こ
のデータ記憶部１ａは１０行、９列の行列構造でメモリ
セルが設けられており、×印で示すように、不良メモリ
セルが存在するものとする。また、この被試験メモリに
は、図示するように、行の冗長予備線１ｂと列の冗長予
備線１ｃとが３本ずつ設けられているものとする。

【００１２】ブロック２はかかるデータ記憶部１ａを試
験し、その試験結果である不良メモリセルからの不良情
報を対応するアドレスに書き込まれた不良メモリ２ａを
表わすものであって、この不良情報を“１”で表わして
いる。この不良メモリ２ａには、データ記憶部１ａのア
ドレスに対応して、行方向に０〜９の行アドレスが設定
され、列方向に０〜８の列アドレスが設定されている。

【００１３】ブロック３では、不良メモリ２ａで列アド
レス毎の不良情報数をカウントし、列アドレス毎の不良
メモリセルカウント値３ｄを得、また、不良メモリ２ａ
での行アドレス毎の不良情報数をカウントして、行アド
レス毎の不良メモリセルカウント値３ｅを得る。

【００１４】そして、列アドレス毎の不良メモリセルカ
ウント値３ｄのうちで行の冗長予備線１ｂの数よりも多
いカウント値の列アドレスのメモリセルの並び（以下、
ラインという。ここでは、この列アドレスのラインは、
不良メモリ２ａから明らかなように、１０個のメモリセ
ルからなっている）が救済確定線と定義され、これに列
の冗長予備線１ｃが割り当てられるとともに、その列ア
ドレスが救済確定線記憶手段３ａに記憶される。２ｂが
この割り当てられた冗長予備線である。同様に、行アド
レス毎の不良メモリセルカウント値３ｅのうちで列の冗
長予備線１ｃの数よりも多いカウント値の行アドレスの
ライン（この行アドレスのラインは、不良メモリ２ａか
ら明らかなように、９個のメモリセルからなっている）
が救済確定線と定義され、これに行の冗長予備線１ｂが
割り当てられるとともに、その行アドレスが救済確定線
記憶手段３ｂに記憶される。２ｃがこの割り当てられた
冗長予備線である。

【００１５】ここでは、不良メモリセルカウント値３ｄ
において、不良メモリ２ａでの列アドレス０のカウント
値が４と行の冗長予備線の数３よりも大きいから、この
列アドレス０のラインが救済確定線２ｂとなり、値０が
救済確定線記憶手段３ａに記憶され、また、不良メモリ
２ａでの行アドレス９のカウント値が４と列の冗長予備
線の数３よりも大きいから、この列アドレス９のライン
が救済確定線２ｃとなり、値９が救済確定線記憶手段３
ｂに記憶される。このようにして、救済確定線となる列
アドレス０のラインと行アドレス９のラインとでの不良
メモリセルが、必然的に冗長予備線２ｂ、２ｃが割り当
てられることにより、救済される。

【００１６】この場合、救済確定線となる列アドレスの
数が列の冗長予備線数よりも大きいときや救済確定線と
なる行アドレスの数が行の冗長予備線数よりも大きいと
きには、救済できない救済確定線が残ることになり、こ
の被試験メモリは救済できない不良品となる。

【００１７】また、ブロック３では、救済確定線として
は救済されないラインでの不良情報の位置情報が救済判
定対象フェイルアドレス３ｃとして記憶される。ここで
は、この不良情報の位置情報を（列アドレス、行アドレ
ス）で表わすと、救済判定対象フェイルアドレス３ｃと
して記憶される位置情報は、図示するように、（５、
４）、（５、７）、（６、５）、（６、８）、（７、
６）、（７、８）、（８、４）、（８、７）となる。

【００１８】ブロック４では、この救済判定対象フェイ
ルアドレス３ｃを基に、コンピュータによる演算によ
り、残りの冗長予備線（夫々２本ずつの冗長予備線１ｂ
と冗長予備線１ｃ）が残りの全ての不良情報を救済可能
か否か判定され、可能なときには、コンピュータの演算
処理により、救済判定対象フェイルアドレス３ｃから残
りの冗長予備線の割付けが可能な不良アドレス（不良メ
モリセルが存在する行、列アドレス）のラインが検出さ
れてその割付けがなされ、不能なときには、この割り付
けがなされず、このときの被試験メモリは不良とされ
る。

【００１９】このように被試験メモリに設けられている
冗長予備線でその被試験メモリの全ての不良メモリセル
が救済可能か否かを判定するためには、まず、救済判定
対象最大フェイルアドレス数が求められる。この救済判
定対象最大フェイルアドレス数とは、被試験メモリの不
良情報に行、列の冗長予備線のいずれを割り付けるかを
判定するために必要とする最大の不良メモリセル数を意
味するが、このことを図３を用いて説明する。

【００２０】図３はデータ記憶部１ａに×印で示す不良
メモリセルが存在し、かつ３本の行の冗長予備線１ｂと
２本の列の冗長予備線１ｃが設けられている被試験メモ
リを示す。

【００２１】同図において、行の冗長線は３本であるか
ら、４個以上の不良メモリセルが存在する列アドレスの
ラインは救済確定線となり、また、列の冗長線は２本で
あるから、３個以上の不良メモリセルが存在する行アド
レスのラインも救済確定線となる。図示のように不良メ
モリセルが存在する場合、いずれの行、列アドレスも救
済確定線とはならない。

【００２２】この場合の冗長予備線の割付けの仕方とし
ては、図示するように、Ａの場合とＢの場合が考えられ
る。ここで、データ記憶部１ａ上にさらにもう１つ不良
メモリセル（以下、これを追加不良メモリセルという）
が存在するものとすると、この追加不良メモリセルが図
示する不良メモリセルが存在する行または列アドレスの
ライン上に存在するならば、その行または列アドレスの
ラインは救済確定線となり、この場合の冗長予備線の割
付けの対象とはならない。また、この追加不良メモリセ
ルがこれら行または列アドレス以外のアドレスのライン
上に存在するならば、かかる追加不良メモリセルを救済
するための冗長予備線が残っていないため、この不良メ
モリセルの救済は不可能となる。従って、図３に示すよ
うに不良メモリセルの分布は、設けられた行の冗長予備
線１ｂ、列の冗長予備線１ｃで救済できる最大の不良メ
モリセル分布の基本となる。

【００２３】そこで、救済判定対象最大フェイルアドレ
ス数は、夫々が列の冗長予備線数に等しい数の不良メモ
リセルが存在する行の冗長予備線数に等しい数の行アド
レスと、夫々が行の冗長予備線数に等しい数の不良メモ
リセルが存在する列の冗長予備線数に等しい数の列アド
レスとがあるときの不良メモリセル数ということにな
る。これを一般式で表わすと、 救済判定対象最大フェイルアドレス数 ＝行の冗長予備線数×列の冗長予備線数×２ となる。但し、救済確定線がある場合には、上式の行の
冗長予備線数、列の冗長予備線数は夫々救済確定線数を
差し引いた数である。従って、図３に示す被試験メモリ
の場合、列の冗長予備線数が２、行の冗長予備線数が３
であるから、救済判定対象最大フェイルアドレス数は３
×２×２＝１２個となる。

【００２４】以上のことから、被試験メモリにおいて、
救済確定線での不良メモリセルを除いた不良メモリセル
の数がその被試験メモリでの救済判定対象最大フェルア
ドレス数を超えたときには、この被試験メモリの全ての
不良メモリセルを救済することは不可能となる。従っ
て、救済確定線を考慮すると、被試験メモリが救済可能
であるためには、少なくとも、 ｛（被試験メモリでの行の冗長予備線数）−（救済確定
線としての行アドレス数）｝×｛（被試験メモリでの列
アドレスの冗長予備線数）−（救済確定線としての列ア
ドレス数）｝×２≧（救済確定線での不良メモリセル を
除いた不良メモリセルの数） が満足されなければならない。

【００２５】次に、以上のことから、図１における救済
判定対象最大フェイルアドレス数について説明する。図
１においては、上記のように、行及び列とも救済確定線
が１本ずつ存在するので、救済判定対象最大フェイルア
ドレス数を求めるために対象となる行の冗長予備線数は
３−１＝２本、列の冗長予備線数も同様に３−１＝２本
となり、従って、救済判定対象最大フェイルアドレス数
は、上記式により、２×２×２＝８個となる。ここで
は、救済確定線での不良メモリセルを除いた救済しよう
とする不良メモリセルは、８個であるから、救済判定対
象最大フェイルアドレス数以下であり、従って、これら
不良メモリセルの全てを救済可能である。そこで、救済
確定線に割り付けられる冗長予備線を除いた行の冗長予
備線１ｂ、列の冗長予備線１ｃの割付けのために、救済
判定対象フェイルアドレス３ｃを用いたコンピュータに
よる演算処理が行なわれ、ブロック４におけるように、
救済判定対象フェイルアドレス３ｃから得られる救済判
定対象フェイルアドレス分布４ａに対し、行アドレス
４、７と列アドレス６、７とに冗長予備線の割付け４ｂ
がなされた冗長予備線割付け最適解が得られる。

【００２６】かかる実施例での処理の流れは次のとおり
である。ブロック１でのデータ記憶部１ａの不良情報が
ブロック２での不良メモリ２ａに書き込まれ、これから
不良情報が読み出されて不良メモリセルカウント値３
ｄ、３ｅが形成される。これにより、救済確定線が決ま
る。このとき、行アドレスの救済確定線数が行の冗長予
備線数よりも大きいとき、或いは列アドレスの救済確定
線数が列の冗長予備線数よりも大きいときには、被試験
メモリは救済不能とされる。

【００２７】次いで、不良メモリセルカウント値３ｄ、
３ｅを基にして、不良メモリ２ａから救済確定線以外の
ラインの不良メモリセルの位置情報が読み出され、これ
らから救済判定対象フェイルアドレス３ｃが作成され
る。そして、救済判定対象最大フェイルアドレス数が求
められ、救済判定対象フェイルアドレス３ｃの個数と比
較されて冗長予備線が割付け可能か否か判定され、不能
であれば、被試験メモリは救済不能な不良品とし、可能
であれば、上記のように、冗長予備線の割付けが行なわ
れる。

【００２８】以上のようにして冗長予備線の割付けがな
され、例えば、被試験メモリが１Ｍビットの容量であっ
た場合でも、１Ｍビットのデータを救済確定線２本と８
個の救済判定対象フェイルアドレスとに圧縮でき、ま
た、救済判定対象となる不良アドレスを８アドレスとす
ることができるため、冗長予備線の割付け処理に要する
時間を大幅に短縮することができる。

【００２９】図４は本発明による半導体試験装置及び半
導体試験システムの他の実施例を示す図であって、図１
に対応する部分には同一符号を付けている。この実施例
は、全体的な構成は図１に示した実施例と同様である
が、図１に示した実施例では、不良メモリ２ａからの不
良メモリセルの位置情報の読出しが２回行なわれ、１回
目では不良メモリセルカウント値３ｄ、３ｅの形成、２
回目では救済判定対象フェイルアドレス３ｃの作成が夫
々行なわれるのに対し、この実施例では、不良メモリ２
ａからの１回の読出しで同時に不良メモリセルカウント
値３ｄ、３ｅと救済判定対象フェイルアドレス３ｃとを
得ることができるようにしたものである。

【００３０】同図において、図１に示した実施例と同
様、不良メモリ２ａから列アドレス順にメモリセルが読
み出され、不良メモリセルの位置情報が列、行アドレス
毎に振り分けられてカウントされ、列アドレスの不良メ
モリセルカウント値３ｄ、行アドレスの不良メモリセル
カウント値３ｅを求める。このとき同時に、これら不良
メモリセルの位置情報は救済判定対象フェイルアドレス
３ｃとなる。このため、上記のように救済確定線となる
べき列アドレス、行アドレスでの不良メモリセルの位置
情報も不良メモリセルのアドレスは救済判定対象フェイ
ルアドレス３ｃとなるが、不良メモリセルカウント値３
ｄ、３ｅが監視されており、これらから今読み出された
不良メモリセルによって或る行または列アドレスのライ
ンが救済確定線になるものとすると、今読み出されたこ
の不良メモリセルも含め、この行または列アドレスのラ
インでのこれ以降の不良メモリセルの位置情報は救済判
定対象フェイルアドレス３ｃとはならない。

【００３１】かかる動作を図４において説明すると、不
良メモリ２ａにおいては、列アドレス０、１、２、……
の順にかつ行方向に不良メモリセルの検索が行なわれ、
メモリセルの位置情報を（列アドレス、行アドレス）と
すると、（０、０）、（０、１）、（０、２）、（０、
３）、……、（１、０）、（１、１）、……、（８、
８）、（８、９）の順序でメモリセルの読出しが行なわ
れる。そして、これらのうちの不良メモリセルの位置情
報がカウントされて不良メモリセルカウント値３ｄ、３
ｅが形成されるとともに、救済判定対象フェイルアドレ
ス３ｃとなる。

【００３２】そこで、救済確定線となる列アドレス０の
ラインを例にとると、このラインでの不良メモリセルの
位置情報（０、０）、（０、１）、（０、２）は順次救
済判定対象フェイルアドレス３ｃとなるが、次の位置情
報が（０、３）の不良メモリセルが読み出されると、列
アドレス０のラインでの不良メモリセルカウント値３ｄ
が４となり、行の冗長予備線１ｂの本数よりも多くなる
ので、列アドレス０は救済確定線と確定する。これによ
り、この不良メモリセルの位置情報（０、３）は救済判
定対象フェイルアドレス３ｃとはならず、列アドレス０
のラインのこれ以降に読み出される不良メモリセルの位
置情報も救済判定対象フェイルアドレス３ｃとならな
い。このことは救済確定線となる行アドレス９について
も同様であり、不良メモリセルの位置情報（４、９）が
読み出されると、行アドレス９が救済確定線と確定し、
不良メモリセルの位置情報（１、９）、（２、９）、
（３、９）は救済判定対象フェイルアドレス３ｃとなる
が、次の不良メモリセルの位置情報（４、９）からは救
済判定対象フェイルアドレス３ｃとはならない。勿論、
列アドレス０は救済確定線記憶手段３ａに、行アドレス
９は救済確定線記憶手段３ｂに夫々記憶される。

【００３３】このようにして、この場合には、各救済確
定線（列アドレス０、行アドレス９のライン）上の不良
メモリセルの位置情報が３個まで救済判定対象フェイル
アドレス３ｃとなる。そこで、この場合の救済判定対象
最大フェイルアドレス数は、救済確定線の不良メモリセ
ルの位置情報も救済判定対象フェイルアドレス３ｃにな
ることから、救済判定対象フェイルアドレス３ｃを用い
て割付けをされる冗長予備線を被試験メモリに設けられ
ている全冗長予備線として求める。従って、この場合の
救済判定対象最大フェイルアドレス数は、被試験メモリ
に列、行の冗長予備線が３本ずつ設けられているから、
３×３×２＝１８個となる。ここでは、図示するよう
に、救済判定対象フェイルアドレス３ｃが１４個（救済
確定線を含む）であって救済判定対象最大フェイルアド
レス数より小さく、かつ行、列の救済確定線数がともに
行、列の冗長線数よりも小さいから、全不良メモリセル
を救済する冗長予備線の割付けが可能であり、ブロック
４でのコンピュータの演算処理により、救済確定線４ｃ
を除いた冗長予備線の割付け４ｂを得る。

【００３４】このようにして、この実施例では、図１に
示した実施例での効果に加え、不良メモリ２ａからの不
良メモリセルの位置情報の１回の読出しで、救済確定線
の確定と救済判定対象フェイルアドレス３ｃの形成とを
同時に行なうことができ、これらの動作に要する時間が
短縮できるという優れた効果が得られる。

【００３５】図５は本発明による半導体試験装置及び半
導体試験システムのさらに他の実施例を示す図であっ
て、図１に対応する部分には同一符号を付けている。こ
の実施例は、Ｍ個（但し、Ｍは２以上の整数）の被試験
メモリを同時に救済処理できるようにしたものである。

【００３６】同図において、ブロック１はＭ個の被試験
メモリ１であって、まず、Ｍ個のこれら被試験メモリの
試験結果をＭチャネルのブロック２の夫々の不良メモリ
２ａに同時に格納する。次に、図１または図４に示した
実施例と同一の処理により、Ｍチャネル設けられたブロ
ック３で不良メモリ２ａ夫々の不良メモリセルデータを
同時に圧縮し、夫々のチャンネルの救済確定線を求める
とともに、夫々のチャンネル毎に救済判定対象フェイル
アドレスを求め、ブロック４のコンピュータの演算処理
により、チャネル毎に順次読み出して冗長予備線の割付
け解があるか否かを判定し、あれば、その割付けを行な
う。

【００３７】このようにして、この実施例では、ブロッ
ク２、３をＭチャネル設けることにより、Ｍ個の被試験
メモリに対する不良メモリセルデータの同時圧縮処理が
容易に可能となり、被試験メモリの高スループット化が
実現できる。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
大容量被試験メモリから得られる多量の試験結果のデー
タを救済確定線数と救済判定対象フェイルアドレスに圧
縮することができ、救済判定対象フェイルアドレスに対
してのみ冗長予備線の割付けのためのコンピュータによ
る演算処理を行なうので、冗長予備線の割付け処理時間
を短縮できて、該大容量被試験メモリの救済処理時間を
大幅に短縮できる。

【００３９】また、かかるデータ圧縮手段を専用ハード
ウェアによって実現することができ、処理時間を更に短
縮できる。

【００４０】さらに、かかる専用のハードウエアを複数
個並列に設けることにより、多数の被試験メモリを同時
処理をすることができ、高スループット化が図れる。

【００４１】

【図面の簡単な説明】

【図１】本発明による半導体試験装置及び半導体試験シ
ステムの一実施例を示す図である。

【図２】従来技術の不良アドレス圧縮方式の一例を示す
図である。

【図３】図１に示した実施例での救済判定対象最大フェ
イルアドレス数を説明する図である。

【図４】本発明による半導体試験装置及び半導体試験シ
ステムの他の実施例を示す図である。

【図５】本発明による半導体試験装置及び半導体試験シ
ステムのさらに他の実施例を示す図である。

【符号の説明】

１ａ データ記憶部 １ｂ 行の冗長予備線 １ｃ 列の冗長予備線 ２ａ 不良メモリ ２ｂ、２ｃ 救済確定線 ３ａ 列アドレスの救済確定線記憶手段 ３ｂ 行アドレスの救済確定線記憶手段 ３ｃ 救済判定対象フェイルアドレス ３ｄ 列アドレス毎の良メモリセルカウント値 ３ｅ 行アドレス毎の良メモリセルカウント値 ４ａ 救済判定対象フェイルアドレス分布 ４ｂ 割り付けられた冗長予備線 ４ｃ 救済確定線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G06F 11/22 G06F 12/16

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルが行列構造で配置されたメモ
   リに対し、不良メモリセルが存在する行もしくは列を冗
   長予備線を用いて救済できるか否かを検査する半導体試
   験装置において、 該メモリの該メモリセル毎に、良メモリセルであるか不
   良メモリセルであるかを検査する検査手段と、 該検査手段の検査結果を用いて、該メモリの不良メモリ
   セルを含む行もしくは列に該冗長予備線を割り当てるか
   否かを判定する第１の判定手段と、 該第１の判定手段によって行もしくは列に割り当てるも
   のと判定された該冗長予備線以外の該冗長予備線の数
   と、該第１の判定手段によって該冗長予備線を割り当て
   るものと判定された行もしくは列以外の行もしくは列に
   存在する不良メモリセルの数とに基づいて、該メモリが
   救済可能であるか否かを判定する第２の判定手段とを有
   することを特徴とする半導体試験装置。
2. 【請求項２】 請求項１において、 前記第２の判定手段は、 ｛（前記不良メモリセルを含む行を救済するための前記
   冗長予備線の数）−（前記第１の判定手段によって行に
   割り当てるものと判定された前記冗長予備線の数）｝×
   ｛（前記不良メモリセルを含む列を救済するための前記
   冗長予備線の数）−（前記第１の判定手段によって列に
   割り当てるものと判定された前記冗長予備線の数）｝×
   ２＜（前記第１の判定手段によって前記冗長予備線を割
   り当てると判定された行もしくは列以外の行もしくは列
   に存在する前記不良メモリセルの数）であるとき、前記
   メモリを救済不能と判定することを特徴とする半導体試
   験装置。
3. 【請求項３】 請求項１または２に記載の半導体試験装
   置と、 前記第１の判定手段によって前記冗長予備線を割り当て
   るものと判定された行もしくは列に前記冗長予備線を割
   り当てる装置と を有することを特徴とする半導体試験シ
   ステム。
4. 【請求項４】 メモリセルが行列構造で配置されたメモ
   リに対し、不良メモリセルが存在する行もしくは列を冗
   長予備線を用いて救済できるか否かを検査する半導体試
   験装置において、 該メモリのメモリセル毎に、良メモリセルであるか不良
   メモリセルであるかを検査する検査手段と、 行を救済する該冗長予備線の数を超える不良メモリセル
   を有する列に該列を救済する冗長予備線を割り当て、も
   しくは、列を救済する該冗長予備線の数を超える不良メ
   モリセルを有する行に該行を救済する冗長予備線を割り
   当てる冗長予備線割り当て手段と、 該冗長予備線割り当て手段で行もしくは列に割り当てら
   れない該冗長予備線の数と該冗長予備線割り当て手段で
   該冗長予備線が割り当てられる行もしくは列以外の行も
   しくは列に存在する該不良メモリセルの数とに基づい
   て、該メモリが救済可能であるか否かを判定する判定手
   段とを有することを特徴とする半導体試験装置。