JPH05101692A - 不良アドレス圧縮方式及び装置 - Google Patents
不良アドレス圧縮方式及び装置Info
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- JPH05101692A JPH05101692A JP3287339A JP28733991A JPH05101692A JP H05101692 A JPH05101692 A JP H05101692A JP 3287339 A JP3287339 A JP 3287339A JP 28733991 A JP28733991 A JP 28733991A JP H05101692 A JPH05101692 A JP H05101692A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 大容量メモリの不良メモリセルを救済する冗
長予備線の最適割付けを迅速かつ効率良く行なう。 【構成】 被試験メモリのデータ記憶部1aでの不良メ
モリセル(×印)を表わす不良情報を不良メモリ2aか
ら読み出し、行及び列アドレス毎にカウントして列アド
レスの不良メモリセルカウント値3d、行アドレスの不
良メモリセルカウント値3eを得る。行の冗長予備線1
bの数よりも大きい不良メモリセルカウント値3dの列
アドレスのライン、列の冗長予備線1cの数よりも大き
い不良メモリセルカウント値3eの行アドレスのライン
を夫々救済確定線として列の冗長予備線、行の冗長予備
線を割り付ける。また、不良メモリ2aから読み出され
る救済確定線でない行、列アドレスの不良情報が救済判
定対象フェイルアドレス3cとなり、これを演算処理し
て残りの冗長予備線の割付けがなされる。
長予備線の最適割付けを迅速かつ効率良く行なう。 【構成】 被試験メモリのデータ記憶部1aでの不良メ
モリセル(×印)を表わす不良情報を不良メモリ2aか
ら読み出し、行及び列アドレス毎にカウントして列アド
レスの不良メモリセルカウント値3d、行アドレスの不
良メモリセルカウント値3eを得る。行の冗長予備線1
bの数よりも大きい不良メモリセルカウント値3dの列
アドレスのライン、列の冗長予備線1cの数よりも大き
い不良メモリセルカウント値3eの行アドレスのライン
を夫々救済確定線として列の冗長予備線、行の冗長予備
線を割り付ける。また、不良メモリ2aから読み出され
る救済確定線でない行、列アドレスの不良情報が救済判
定対象フェイルアドレス3cとなり、これを演算処理し
て残りの冗長予備線の割付けがなされる。
Description
【0001】
【産業上の利用分野】本発明は、大容量メモリの試験装
置に用いて好適な不良アドレス圧縮方式に係り、特に、
冗長予備線による不良メモリセルの救済処置に関する。
置に用いて好適な不良アドレス圧縮方式に係り、特に、
冗長予備線による不良メモリセルの救済処置に関する。
【0002】
【従来の技術】一般に、大容量メモリには、その歩留り
を向上させるために、冗長予備線が設けられており、不
良メモリセルがあった場合、それを冗長予備線と置き換
えて救済する処理ができるようにしている。即ち、かか
るメモリには、多数のメモリセルが行列構造で配列され
ており、これとともに、行、列夫々に所定数の冗長予備
線が設けられている。行の冗長予備線は各列アドレスで
のメモリセル数に等しいだけのメモリセルからなり、同
様に列の冗長予備線は各行アドレスでのメモリセル数に
等しいの数だけのメモリセルからなっている。いま、あ
る行アドレスに不良メモリセルがあったとすると、この
行アドレスが冗長予備線で置き換えられ、以後は、この
不良メモリセルが存在する行アドレスは使用されず、代
りに、置き換えられた冗長予備線がこの行アドレスとし
て使用されることになる。このようにして、不良メモリ
セルがあっても、これが救済され、大容量メモリはその
まま使用できるようになる。
を向上させるために、冗長予備線が設けられており、不
良メモリセルがあった場合、それを冗長予備線と置き換
えて救済する処理ができるようにしている。即ち、かか
るメモリには、多数のメモリセルが行列構造で配列され
ており、これとともに、行、列夫々に所定数の冗長予備
線が設けられている。行の冗長予備線は各列アドレスで
のメモリセル数に等しいだけのメモリセルからなり、同
様に列の冗長予備線は各行アドレスでのメモリセル数に
等しいの数だけのメモリセルからなっている。いま、あ
る行アドレスに不良メモリセルがあったとすると、この
行アドレスが冗長予備線で置き換えられ、以後は、この
不良メモリセルが存在する行アドレスは使用されず、代
りに、置き換えられた冗長予備線がこの行アドレスとし
て使用されることになる。このようにして、不良メモリ
セルがあっても、これが救済され、大容量メモリはその
まま使用できるようになる。
【0003】大容量メモリの出荷に際しては、性能試験
が行われ、この際、不良メモリが存在する行アドレスや
列アドレス(これらを不良アドレスという)の抽出が行
われ、不良アドレスに対しては、冗長予備線の置換えが
行われるが、従来では、例えば特開昭63−12749
9号公報に記載されるように、被試験メモリの不良メモ
リセル情報を行、列毎に抽出し、不良メモリセル数が多
い行、列アドレスから順に冗長予備線を割り付けていく
ようにしている。そして、全ての不良アドレスに冗長予
備線が割り付けられ得るときには、夫々を冗長予備線で
置き換えて救済を行ない、全ての不良アドレスへの冗長
予備線の割付けができないときには、救済不可能と判定
してこのメモリを不良品とする。
が行われ、この際、不良メモリが存在する行アドレスや
列アドレス(これらを不良アドレスという)の抽出が行
われ、不良アドレスに対しては、冗長予備線の置換えが
行われるが、従来では、例えば特開昭63−12749
9号公報に記載されるように、被試験メモリの不良メモ
リセル情報を行、列毎に抽出し、不良メモリセル数が多
い行、列アドレスから順に冗長予備線を割り付けていく
ようにしている。そして、全ての不良アドレスに冗長予
備線が割り付けられ得るときには、夫々を冗長予備線で
置き換えて救済を行ない、全ての不良アドレスへの冗長
予備線の割付けができないときには、救済不可能と判定
してこのメモリを不良品とする。
【0004】この従来技術による冗長予備線の割当て方
法を図2で説明すると、まず、同図(A)で×で示す不
良情報があり、行の冗長予備線1bが3個、列行の冗長
予備線1cも3個設けられている場合、図2(B)に示
すように冗長予備線が割り付けられれば、全ての不良メ
モリセルが救済できて、最適な割付けとなるが、従来技
術では、冗長予備線が不良メモリセル数の多い行、列ア
ドレスから割り付けられるといった処理が行なわれるた
め、図2(C)に示すように、不良メモリセルがあって
も冗長予備線が割り付けられない行、列アドレスが残る
こともあり、上記のような最適な割付け設定することが
困難であった。つまり、この方法では、被試験メモリの
不良メモリセルのアドレス情報を不良解析メモリに記憶
し、これからこのアドレス情報を読み出して、不良メモ
リセルが存在する行、列アドレスと、これらアドレス毎
の不良メモリセル数を抽出するといった処理だけで冗長
予備線の割当てを決めるものであるから、図2(A)に
示すような不良メモリセルの情報が存在する場合、冗長
予備線の最適な割当て方法を求めることが困難となり、
この結果、メモリの歩留りを低下させてしまうことにな
る。
法を図2で説明すると、まず、同図(A)で×で示す不
良情報があり、行の冗長予備線1bが3個、列行の冗長
予備線1cも3個設けられている場合、図2(B)に示
すように冗長予備線が割り付けられれば、全ての不良メ
モリセルが救済できて、最適な割付けとなるが、従来技
術では、冗長予備線が不良メモリセル数の多い行、列ア
ドレスから割り付けられるといった処理が行なわれるた
め、図2(C)に示すように、不良メモリセルがあって
も冗長予備線が割り付けられない行、列アドレスが残る
こともあり、上記のような最適な割付け設定することが
困難であった。つまり、この方法では、被試験メモリの
不良メモリセルのアドレス情報を不良解析メモリに記憶
し、これからこのアドレス情報を読み出して、不良メモ
リセルが存在する行、列アドレスと、これらアドレス毎
の不良メモリセル数を抽出するといった処理だけで冗長
予備線の割当てを決めるものであるから、図2(A)に
示すような不良メモリセルの情報が存在する場合、冗長
予備線の最適な割当て方法を求めることが困難となり、
この結果、メモリの歩留りを低下させてしまうことにな
る。
【0005】
【発明が解決しようとする課題】そこで、上記のよう
に、単に不良メモリセル数の多い行、列アドレスから冗
長予備線を割り付けるのではなく、コンピュータによる
演算により、図2(B)に示したような最適な割当て方
法を求めるようにした救済処理を行なることがメモリの
歩留り向上のために必要である。
に、単に不良メモリセル数の多い行、列アドレスから冗
長予備線を割り付けるのではなく、コンピュータによる
演算により、図2(B)に示したような最適な割当て方
法を求めるようにした救済処理を行なることがメモリの
歩留り向上のために必要である。
【0006】しかし、フレームメモリ等のメモリセル数
が膨大な大容量メモリにおいて、試験の結果得られる全
てのメモリセルを対象にしてコンピュータによる救済処
理を行なったのでは、処理データ量が膨大なものとなっ
て、多大な処理時間を要することになる。
が膨大な大容量メモリにおいて、試験の結果得られる全
てのメモリセルを対象にしてコンピュータによる救済処
理を行なったのでは、処理データ量が膨大なものとなっ
て、多大な処理時間を要することになる。
【0007】本発明の目的は、かかる問題を解消し、不
良アドレスへの冗長予備線の最適な割当てを迅速かつ効
率良く行なうことができるようにした不良アドレス圧縮
方式及び装置を提供することにある。
良アドレスへの冗長予備線の最適な割当てを迅速かつ効
率良く行なうことができるようにした不良アドレス圧縮
方式及び装置を提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、多数のメモリセルが行列構造で配置さ
れ、かつ行、列夫々毎に所定数の冗長予備線が設けられ
た被試験メモリに対し、該被試験メモリの行アドレス毎
に、及び列アドレス毎に不良メモリセル数を検出し、不
良メモリセル数が列の冗長予備線数よりも大きい行アド
レスのライン、行の冗長予備線数よりも大きい列アドレ
スのラインを夫々救済確定線とし、該救済確定線として
抽出された該行アドレス、該列アドレス以外の不良メモ
リセルが存在する行、列アドレスの該不良メモリセルの
位置情報を抽出して救済判定対象フェイルアドレスと
し、該救済確定線毎に行、列の冗長予備線を割り付け、
残りの該冗長予備線を該救済判定対象フェイルアドレス
から定まる所定の行、列アドレスのラインに割り付け
る。
に、本発明は、多数のメモリセルが行列構造で配置さ
れ、かつ行、列夫々毎に所定数の冗長予備線が設けられ
た被試験メモリに対し、該被試験メモリの行アドレス毎
に、及び列アドレス毎に不良メモリセル数を検出し、不
良メモリセル数が列の冗長予備線数よりも大きい行アド
レスのライン、行の冗長予備線数よりも大きい列アドレ
スのラインを夫々救済確定線とし、該救済確定線として
抽出された該行アドレス、該列アドレス以外の不良メモ
リセルが存在する行、列アドレスの該不良メモリセルの
位置情報を抽出して救済判定対象フェイルアドレスと
し、該救済確定線毎に行、列の冗長予備線を割り付け、
残りの該冗長予備線を該救済判定対象フェイルアドレス
から定まる所定の行、列アドレスのラインに割り付け
る。
【0009】
【作用】被試験メモリの試験結果として得られる不良メ
モリセルの位置情報が、該位置情報の一部からなる救済
確定線とかかる位置情報以外の位置情報からなる救済判
定対象フェイルアドレスとにデータ圧縮され、該救済判
定対象フェイルアドレスから冗長予備線の割付けが可能
か否か判定され、可能なときには、該救済判定対象フェ
イルアドレスから、コンピュータによる演算により、残
りの冗長予備線の割付け処理が行なわれる。このため、
実際の不良メモリセルの位置情報よりも小さい情報量で
該被試験メモリの不良メモリセルの救済可能かどうかが
判定できて、この判定が迅速に行なえるし、救済可能な
場合には、この小さい情報量の該救済判定対象フェイル
アドレスで冗長予備線の割付けを行なうことができ、不
良メモリセルの救済に要する時間が大幅に短縮できる。
モリセルの位置情報が、該位置情報の一部からなる救済
確定線とかかる位置情報以外の位置情報からなる救済判
定対象フェイルアドレスとにデータ圧縮され、該救済判
定対象フェイルアドレスから冗長予備線の割付けが可能
か否か判定され、可能なときには、該救済判定対象フェ
イルアドレスから、コンピュータによる演算により、残
りの冗長予備線の割付け処理が行なわれる。このため、
実際の不良メモリセルの位置情報よりも小さい情報量で
該被試験メモリの不良メモリセルの救済可能かどうかが
判定できて、この判定が迅速に行なえるし、救済可能な
場合には、この小さい情報量の該救済判定対象フェイル
アドレスで冗長予備線の割付けを行なうことができ、不
良メモリセルの救済に要する時間が大幅に短縮できる。
【0010】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図1は本発明による不良アドレス圧縮方式及び装置
の一実施例を示す図であって、1、2、3、4はブロッ
ク、1aはデータ記憶部、1bは行の冗長予備線、1c
は列の冗長予備線、2aは不良メモリ、2b、2cは救
済確定線、3aは列アドレスの救済確定線記憶手段、3
bは行アドレスの救済確定線記憶手段、3cは救済判定
対象フェイルアドレス、3d、3eは不良メモリセルカ
ウント値、4aは救済判定対象フェイルアドレス分布、
4bは割り付けられた冗長予備線である。
る。図1は本発明による不良アドレス圧縮方式及び装置
の一実施例を示す図であって、1、2、3、4はブロッ
ク、1aはデータ記憶部、1bは行の冗長予備線、1c
は列の冗長予備線、2aは不良メモリ、2b、2cは救
済確定線、3aは列アドレスの救済確定線記憶手段、3
bは行アドレスの救済確定線記憶手段、3cは救済判定
対象フェイルアドレス、3d、3eは不良メモリセルカ
ウント値、4aは救済判定対象フェイルアドレス分布、
4bは割り付けられた冗長予備線である。
【0011】同図において、ブロック1は被試験メモリ
を表わしており、データ記憶部1aと行の冗長予備線1
b、列の冗長予備線1cからなっている。ここでは、こ
のデータ記憶部1aは10行、9列の行列構造でメモリ
セルが設けられており、×印で示すように、不良メモリ
セルが存在するものとする。また、この被試験メモリに
は、図示するように、行の冗長予備線1bと列の冗長予
備線1cとが3本ずつ設けられているものとする。
を表わしており、データ記憶部1aと行の冗長予備線1
b、列の冗長予備線1cからなっている。ここでは、こ
のデータ記憶部1aは10行、9列の行列構造でメモリ
セルが設けられており、×印で示すように、不良メモリ
セルが存在するものとする。また、この被試験メモリに
は、図示するように、行の冗長予備線1bと列の冗長予
備線1cとが3本ずつ設けられているものとする。
【0012】ブロック2はかかるデータ記憶部1aを試
験し、その試験結果である不良メモリセルからの不良情
報を対応するアドレスに書き込まれた不良メモリ2aを
表わすものであって、この不良情報を“1”で表わして
いる。この不良メモリ2aには、データ記憶部1aのア
ドレスに対応して、行方向に0〜9の行アドレスが設定
され、列方向に0〜8の列アドレスが設定されている。
験し、その試験結果である不良メモリセルからの不良情
報を対応するアドレスに書き込まれた不良メモリ2aを
表わすものであって、この不良情報を“1”で表わして
いる。この不良メモリ2aには、データ記憶部1aのア
ドレスに対応して、行方向に0〜9の行アドレスが設定
され、列方向に0〜8の列アドレスが設定されている。
【0013】ブロック3では、不良メモリ2aで列アド
レス毎の不良情報数をカウントし、列アドレス毎の不良
メモリセルカウント値3dを得、また、不良メモリ2a
での行アドレス毎の不良情報数をカウントして、行アド
レス毎の不良メモリセルカウント値3eを得る。
レス毎の不良情報数をカウントし、列アドレス毎の不良
メモリセルカウント値3dを得、また、不良メモリ2a
での行アドレス毎の不良情報数をカウントして、行アド
レス毎の不良メモリセルカウント値3eを得る。
【0014】そして、列アドレス毎の不良メモリセルカ
ウント値3dのうちで行の冗長予備線1bの数よりも多
いカウント値の列アドレスのメモリセルの並び(以下、
ラインという。ここでは、この列アドレスのラインは、
不良メモリ2aから明らかなように、10個のメモリセ
ルからなっている)が救済確定線と定義され、これに列
の冗長予備線1cが割り当てられるとともに、その列ア
ドレスが救済確定線記憶手段3aに記憶される。2bが
この割り当てられた冗長予備線である。同様に、行アド
レス毎の不良メモリセルカウント値3eのうちで列の冗
長予備線1cの数よりも多いカウント値の行アドレスの
ライン(この行アドレスのラインは、不良メモリ2aか
ら明らかなように、9個のメモリセルからなっている)
が救済確定線と定義され、これに行の冗長予備線1bが
割り当てられるとともに、その行アドレスが救済確定線
記憶手段3bに記憶される。2cがこの割り当てられた
冗長予備線である。
ウント値3dのうちで行の冗長予備線1bの数よりも多
いカウント値の列アドレスのメモリセルの並び(以下、
ラインという。ここでは、この列アドレスのラインは、
不良メモリ2aから明らかなように、10個のメモリセ
ルからなっている)が救済確定線と定義され、これに列
の冗長予備線1cが割り当てられるとともに、その列ア
ドレスが救済確定線記憶手段3aに記憶される。2bが
この割り当てられた冗長予備線である。同様に、行アド
レス毎の不良メモリセルカウント値3eのうちで列の冗
長予備線1cの数よりも多いカウント値の行アドレスの
ライン(この行アドレスのラインは、不良メモリ2aか
ら明らかなように、9個のメモリセルからなっている)
が救済確定線と定義され、これに行の冗長予備線1bが
割り当てられるとともに、その行アドレスが救済確定線
記憶手段3bに記憶される。2cがこの割り当てられた
冗長予備線である。
【0015】ここでは、不良メモリセルカウント値3d
において、不良メモリ2aでの列アドレス0のカウント
値が4と行の冗長予備線の数3よりも大きいから、この
列アドレス0のラインが救済確定線2bとなり、値0が
救済確定線記憶手段3aに記憶され、また、不良メモリ
2aでの行アドレス9のカウント値が4と列の冗長予備
線の数3よりも大きいから、この列アドレス9のライン
が救済確定線2cとなり、値9が救済確定線記憶手段3
bに記憶される。このようにして、救済確定線となる列
アドレス0のラインと行アドレス9のラインとでの不良
メモリセルが、必然的に冗長予備線2b、2cが割り当
てられることにより、救済される。
において、不良メモリ2aでの列アドレス0のカウント
値が4と行の冗長予備線の数3よりも大きいから、この
列アドレス0のラインが救済確定線2bとなり、値0が
救済確定線記憶手段3aに記憶され、また、不良メモリ
2aでの行アドレス9のカウント値が4と列の冗長予備
線の数3よりも大きいから、この列アドレス9のライン
が救済確定線2cとなり、値9が救済確定線記憶手段3
bに記憶される。このようにして、救済確定線となる列
アドレス0のラインと行アドレス9のラインとでの不良
メモリセルが、必然的に冗長予備線2b、2cが割り当
てられることにより、救済される。
【0016】この場合、救済確定線となる列アドレスの
数が列の冗長予備線数よりも大きいときや救済確定線と
なる行アドレスの数が行の冗長予備線数よりも大きいと
きには、救済できない救済確定線が残ることになり、こ
の被試験メモリは救済できない不良品となる。
数が列の冗長予備線数よりも大きいときや救済確定線と
なる行アドレスの数が行の冗長予備線数よりも大きいと
きには、救済できない救済確定線が残ることになり、こ
の被試験メモリは救済できない不良品となる。
【0017】また、ブロック3では、救済確定線として
は救済されないラインでの不良情報の位置情報が救済判
定対象フェイルアドレス3cとして記憶される。ここで
は、この不良情報の位置情報を(列アドレス、行アドレ
ス)で表わすと、救済判定対象フェイルアドレス3cと
して記憶される位置情報は、図示するように、(5、
4)、(5、7)、(6、5)、(6、8)、(7、
6)、(7、8)、(8、4)、(8、7)となる。
は救済されないラインでの不良情報の位置情報が救済判
定対象フェイルアドレス3cとして記憶される。ここで
は、この不良情報の位置情報を(列アドレス、行アドレ
ス)で表わすと、救済判定対象フェイルアドレス3cと
して記憶される位置情報は、図示するように、(5、
4)、(5、7)、(6、5)、(6、8)、(7、
6)、(7、8)、(8、4)、(8、7)となる。
【0018】ブロック4では、この救済判定対象フェイ
ルアドレス3cを基に、コンピュータによる演算によ
り、残りの冗長予備線(夫々2本ずつの冗長予備線1b
と冗長予備線1c)が残りの全ての不良情報を救済可能
か否か判定され、可能なときには、コンピュータの演算
処理により、救済判定対象フェイルアドレス3cから残
りの冗長予備線の割付けが可能な不良アドレス(不良メ
モリセルが存在する行、列アドレス)のラインが検出さ
れてその割付けがなされ、不能なときには、この割り付
けがなされず、このときの被試験メモリは不良とされ
る。
ルアドレス3cを基に、コンピュータによる演算によ
り、残りの冗長予備線(夫々2本ずつの冗長予備線1b
と冗長予備線1c)が残りの全ての不良情報を救済可能
か否か判定され、可能なときには、コンピュータの演算
処理により、救済判定対象フェイルアドレス3cから残
りの冗長予備線の割付けが可能な不良アドレス(不良メ
モリセルが存在する行、列アドレス)のラインが検出さ
れてその割付けがなされ、不能なときには、この割り付
けがなされず、このときの被試験メモリは不良とされ
る。
【0019】このように被試験メモリに設けられている
冗長予備線でその被試験メモリの全ての不良メモリセル
が救済可能か否かを判定するためには、まず、救済判定
対象最大フェイルアドレス数が求められる。この救済判
定対象最大フェイルアドレス数とは、被試験メモリの不
良情報に行、列の冗長予備線のいずれを割り付けるかを
判定するために必要とする最大の不良メモリセル数を意
味するが、このことを図3を用いて説明する。
冗長予備線でその被試験メモリの全ての不良メモリセル
が救済可能か否かを判定するためには、まず、救済判定
対象最大フェイルアドレス数が求められる。この救済判
定対象最大フェイルアドレス数とは、被試験メモリの不
良情報に行、列の冗長予備線のいずれを割り付けるかを
判定するために必要とする最大の不良メモリセル数を意
味するが、このことを図3を用いて説明する。
【0020】図3はデータ記憶部1aに×印で示す不良
メモリセルが存在し、かつ3本の行の冗長予備線1bと
2本の列の冗長予備線1cが設けられている被試験メモ
リを示す。
メモリセルが存在し、かつ3本の行の冗長予備線1bと
2本の列の冗長予備線1cが設けられている被試験メモ
リを示す。
【0021】同図において、行の冗長線は3本であるか
ら、4個以上の不良メモリセルが存在する列アドレスの
ラインは救済確定線となり、また、列の冗長線は2本で
あるから、3個以上の不良メモリセルが存在する行アド
レスのラインも救済確定線となる。図示のように不良メ
モリセルが存在する場合、いずれの行、列アドレスも救
済確定線とはならない。
ら、4個以上の不良メモリセルが存在する列アドレスの
ラインは救済確定線となり、また、列の冗長線は2本で
あるから、3個以上の不良メモリセルが存在する行アド
レスのラインも救済確定線となる。図示のように不良メ
モリセルが存在する場合、いずれの行、列アドレスも救
済確定線とはならない。
【0022】この場合の冗長予備線の割付けの仕方とし
ては、図示するように、Aの場合とBの場合が考えられ
る。ここで、データ記憶部1a上にさらにもう1つ不良
メモリセル(以下、これを追加不良メモリセルという)
が存在するものとすると、この追加不良メモリセルが図
示する不良メモリセルが存在する行または列アドレスの
ライン上に存在するならば、その行または列アドレスの
ラインは救済確定線となり、この場合の冗長予備線の割
付けの対象とはならない。また、この追加不良メモリセ
ルがこれら行または列アドレス以外のアドレスのライン
上に存在するならば、かかる追加不良メモリセルを救済
するための冗長予備線が残っていないため、この不良メ
モリセルの救済は不可能となる。従って、図3に示すよ
うに不良メモリセルの分布は、設けられた行の冗長予備
線1b、列の冗長予備線1cで救済できる最大の不良メ
モリセル分布の基本となる。
ては、図示するように、Aの場合とBの場合が考えられ
る。ここで、データ記憶部1a上にさらにもう1つ不良
メモリセル(以下、これを追加不良メモリセルという)
が存在するものとすると、この追加不良メモリセルが図
示する不良メモリセルが存在する行または列アドレスの
ライン上に存在するならば、その行または列アドレスの
ラインは救済確定線となり、この場合の冗長予備線の割
付けの対象とはならない。また、この追加不良メモリセ
ルがこれら行または列アドレス以外のアドレスのライン
上に存在するならば、かかる追加不良メモリセルを救済
するための冗長予備線が残っていないため、この不良メ
モリセルの救済は不可能となる。従って、図3に示すよ
うに不良メモリセルの分布は、設けられた行の冗長予備
線1b、列の冗長予備線1cで救済できる最大の不良メ
モリセル分布の基本となる。
【0023】そこで、救済判定対象最大フェイルアドレ
ス数は、夫々が列の冗長予備線数に等しい数の不良メモ
リセルが存在する行の冗長予備線数に等しい数の行アド
レスと、夫々が行の冗長予備線数に等しい数の不良メモ
リセルが存在する列の冗長予備線数に等しい数の列アド
レスとがあるときの不良メモリセル数ということにな
る。これを一般式で表わすと、 救済判定対象最大フェイルアドレス数 =行の冗長予備線数×列の冗長予備線数×2 となる。但し、救済確定線がある場合には、上式の行の
冗長予備線数、列の冗長予備線数は夫々救済確定線数を
差し引いた数である。従って、図3に示す被試験メモリ
の場合、列の冗長予備線数が2、行の冗長予備線数が3
であるから、救済判定対象最大フェイルアドレス数は3
×2×2=12個となる。
ス数は、夫々が列の冗長予備線数に等しい数の不良メモ
リセルが存在する行の冗長予備線数に等しい数の行アド
レスと、夫々が行の冗長予備線数に等しい数の不良メモ
リセルが存在する列の冗長予備線数に等しい数の列アド
レスとがあるときの不良メモリセル数ということにな
る。これを一般式で表わすと、 救済判定対象最大フェイルアドレス数 =行の冗長予備線数×列の冗長予備線数×2 となる。但し、救済確定線がある場合には、上式の行の
冗長予備線数、列の冗長予備線数は夫々救済確定線数を
差し引いた数である。従って、図3に示す被試験メモリ
の場合、列の冗長予備線数が2、行の冗長予備線数が3
であるから、救済判定対象最大フェイルアドレス数は3
×2×2=12個となる。
【0024】以上のことから、被試験メモリにおいて、
救済確定線での不良メモリセルを除いた不良メモリセル
の数がその被試験メモリでの救済判定対象最大フェルア
ドレス数を超えたときには、この被試験メモリの全ての
不良メモリセルを救済することは不可能となる。従っ
て、救済確定線を考慮すると、被試験メモリが救済可能
であるためには、少なくとも、 {(被試験メモリでの行の冗長予備線数)−(救済確定
線としての行アドレス数)}×{(被試験メモリでの列
アドレスの冗長予備線数)−(救済確定線としての列ア
ドレス数)}×2>(救済判定対象フェイルアドレス
数) が満足されなければならない。
救済確定線での不良メモリセルを除いた不良メモリセル
の数がその被試験メモリでの救済判定対象最大フェルア
ドレス数を超えたときには、この被試験メモリの全ての
不良メモリセルを救済することは不可能となる。従っ
て、救済確定線を考慮すると、被試験メモリが救済可能
であるためには、少なくとも、 {(被試験メモリでの行の冗長予備線数)−(救済確定
線としての行アドレス数)}×{(被試験メモリでの列
アドレスの冗長予備線数)−(救済確定線としての列ア
ドレス数)}×2>(救済判定対象フェイルアドレス
数) が満足されなければならない。
【0025】次に、以上のことから、図1における救済
判定対象最大フェイルアドレス数について説明する。図
1においては、上記のように、行及び列とも救済確定線
が1本ずつ存在するので、救済判定対象最大フェイルア
ドレス数を求めるために対象となる行の冗長予備線数は
3−1=2本、列の冗長予備線数も同様に3−1=2本
となり、従って、救済判定対象最大フェイルアドレス数
は、上記式により、2×2×2=8個となる。ここで
は、救済確定線での不良メモリセルを除いた救済しよう
とする不良メモリセルは、8個であるから、救済判定対
象最大フェイルアドレス数以下であり、従って、これら
不良メモリセルの全てを救済可能である。そこで、救済
確定線に割り付けられる冗長予備線を除いた行の冗長予
備線1b、列の冗長予備線1cの割付けのために、救済
判定対象フェイルアドレス3cを用いたコンピュータに
よる演算処理が行なわれ、ブロック4におけるように、
救済判定対象フェイルアドレス3cから得られる救済判
定対象フェイルアドレス分布4aに対し、行アドレス
4、7と列アドレス6、7とに冗長予備線の割付け4b
がなされた冗長予備線割付け最適解が得られる。
判定対象最大フェイルアドレス数について説明する。図
1においては、上記のように、行及び列とも救済確定線
が1本ずつ存在するので、救済判定対象最大フェイルア
ドレス数を求めるために対象となる行の冗長予備線数は
3−1=2本、列の冗長予備線数も同様に3−1=2本
となり、従って、救済判定対象最大フェイルアドレス数
は、上記式により、2×2×2=8個となる。ここで
は、救済確定線での不良メモリセルを除いた救済しよう
とする不良メモリセルは、8個であるから、救済判定対
象最大フェイルアドレス数以下であり、従って、これら
不良メモリセルの全てを救済可能である。そこで、救済
確定線に割り付けられる冗長予備線を除いた行の冗長予
備線1b、列の冗長予備線1cの割付けのために、救済
判定対象フェイルアドレス3cを用いたコンピュータに
よる演算処理が行なわれ、ブロック4におけるように、
救済判定対象フェイルアドレス3cから得られる救済判
定対象フェイルアドレス分布4aに対し、行アドレス
4、7と列アドレス6、7とに冗長予備線の割付け4b
がなされた冗長予備線割付け最適解が得られる。
【0026】かかる実施例での処理の流れは次のとおり
である。ブロック1でのデータ記憶部1aの不良情報が
ブロック2での不良メモリ2aに書き込まれ、これから
不良情報が読み出されて不良メモリセルカウント値3
d、3eが形成される。これにより、救済確定線が決ま
る。このとき、行アドレスの救済確定線数が行の冗長予
備線数よりも大きいとき、或いは列アドレスの救済確定
線数が列の冗長予備線数よりも大きいときには、被試験
メモリは救済不能とされる。
である。ブロック1でのデータ記憶部1aの不良情報が
ブロック2での不良メモリ2aに書き込まれ、これから
不良情報が読み出されて不良メモリセルカウント値3
d、3eが形成される。これにより、救済確定線が決ま
る。このとき、行アドレスの救済確定線数が行の冗長予
備線数よりも大きいとき、或いは列アドレスの救済確定
線数が列の冗長予備線数よりも大きいときには、被試験
メモリは救済不能とされる。
【0027】次いで、不良メモリセルカウント値3d、
3eを基にして、不良メモリ2aから救済確定線以外の
ラインの不良メモリセルの位置情報が読み出され、これ
らから救済判定対象フェイルアドレス3cが作成され
る。そして、救済判定対象最大フェイルアドレス数が求
められ、救済判定対象フェイルアドレス3cの個数と比
較されて冗長予備線が割付け可能か否か判定され、不能
であれば、被試験メモリは救済不能な不良品とし、可能
であれば、上記のように、冗長予備線の割付けが行なわ
れる。
3eを基にして、不良メモリ2aから救済確定線以外の
ラインの不良メモリセルの位置情報が読み出され、これ
らから救済判定対象フェイルアドレス3cが作成され
る。そして、救済判定対象最大フェイルアドレス数が求
められ、救済判定対象フェイルアドレス3cの個数と比
較されて冗長予備線が割付け可能か否か判定され、不能
であれば、被試験メモリは救済不能な不良品とし、可能
であれば、上記のように、冗長予備線の割付けが行なわ
れる。
【0028】以上のようにして冗長予備線の割付けがな
され、例えば、被試験メモリが1Mビットの容量であっ
た場合でも、1Mビットのデータを救済確定線2本と8
個の救済判定対象フェイルアドレスとに圧縮でき、ま
た、救済判定対象となる不良アドレスを8アドレスとす
ることができるため、冗長予備線の割付け処理に要する
時間を大幅に短縮することができる。
され、例えば、被試験メモリが1Mビットの容量であっ
た場合でも、1Mビットのデータを救済確定線2本と8
個の救済判定対象フェイルアドレスとに圧縮でき、ま
た、救済判定対象となる不良アドレスを8アドレスとす
ることができるため、冗長予備線の割付け処理に要する
時間を大幅に短縮することができる。
【0029】図4は本発明による不良アドレス圧縮方式
及び装置の他の実施例を示す図であって、図1に対応す
る部分には同一符号を付けている。この実施例は、全体
的な構成は図1に示した実施例と同様であるが、図1に
示した実施例では、不良メモリ2aからの不良メモリセ
ルの位置情報の読出しが2回行なわれ、1回目では不良
メモリセルカウント値3d、3eの形成、2回目では救
済判定対象フェイルアドレス3cの作成が夫々行なわれ
るのに対し、この実施例では、不良メモリ2aからの1
回の読出しで同時に不良メモリセルカウント値3d、3
eと救済判定対象フェイルアドレス3cとを得ることが
できるようにしたものである。
及び装置の他の実施例を示す図であって、図1に対応す
る部分には同一符号を付けている。この実施例は、全体
的な構成は図1に示した実施例と同様であるが、図1に
示した実施例では、不良メモリ2aからの不良メモリセ
ルの位置情報の読出しが2回行なわれ、1回目では不良
メモリセルカウント値3d、3eの形成、2回目では救
済判定対象フェイルアドレス3cの作成が夫々行なわれ
るのに対し、この実施例では、不良メモリ2aからの1
回の読出しで同時に不良メモリセルカウント値3d、3
eと救済判定対象フェイルアドレス3cとを得ることが
できるようにしたものである。
【0030】同図において、図1に示した実施例と同
様、不良メモリ2aから列アドレス順にメモリセルが読
み出され、不良メモリセルの位置情報が列、行アドレス
毎に振り分けられてカウントされ、列アドレスの不良メ
モリセルカウント値3d、行アドレスの不良メモリセル
カウント値3eを求める。このとき同時に、これら不良
メモリセルの位置情報は救済判定対象フェイルアドレス
3cとなる。このため、上記のように救済確定線となる
べき列アドレス、行アドレスでの不良メモリセルの位置
情報も不良メモリセルのアドレスは救済判定対象フェイ
ルアドレス3cとなるが、不良メモリセルカウント値3
d、3eが監視されており、これらから今読み出された
不良メモリセルによって或る行または列アドレスのライ
ンが救済確定線になるものとすると、今読み出されたこ
の不良メモリセルも含め、この行または列アドレスのラ
インでのこれ以降の不良メモリセルの位置情報は救済判
定対象フェイルアドレス3cとはならない。
様、不良メモリ2aから列アドレス順にメモリセルが読
み出され、不良メモリセルの位置情報が列、行アドレス
毎に振り分けられてカウントされ、列アドレスの不良メ
モリセルカウント値3d、行アドレスの不良メモリセル
カウント値3eを求める。このとき同時に、これら不良
メモリセルの位置情報は救済判定対象フェイルアドレス
3cとなる。このため、上記のように救済確定線となる
べき列アドレス、行アドレスでの不良メモリセルの位置
情報も不良メモリセルのアドレスは救済判定対象フェイ
ルアドレス3cとなるが、不良メモリセルカウント値3
d、3eが監視されており、これらから今読み出された
不良メモリセルによって或る行または列アドレスのライ
ンが救済確定線になるものとすると、今読み出されたこ
の不良メモリセルも含め、この行または列アドレスのラ
インでのこれ以降の不良メモリセルの位置情報は救済判
定対象フェイルアドレス3cとはならない。
【0031】かかる動作を図4において説明すると、不
良メモリ2aにおいては、列アドレス0、1、2、……
の順にかつ行方向に不良メモリセルの検索が行なわれ、
メモリセルの位置情報を(列アドレス、行アドレス)と
すると、(0、0)、(0、1)、(0、2)、(0、
3)、……、(1、0)、(1、1)、……、(8、
8)、(8、9)の順序でメモリセルの読出しが行なわ
れる。そして、これらのうちの不良メモリセルの位置情
報がカウントされて不良メモリセルカウント値3d、3
eが形成されるとともに、救済判定対象フェイルアドレ
ス3cとなる。
良メモリ2aにおいては、列アドレス0、1、2、……
の順にかつ行方向に不良メモリセルの検索が行なわれ、
メモリセルの位置情報を(列アドレス、行アドレス)と
すると、(0、0)、(0、1)、(0、2)、(0、
3)、……、(1、0)、(1、1)、……、(8、
8)、(8、9)の順序でメモリセルの読出しが行なわ
れる。そして、これらのうちの不良メモリセルの位置情
報がカウントされて不良メモリセルカウント値3d、3
eが形成されるとともに、救済判定対象フェイルアドレ
ス3cとなる。
【0032】そこで、救済確定線となる列アドレス0の
ラインを例にとると、このラインでの不良メモリセルの
位置情報(0、0)、(0、1)、(0、2)は順次救
済判定対象フェイルアドレス3cとなるが、次にアドレ
ス(0、3)不良メモリセルが読み出されると、列アド
レス0のラインでの不良メモリセルカウント値3dが4
となり、列の冗長予備線1cの本数よりも多くなるの
で、列アドレス0は救済確定線と確定する。これによ
り、この不良メモリセルの位置情報(0、3)は救済判
定対象フェイルアドレス3cとはならず、列アドレス0
のラインのこれ以降に読み出される不良メモリセルの位
置情報も救済判定対象フェイルアドレス3cとならな
い。このことは救済確定線となる行アドレス9について
も同様であり、不良メモリセルの位置情報(4、9)が
読み出されると。行アドレス9が救済確定線と確定し、
不良メモリセルの位置情報(1、9)、(2、9)、
(3、9)は救済判定対象フェイルアドレス3cとなる
が、次の不良メモリセルの位置情報(4、9)からは救
済判定対象フェイルアドレス3cとはならない。勿論、
列アドレス0は救済確定線記憶手段3aに、行アドレス
9は救済確定線記憶手段3bに夫々記憶される。
ラインを例にとると、このラインでの不良メモリセルの
位置情報(0、0)、(0、1)、(0、2)は順次救
済判定対象フェイルアドレス3cとなるが、次にアドレ
ス(0、3)不良メモリセルが読み出されると、列アド
レス0のラインでの不良メモリセルカウント値3dが4
となり、列の冗長予備線1cの本数よりも多くなるの
で、列アドレス0は救済確定線と確定する。これによ
り、この不良メモリセルの位置情報(0、3)は救済判
定対象フェイルアドレス3cとはならず、列アドレス0
のラインのこれ以降に読み出される不良メモリセルの位
置情報も救済判定対象フェイルアドレス3cとならな
い。このことは救済確定線となる行アドレス9について
も同様であり、不良メモリセルの位置情報(4、9)が
読み出されると。行アドレス9が救済確定線と確定し、
不良メモリセルの位置情報(1、9)、(2、9)、
(3、9)は救済判定対象フェイルアドレス3cとなる
が、次の不良メモリセルの位置情報(4、9)からは救
済判定対象フェイルアドレス3cとはならない。勿論、
列アドレス0は救済確定線記憶手段3aに、行アドレス
9は救済確定線記憶手段3bに夫々記憶される。
【0033】このようにして、この場合には、各救済確
定線(列アドレス0、行アドレス9のライン)上の不良
メモリセルの位置情報が3個まで救済判定対象フェイル
アドレス3cとなる。そこで、この場合の救済判定対象
最大フェイルアドレス数は、救済確定線の不良メモリセ
ルの位置情報も救済判定対象フェイルアドレス3cにな
ることから、救済判定対象フェイルアドレス3cを用い
て割付けをされる冗長予備線を被試験メモリに設けられ
ている全冗長予備線として求める。従って、この場合の
救済判定対象最大フェイルアドレス数は、被試験メモリ
に列、行の冗長予備線が3本ずつ設けられているから、
3×3×2=18個となる。ここでは、図示するよう
に、救済判定対象フェイルアドレス3cが14個(救済
確定線を含む)であって救済判定対象最大フェイルアド
レス数より小さく、かつ行、列の救済確定線数がともに
行、列の冗長線数よりも小さいから、全不良メモリセル
を救済する冗長予備線の割付けが可能であり、ブロック
4でのコンピュータの演算処理により、救済確定線4c
を除いた冗長予備線の割付け4bを得る。
定線(列アドレス0、行アドレス9のライン)上の不良
メモリセルの位置情報が3個まで救済判定対象フェイル
アドレス3cとなる。そこで、この場合の救済判定対象
最大フェイルアドレス数は、救済確定線の不良メモリセ
ルの位置情報も救済判定対象フェイルアドレス3cにな
ることから、救済判定対象フェイルアドレス3cを用い
て割付けをされる冗長予備線を被試験メモリに設けられ
ている全冗長予備線として求める。従って、この場合の
救済判定対象最大フェイルアドレス数は、被試験メモリ
に列、行の冗長予備線が3本ずつ設けられているから、
3×3×2=18個となる。ここでは、図示するよう
に、救済判定対象フェイルアドレス3cが14個(救済
確定線を含む)であって救済判定対象最大フェイルアド
レス数より小さく、かつ行、列の救済確定線数がともに
行、列の冗長線数よりも小さいから、全不良メモリセル
を救済する冗長予備線の割付けが可能であり、ブロック
4でのコンピュータの演算処理により、救済確定線4c
を除いた冗長予備線の割付け4bを得る。
【0034】このようにして、この実施例では、図1に
示した実施例での効果に加え、不良メモリ2aからの不
良メモリセルの位置情報の1回の読出しで、救済確定線
の確定と救済判定対象フェイルアドレス3cの形成とを
同時に行なうことができ、これらの動作に要する時間が
短縮できるという優れた効果が得られる。
示した実施例での効果に加え、不良メモリ2aからの不
良メモリセルの位置情報の1回の読出しで、救済確定線
の確定と救済判定対象フェイルアドレス3cの形成とを
同時に行なうことができ、これらの動作に要する時間が
短縮できるという優れた効果が得られる。
【0035】図5は本発明による不良アドレス圧縮方式
及び装置のさらに他の実施例を示す図であって、図1に
対応する部分には同一符号を付けている。この実施例
は、M個(但し、Mは2以上の整数)の被試験メモリを
同時に救済処理できるようにしたものである。
及び装置のさらに他の実施例を示す図であって、図1に
対応する部分には同一符号を付けている。この実施例
は、M個(但し、Mは2以上の整数)の被試験メモリを
同時に救済処理できるようにしたものである。
【0036】同図において、ブロック1はM個の被試験
メモリ1であって、まず、M個のこれら被試験メモリの
試験結果をMチャネルのブロック2の夫々の不良メモリ
2aに同時に格納する。次に、図1または図2に示した
実施例と同一の処理により、Mチャネル設けられたブロ
ック3で不良メモリ2a夫々の不良メモリセルデータを
同時に圧縮し、夫々のチャンネルの救済確定線を求める
とともに、夫々のチャンネル毎に救済判定対象フェイル
アドレスを求め、ブロック4のコンピュータの演算処理
により、チャネル毎に順次読み出して冗長予備線の割付
け解があるか否かを判定し、あれば、その割付けを行な
う。
メモリ1であって、まず、M個のこれら被試験メモリの
試験結果をMチャネルのブロック2の夫々の不良メモリ
2aに同時に格納する。次に、図1または図2に示した
実施例と同一の処理により、Mチャネル設けられたブロ
ック3で不良メモリ2a夫々の不良メモリセルデータを
同時に圧縮し、夫々のチャンネルの救済確定線を求める
とともに、夫々のチャンネル毎に救済判定対象フェイル
アドレスを求め、ブロック4のコンピュータの演算処理
により、チャネル毎に順次読み出して冗長予備線の割付
け解があるか否かを判定し、あれば、その割付けを行な
う。
【0037】このようにして、この実施例では、ブロッ
ク2、3をMチャネル設けることにより、M個の被試験
メモリに対する不良メモリセルデータの同時圧縮処理が
容易に可能となり、被試験メモリの高スループット化が
実現できる。
ク2、3をMチャネル設けることにより、M個の被試験
メモリに対する不良メモリセルデータの同時圧縮処理が
容易に可能となり、被試験メモリの高スループット化が
実現できる。
【0038】
【発明の効果】以上説明したように、本発明によれば、
大容量被試験メモリから得られる多量の試験結果のデー
タを救済確定線数と救済判定対象フェイルアドレスに圧
縮することができ、救済判定対象フェイルアドレスに対
してのみ冗長予備線の割付けのためのコンピュータによ
る演算処理を行なうので、冗長予備線の割付け処理時間
を短縮できて、該大容量被試験メモリの救済処理時間を
大幅に短縮できる。
大容量被試験メモリから得られる多量の試験結果のデー
タを救済確定線数と救済判定対象フェイルアドレスに圧
縮することができ、救済判定対象フェイルアドレスに対
してのみ冗長予備線の割付けのためのコンピュータによ
る演算処理を行なうので、冗長予備線の割付け処理時間
を短縮できて、該大容量被試験メモリの救済処理時間を
大幅に短縮できる。
【0039】また、かかるデータ圧縮手段を専用ハード
ウェアによって実現することができ、処理時間を更に短
縮できる。
ウェアによって実現することができ、処理時間を更に短
縮できる。
【0040】さらに、かかる専用のハードウエアを複数
個並列に設けることにより、多数の被試験メモリを同時
処理をすることができ、高スループット化が図れる。
個並列に設けることにより、多数の被試験メモリを同時
処理をすることができ、高スループット化が図れる。
【0041】さらにまた、ICメモリ試験装置を適用す
ることにより、高速に救済処理を可能としたシステムを
実現できる。
ることにより、高速に救済処理を可能としたシステムを
実現できる。
【図1】本発明による不良アドレス圧縮方式及び装置の
一実施例を示す図である。
一実施例を示す図である。
【図2】従来技術の不良アドレス圧縮方式の一例を示す
図である。
図である。
【図3】図1に示した実施例での救済判定対象最大フェ
イルアドレス数を説明する図である。
イルアドレス数を説明する図である。
【図4】本発明による不良アドレス圧縮方式及び装置の
他の実施例を示す図である。
他の実施例を示す図である。
【図5】本発明による不良アドレス圧縮方式及び装置の
さらに他の実施例を示す図である。
さらに他の実施例を示す図である。
1a データ記憶部 1b 行の冗長予備線 1c 列の冗長予備線 2a 不良メモリ 2b、2c 救済確定線 3a 列アドレスの救済確定線記憶手段 3b 行アドレスの救済確定線記憶手段 3c 救済判定対象フェイルアドレス 3d 列アドレス毎の良メモリセルカウント値 3e 行アドレス毎の良メモリセルカウント値 4a 救済判定対象フェイルアドレス分布 4b 割り付けられた冗長予備線 4c 救済確定線
Claims (7)
- 【請求項1】 多数のメモリセルが行列構造で配置さ
れ、かつ行、列夫々毎に所定数の冗長予備線が設けられ
た被試験メモリに対し、該被試験メモリの不良メモリセ
ルが存在する行、列アドレスのラインを該冗長予備線で
置き換えて救済するようにした不良アドレス圧縮方式に
おいて、 該被試験メモリの行アドレス毎に、及び列アドレス毎に
不良メモリセル数を検出し、不良メモリセル数が列の冗
長予備線数よりも大きい行アドレスのライン、行の冗長
予備線数よりも大きい列アドレスのラインを夫々救済確
定線とし、 該救済確定線として抽出された該行アドレス、該列アド
レス以外の不良メモリセルが存在する行、列アドレスの
該不良メモリセルの位置情報を抽出して救済判定対象フ
ェイルアドレスとし、 該救済確定線毎に行、列の冗長予備線を割り付け、残り
の該冗長予備線を該救済判定対象フェイルアドレスから
定まる所定の行、列アドレスのラインに割り付けること
を特徴とする不良アドレス圧縮方式。 - 【請求項2】 多数のメモリセルが行列構造で配置さ
れ、かつ行、列夫々毎に所定数の冗長予備線が設けられ
た被試験メモリに対し、該被試験メモリの不良メモリセ
ルが存在する行、列アドレスのラインを該冗長予備線で
置き換えて救済するようにした不良アドレス圧縮方式に
おいて、 該被試験メモリの該不良メモリセルの位置情報を不良メ
モリセル記憶手段に記憶させ、 該不良メモリセル記憶手段から該位置情報を読み出して
被試験メモリの行アドレス毎に、及び列アドレス毎に不
良メモリセル数を検出し、 該不良メモリセル数が列の冗長予備線数よりも大きい行
アドレスのライン、行の冗長予備線数よりも大きい列ア
ドレスのラインを夫々救済確定線とするとともに、 該不良メモリセル記憶手段から読み出される該不良メモ
リセルの該位置情報のうち、該救済確定線となる該行ア
ドレス、該列アドレスでは夫々該列の冗長線数、該行の
冗長線数より少ない数の該位置情報を、また、該救済確
定線となる該行アドレス、該列アドレス以外の該不良メ
モリセルが存在する行、列アドレスでは該不良メモリセ
ル全ての位置情報を夫々抽出して救済判定対象フェイル
アドレスとし、 該救済確定線毎に行、列の冗長予備線を割り付け、残り
の該冗長予備線を該救済判定対象フェイルアドレスから
定まる該救済確定線以外の所定の行、列アドレスのライ
ンに割り付けることを特徴とする不良アドレス圧縮方
式。 - 【請求項3】 請求項1または2において、 前記救済確定線としての前記列アドレスの個数が前記行
の冗長予備線数を越えたとき、 前記救済確定線としての前記行アドレスの個数が前記列
の冗長予備線数を越えたとき、 または、{(前記被試験メモリでの前記行の冗長予備線
数)−(前記救済確定線としての前記行アドレス数)}
×{(前記被試験メモリでの前記列アドレスの冗長予備
線数)−(前記救済確定線としての前記列アドレス
数)}×2>(前記救済判定対象フェイルアドレス数)
のとき、 救済不能と判定することを特徴とする不良アドレス圧縮
方式。 - 【請求項4】 多数のメモリセルが行列構造で配置さ
れ、かつ行、列毎に所定数の冗長予備線が設けられたN
個(但し、Nは1以上の整数)の被試験メモリに対し、
該被試験メモリの不良メモリセルを該冗長予備線で置き
換えて救済するようにした不良アドレス圧縮装置におい
て、 該被試験メモリ夫々毎に該不良メモリセルの位置情報を
記憶するN個の不良メモリセル記憶手段と、 該不良メモリセル記憶手段夫々から該位置情報を読み出
し、該被試験メモリ夫々の行アドレス毎の、及び列アド
レス毎の不良メモリセル数をカウントするN個のカウン
ト手段と、 該被試験メモリ夫々毎に、該カウント手段によるカウン
ト値が該列の冗長予備線数よりも大きい行アドレスを救
済確定線として抽出するN個の行アドレス抽出手段と、 該被試験メモリ夫々毎に、該カウント手段によるカウン
ト値が該行の冗長予備線数よりも大きい列アドレスを救
済確定線として抽出するN個の列アドレス抽出手段と、 該被試験メモリ夫々毎に、該救済確定線として抽出され
た該行アドレス、該列アドレス以外の不良メモリセルが
存在する行、列アドレスの該不良メモリセルの位置情報
を抽出して救済判定対象フェイルアドレスとするN個の
フェイルアドレス抽出手段とを備え、N個の該被試験メ
モリ夫々に対して、該不良メモリセル記憶手段夫々から
該位置情報の読出しとともに救済確定線と救済判定対象
フェイルアドレスとを同時に得、該救済確定線毎に行、
列の冗長予備線を割り付け、残りの該冗長予備線を該救
済判定対象フェイルアドレスから定まる所定の行、列ア
ドレスのラインに割り付けるようにしたことを特徴とし
た不良アドレス圧縮装置。 - 【請求項5】 多数のメモリセルが行列構造で配置さ
れ、かつ行、列毎に所定数の冗長予備線が設けられたN
個(但し、Nは1以上の整数)の被試験メモリに対し、
該被試験メモリの不良メモリセルを該冗長予備線で置き
換えて救済するようにした不良アドレス圧縮装置におい
て、 該被試験メモリ夫々毎に該不良メモリセルの位置情報を
記憶するN個の不良メモリセル記憶手段と、 該不良メモリセル記憶手段夫々から該位置情報を読み出
し、該被試験メモリ夫々の行アドレス毎の、及び列アド
レス毎の不良メモリセル数をカウントするN個のカウン
ト手段と、 該被試験メモリ夫々毎に、該カウント手段によるカウン
ト値が該列の冗長予備線数よりも大きい行アドレスを救
済確定線として抽出するN個の行アドレス抽出手段と、 該被試験メモリ夫々毎に、該カウント手段によるカウン
ト値が該行の冗長予備線数よりも大きい列アドレスを救
済確定線として抽出するN個の列アドレス抽出手段と、 該被試験メモリ夫々毎に、該不良メモリセル記憶手段夫
々から読み出される該位置情報のうち、該救済確定線と
して抽出される該行アドレス、該列アドレスでは、夫々
該列の冗長予備線数、行の冗長予備線数よりも1つ少な
い数までの該位置情報を、また、該救済確定線として抽
出される該行アドレス、該列アドレス以外の不良メモリ
セルが存在する行、列アドレスでは、該不良メモリセル
全ての位置情報を夫々抽出して救済判定対象フェイルア
ドレスとするN個のフェイルアドレス抽出手段とを備
え、N個の該被試験メモリ夫々に対して、該不良メモリ
セル記憶手段夫々から該位置情報の読出しとともに該救
済確定線と該救済判定対象フェイルアドレスとを同時に
得、該救済確定線毎に行、列の冗長予備線を割り付け、
残りの該冗長予備線を該救済判定対象フェイルアドレス
から定まる所定の行、列アドレスのラインに割り付ける
ようにしたことを特徴とした不良アドレス圧縮装置。 - 【請求項6】 請求項4または5において、 前記被試験メモリ夫々毎に、前記行アドレス抽出手段の
抽出数が行の冗長予備線数を越えたとき、救済不能と判
定するN個の行アドレス救済不能判定手段と、 前記被試験メモリ夫々毎に、前記列アドレス抽出手段の
抽出数が列の冗長予備線数を越えたとき、救済不能と判
定するN個の列アドレス救済不能判定手段と、 前記被試験メモリ夫々毎に、{(前記被試験メモリでの
前記行の冗長予備線数)−(前記行アドレス抽出手段の
抽出数)}×{(前記被試験メモリでの前記列アドレス
の冗長予備線数)−(前記列アドレス抽出手段の抽出
数)}×2>(前記救済判定対象フェイルアドレス数)
のとき、救済不能と判定するN個の不良数救済不能判定
手段とを備えたことを特徴とした不良アドレス圧縮装
置。 - 【請求項7】 前記被試験メモリはICメモリであっ
て、該ICメモリの試験装置に用いたことを特徴とする
請求項4、5または6記載の不良データ圧縮装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28733991A JP3186126B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体試験装置及び半導体試験システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP28733991A JP3186126B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体試験装置及び半導体試験システム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000100887A Division JP2000339992A (ja) | 2000-01-01 | 2000-04-03 | 半導体試験装置 |
Publications (2)
Publication Number | Publication Date |
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JPH05101692A true JPH05101692A (ja) | 1993-04-23 |
JP3186126B2 JP3186126B2 (ja) | 2001-07-11 |
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ID=17716094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP28733991A Expired - Fee Related JP3186126B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体試験装置及び半導体試験システム |
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---|---|
JP (1) | JP3186126B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5983374A (en) * | 1996-09-26 | 1999-11-09 | Kabushiki Kaisha Toshiba | Semiconductor test system and method, and medium for recording test program therefor |
JP2009021013A (ja) * | 2008-10-30 | 2009-01-29 | Advantest Corp | メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置 |
-
1991
- 1991-10-08 JP JP28733991A patent/JP3186126B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US5983374A (en) * | 1996-09-26 | 1999-11-09 | Kabushiki Kaisha Toshiba | Semiconductor test system and method, and medium for recording test program therefor |
JP2009021013A (ja) * | 2008-10-30 | 2009-01-29 | Advantest Corp | メモリの不良救済解析方法及びこの解析方法を適用した不良救済解析器を搭載したメモリ試験装置 |
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JP3186126B2 (ja) | 2001-07-11 |
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