KR102388906B1 - 수리 가능 반도체 메모리 선별 장치 및 방법 - Google Patents

수리 가능 반도체 메모리 선별 장치 및 방법 Download PDF

Info

Publication number
KR102388906B1
KR102388906B1 KR1020200159063A KR20200159063A KR102388906B1 KR 102388906 B1 KR102388906 B1 KR 102388906B1 KR 1020200159063 A KR1020200159063 A KR 1020200159063A KR 20200159063 A KR20200159063 A KR 20200159063A KR 102388906 B1 KR102388906 B1 KR 102388906B1
Authority
KR
South Korea
Prior art keywords
column
row
bad
memory cells
memory
Prior art date
Application number
KR1020200159063A
Other languages
English (en)
Other versions
KR20210077594A (ko
Inventor
강성호
이하영
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Publication of KR20210077594A publication Critical patent/KR20210077594A/ko
Application granted granted Critical
Publication of KR102388906B1 publication Critical patent/KR102388906B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2252—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using fault dictionaries
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2257—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using expert systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits

Abstract

본 발명은 메모리 셀 어레이에 대한 테스트 결과로 인가되는 불량 메모리 셀의 위치 정보로부터, 메모리 셀 어레이의 동일한 행 및 열에 다른 불량 메모리 셀이 존재하지 않는 싱글 불량 메모리 셀에 대한 정보와 다수의 불량 메모리 셀이 존재하는 행에 대한 로우 희소 불량 정보와 다수의 불량 메모리 셀이 존재하는 열에 대한 칼럼 희소 불량 정보 및 로우 희소 불량 정보와 칼럼 희소 불량 정보에 중첩되어 포함되는 교차 메모리 셀 정보를 획득하여 저장하는 불량 셀 분석부 및 로우 리던던시와 칼럼 리던던시 개수의 합인 리던던시 개수와 싱글 불량 메모리 셀의 개수 사이의 차가 칼럼 희소 불량 정보 개수와 칼럼 희소 불량 정보 개수의 합인 희소 불량 라인 개수 이상이면, 반도체 메모리가 수리 가능한 메모리인 것으로 판별하는 수리 가능 판별부를 포함하여, 메모리 셀 테스트 이후 수리 불가능 메모리들을 기지정된 간단한 계산을 통해 빠르게 선별하여 수리 대상에서 제외되도록 함으로써, 수리 불가능 메모리에 대한 분석 시간과 수리 시간을 저감시켜 전체 비용에 직결되는 총 수리 시간을 크게 줄일 수 있는 수리 가능 반도체 메모리 선별 장치 및 방법을 제공할 수 있다.

Description

수리 가능 반도체 메모리 선별 장치 및 방법{Apparatus And Method For Repairable Memory Classification}
본 발명은 반도체 메모리 선별 장치 및 방법에 관한 것으로, 수리 가능 반도체 메모리 선별 장치 및 방법에 관한 것이다.
메모리의 용량과 집적도가 올라감에 따라 메모리에 고장이 발생할 확률 또한 함께 증가하게 되었고, 이를 해결하기 위해 메모리 테스트 및 수리 단계는 반드시 필요한 단계가 되었다. 이에 따라 테스트 및 수리를 자체적으로 할 수 있는 하드웨어의 연구가 활발하게 진행되었는데, 연상 메모리(Content Addressable Memory: 이하 CAM)의 등장 이후로 CAM의 하드웨어적 성능을 인정받아 메모리 자체 수리 하드웨어로 자리 잡았다.
이러한 CAM을 기반으로 한 자체 수리 하드웨어들은 메모리 테스트에서 불량 셀을 발견할 때마다 CAM에 불량 셀의 위치를 빠르게 저장하고, 모든 메모리 셀에 대한 테스트가 수행되면, CAM에 저장되어 있는 모든 불량 셀에 대한 위치 정보를 함께 분석하여 최종 수리 솔루션을 도출하는 것이 일반적이다. 기존의 메모리 자체 수리 하드웨어 기술에서는 메모리 셀과 함께 메모리에 구비되는 리던던시 셀의 구조에 따라 CAM의 구조가 조금씩 변화되는 것이 일반적이다. 그러나 CAM 구조에 무관하게 최적의 수리율을 얻기 위해서, 메모리 테스트가 끝난 후 모든 불량 메모리 셀을 함께 분석하여 수리 솔루션을 도출함에 따라 공통적으로 수리 솔루션 도출에 긴 시간이 소요된다는 문제가 있다. 이로 인하여 기존의 메모리 자체 수리 하드웨어를 사용한다면, 메모리의 테스트와 수리에 드는 시간 비용의 증가로 인해 여전히 메모리 수리에 드는 비용이 크다는 단점이 존재한다.
메모리의 수리 솔루션 탐색을 위한 고장 분석을 빠르게 하여 전체 수리 시간을 줄이는 방법은 많이 연구되어 왔지만, 수리가 불가능한 메모리를 사전에 발견하고 제거하는 기술에 대한 연구는 현저히 뒤쳐져 있다.
실제로 메모리의 수리에 걸리는 시간 중 수리가 불가능한 메모리에 대한 분석 시간이 매우 큰 비중을 차지한다. 대부분의 메모리 수리 알고리즘이 현재 분석하는 메모리가 수리 가능 메모리라면 반드시 수리가 가능하도록 하기 위해 메모리가 가지고 있는 수리용 메모리 셀을 고장 메모리 셀들에 배치할 수 있는 모든 경우의 수를 고려하기 때문이다. 즉, 해당 알고리즘들에 의해 수리 불가능 메모리가 수리가 불가능하다고 판단되기 위해선 메모리에 구비된 리던던시 메모리 셀을 배치할 수 있는 모든 경우의 수가 고려된 이후이기 때문에 가장 많은 시간을 수리 불가능 메모리의 분석에 들이게 되는 문제가 있다.
한국 등록 특허 제10-2026303호 (2019.09.23 등록)
본 발명의 목적은 메모리 셀 테스트 직후 수리 불가능 메모리들을 간단한 계산을 통해 빠르게 선별함으로써, 수리 불가능 메모리에 대한 분석 시간과 수리 시간을 저감시켜 전체 비용에 직결되는 총 수리 시간을 크게 줄일 수 있는 수리 가능 반도체 메모리 선별 장치 및 방법을 제공하는데 있다.
본 발명의 다른 목적은 프리 본드 과정에서 수리 가능 여부만 판단하고 포스트 본드 과정에서 한 번에 수리를 수행할 수 있도록 하여 메모리 수리 효율성을 더욱 개선할 수 있는 수리 가능 반도체 메모리 선별 장치 및 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수리 가능 반도체 메모리 선별 장치는 메모리 셀 어레이에 대한 테스트 결과로 인가되는 불량 메모리 셀의 위치 정보로부터, 상기 메모리 셀 어레이의 동일한 행 및 열에 다른 불량 메모리 셀이 존재하지 않는 싱글 불량 메모리 셀에 대한 정보와 다수의 불량 메모리 셀이 존재하는 행에 대한 로우 희소 불량 정보와 다수의 불량 메모리 셀이 존재하는 열에 대한 칼럼 희소 불량 정보 및 상기 로우 희소 불량 정보와 칼럼 희소 불량 정보에 중첩되어 포함되는 교차 메모리 셀 정보를 획득하여 저장하는 불량 셀 분석부; 및 상기 로우 리던던시와 상기 칼럼 리던던시 개수의 합인 리던던시 개수와 상기 싱글 불량 메모리 셀의 개수 사이의 차가 칼럼 희소 불량 정보 개수와 칼럼 희소 불량 정보 개수의 합인 희소 불량 라인 개수 이상이면, 상기 반도체 메모리가 수리 가능한 메모리인 것으로 판별하는 수리 가능 판별부를 포함한다.
상기 불량 셀 분석부는 상기 메모리 셀 어레이에서 상기 싱글 불량 메모리 셀의 위치를 나타내는 로우 어드레스와 칼럼 어드레스를 저장하는 싱글 불량 저장부; 상기 메모리 셀 어레이에서 다수의 불량 메모리 셀이 위치하는 행에 대한 로우 어드레스와 해당 행에 존재하는 불량 메모리 셀의 개수, 해당 행에 존재하는 다수의 불량 메모리 셀 각각에 대한 칼럼 어드레스를 저장하는 로우 희소 불량 저장부; 및 상기 메모리 셀 어레이에서 다수의 불량 메모리 셀이 위치하는 열에 대한 칼럼 어드레스와 해당 열에 존재하는 불량 메모리 셀의 개수, 해당 열에 존재하는 다수의 불량 메모리 셀 각각에 대한 로우 어드레스를 저장하는 칼럼 희소 불량 저장부를 포함할 수 있다.
상기 로우 희소 불량 저장부는 저장된 각 로우 어드레스에서 위치하는 상기 교차 메모리 셀의 개수와 상기 칼럼 희소 불량 저장부에 동일한 교차 메모리 셀이 저장된 위치를 더 저장하고, 상기 칼럼 희소 불량 저장부는 저장된 각 칼럼 어드레스에서 위치하는 상기 교차 메모리 셀의 개수와 상기 로우 희소 불량 저장부에 동일한 교차 메모리 셀이 저장된 위치를 더 저장할 수 있다.
상기 수리 가능 판별부는 상기 리던던시 개수와 상기 싱글 불량 메모리 셀의 개수 사이의 차가 상기 희소 불량 라인 개수 미만이면, 상기 희소 불량 라인 개수(NSL)로부터 리던던시 개수(NR)와 싱글 불량 메모리 셀의 개수(NSF) 사이의 차를 차감한 값(NSL - (NR - NSF))을 리더던시 부족 개수(n)로 설정하고, 수학식
Figure 112020126523511-pat00001
(여기서 SFC는 로우 희소 불량 저장부와 칼럼 희소 불량 저장부에 저장된 불량 메모리 셀의 개수(FC)의 누적합을 나타내고, SIC는 상기 교차 메모리 셀의 개수(IC)의 누적합이며, NTF는 전체 불량 메모리 셀의 개수이다. 그리고
Figure 112020126523511-pat00002
는 불량 카운트(FC)에서 교차 카운트(IC)를 차감한 값(FC-IC)이 작은 값부터 큰값 순서로 n개의 누적합을 나타낸다.)을 만족하면, 수리 가능한 메모리인 것으로 판별할 수 있다.
상기 수리 가능 반도체 메모리 선별 장치는 상기 반도체 메모리가 웨이퍼 레벨에서 테스트되는 프리 본드 과정과 상기 반도체 메모리가 패키징된 이후 테스트되어 수리되는 포스트 본드 과정에서 각각 실행되어 판별된 결과를 출력할 수 있다.
상기 반도체 메모리는 상기 프리 본드 과정 및 상기 포스트 본드 과정에서 수리 가능한 것으로 판별되면 상기 포스트 본드 과정에서 수리될 수 있다.
상기 반도체 메모리는 상기 프리 본드 과정에서 수리 불가능한 것으로 판별되면 상기 포스트 본드 과정에서 테스트가 수행되지 않을 수 있다.
상기 싱글 불량 저장부는 로우 리던던시의 개수(Cs)와 칼럼 리던던시의 개수(Rs)의 합(Cs + Rs)에 대응하는 크기를 갖고, 로우 희소 불량 저장부는 상기 로우 리던던시의 개수(Cs)가 짝수개인 경우, 상기 로우 리던던시의 개수(Cs)의 1/2과 상기 칼럼 리던던시의 개수(Rs)의 합에 대응하는 크기(Rs + Cs/2)의 저장 용량을 가지며, 상기 로우 리던던시의 개수(Cs)가 홀수개인 경우, 상기 로우 리던던시의 개수(Cs)에서 1을 차감한 값의 1/2와 칼럼 리던던시의 개수(Rs)의 합에 대응하는 크기(Rs + (Cs-1)/2)를 가지며, 칼럼 희소 불량 저장부는 상기 칼럼 리던던시의 개수(Rs)가 짝수개인 경우, 상기 칼럼 리던던시의 개수(Rs)의 1/2과 상기 로우 리던던시의 개수(Cs)의 합에 대응하는 크기(Cs + Rs/2)의 저장 용량을 가지며, 상기 칼럼 리던던시의 개수(Rs)가 홀수개인 경우, 상기 칼럼 리던던시의 개수(Rs)에서 1을 차감한 값의 1/2와 로우 리던던시의 개수(Cs)의 합에 대응하는 크기(Cs + (Rs-1)/2)를 가질 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 수리 가능 반도체 메모리 선별 방법은 메모리 셀 어레이에 대한 테스트 결과로 인가되는 불량 메모리 셀의 위치 정보로부터, 상기 메모리 셀 어레이의 동일한 행 및 열에 다른 불량 메모리 셀이 존재하지 않는 싱글 불량 메모리 셀에 대한 정보와 다수의 불량 메모리 셀이 존재하는 행에 대한 로우 희소 불량 정보와 다수의 불량 메모리 셀이 존재하는 열에 대한 칼럼 희소 불량 정보 및 상기 로우 희소 불량 정보와 칼럼 희소 불량 정보에 중첩되어 포함되는 교차 메모리 셀 정보를 획득하는 단계; 및 상기 로우 리던던시와 상기 칼럼 리던던시 개수의 합인 리던던시 개수와 상기 싱글 불량 메모리 셀의 개수 사이의 차가 칼럼 희소 불량 정보 개수와 칼럼 희소 불량 정보 개수의 합인 희소 불량 라인 개수 이상이면, 상기 반도체 메모리가 수리 가능한 메모리인 것으로 판별하는 단계를 포함한다.
따라서, 본 발명의 실시예에 따른 수리 가능 반도체 메모리 선별 장치 및 방법은 메모리 셀 테스트 이후 수리 불가능 메모리들을 기지정된 간단한 계산을 통해 빠르게 선별하여 수리 대상에서 제외되도록 함으로써, 수리 불가능 메모리에 대한 분석 시간과 수리 시간을 저감시켜 전체 비용에 직결되는 총 수리 시간을 크게 줄일 수 있을 뿐만 아니라, 프리 본드 과정에서 수리 가능 여부만 판단하고, 포스트 본드 과정에서 한 번에 수리를 수행할 수 있도록 하여 메모리 수리 효율성을 더욱 개선할 수 있다.
도 1은 리던던시 메모리 셀을 구비하는 메모리 장치의 수리 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 수리 가능 반도체 메모리 선별 장치의 개략적 구조를 나타낸다.
도 3은 도 2의 불량 셀 분석부의 상세 구조를 나타낸다.
도 4는 도 2의 불량 셀 분석부에 저장되는 불량 메모리 셀 정보의 일 예를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 수리 가능 반도체 메모리 선별 방법을 나타낸다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 설명하는 실시예에 한정되는 것이 아니다. 그리고, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략되며, 도면의 동일한 참조부호는 동일한 부재임을 나타낸다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부", "...기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1은 리던던시 메모리 셀을 구비하는 메모리 장치의 수리 개념을 설명하기 위한 도면이다.
도 1의 (a)를 참조하면 자체 수리가 가능한 메모리 장치는 로우 어드레스로 지정되는 다수의 행과 칼럼 어드레스로 지정되는 다수의 열이 교차하는 위치에 다수의 메모리 셀 어레이를 포함하는 메모리 셀 어레이(MCA)와 메모리 셀 어레이에 포함된 다수의 메모리 셀 중 불량 메모리 셀을 대체하기 위한 다수의 리던던시 메모리 셀을 각각 포함하는 다수의 로우 리던던시(RR) 및 다수의 칼럼 리던던시(CR)를 포함할 수 있다.
여기서 다수의 로우 리던던시(RR) 각각은 행 방향으로 배열된 다수의 리던던시 메모리 셀을 포함하고, 다수의 칼럼 리던던시(CR) 각각은 열 방향으로 배열된 다수의 리던던시 메모리 셀을 포함한다. 그리고 (b)에 도시된 바와 같이, 다수의 로우 리던던시(RR)는 각각 메모리 셀 어레이(MCA)에서 불량 메모리 셀이 발생한 행의 메모리 셀을 대체하고, 다수의 칼럼 리던던시(CR)는 각각 열 단위로 불량 메모리 셀이 발생한 열의 메모리 셀을 대체함으로써, 메모리 장치가 정상 동작할 수 있도록 한다.
다만 로우 리던던시(RR)와 칼럼 리던던시(CR)는 불량 메모리 셀을 대체하기 위해 메모리 장치 예비로 구비되는 구성이므로, 제조 비용 등을 고려하여 개수가 제한된다. 따라서 로우 리던던시(RR)와 칼럼 리던던시(CR)를 이용하여 대체 가능한 행 또는 열의 개수 또한 제한된다. 그러므로 반도체 메모리 수리 시에는 한정된 로우 리던던시(RR)와 칼럼 리던던시(CR)를 효율적으로 이용하여 최대한 많은 불량 메모리 셀을 대체할 수 있도록 해야 한다.
이에 (b)에서는 2개의 로우 리던던시(RR)가 행 방향으로 2개 및 3개의 불량 메모리 셀이 포함된 2행과 6행을 대체하고, 2개의 칼럼 리던던시(CR)는 열 방향으로 2개의 불량 메모리 셀이 포함된 5열과 로우 리던던시(RR)에 의해 대체되지 않은 0열을 대체하도록 하였다. 즉 2행의 로우 리던던시(RR)와 2열의 칼럼 리던던시(CR)를 이용하여 8개의 불량 메모리 셀이 수리되도록 하였다.
그러나 로우 리던던시(RR)와 칼럼 리던던시(CR)의 개수가 한정됨에 따라 불량 메모리 셀의 개수와 위치에 따라 메모리를 수리할 수 없는 경우가 종종 발생하게 된다. 그럼에도 상기한 바와 같이, 기존에는 다양한 위치에서 나타나는 불량 메모리 셀을 모두 대체하고자 제한된 개수의 로우 리던던시(RR)와 칼럼 리던던시(CR)에 대한 가능한 모든 조합을 고려하였으며, 이로 인해 메모리의 수리 불가능을 판별하기까지 오랜 시간이 소요된다.
또한 일반적으로 메모리 수리는 제조 공정 상의 이유로 프리 본드(pre-bond)와 포스트 본드(post-bond)의 2과정을 거쳐 수행된다. 프리 본드는 웨이퍼 레벨(wafer level)에서 다수의 메모리의 불량 메모리 셀을 검사하여 수리하고, 포스트 본드는 웨이퍼에서 소잉(sawing)되어 분리되고 패키징된 패키지 레벨에서 개별 메모리의 불량 메모리 셀을 검사하여 수리하는 과정을 수행한다. 이와 같이 메모리 수리가 2번에 걸쳐 분리 수행되어 수리 시간이 더욱 길어지는 문제가 있었다.
도 2는 본 발명의 일 실시예에 따른 수리 가능 반도체 메모리 선별 장치의 개략적 구조를 나타내고, 도 3은 도 2의 불량 셀 분석부의 상세 구조를 나타내며, 도 4는 도 2의 불량 셀 분석부에 저장되는 불량 메모리 셀 정보의 일 예를 나타낸다.
도 2를 참조하면, 본 실시예의 수리 가능 반도체 메모리 선별 장치는 테스트 결과 획득부(100), 불량 셀 분석부(200) 및 수리 가능 판별부(300)를 포함한다. 테스트 결과 획득부(100)는 테스트 장치가 메모리 셀 어레이(MCA)의 다수의 메모리 셀에 대한 불량 여부를 테스트한 결과를 획득한다. 이때 테스트 결과는 메모리 셀 어레이(MCA)에서 검출된 불량 메모리 셀의 로우 어드레스와 및 칼럼 어드레스를 나타내는 위치 정보로 획득될 수 있다.
불량 셀 분석부(200)는 테스트 결과 획득부(100)로부터 불량 메모리 셀에 대한 위치 정보를 인가받고, 인가된 위치 정보를 기반으로 불량 메모리 셀을 단독으로 수리되어야 하는 불량 메모리 셀과 로우 리던던시(RR) 또는 칼럼 리던던시(CR)에 의해 복수개가 동시 수리될 수 있는 불량 메모리 셀을 서로 구분한다.
불량 셀 분석부(200)는 테스트 결과 획득부(100)에서 획득된 불량 메모리 셀의 위치 정보를 기반으로 동일한 행 또는 열에서 확인된 불량 메모리 셀이 추가로 존재하는지 여부에 따라 불량 메모리 셀 정보를 구분하여 저장한다.
구체적으로 불량 셀 분석부(200)는 싱글 불량 저장부(210), 로우 희소 불량 저장부(220) 및 칼럼 희소 불량 저장부(230)를 포함한다.
싱글 불량 저장부(210)는 동일한 행 및 열에 다른 불량 메모리 셀이 존재하지 않아 단독으로 수리되어야 하는 싱글 불량 메모리 셀의 위치 정보를 저장한다. 그리고 로우 희소 불량 저장부(220)는 다수의 불량 메모리 셀이 검출된 행에 대한 정보를 저장하고, 칼럼 희소 불량 저장부(230)는 다수의 불량 메모리 셀이 검출된 열에 대한 정보를 저장한다.
도 3를 참조하면, 싱글 불량 저장부(210)는 싱글 불량 메모리 셀의 위치를 로우 어드레스(Row Add.)와 칼럼 어드레스(Col Add.) 항목으로 구성되는 테이블 형식으로 구성될 수 있다. 이는 싱글 불량 메모리 셀의 경우, 로우 리던던시(RR)나 칼럼 리던던시(CR) 어느 쪽을 이용하더라도 수리될 수 있으므로, 로우 어드레스(Row Add.)와 칼럼 어드레스(Col Add.)가 모두 필요하기 때문이다.
다만 하나의 싱글 불량 메모리를 수리하기 위해서는 하나의 로우 리던던시(RR) 또는 하나의 칼럼 리던던시(CR)가 온전하게 이용되어야만 한다. 즉 하나의 로우 리던던시(RR) 또는 하나의 칼럼 리던던시(CR)가 다른 불량 메모리 셀과 함께 수리하기 위해 이용될 수 없다.
이에 싱글 불량 저장부(210)는 메모리 셀 어레이(MCA)에서 로우 리던던시(RR)와 칼럼 리던던시(CR)가 완전히 싱글 불량 메모리 셀을 대체하기 위해 이용되는 경우를 고려하여, 로우 리던던시(RR)의 개수(Cs)와 칼럼 리던던시(CR)의 개수(Rs)의 합(Cs + Rs)에 대응하는 크기의 저장 용량을 가질 수 있다.
일 예로 도 4에서는 로우 리던던시(RR)의 개수(Cs)와 칼럼 리던던시(CR)의 개수(Rs)가 각각 3개이므로, 싱글 불량 저장부(210)는 로우 리던던시(RR)의 개수(Cs)와 칼럼 리던던시(CR)의 개수(Rs)의 합(Cs + Rs)인 6개의 싱글 불량 메모리 셀 정보를 저장할 수 있도록 구성되었다.
한편, 다수의 불량 메모리 셀이 검출된 행에 대한 정보를 저장하는 로우 희소 불량 저장부(220)는 도 3에 도시된 바와 같이, 희소 주소(Sparse Add.), 불량 카운트(Fault Count), 어드레스 플래그(Address Flag), 교차 플래그(Intersection Flag) 및 교차 카운트(Inter.Count) 항목을 포함하는 테이블 형식으로 구성될 수 있다.
여기서 희소 주소는 다수의 불량 메모리 셀이 검출된 행에 대한 로우 어드레스를 나타내고, 불량 카운트는 해당 행에서 검출된 불량 메모리 셀의 개수를 나타내며, 어드레스 플래그는 해당 행에서 불량 메모리 셀이 검출된 칼럼 어드레스를 나타낸다. 그리고 교차 플래그와 교차 카운트는 칼럼 희소 불량 저장부(230)에 저장된 열에 대한 정보와 중첩되는 불량 메모리 셀에 대한 정보를 나타낸다.
교차 플래그는 해당 행에서 검출될 다수의 불량 메모리 셀 중 열 방향에서도 다수의 불량 메모리 셀이 동시에 검출되어 특정 불량 메모리 셀의 로우 어드레스와 칼럼 어드레스가 각각 칼럼 희소 불량 저장부(230)와 칼럼 희소 불량 저장부(230)에 중복 저장되는 경우에, 해당 칼럼 어드레스가 칼럼 희소 불량 저장부(230)에 저장된 저장 위치를 나타내고, 교차 카운트는 중복 저장되는 불량 메모리 셀의 개수를 나타낸다.
이와 같이 다수의 불량 메모리 셀이 위치하는 로우 어드레스와 칼럼 어드레스가 교차하는 지점에 위치하는 불량 메모리 셀을 교차 불량 메모리 셀이라 하며, 도 4에서는 다른 불량 메모리 셀과의 구분을 위해 빨간색 X로 표시하였다.
즉 로우 희소 불량 저장부(220)에 저장되는 교차 카운트는 각 로우 어드레스에 존재하는 교차 불량 메모리 셀의 개수를 나타내고, 교차 플래그는 각 로우 어드레스의 교차 불량 메모리 셀에 대해 칼럼 희소 불량 저장부(230)에 저장된 저장 위치를 나타낸다.
그리고 로우 희소 불량 저장부(220)는 도 3에 도시된 바와 같이, 로우 리던던시(RR)의 개수(Cs)가 짝수개인 경우, 로우 리던던시(RR)의 개수(Cs)의 1/2 과 칼럼 리던던시(CR)의 개수(Rs)의 합에 대응하는 크기(Rs + Cs/2)의 저장 용량을 가질 수 있으며, 로우 리던던시(RR)의 개수(Cs)가 홀수개인 경우, 로우 리던던시(RR)의 개수(Cs)에서 1을 차감한 뒤 절반의 개수와 칼럼 리던던시(CR)의 개수(Rs)의 합에 대응하는 크기(Rs + (Cs-1)/2)의 저장 용량을 가질 수 있다.
다수의 불량 메모리 셀이 검출된 열에 대한 정보를 저장하는 칼럼 희소 불량 저장부(230)는 로우 희소 불량 저장부(220)와 마찬가지로, 희소 주소(Sparse Add.), 불량 카운트(Fault Count), 어드레스 플래그(Address Flag), 교차 플래그(Intersection Flag) 및 교차 카운트(Inter.Count) 항목을 포함하는 테이블 형식으로 구성될 수 있다.
칼럼 희소 불량 저장부(230)에서 희소 주소는 다수의 불량 메모리 셀이 검출된 열에 대한 칼럼 어드레스를 나타내고, 불량 카운트는 해당 열에서 검출된 불량 메모리 셀의 개수를 나타내며, 어드레스 플래그는 해당 열에서 불량 메모리 셀이 검출된 로우 어드레스를 나타낸다. 그리고 교차 플래그와 교차 카운트는 로우 희소 불량 저장부(220)에 저장된 행에 대한 정보와 중첩되는 불량 메모리 셀에 대한 정보를 나타낸다.
칼럼 희소 불량 저장부(230)에 저장되는 교차 카운트는 각 칼럼 어드레스에 존재하는 교차 불량 메모리 셀의 개수를 나타내고, 교차 플래그는 각 칼럼 어드레스의 교차 불량 메모리 셀에 대해 칼럼 희소 불량 저장부(230)에 저장된 저장 위치를 나타낸다.
칼럼 희소 불량 저장부(230)는 칼럼 리던던시(CR)의 개수(Rs)가 짝수개인 경우, 칼럼 리던던시(CR)의 개수(Rs)의 1/2 과 로우 리던던시(RR)의 개수(Cs)의 합에 대응하는 크기(Cs + Rs/2)의 저장 용량을 가질 수 있으며, 칼럼 리던던시(CR)의 개수(Rs)가 홀수개인 경우, 칼럼 리던던시(CR)의 개수(Rs)에서 1을 차감한 뒤 절반의 개수와 로우 리던던시(RR)의 개수(Cs)의 합에 대응하는 크기(Cs + (Rs-1)/2)의 저장 용량을 가질 수 있다.
일 예로 도 4에 도시된 바와 같이, 로우 리던던시(RR)의 개수(Cs)와 칼럼 리던던시(CR)의 개수(Rs)가 각각 3개인 경우, 로우 희소 불량 저장부(220)와 칼럼 희소 불량 저장부(230)는 각각 (Rs + (Cs-1)/2) = (Cs + (Rs-1)/2) = (3 + (3-1)/2) 로 4개의 행 또는 열에 대한 정보를 저장할 수 있는 크기로 구현될 수 있다.
이는 실험적으로 관측된 결과로서, 여기서는 상기한 크기를 모든 불량 메모리 셀이 동일한 행 또는 열에서 2개 이상씩 검출되는 경우에 구비된 로우 리던던시(RR)와 칼럼 리던던시(CR)의 개수의 조합으로 불량 셀을 대체할 수 있는 최대 크기로 설정한다.
이하에서는 도 4를 참조하여, 싱글 불량 저장부(210)와 로우 희소 불량 저장부(220) 및 칼럼 희소 불량 저장부(230)에 각각 저장되는 정보를 상세하게 설명한다.
도 4에서 좌측 상단에는 7 × 7 크기의 메모리 셀 어레이(MCA)와 1 × 7 크기의 3개의 로우 리던던시(RR) 및 7 × 1 크기의 3개의 칼럼 리던던시(CR)를 구비하는 메모리가 도시되어 있다. 그리고 메모리 셀 어레이(MCA)에서 로우 어드레스와 칼럼 어드레스로 나타나는 위치가 ((0, 2), (0, 3), (1, 1), (2, 5), (2, 7), (3, 2), (3, 3), (4, 7), (6, 0), (6, 4), (6, 7))인 11개의 불량 메모리 셀이 테스트에 의해 검출된 것으로 가정한다.
도 4의 메모리 셀 어레이(MCA)의 불량 메모리 셀을 살펴보면, (1, 1) 위치의 불량 메모리 셀을 제외한 나머지 불량 메모리 셀은 모두 동일한 행 또는 동일한 열에 다른 불량 메모리 셀이 하나 이상 존재한다. 따라서 동일한 행 또는 열에서 다른 불량 메모리 셀이 검출되지 않은 싱글 불량 메모리 셀은 (1, 1)의 위치의 1개의 불량 메모리 셀뿐이다.
따라서 행 및 열 방향에서 동일한 행 또는 열에 다른 불량 메모리 셀이 존재하지 않는 단독으로 수리되어야만 하는 싱글 불량 메모리 셀이 저장되는 싱글 불량 저장부(210)에는 (1, 1) 위치의 불량 메모리 셀에 대한 로우 어드레스인 1과 칼럼 어드레스인 1이 저장된다.
그리고 메모리 셀 어레이(MCA)에서 동일한 행에 다수로 위치하는 불량 메모리 셀의 위치는 ((0, 2), (0, 3)), ((2, 5), (2, 7)), ((6, 0), (6, 4), (6, 7))로서, 이에 해당하는 로우 어드레스는 0, 2, 3 및 6이다.
이에 로우 희소 불량 저장부(220)의 희소 어드레스(Sparse Add.)에는 로우 어드레스 2, 6, 0 및 3이 저장되고, 불량 카운트(Fault Count)에는 각 로우 어드레스에 대한 불량 메모리 셀의 개수인 2, 3, 2, 2이 저장된다. 여기서 희소 어드레스(Sparse Add.)에 저장되는 로우 어드레스는 특별하게 지정되지 않으나, 먼저 확인된 로우 어드레스가 우선 저장될 수 있다. 여기서는 일 예로 프리 본드를 수행하는 동안 2 및 6의 로우 어드레스가 확인되고, 포스트 본드를 수행하는 동안 0, 3의 로우 어드레스가 확인되어 확인된 순차에 따라 저장된 것으로 가정하였다.
한편, 로우 희소 불량 저장부(220)의 어드레스 플래그(Address Flag)에는 각 로우 어드레스에서 불량 메모리 셀이 위치하는 칼럼 어드레스가 저장된다. 도 4에서는 2, 6, 0 및 3의 로우 어드레스 각각에서 불량 메모리 셀의 칼럼 어드레스에 따라 어드레스 플래그(Address Flag)는 (5, 7), (0, 4, 7), (2, 3), (2, 3)로 저장됨을 알 수 있다.
그리고 도 4에서는 ((0, 2), (0, 3), (2, 7), (3, 2), (3, 3), (6, 7))에 위치하는 불량 메모리 셀이 동일한 행 및 열에서 모두 다수의 불량 메모리 셀이 위치하는 교차 불량 메모리 셀이다.
따라서 로우 희소 불량 저장부(220)의 교차 카운트(Inter.Count)에는 2, 6, 0 및 3의 로우 어드레스 각각에 대해 1, 1, 2, 2의 값이 저장되고, 교차 플래그(Intersection Flag)는 칼럼 희소 불량 저장부(230)에서 교차되는 칼럼 어드레스가 저장된 순서에 따라 (00001, 00001, 00110, 00110)이 저장되었다. 여기서 교차 플래그(Intersection Flag)가 5비트로 표현된 것은 칼럼 희소 불량 저장부(230)가 5개의 칼럼 어드레스를 저장하는 크기로 설정되어 있기 때문이다. 즉 교차 플래그(Intersection Flag)는 교차되는 칼럼 어드레스가 저장된 위치가 "1"의 값을 갖도록 위치별 비트값을 설정하여 저장한다.
한편, 메모리 셀 어레이(MCA)에서 동일한 열에 다수로 위치하는 불량 메모리 셀의 위치는 ((0, 2), (3, 2)), ((0, 3), (3, 3)), ((2, 7), (4, 7), (6, 7))로서, 이에 해당하는 칼럼 어드레스는 2, 3 및 7이다. 이에 칼럼 희소 불량 저장부(230)의 희소 어드레스(Sparse Add.)에는 칼럼 어드레스 7, 2 및 3이 저장되고, 불량 카운트(Fault Count)에는 각 칼럼 어드레스에 대한 불량 메모리 셀의 개수인 3, 2, 2가 저장된다. 여기서는 일 예로 프리 본드를 수행하는 동안 7 의 칼럼 어드레스가 확인되고, 포스트 본드를 수행하는 동안 2, 3의 칼럼 어드레스가 확인되어 확인된 순차에 따라 저장된 것으로 가정하였다.
한편, 칼럼 희소 불량 저장부(230)의 어드레스 플래그(Address Flag)에는 각 칼럼 어드레스에서 불량 메모리 셀이 위치하는 로우 어드레스가 저장된다. 도 4에서는 7, 2 및 3의 칼럼 어드레스 각각에서 불량 메모리 셀의 로우 어드레스에 따라 어드레스 플래그(Address Flag)는 (2, 6), (0, 3), (0, 3)으로 저장되었다.
그리고 칼럼 희소 불량 저장부(230)의 교차 카운트(Inter.Count)에는 7, 2 및 3의 칼럼 어드레스 각각에 대해 2, 2, 2의 값이 저장되고, 교차 플래그(Intersection Flag)는 칼럼 희소 불량 저장부(230)에서 교차되는 로우 어드레스가 저장된 순서에 따라 (00011, 01100, 01100)이 저장되었다. 여기서도 로우 희소 불량 저장부(220)가 5개의 칼럼 어드레스를 저장하는 크기로 설정되어 있으므로, 교차 플래그(Intersection Flag)가 5비트로 표현되었다.
결과적으로 불량 셀 분석부(200)는 메모리 셀 어레이(MCA)의 모든 불량 셀을 행 및 열 방향에서 분석하여, 동일한 행 및 열에 다른 불량 메모리 셀이 존재하지 않는 경우와 동일한 행에 다른 불량 메모리 셀이 존재하는 경우, 동일한 열에 다른 불량 메모리 셀이 존재하는 경우 및 동일한 행과 열에 모두 다른 불량 메모리 셀이 존재하는 경우로 구분할 수 있도록 한다.
수리 가능 판별부(300)는 불량 셀 분석부(200)에서 분석되어 구분된 불량 메모리 셀 정보를 기초로 해당 메모리의 수리 가능 여부를 판별한다.
여기서 수리 가능 판별부(300)는 2가지 방정식을 이용하여 메모리 수리 가능 여부를 판별할 수 있다. 우선 수리 가능 판별부(300)는 수학식 1과 같이 리던던시 개수(Number of redundancies: NR = Cs + Rs)와 싱글 불량 메모리 셀의 개수(Number of Single Faults: NSF) 사이의 차가 희소 불량 라인 개수(Number of Sparse Faulty Lines: NSL) 이상인지 판별한다. 여기서 희소 불량 라인 개수(NSL)는 로우 희소 불량 저장부(220)에 저장된 로우 어드레스 개수와 칼럼 희소 불량 저장부(230)에 저장된 칼럼 어드레스 개수의 합을 나타낸다.
Figure 112020126523511-pat00003
만일 수학식 1의 결과가 참으로 판별되면, 수리 가능 판별부(300)는 해당 메모리가 수리 가능한 것으로 판별한다. 여기서 수학식 1은 리던던시 개수(NR)에서 싱글 불량 메모리 셀을 수리하기 위해 싱글 불량 메모리 셀 개수(NSF)만큼 이용된 이후, 나머지가 희소 불량 라인 개수 이상이면 해당 메모리의 수리가 가능함을 나타낸다.
그러나 수학식 1을 만족하지 못하면, 희소 불량 라인 개수(NSL)가 리던던시 개수(NR)와 싱글 불량 메모리 셀의 개수(NSF) 사이의 차보다 큰 것을 의미한다. 이는 리던던시 개수(NR)에서 싱글 불량 메모리 셀을 수리하기 위해 이용되고 남은 나머지 리던던시 개수가 이후 수리되어야 하는 희소 불량 라인 개수(NSL)보다 적음을 의미한다. 희소 불량 라인 각각을 수리하기 위해, 싱글 불량 메모리 셀과 마찬가지로 하나의 리던던시가 요구된다면, 해당 메모리가 수리될 수 없다는 것은 자명하다. 그러나 희소 불량 라인에는 교차 불량 메모리 셀이 존재하며, 이로 인해, 메모리는 교차 불량 메모리 셀의 위치에 따라 희소 불량 라인보다 적은 개수의 리던던시로도 수리가 가능할 수 있다.
이와 같이, 희소 불량 라인보다 적은 개수의 리던던시로 메모리의 수리 가능 여부를 판별하기 위해, 여기서는 희소 불량 라인 개수(NSL)로부터 리던던시 개수(NR)와 싱글 불량 메모리 셀의 개수(NSF) 사이의 차를 차감한 값(NSL - (NR - NSF))을 리더던시 부족 개수(n)라 한다.
수학식 2의 방정식을 만족하는지에 따라 메모리의 수리 가능 여부를 판별한다.
Figure 112020126523511-pat00004
여기서 SFC(Sigma Sparse Fault Counts)는 로우 희소 불량 저장부(220)와 칼럼 희소 불량 저장부(230)에 저장된 불량 카운트(Fault Count: FC)의 누적합을 나타내고, SIC(Sigma Intersection Counts)는 교차 카운트(Inter.Count: IC)의 누적합이며, NTF(Number of Total Faults)는 전체 불량 메모리 셀의 개수이다.
즉 수학식 2에 따르면, 전체 불량 카운트(SFC)에서 로우 희소 불량 저장부(220)와 칼럼 희소 불량 저장부(230)에 중복 저장된 전체 교차 카운트(SIC)의 절반을 차감하여 중복을 제거하고,
Figure 112020126523511-pat00005
를 다시 차감한 값이 전체 불량 메모리 셀 개수(NTF)에서 싱글 불량 메모리 셀 개수(NSF)를 차감한 값 이상이면, 해당 메모리 셀은 수리 가능한 것으로 판별한다. 여기서
Figure 112020126523511-pat00006
는 불량 카운트(FC)에서 교차 카운트(IC)를 차감한 값(FC-IC)이 작은 값부터 큰값 순서로 n개의 누적합한 결과를 나타낸다.
도 4의 예에서는 리던던시 개수(NR = Cs + Rs)가 6개이고, 싱글 불량 메모리 셀의 개수(NSF)가 1개이며, 희소 불량 라인 개수(NSL)가 7개이므로 수학식 1의 결과(6 - 1 ≥ 7)는 거짓으로 나타난다.
한편 불량 카운트(FC)의 누적합(SFC)이 16이고, 교차 카운트(IC)의 누적합(SIC)이 12이다. 그리고 리더던시 부족 개수(n)는 NSL - (NR - NSF) = 7 - (6 - 1) = 2이므로,
Figure 112020126523511-pat00007
는 불량 카운트(FC)에서 교차 카운트(IC)를 차감한 값(FC-IC)이 작은 값으로 0으로 계산된다. 또한 전체 불량 메모리 셀 개수(NTF)가 11이고, 싱글 불량 메모리 셀 개수(NSF)가 1개이다.
그러므로 수학식 2는 16 - (12/2) - 0 ≥ 11 - 1 로 계산되어 10 ≥ 10 을 만족한다. 이와 같이 수학식 1을 만족하지 못하더라도, 수학식 2를 만족하는 경우, 교차 불량 메모리 셀의 위치에 의해 희소 불량 라인보다 적은 개수의 리던던시로도 해당 메모리의 수리가 가능함을 판단할 수 있다.
그러나 수학식 1 및 수학식 2를 모두 만족하지 않는 경우, 해당 메모리는 수리 불가능한 메모리인 것으로 판정한다. 그리고 이러한 반도체 메모리에 대한 수리 가능 여부 판별은 프리 본드와 포스트 본드 과정에서 각각 수행될 수 있다.
여기서는 설명의 편의를 위하여, 테스트 결과 획득부(100)를 별도로 도시하였으나, 불량 셀 분석부(200)는 테스트 결과를 직접 인가받을 수 있으며, 이 경우, 테스트 결과 획득부(100)는 생략될 수 있다.
그리고 기존의 경우 프리 본드 과정에서 테스트를 수행하여 메모리를 1차 수리하고, 포스트 본드 과정에서 다시 테스트를 수행하여 2차 수리하는 과정을 거칠뿐만 아니라, 최대한의 메모리를 수리하기 위해 모든 가능한 실질적 조합을 구성하여 메모리 수리 가능 여부를 판별한다.
그러나 본 실시예에 따른 수리 가능 반도체 메모리 선별 장치를 이용하는 경우, 실질적 조합을 구성할 필요없이 테스트 결과로 검출된 불량 메모리 셀의 위치 정보를 기반으로 즉시 해당 메모리의 수리 가능 여부를 판별할 수 있게 되어 메모리를 수리할 수 있는 조합을 구성하기 위해 소요되는 시간을 저감시킬 수 있다. 뿐만 아니라, 프리 본드 과정에서 수리 불가능한 것으로 판별된 메모리는 패키지되지 않도록 할 뿐만 아니라, 패키지되더라도 포스트 본드 과정에서 다시 테스트되지 않도록 하여 시간을 저감시킬 수 있다. 또한 프리 본드 과정에서는 수리 가능 여부만을 판별하고, 수리하지 않으며, 이후 포스트 본드 과정에서 최종 수리 가능한 것으로 판별되는 경우에 일괄적으로 수리되도록 하여 반도체 메모리 제조 비용을 저감시킬 수 있다.
상기에서는 수학식 1 및 수학식 2의 2개의 방정식으로 구분하여 반도체 메모리의 수리 가능 여부를 판별하였으나, 상기한 바와 같이 수학식 1은 n으로 변환되어 수학식 2에 포함되므로, 결과적으로 수학식 2를 만족하는지 여부로 반도체 메모리의 수리 가능 여부를 판별할 수도 있다.
도 5는 본 발명의 일 실시예에 따른 수리 가능 반도체 메모리 선별 방법을 나타낸다.
도 2 내지 도 4를 참조하여, 도 5의 수리 가능 반도체 메모리 선별 방법을 설명하면, 우선 반도체 메모리에 대한 테스트 결과로 메모리 셀 어레이(MCA)의 다수의 메모리 셀 중 검출된 불량 메모리 셀에 대한 위치 정보를 나타내는 로우 어드레스와 칼럼 어드레스를 획득한다(S10). 이때 테스트 결과는 프리 본드 과정에서 테스트 결과일 수도 있으며 포스트 본드 과정에서의 테스트 결과일 수도 있다.
그리고 획득된 다수의 불량 메모리 셀의 위치 정보를 기반으로 동일한 행 또는 열에 다른 불량 메모리 셀이 존재하지 않아 단독으로 수리되어야 하는 싱글 불량 메모리 셀을 탐색하여 탐색된 싱글 불량 메모리 셀의 로우 어드레스와 칼럼 어드레스를 저장한다(S20).
또한 획득된 다수의 불량 메모리 셀의 위치 정보를 기반으로 메모리 셀 어레이(MCA)의 행 및 열 각각에서 다수의 불량 메모리 셀이 검출되는 로우 희소 불량 및 칼럼 희소 불량 정보를 탐색하여 획득한다(S30).
로우 희소 불량 정보는 메모리 셀 어레이(MCA)에서 다수의 불량 메모리 셀이 검출되는 행을 탐색하여, 해당 행의 로우 어드레스를 나타내는 희소 주소(Sparse Add.)와 해당 행에서 불량 메모리 셀이 검출된 개수를 나타내는 불량 카운트(Fault Count: FC), 그리고 해당 행에서 검출된 불량 메모리 셀의 칼럼 어드레스를 나타내는 어드레스(Address Flag)로 획득되어 저장된다.
그리고 칼럼 희소 불량 정보는 다수의 불량 메모리 셀이 검출되는 열을 탐색하여, 해당 열의 칼럼 어드레스를 나타내는 희소 주소(Sparse Add.)와 해당 열에서 불량 메모리 셀이 검출된 개수를 나타내는 불량 카운트(Fault Count: FC), 그리고 해당 열에서 검출된 불량 메모리 셀의 로우 어드레스를 나타내는 어드레스(Address Flag)로 획득되어 저장된다.
이후, 로우 희소 불량 정보와 칼럼 희소 불량 정보에 중복되어 포함되는 불량 메모리 셀인 교차 불량 메모리 셀을 탐색하고, 탐색된 교차 불량 메모리 셀의 정보를 로우 희소 불량 정보와 칼럼 희소 불량 정보 각각에 저장한다(S40).
이때, 로우 희소 불량 정보와 칼럼 희소 불량 정보에서 교차 불량 메모리 셀의 정보는 각 희소 주소에 따른 교차 불량 메모리 셀의 개수를 나타내는 교차 카운트(Inter.Count)와 로우 희소 불량 정보와 칼럼 희소 불량 정보에서 동일한 교차 불량 메모리 셀에 대한 정보가 저장된 위치를 상호 참조할 수 있는 교차 플래그(Intersection Flag)로 획득되어 저장될 수 있다.
교차 불량 메모리 셀의 정보까지 획득되면, 수학식 1과 같이 리던던시 개수(NR)와 싱글 불량 메모리 셀의 개수(NSF) 사이의 차가 칼럼 희소 불량 정보와 칼럼 희소 불량 정보의 합인 희소 불량 라인 개수(NSL) 이상인지 판별한다(S50).
만일 리던던시 개수(NR)와 싱글 불량 메모리 셀의 개수(NSF) 사이의 차가 희소 불량 라인 개수(NSL) 이상이면, 수리 가능한 메모리인 것으로 판별한다(S70). 그러나 리던던시 개수(NR)와 싱글 불량 메모리 셀의 개수(NSF) 사이의 차가 희소 불량 라인 개수(NSL) 미만이면, 수학식 2를 만족하는지 판별한다.
만일 수학식 2를 만족하면, 전체 불량 카운트(SFC)에서 로우 희소 불량 정보와 칼럼 희소 불량 정보 각각에 중복 저장된 전체 교차 카운트(SIC)의 절반을 차감하고, 다시 불량 카운트(FC)와 교차 카운트(IC)의 차를 n개만큼 누적한 결과를 차감한 값이 전체 불량 메모리 셀 개수(NTF)에서 싱글 불량 메모리 셀 개수(NSF)를 차감한 값 이상인지 판별한다(S60).
만일 차감한 값 이상인 것으로 판별되면, 수리 가능한 메모리인 것으로 판별한다(S70). 그러나 차감한 값 미만이면, 수리 불가능한 메모리인 것으로 판별한다(S80).
본 발명에 따른 방법은 컴퓨터에서 실행시키기 위한 매체에 저장된 컴퓨터 프로그램으로 구현될 수 있다. 여기서 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스 될 수 있는 임의의 가용 매체일 수 있고, 또한 컴퓨터 저장 매체를 모두 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함하며, ROM(판독 전용 메모리), RAM(랜덤 액세스 메모리), CD(컴팩트 디스크)-ROM, DVD(디지털 비디오 디스크)-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등을 포함할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 테스트 결과 획득부 200: 불량 셀 분석부
210: 싱글 불량 저장부 220: 로우 희소 불량 저장부
230: 칼럼 희소 불량 저장부 300: 수리 가능 판별부

Claims (15)

  1. 기지정된 크기의 행 및 열로 배치된 다수의 메모리 셀이 포함된 메모리 셀 어레이와 상기 다수의 메모리 셀 중 불량 메모리 셀을 행 단위로 대체하기 위한 다수의 로우 리던던시와 열 단위로 대체하기 위한 다수의 칼럼 리던던시가 포함된 반도체 메모리의 수리 가능 여부를 판별하는 수리 가능 반도체 메모리 선별 장치에 있어서,
    상기 메모리 셀 어레이에 대한 테스트 결과로 인가되는 불량 메모리 셀의 위치 정보로부터, 상기 메모리 셀 어레이의 동일한 행 및 열에 다른 불량 메모리 셀이 존재하지 않는 싱글 불량 메모리 셀에 대한 정보와 다수의 불량 메모리 셀이 존재하는 행에 대한 로우 희소 불량 정보와 다수의 불량 메모리 셀이 존재하는 열에 대한 칼럼 희소 불량 정보 및 상기 로우 희소 불량 정보와 칼럼 희소 불량 정보에 중첩되어 포함되는 교차 메모리 셀 정보를 획득하여 저장하는 불량 셀 분석부; 및
    상기 로우 리던던시와 상기 칼럼 리던던시 개수의 합인 리던던시 개수와 상기 싱글 불량 메모리 셀의 개수 사이의 차가 칼럼 희소 불량 정보 개수와 칼럼 희소 불량 정보 개수의 합인 희소 불량 라인 개수 이상이면, 상기 반도체 메모리가 수리 가능한 메모리인 것으로 판별하는 수리 가능 판별부를 포함하는 수리 가능 반도체 메모리 선별 장치.
  2. 제1항에 있어서, 상기 불량 셀 분석부는
    상기 메모리 셀 어레이에서 상기 싱글 불량 메모리 셀의 위치를 나타내는 로우 어드레스와 칼럼 어드레스를 저장하는 싱글 불량 저장부;
    상기 메모리 셀 어레이에서 다수의 불량 메모리 셀이 위치하는 행에 대한 로우 어드레스와 해당 행에 존재하는 불량 메모리 셀의 개수, 해당 행에 존재하는 다수의 불량 메모리 셀 각각에 대한 칼럼 어드레스를 저장하는 로우 희소 불량 저장부; 및
    상기 메모리 셀 어레이에서 다수의 불량 메모리 셀이 위치하는 열에 대한 칼럼 어드레스와 해당 열에 존재하는 불량 메모리 셀의 개수, 해당 열에 존재하는 다수의 불량 메모리 셀 각각에 대한 로우 어드레스를 저장하는 칼럼 희소 불량 저장부를 포함하는 수리 가능 반도체 메모리 선별 장치.
  3. 제2항에 있어서, 상기 로우 희소 불량 저장부는
    저장된 각 로우 어드레스에서 위치하는 상기 교차 메모리 셀의 개수와 상기 칼럼 희소 불량 저장부에 동일한 교차 메모리 셀이 저장된 위치를 더 저장하고,
    상기 칼럼 희소 불량 저장부는
    저장된 각 칼럼 어드레스에서 위치하는 상기 교차 메모리 셀의 개수와 상기 로우 희소 불량 저장부에 동일한 교차 메모리 셀이 저장된 위치를 더 저장하는 수리 가능 반도체 메모리 선별 장치.
  4. 제3항에 있어서, 상기 수리 가능 판별부는
    상기 리던던시 개수와 상기 싱글 불량 메모리 셀의 개수 사이의 차가 상기 희소 불량 라인 개수 미만이면,
    상기 희소 불량 라인 개수(NSL)로부터 리던던시 개수(NR)와 싱글 불량 메모리 셀의 개수(NSF) 사이의 차를 차감한 값(NSL - (NR - NSF))을 리더던시 부족 개수(n)로 설정하고, 수학식
    Figure 112020126523511-pat00008

    (여기서 SFC는 로우 희소 불량 저장부와 칼럼 희소 불량 저장부에 저장된 불량 메모리 셀의 개수(FC)의 누적합을 나타내고, SIC는 상기 교차 메모리 셀의 개수(IC)의 누적합이며, NTF는 전체 불량 메모리 셀의 개수이다. 그리고
    Figure 112020126523511-pat00009
    는 불량 카운트(FC)에서 교차 카운트(IC)를 차감한 값(FC-IC)이 작은 값부터 큰값 순서로 n개의 누적합을 나타낸다.)
    을 만족하면, 수리 가능한 메모리인 것으로 판별하는 수리 가능 반도체 메모리 선별 장치.
  5. 제1항에 있어서, 상기 수리 가능 반도체 메모리 선별 장치는
    상기 반도체 메모리가 웨이퍼 레벨에서 테스트되는 프리 본드 과정과 상기 반도체 메모리가 패키징된 이후 테스트되어 수리되는 포스트 본드 과정에서 각각 실행되어 판별된 결과를 출력하는 수리 가능 반도체 메모리 선별 장치.
  6. 제5항에 있어서, 상기 반도체 메모리는
    상기 프리 본드 과정 및 상기 포스트 본드 과정에서 수리 가능한 것으로 판별되면 상기 포스트 본드 과정에서 수리되는 수리 가능 반도체 메모리 선별 장치.
  7. 제6항에 있어서, 상기 반도체 메모리는
    상기 프리 본드 과정에서 수리 불가능한 것으로 판별되면 상기 포스트 본드 과정에서 테스트가 수행되지 않는 수리 가능 반도체 메모리 선별 장치.
  8. 제2항에 있어서, 상기 싱글 불량 저장부는
    로우 리던던시의 개수(Cs)와 칼럼 리던던시의 개수(Rs)의 합(Cs + Rs)에 대응하는 크기를 갖고,
    로우 희소 불량 저장부는 상기 로우 리던던시의 개수(Cs)가 짝수개인 경우, 상기 로우 리던던시의 개수(Cs)의 1/2과 상기 칼럼 리던던시의 개수(Rs)의 합에 대응하는 크기(Rs + Cs/2)의 저장 용량을 가지며, 상기 로우 리던던시의 개수(Cs)가 홀수개인 경우, 상기 로우 리던던시의 개수(Cs)에서 1을 차감한 값의 1/2와 칼럼 리던던시의 개수(Rs)의 합에 대응하는 크기(Rs + (Cs-1)/2)를 가지며,
    칼럼 희소 불량 저장부는 상기 칼럼 리던던시의 개수(Rs)가 짝수개인 경우, 상기 칼럼 리던던시의 개수(Rs)의 1/2과 상기 로우 리던던시의 개수(Cs)의 합에 대응하는 크기(Cs + Rs/2)의 저장 용량을 가지며, 상기 칼럼 리던던시의 개수(Rs)가 홀수개인 경우, 상기 칼럼 리던던시의 개수(Rs)에서 1을 차감한 값의 1/2와 로우 리던던시의 개수(Cs)의 합에 대응하는 크기(Cs + (Rs-1)/2)를 갖는 수리 가능 반도체 메모리 선별 장치.
  9. 기지정된 크기의 행 및 열로 배치된 다수의 메모리 셀이 포함된 메모리 셀 어레이와 상기 다수의 메모리 셀 중 불량 메모리 셀을 행 단위로 대체하기 위한 다수의 로우 리던던시와 열 단위로 대체하기 위한 다수의 칼럼 리던던시가 포함된 반도체 메모리의 수리 가능 여부를 판별하는 수리 가능 반도체 메모리 선별 방법에 있어서,
    상기 메모리 셀 어레이에 대한 테스트 결과로 인가되는 불량 메모리 셀의 위치 정보로부터, 상기 메모리 셀 어레이의 동일한 행 및 열에 다른 불량 메모리 셀이 존재하지 않는 싱글 불량 메모리 셀에 대한 정보와 다수의 불량 메모리 셀이 존재하는 행에 대한 로우 희소 불량 정보와 다수의 불량 메모리 셀이 존재하는 열에 대한 칼럼 희소 불량 정보 및 상기 로우 희소 불량 정보와 칼럼 희소 불량 정보에 중첩되어 포함되는 교차 메모리 셀 정보를 획득하는 단계; 및
    상기 로우 리던던시와 상기 칼럼 리던던시 개수의 합인 리던던시 개수와 상기 싱글 불량 메모리 셀의 개수 사이의 차가 칼럼 희소 불량 정보 개수와 칼럼 희소 불량 정보 개수의 합인 희소 불량 라인 개수 이상이면, 상기 반도체 메모리가 수리 가능한 메모리인 것으로 판별하는 단계를 포함하는 수리 가능 반도체 메모리 선별 방법.
  10. 제9항에 있어서, 상기 교차 메모리 셀 정보를 획득하는 단계는
    상기 메모리 셀 어레이에서 상기 싱글 불량 메모리 셀의 위치를 나타내는 로우 어드레스와 칼럼 어드레스를 저장하는 단계;
    상기 메모리 셀 어레이에서 다수의 불량 메모리 셀이 위치하는 행에 대한 로우 어드레스와 해당 행에 존재하는 불량 메모리 셀의 개수, 해당 행에 존재하는 다수의 불량 메모리 셀 각각에 대한 칼럼 어드레스를 저장하는 단계;
    상기 메모리 셀 어레이에서 다수의 불량 메모리 셀이 위치하는 열에 대한 칼럼 어드레스와 해당 열에 존재하는 불량 메모리 셀의 개수, 해당 열에 존재하는 다수의 불량 메모리 셀 각각에 대한 로우 어드레스를 저장하는 단계; 및
    상기 로우 희소 불량 정보와 칼럼 희소 불량 정보에 공통되어 포함된 교차 메모리 셀 정보를 저장하는 단계를 포함하는 수리 가능 반도체 메모리 선별 방법.
  11. 제10항에 있어서, 상기 교차 메모리 셀 정보를 저장하는 단계는
    저장된 각 로우 어드레스에서 위치하는 상기 교차 메모리 셀의 개수를 로우 어드레스에 매칭하여 저장하는 단계; 및
    저장된 각 칼럼 어드레스에서 위치하는 상기 교차 메모리 셀의 개수를 칼럼 어드레스에 매칭하여 더 저장하는 수리 가능 반도체 메모리 선별 방법.
  12. 제11항에 있어서, 상기 수리 가능한 메모리인 것으로 판별하는 단계는
    상기 리던던시 개수와 상기 싱글 불량 메모리 셀의 개수 사이의 차가 상기 희소 불량 라인 개수 미만이면,
    상기 희소 불량 라인 개수(NSL)로부터 리던던시 개수(NR)와 싱글 불량 메모리 셀의 개수(NSF) 사이의 차를 차감한 값(NSL - (NR - NSF))을 리더던시 부족 개수(n)로 설정하고, 수학식
    Figure 112020126523511-pat00010

    (여기서 SFC는 로우 희소 불량 저장부와 칼럼 희소 불량 저장부에 저장된 불량 메모리 셀의 개수(FC)의 누적합을 나타내고, SIC는 상기 교차 메모리 셀의 개수(IC)의 누적합이며, NTF는 전체 불량 메모리 셀의 개수이다. 그리고
    Figure 112020126523511-pat00011
    는 불량 카운트(FC)에서 교차 카운트(IC)를 차감한 값(FC-IC)이 작은 값부터 큰값 순서로 n개의 누적합을 나타낸다.)
    을 만족하는지 판별하는 단계; 및
    만족하면, 수리 가능한 메모리인 것으로 판별하는 단계를 더 포함하는 수리 가능 반도체 메모리 선별 방법.
  13. 제9항에 있어서, 상기 수리 가능 반도체 메모리 선별 방법은
    상기 반도체 메모리가 웨이퍼 레벨에서 테스트되는 프리 본드 과정과 상기 반도체 메모리가 패키징된 이후 테스트되어 수리되는 포스트 본드 과정에서 각각 실행되어 판별된 결과를 출력하는 단계를 더 포함하는 수리 가능 반도체 메모리 선별 방법.
  14. 제13항에 있어서, 상기 수리 가능 반도체 메모리 선별 방법은
    상기 반도체 메모리가 상기 프리 본드 과정 및 상기 포스트 본드 과정에서 수리 가능한 것으로 판별되면, 상기 반도체 메모리를 상기 포스트 본드 과정에서 수리하는 단계를 더 포함하는 수리 가능 반도체 메모리 선별 방법.
  15. 제14항에 있어서, 상기 판별된 결과를 출력하는 단계는
    상기 프리 본드 과정에서 수리 불가능한 것으로 판별된 상기 반도체 메모리는 상기 포스트 본드 과정에서 테스트를 수행하지 않는 않는 수리 가능 반도체 메모리 선별 방법.
KR1020200159063A 2019-12-17 2020-11-24 수리 가능 반도체 메모리 선별 장치 및 방법 KR102388906B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20190168592 2019-12-17
KR1020190168592 2019-12-17

Publications (2)

Publication Number Publication Date
KR20210077594A KR20210077594A (ko) 2021-06-25
KR102388906B1 true KR102388906B1 (ko) 2022-04-21

Family

ID=76629259

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200159063A KR102388906B1 (ko) 2019-12-17 2020-11-24 수리 가능 반도체 메모리 선별 장치 및 방법

Country Status (1)

Country Link
KR (1) KR102388906B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090172483A1 (en) 2007-12-28 2009-07-02 Kabushiki Kaisha Toshiba On-chip failure analysis circuit and on-chip failure analysis method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101211042B1 (ko) * 2010-11-23 2012-12-13 에스케이하이닉스 주식회사 고장 정보 저장장치 및 저장방법
KR101373668B1 (ko) * 2012-06-22 2014-03-13 연세대학교 산학협력단 메모리 수리 장치 및 방법
KR102026303B1 (ko) 2017-11-29 2019-09-27 연세대학교 산학협력단 스페어 피봇 고장 특성을 이용한 메모리 분석 방법 및 장치
KR102126017B1 (ko) * 2017-12-12 2020-06-23 연세대학교 산학협력단 베이스 다이 스페어 셀을 이용한 적층형 메모리 장치 및 그 수리 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090172483A1 (en) 2007-12-28 2009-07-02 Kabushiki Kaisha Toshiba On-chip failure analysis circuit and on-chip failure analysis method

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"Repair Analysis for Embedded Memories Using Block-Based Redundancy Architecture", Stefan Kristofik 외 1명, Proceedings of the World Congress on Engineering 2012 Vol II, 2012.07.06.

Also Published As

Publication number Publication date
KR20210077594A (ko) 2021-06-25

Similar Documents

Publication Publication Date Title
US8605527B2 (en) Mechanisms for built-in self test and repair for memory devices
US8037376B2 (en) On-chip failure analysis circuit and on-chip failure analysis method
JP3878062B2 (ja) メモリテスト情報を記憶する方法および装置
US20180114588A1 (en) Methods, apparatus, and systems to repair memory
US20050149803A1 (en) Semiconductor testing equipment, testing method for semiconductor, fabrication method of semiconductor, and semiconductor memory
US8432758B2 (en) Device and method for storing error information of memory
KR101373668B1 (ko) 메모리 수리 장치 및 방법
KR101133689B1 (ko) 리페어 분석 장치 및 방법
US7474979B1 (en) Integrated circuit device test system and method
US7188274B2 (en) Memory repair analysis method and circuit
US8321726B2 (en) Repairing memory arrays
US7020033B2 (en) Semiconductor memory apparatus and self-repair method
KR102388906B1 (ko) 수리 가능 반도체 메모리 선별 장치 및 방법
US7593274B2 (en) Semiconductor integrated circuit and relief method and test method of the same
KR101269557B1 (ko) 반도체 메모리 수리 장치 및 수리 방법
JP4234863B2 (ja) フェイル情報取り込み装置、半導体メモリ試験装置及び半導体メモリ解析方法
US9557379B2 (en) Semiconductor integrated circuit
US20230317198A1 (en) Dynamic fault clustering method and apparatus
US20230298686A1 (en) Redundancy managing method and apparatus for semiconductor memories
US9779838B2 (en) Method of improving error checking and correction performance of memory
KR100926149B1 (ko) 반도체 메모리 테스트 시스템의 페일 데이터 처리 방법
KR101074456B1 (ko) 초기 종결 조건들에 따른 메모리 테스트 방법 및 시스템
JP3186126B2 (ja) 半導体試験装置及び半導体試験システム
KR101555037B1 (ko) 메모리 수리 장치 및 방법, 그리고 그를 이용한 메모리 수리 시스템
JPH01179300A (ja) 半導体装置

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant