CN103000226A

CN103000226A - 通过随机存取存储器芯片地址引脚检测缺陷的测试方法

Info

Publication number: CN103000226A
Application number: CN2011102647826A
Authority: CN
Inventors: 叶均
Original assignee: Schneider Electric SE
Current assignee: Schneider Electric SE; Schneider Electric Industries SAS
Priority date: 2011-09-08
Filing date: 2011-09-08
Publication date: 2013-03-27
Anticipated expiration: 2031-09-08
Also published as: CN103000226B

Abstract

本发明提供一种通过随机存取存储器RAM芯片地址引脚检测缺陷的测试方法，包括：向数量等于RAM芯片地址总线位数增加一、地址为全零以及地址为各条地址总线依次唯一地为1且其余地址总线为0的、特定的RAM存储单元写入相应的彼此不同的数据；读出所述特定的RAM存储单元中的对应数据，形成结果数组；确定结果数组中是否存在相同的元素；如果结果数组中存在相同的元素，则判断RAM芯片引脚存在布线缺陷；如果结果数组中不存在相同的元素，则判断RAM芯片地址引脚不存在布线缺陷。

Description

通过随机存取存储器芯片地址引脚检测缺陷的测试方法

技术领域

本发明涉及一种随机存取存储器(RAM)芯片的测试方法。具体地，涉及一种随机存取存储器芯片布线中有关地址总线引脚中诸如短路或断路的缺陷检测的测试方法。

背景技术

作为断电以后不能保存其上所存储的数据的易失性存储器，RAM存储器芯片广泛地用于电子控制和计算机领域。

在RAM存储器芯片成品出厂之前都要进行检测。传统的RAM测试方法通常检测RAM芯片中的存储单元的数据存取中是否存在缺陷，这包括RAM芯片数据引脚之间的短路或断路缺陷。

图1是检测中测试CPU和被测试的RAM芯片之间的并行总线的典型电路。其中，Ax表示地址总线的每个引脚，CPU侧的地址总线A0、A1、A2......依次与RAM芯片侧的地址总线A0、A1、A2......对应地连接在一起。

图2是按照传统的RAM芯片检测方法的流程图。以256字节RAM存储器为例进行说明。

在步骤S20，将被检测的RAM存储单元的当前地址初始地设置为00000000b，继续下一步骤S21。

在步骤S21，将RAM存储单元的当前地址中的数据保存在临时寄存器R中，继续下一步骤S22。

在步骤S22，将数据0x55写入当前地址的存储单元中，继续下一步骤S23。

在步骤S23，校验写入当前地址的存储单元中的数据是否为0x55，即读出当前地址中的数据并与0x55进行比较，若比较结果为相同，则认为当前地址的存储单元的写入0x55的检验操作通过，接着进行步骤S24；若比较结果为不同，则认为当前地址的存储单元的写入0x55的检验操作失败。

在步骤S24，将数据0xAA写入当前地址的存储单元中，继续下一步骤S25。

在步骤S25，校验写入当前地址的存储单元中的数据是否为0xAA，即读出当前地址中的数据并与0XAA进行比较，若比较结果为相同，则认为当前地址的存储单元的写入0xAA的检验操作通过，进行步骤S26；若比较结果为不同，则认为当前地址的存储单元的写入0xAA的检验操作失败。

在步骤S26，将临时寄存器R中的数据写回到当前地址的存储单元中，进行步骤S27。

在步骤S27，判断地址是否等于11111111b，若地址等于11111111b，则结束测试；若地址不等于11111111b，则当前地址加1，返回步骤S21，重复步骤S21-S27。

上述传统的RAM测试方法通过向256字节RAM存储器芯片的每个存储单元写入01010101或10101010并将从每个存储单元读取的所写入的数据与01010101或10101010进行比较来校验每个存储单元的存取是否正确。下面示出的是传统的RAM测试方法的算法举例。

传统RAM测试方法的算法伪代码如下：

可以看出，在上述传统算法中，逐个存储单元地进行测试。但是上述传统的RAM测试方法没有考虑RAM芯片地址总线中的短路或断路的可能性，而是假定RAM芯片地址总线是正常工作的，地址总线上不存在短路或断路。因而传统的RAM测试方法不能检测出RAM芯片地址引脚之间的短路和断路。

实际上，RAM芯片地址引脚之间的短路和断路是常见的缺陷，其发生的概率和RAM芯片数据引脚之间的短路或断路缺陷的概率并没有实质性的差别。因此上述传统检测方法的明显缺陷是：即使RAM芯片地址引脚之间存在短路或断路时，RAM存储器芯片仍然能够通过传统检测方法的检测。下面进行详细说明。

图3是RAM测试检测中CPU和被测试的RAM芯片之间的并行地址总线存在连接缺陷的情况，其中被测试的RAM芯片侧的地址总线之间存在短路的故障。

参见图3，例如，RAM芯片地址引脚A0和A1之间存在短路。由于RAM芯片的地址引脚A0和A1之间短路，具有相同的电压电平，因此，无论CPU侧的地址引脚A0和A1的电压如何，按照传统的RAM芯片检测方法，地址为xxxxxx01b和xxxxxx10b的存储单元实际上永远不会被测试到。换句话说，当CPU侧对地址为xxxxxx01b或xxxxxx10b的存储单元进行测试时，实际上等同于地址为xxxxxx00b和xxxxxx11b的存储单元在被进行测试，其中根据具体的电特性来决定是等同于地址为xxxxxx00b的存储单元在被进行测试还是等同于地址为xxxxxx11b的存储单元在被进行测试。因此在这种情况下，RAM测试总是会通过，而不会检测出RAM芯片的地址引脚A0和A1之间短路故障。

图4是测试检测中CPU和被测试的RAM芯片之间的并行地址总线存在连接缺陷的情况，其中被测试的RAM芯片侧的地址总线存在断路的故障。

参见图4，例如，RAM芯片地址引脚A0之间存在断路。由于RAM存储器单元的地址引脚A0上存在着断路，因此，假定在断路的情况下RAM存储器单元的地址引脚A0的电压电平为低电平，则按照传统的RAM芯片检测方法，地址为xxxxxxx1b的存储单元实际上永远不会被测试到。换句话说，在这种情况下，RAM测试总是会通过，而不会检测出RAM存储器单元的地址引脚A0上存在着断路故障。因此可见传统RAM芯片检测方法无法保证最终产品的生产质量。

因此，期望提供一种能够检测RAM芯片地址引脚之间的短路以及断路的方法，以更全面保证最终产品的生产质量。

发明内容

针对RAM存储器芯片的上述传统检测方法的缺点和不足，根据本发明的检测RAM芯片地址引脚之间的短路以及断路的方法为最终产品的生产提供了完善的检测手段，能够保证和提高最终产品的生产质量，因而具有广泛的应用前景。

根据本发明，提供一种通过随机存取存储器RAM芯片地址引脚检测缺陷的测试方法，包括：向数量等于RAM芯片地址总线位数增加一、地址为全零以及地址为各条地址总线依次唯一地为1且其余地址总线为0的、特定的RAM存储单元写入相应的彼此不同的数据；读出所述特定的RAM存储单元中的对应数据，形成结果数组；确定结果数组中是否存在相同的元素；以及如果结果数组中存在相同的元素，则判断RAM芯片引脚存在布线缺陷；如果结果数组中不存在相同的元素，则判断RAM芯片地址引脚不存在布线缺陷。

其中所述RAM芯片地址引脚缺陷包括RAM芯片的地址引脚之间的短路或者RAM芯片地址引脚的断路。

其中在向特定的RAM存储单元写入相应的彼此不同的数据之前，还包括：将所述特定的RAM存储单元中的数据缓存在临时存储器中。

其中在形成结果数组之后，还包括：将缓存在临时存储器中的数据写回到所述特定的RAM存储单元中。

其中在判断RAM芯片地址引脚中不存在缺陷之后，还包括对RAM芯片的全部存储单元的数据存取功能进行测试。

附图说明

通过下面结合附图对示例实施例的详细描述，将更好地理解本发明。应当清楚地理解，所描述的示例实施例仅仅是作为说明和示例，而本发明不限于此。本发明的精神和范围由所附权利要求书的具体内容限定。下面描述附图的简要说明，其中：

图1是检测中测试CPU和被测试的RAM芯片之间的并行总线的典型电路；

图2是按照传统的RAM芯片检测方法的流程图；

图3是测试检测中CPU和被测试的RAM芯片之间的并行地址总线存在连接缺陷的情况，其中被测试的RAM芯片侧的地址总线之间存在短路的故障；

图4是测试检测中CPU和被测试的RAM芯片之间的并行地址总线存在连接缺陷的情况，其中被测试的RAM芯片侧的地址总线存在断路的故障；以及

图5是按照本发明实施例的RAM芯片检测方法的流程图。

具体实施方式

现在参照附图5来详细介绍根据本发明的RAM测试方法的算法举例，以64KB的RAM芯片为例。

本发明的RAM测试方法是针对传统的RAM测试方法的缺陷进行的改进。本发明的RAM测试方法可以独立进行，也可以与传统的RAM测试方法结合使用。也就是对于一个RAM存储芯片来说，为了全面地进行测试，可以既通过传统的RAM测试方法进行RAM芯片的数据总线测试，又通过本发明的RAM芯片测试方法进行RAM芯片的地址总线测试。

在本发明RAM测试方法的新算法中，只需对数量等于地址总线位数增加一、地址为全零以及地址为各条地址总线依次唯一地为1且其余地址总线为0的、特定的RAM存储单元进行测试，就可以确定被测试的RAM芯片的地址总线是否存在短路或断路的故障。

例如，根据本发明RAM测试方法的新算法，对于64KB的RAM芯片，地址总线为从A0到A15，地址总线为16位总线，则本发明的新算法将测试17个特定的存储单元，它们的地址是：

被测试存储单元编号	被测试存储单元地址
		1	0000000000000000b
2	0000000000000001b
		3	0000000000000010b
4	0000000000000100b
		5	0000000000001000b
6	0000000000010000b
		7	0000000000100000b
8	0000000001000000b
		9	0000000010000000b
10	0000000100000000b

11	0000001000000000b
		12	0000010000000000b
13	0000100000000000b
		14	0001000000000000b
15	0010000000000000b
		16	0100000000000000b
17	1000000000000000b

图5是按照本发明实施例的RAM芯片检测方法的流程图。以上述的64KB的RAM芯片为例进行说明。

在步骤S50，将被检测的存储单元的当前地址设置为上面列表中的第1存储单元的地址(即，0000000000000000b)，开始RAM芯片的地址总线的检验操作。

在步骤S51，将存储单元当前地址中的数据保存在对应的临时寄存器中。

在步骤S52，判断存储单元当前地址是否与第17单元的地址相同，若相同，则进行步骤S60；在步骤S52的比较结果为不同，则将当前地址设定为下一单元的地址，则返回步骤S51，重复步骤S51-S52，直到上述17个存储单元的数据均保存在临时寄存器中为止。

在步骤S60，将被检测的存储单元的当前地址设置为第1存储单元的地址，然后在步骤S61，将对应的数据写入当前存储单元中。

在步骤S62，判断存储单元当前地址是否与第17单元的地址相同，若相同，则进行步骤S70；若不同，则将当前地址设定为下一单元的地址，返回步骤S61，重复步骤S61-S62，直到上述17个存储单元的数据分别写入对应的第1数据、第2数据......第17数据为止。其中第1数据、第2数据......第17数据彼此不同。例如写入上述17个存储单元的第1数据、第2数据......第17数据可以依次分别为00000001、00000010、00000011、00000100、......00010001。

在步骤S70，将被检测的存储单元的当前地址设置为第1存储单元的地址，然后在步骤S71，将当前存储单元中的数据保存至一结果数组中作为结果数据中的对应元素。

在步骤S72，判断存储单元当前地址是否与第17单元的地址相同，若相同，则进行步骤S80；若不同，则将当前地址设定为下一单元的地址，返回步骤S71，重复步骤S71-S72，直到将上述17个存储单元的数据均保存至结果数组为止，从而生成结果数组。

在步骤S80，将被检测的存储单元的当前地址设置为第1存储单元的地址，然后在步骤S81，将对应的临时寄存器中的数据写回到存储单元当前地址中，然后进行步骤S82。

在步骤S82，判断存储单元当前地址是否与第17单元的地址相同，若相同，则进行步骤S90。若不同，则将当前地址设定为下一单元的地址，返回步骤S81，重复步骤S81-S82，直到将临时寄存器中的对应数据依次恢复到17个存储单元中为止。

在步骤S90，分析结果数组中的数据，判断RAM存储芯片中的地址总线引脚中是否存在短路和断路的缺陷。然后结束本发明的RAM芯片检测方法。

在上述步骤S90中，判断RAM存储芯片中的地址总线引脚中是否存在短路和断路的缺陷的具体方法举例如下：

例如，对于图3所示的RAM芯片地址总线中RAM存储器单元的相邻地址引脚例如A0和A1之间存在短路的情况，则地址引脚A0和A1具有相同的电压电平，因此对上表中的第2存储单元(地址0000000000000001b)和第3存储单元(地址0000000000000010b)的检验操作实际上是在同一个存储单元上进行的，因此第2存储单元中写入的第2数据将被第3存储单元写入的第3数据覆盖，即第2存储单元中的数据将与第3存储单元中的数据(例如上述第3数据00000011)相同，而不是第2数据00000010。也即当检测到结果数组中与编号相邻的存储单元中的数据对应的数据相同(也即与计划写入的数据不同，出现变化)时，就能够判断相应的地址线存在缺陷。

例如，对于图4所示的RAM芯片地址总线中的RAM存储器单元与其地址引脚(例如地址引脚A0)之间存在断路的情况，由于RAM存储器单元的地址引脚A0上存在着断路，因此，假定在断路的情况下RAM存储器单元的地址引脚A0的电压电平为低电平。因此对上表中的第1存储单元(地址0000000000000000b)和第2存储单元(地址0000000000000001b)的检验操作实际上是在同一个存储单元上进行的，因此第1存储单元中写入的第1数据将被第2存储单元写入的第2数据覆盖，即第1存储单元中的数据将与第2存储单元中的数据(例如第200000010)相同，而不是第1数据00000001。也即当检测到结果数组中与编号相邻的存储单元中的数据对应的数据彼此相同(也即与计划写入的数据不同，出现变化)时，就可判断相应的地址线存在缺陷。

因此，在步骤S90根据检验结果数组的结果判断RAM存储芯片中的地址总线引脚中是否存在短路或断路的缺陷时，只需判断在结果数组中与第1存储单元-第17存储单元中写入的检验数据对应的数据是否出现了相同的数据，也即判断结果数组中是否存在相同的元素，如果出现了相同的数据(也即出现了相同的元素)，则RAM芯片的存储单元与其相应的地址引脚之间或者RAM芯片的存储单元地址引脚之间一定存在着断路或者短路的缺陷。如果没有出现了相同的数据(也即没有出现了相同的元素)，则RAM芯片存储单元地址引脚不存在断路或短路缺陷，此时还需要使用如图2所示的现有技术中的测试方法来对RAM芯片的存取进行进一步的测试。

本发明的RAM测试算法的伪代码如下：

应该注意的是，在上述图5的RAM芯片测试方法中，有一个暗含的假设，就是假定RAM芯片的数据总线是正常的。但是在通常的检测中，并不能事先确定数据总线是否正常，数据总线也需要检测才能确定是否正常。

因此，在图5的步骤S90根据检验结果数组的结果判断RAM存储芯片中的地址总线引脚中是否存在短路或断路的缺陷时，如果出现了相同的数据(也即出现了相同的元素)，则在除去上述假设后可以确定的是RAM芯片测试不通过，其中RAM芯片测试地址引脚或者RAM芯片的存储单元数据引脚一定存在着断路或者短路的缺陷；如果没有出现了相同的数据(也即没有出现了相同的元素)，则RAM芯片存储单元地址引脚一定不存在断路或短路缺陷，此时还需要使用如图2所示的现有技术中的测试方法来对RAM芯片的数据引脚进行进一步的测试。

根据本发明的RAM芯片测试方法既能够检测RAM芯片地址引脚之间的短路又能够检测RAM芯片地址总线引脚的断路。而且根据本发明的RAM芯片测试方法非常简单且快速高效。

虽然已经图示和描述了所考虑的本发明的示例实施例，但是本领域技术人员可以理解，随着技术的进步，可以作出各种变更和修改并可以用等价物替换其元素而不背离本发明的真实范围。

Claims

1.一种通过随机存取存储器RAM芯片地址引脚检测缺陷的测试方法，其特征在于包括：

向数量等于RAM芯片地址总线位数增加一、地址为全零以及地址为各条地址总线依次唯一地为1且其余地址总线为0的、特定的RAM存储单元写入相应的彼此不同的数据；

读出所述特定的RAM存储单元中的对应数据，形成结果数组；

确定结果数组中是否存在相同的元素；以及

如果结果数组中存在相同的元素，则判断RAM芯片引脚存在布线缺陷；如果结果数组中不存在相同的元素，则判断RAM芯片地址引脚不存在布线缺陷。

2.如权利要求1所述的测试方法，其中所述RAM芯片地址引脚缺陷包括RAM芯片的地址引脚之间的短路或者RAM芯片地址引脚的断路。

3.如权利要求1所述的测试方法，其中在向特定的RAM存储单元写入相应的彼此不同的数据之前，还包括：

将所述特定的RAM存储单元中的数据缓存在临时存储器中。

4.如权利要求1所述的测试方法，其中在形成结果数组之后，还包括：

将缓存在临时存储器中的数据写回到所述特定的RAM存储单元中。

5.如权利要求1所述的测试方法，其中在判断RAM芯片地址引脚中不存在缺陷之后，还包括对RAM芯片的全部存储单元的数据存取功能进行测试。