JPH0766353B2

JPH0766353B2 - Ｉｃメモリの救済方式

Info

Publication number: JPH0766353B2
Application number: JP59063357A
Authority: JP
Inventors: 洋二八巻; 重徳笠井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-04-02
Filing date: 1984-04-02
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPS60209999A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、予備ライン或いは予備ブロック等の予備メモ
リを搭載したICメモリにおいて、不良ビットが存在する
ラインを例えば上記予備ラインと交換し、そのICメモリ
を良品として救済するための不良ビット救済方式に関す
る。

〔発明の背景〕

一般に、プログラム可能な読出し専用メモリアレイ（PR
OM）またはランダム・アクセス・メモリアレイ（RAM）
は、行と列のマトリクスに配置されてアドレスを有する
２進素子アレイと、このアレイに結合されるデコーダと
を備えている。このようなメモリにおいては、行と列方
向に予備のワード線、データ線（以下両者を総称すると
きは予備ラインという）を内蔵せしめ、不良ビットが存
在するラインを予備ラインと交換することが既に周知で
あり、ICメモリの生産性向上に大きく寄与している。

さて、かかる予備ラインを備えたメモリにおいては、マ
トリクス上にランダムに存在する複数個の不良ビット
を、行又は列のどの予備ラインで救済するかが、１つの
技術課題である。

従来、このような予備ラインによる不良ビットの救済確
定処理について、IEEE JOURNAL OF SOLID−STATE CIRCU
ITS,VOL.SC−16,NO.5,OCTOBER1981におけるROBERT T.SM
ITHらによる“Laser Programmable Redundancy and Yie
ld Improvement in a 64K DRAM"と題する文献、及び、1
982IEEE Test ConferenceにおけるY.Hayasakaらによる
“Testing System For Redundant Memory"と題する文献
に論じられている。

さて、ICメモリに予備ライン或いは予備ブロックを導入
する場合には、ICメモリの装置構成、物理構成等の考慮
が重要であり、これはICメモリの救済解析時にも言え
る。即ち、ICメモリの装置構成、物理構成等の観点か
ら、複数個求められる救済解のうち最適の救済解を選択
することが望ましい。

例えば、近年、ICメモリには、不良ビットの存在するブ
ロックと複数ライン同時に交換可能な予備ブロックが搭
載されるようになってきた。そして、この予備ブロック
に対して用意されているプログラマブルデコーダに、不
良ビットの存在するブロックのアドレスがプログラムさ
れる仕組になっている。この予備ブロックとしては、列
方向のものと行方向のものとがあるが、ICメモリ中の予
備ブロックの配置上等の問題から動作マージン等が異な
る場合には、行と列のどちらの予備ブロックを優先的に
使用するか等の、品質、性能保持の配慮が必要である。

またプログラマブルデコーダをプログラムする場合に
は、例えば特開昭53−10228号公報に見られるような電
気的な方法、或いはレーザーを用いる方法等があるが、
このようなプログラミングは、電子デバイスであるICメ
モリに対しては一種のストレスとなり、信頼性の低下を
招く虞れがある。

例えば、これらのプログラマブルデコーダは、論理的に
“1"となるビットのみプログラムされる形式であると
し、また一方、この“1"の個数は不良ビットの存在する
ブロックのアドレスに依存することとすれば、“1"の個
数の最も少ない救済解が望ましい。

以上述べた品質、性能保持、或いは信頼性の維持等を考
慮した救済解決定については、前記２者の救済確定方式
には認識されていなかった。

〔発明の目的〕

本発明は、予備ラインを有するICメモリの回路、レイア
ウト構成、製造プロセスの状態を考慮し、信頼性と性能
の低下の少ない救済解を求めるようになしたICメモリの
救済方式を提供することを目的とする。

〔発明の概要〕

本発明は、行及び列方向に予備ラインを有するICメモリ
をテストし、そのテスト結果から行及び列の救済解を求
めるようになしたICメモリの救済方式において、予備ラ
インの不良ビットに対する割り当てが予備ライン数以内
となる救済解をリストアップする第１の工程であって、
行側からの予備ラインの本数以内の割り当ての組み合わ
せに対して列側からの予備ラインの本数以内の割り当て
を組み合わせることによって救済解の候補となる行側列
側予備ラインの組、または列側からの予備ラインの本数
以内の割り当ての組み合わせに対して行側からの予備ラ
インの本数以内の割り当てを組み合わせることによって
救済解の候補となる行側列側予備ラインの組をリストア
ップする第１の工程と、該第１の工程にてリストアップ
された各救済解を、（イ）行及び列の予備ライン数が最小である条件（ロ）行又は列の予備ラインの使用を非優先となす条件（ハ）不良ラインをプログラミングする際のヒューズ溶
断数が少ないとする条件のうちの１つ又は複数の条件によって選別する第２の工
程とを有し、該第２の工程によって選別された救済解を
最適救済解と決定するようになしたことを特徴とする。

〔発明の実施例〕

まず、本発明によるメモリテストの概要を、第１図によ
り説明する。なお、以下の説明においてラインとは、特
にことわりのない場合はブロックも含むものとする。第
１図において、１は制御・処理装置、２はメモリテス
タ、3,4はゲート、５は比較器、６は不良情報解析メモ
リ、８は救済条件テーブル、９は不良ビット救済処理装
置、10は被テストのICメモリである。

制御・処理装置１は、メモリテスト２に対して起動信号
を送出する。

これにより、メモリテスタ２は、被テストのICメモリ10
に対して、まず、データの書込みを行う。このとき、ゲ
ート3,4は切替信号によって書込みモードとなってお
り、不良情報解析メモリ６には何も取り込まれないよう
になっている。

次に、メモリテスタ２は、ICメモリ10の内容をチェック
する。すなわち、ゲート3,4を読出しモードに切り替
え、ICメモリ10および不良情報解析メモリ６に同一アド
レス指定をするとともに、読出し期待値を出力し、比較
器５は、それをICメモリ10の出力する読出データと比較
し、そのテスト結果を不良情報解析メモリ６に書き込
む。不良のある場所には“1"が、正常な場所には“0"が
記憶される。この処理を終了すると、メモリテスタ２
は、制御・処理装置１に対して終了信号を返送する。

ここで仮に、メモリビットマトリクスが12×12のICメモ
リ10をテストしたものとし、不良情報解析メモリ６に得
られたテスト結果が、第２図（ａ）の不良ビット分布
（不良ビットを×印にて示す）の場合を例として、この
ICメモリの救済方式を説明する。

以下の処理は、第１図における制御・処理装置１が実行
する。まず、メモリビットマトリクス11の中の不良ビッ
トの個数を、行方向及び列方向に加え合せると、行方向
ラインフェイルカウンタ12及び列方向ラインフェイルカ
ウンタ13には、第２図（ａ）に示す結果が得られる。こ
こで、行方向ラインフェイルカウンタ12と列方向ライン
フェイルカウンタ13が“0"でないラインの交点を要素と
するマトリクスを作ると、第２図（ｂ）に示すような不
良ビットマトリクス14が得られる。

今、第２図（ａ）に示したメモリビットマトリクス11
に、２行２列の予備ラインが設けられているとする。こ
の時、メモリビットマトリクス11中の不良ビットを予備
ラインで置き換える問題は、上記不良ビットマトリクス
14の中の不良ビットに、２行２列の予備ラインを割り当
てる問題となる。

この割り当て（即ち救済解）の存在の有無の判定、存在
する救済解の数え上げについて、以下に説明する。この
割り当て方法には、行側からの割り当て法と、列側から
の割り当て法がある。

まず、行側からの割り当て法を、第３図を用いて説明す
る。この３行４列の不良ビットマトリクス14の行に対し
ては、最大２行までの予備行を割り当てることができ
る。第３図（ａ）において、22は予備行マスクベクト
ル、25は予備列割り当てベクトル、21及び24はそれぞれ
予備行使用本数列及び予備列使用本数列である。

第１に、予備行を１本も使用しない場合は、予備行マス
クベクトル22のに示す１通りしかない。この時、予備
列の使用本数は、予備列割り当てベクトル25及び予備列
使用本数列24に示す様に、４本必要となり、全ての不良
ビットを救済することが不可能であることが理解され
る。

第２に、予備行を１本だけ使用する場合は、同図（ａ）
に示す，，の３通りが存在する。この時、必要と
なる予備列割り当てベクトル25の，，が得られ、
そのうちが予備列２本以内の条件を満たしている。

最後に、予備行を２本使用する場合は、予備行マスクベ
クトル22の，，の３通りが存在する。この時、全
てが予備列２本以内という条件を満足している。

以上の様に、与えられた予備行数内における全ての予備
行の割り当ての方法に対し、残りの不良ビットを救済す
るのに何本の予備列が必要になるかを計算し、その計算
値が、与えられた予備列数内にある時に、その割り当て
が救済可能解であることが求められる。この様な、全て
の予備行の割り当ての発生は、第３図（ａ）を参照すれ
ば、プログラム等により容易に実現が可能であることは
明らかであろう。

この結果、第３図（ｂ）に示すように、予備行使用本数
例、予備行マスクベクトル、予備列使用本数列及
び予備列割り当てベクトルからなる４通り（NO.1〜N
O.4）の救済解テーブル26が得られる。また、NO.1〜NO.
4の救済解の救済模式図を、それぞれ同図（ｃ）〜
（ｆ）に示す。

以上のような、行側からの割り当てによる救済解を導き
出す場合においては、実際には、予備行がｎ本の場合に
救済解が得られなければ、ｎ−１本でも得られない。従
って、不良ビットマトリクス14に対しては、最大予備行
数から降べき順に割り当てを行なう方が実用的である。
具体的には、第３図（ａ）において、，，，，
，，の順である。次に、この３行４列の不良ビッ
トマトリクス14に対する列側からの割り当て法を、第４
図を用いて説明する。第４図（ａ）において、34は予備
列マスクベクトル、32は予備行割り当てベクトル、35及
び31はそれぞれ予備列使用本数列及び予備行必要本数例
である。

不良ビットマトリクス14に対しては、最大２列までの予
備列を割り当てることができる。この割り当てとして列
側から予備列マスクベクトル34（このベクトルは行ベク
トルであり、この場合は４次元となる）を発生させ、各
々のベクトルに対して、行側で予備ラインが必要となる
位置を表わす予備行割り当てベクトル32を得る。この予
備行割り当てベクトル32（このベクトルは列ベクトルで
あり、この場合は３次元である）の各々に対して、その
中の“1"の個数を計数して、予備行必要本数列31を得
る。この予備行必要本数列31の中から、与えられている
予備行の本数２本以内のものを選ぶことにより、救済可
能解が得られる。

この結果、第４図（ｂ）に示すように、予備列使用本数
列，予備列マスクベクトル，予備行必要本数例及
び予備行割り当てベクトルからなる救済解テーブル36
が得られる。実際には、上記した行側からの割り当て法
と同様の理由から、最大予備列数から降べき順に割り当
てを行なうことが実用的である。

一般に、行側からの割り当て法では、不良ビットマトリ
クスをｎ行ｍ列とし予備行をn_dとする時、で全ての割り当てを尽くすことができる。

また列側からの割り当て法では、同じく不良ビットマト
リクスをｎ行ｍ列とし、予備行をn_wとすると、で全ての割り当てを尽くすことができる。

上記の予備列マスクベクトルの数を表現しており、また、は予備行マスクベクトルの数を表現している。

次に、第３図の処理手順について、第５図を用いて説明
する。第５図（ａ）は、行側からの割り当て法の処理手
順の例を示すフローチャートである。なお以下の説明に
おいて予備ラインの数は、第３図の説明と同様に、２行
２列とする。

まず、ステップ51により、第３図（ａ）に示した予備行
マスクベクトル22（〜）を発生する。

次に、ステップ52により、予備列割り当てベクトル生成
処理を実行する。即ち、ステップ51にて発生した予備行
マスクベクトル22の各“1"に対応する不良ビットマトリ
クス14の行をマスクし、列方向に論理和することを、各
予備行マスクベクトル22に対して行なうことにより、第
３図（ａ）に示す予備列割り当てベクトル25（〜）
を得る。

そして、ステップ53にて、予備列割り当てベクトル25の
中の“1"の個数を数えることにより、予備列必要本数列
24を得る。

最後に、ステップ54にて、救済解列挙処理を行なう。即
ち、ステップ53にて得られた予備列必要本数列24の中か
ら、予備列必要本数が２本以内のものについて、それぞ
れ予備行使用本数列21、予備行マスクベクトル22、当該
予備列使用本数列24及び予備列割り当てベクトル25を列
挙し、第３図（ｂ）に示すような行側からの割り当てに
よる救済解テーブル26を得る。

なお、列側も同様の方式で救済解を得ることができ、ま
た上記２つの割り当て法は、ハードウエアで実現するこ
とも勿論可能である。

次に、列挙された救済解の中から、ICメモリの品質，性
能及び信頼性を考慮した最適の救済解の選択について、
第３図（ｂ）及び（ｃ）〜（ｆ）に示した行側からの割
り当てによる４つの救済解を例にとって、以下説明す
る。

まず、第１の選択例として、次の２つの条件、即ち、第
１の予備ライン数が最小であること、第２に予備列の使
用が非優先である場合（但し、第１の条件の方が優先度
が高いとする）について、説明する。

第１の条件から、第３図（ｂ）の救済解テーブル26の４
つの救済解のうち、予備ライン数が“3"であるところの
NO.1（同図（ｃ）参照）及びNO.4（同図（ｆ）参照）の
救済解がまず選び出される。次に予備列非優先という第
２の条件から、予備列の使用数の少ない同図（ｆ）に示
すNO.4の救済解が求められる。これらの処理は、第３図
（ｂ）における予備行使用本数列及び予備列使用本数
列を参照すれば、比較的容易な比較演算にて求められ
ることは明らかであろう。

次に、第２の選択例として、前述した電気的な方法或い
はレーザーによってプログラマブルデコーダをプログラ
ミングする際の、ストレス軽減を選択条件とする場合に
ついて述べる。

第３図（ｃ）〜（ｆ）に示した救済解を実際にプログラ
ミングするには、救済すべきライン（例えば第３図
（ｃ）〜（ｆ）において、ワード線W4,W6及びW11,デー
タ線D2,D7,D9及びD11）のアドレスをプログラムしなけ
ればならない。第６図（ａ）は、不良ラインをプログラ
ミングする場合において、そのアドレス名称を２進数
で表わしたビットパターンと、そのビットパターン
の中に存在する“1"の個数の計数値（前述した特開昭
53−10228号公報の発明においては、このの個数だけ
ヒューズを溶断することになる）を表わした不良ビット
マトリクスアドレスビットパターンテーブル61を示す。

一方、第６図（ｂ）は、第３図（ｂ）〜（ｆ）で求めら
れたNO.1〜NO.4の４通りの救済解各々について、ヒュー
ズ溶断数62を求めた図である。即ち、各救済解の行側
（ワード線）のプログラムビット数と、列側（データ
線）のプログラムビット数から、総プログラムビット
数を求めると、最小のヒューズ溶断数“7"を持つ救済
解NO.2及びNO.4が得られる。

この第２の選択例については、２つの救済解が得られた
が、別の条件、例えば前述の第１の選択例を加味すれ
ば、NO.4の救済解が最適の救済解として得られること
は、容易に理解されるであろう。

上述した第１の選択例及び第２の選択例の処理手順につ
いて、第５図（ｂ）のフローチャートを用いて説明す
る。第５図（ｂ）において、Ａは、第１の選択例におい
て第１の条件として説明した最小ライン数選択処理、Ｂ
は、同じく第１の選択例において第２の条件として説明
したマージン不足による予備列非優先処理、Ｃは、第２
の選択例において説明したプログラミング時のストレス
軽減処理である。この時、ステップ56におけるループ回
数処理のループ回数を、第５図（ｃ）に示したレジスタ
58、即ち第１図の制御・処理装置１内に備えられたレジ
スタ58で制御される。また、ステップ55における処理選
択処理は、第１図及び第５図（ｃ）に示した救済条件テ
ーブル８から、制御・処理装置１の操作によって、処理
が選択される。この結果、救済条件テーブル８の登録名
称A,B,C…等を書き替えるとともに、レジスタ58の値を
変えることにより、複雑な実行手順を取ることが可能と
なり、条件判定も柔軟となる。

なお、第５図（ｄ）は、第５図（ａ）に示したフロー
（ステップ59として総称する）と、第５図（ｂ）に示し
たフロー（ステップ60として総称する）とを連続させた
ものである。これにより、救済解の列挙の後、最適救済
解が求められる。

以上の処理によって求められた最適救済解は、制御・処
理装置１から前述したヒューズ溶断を実行する不良ビッ
ト救済処理装置９へ転送される。従って、不良ビット救
済処理装置９が制御・処理装置１の起動信号によって起
動されると、不良ビット救済処理装置９はICメモリ10に
対して前述のプログラミングを行ない、これが終了する
と、制御・処理装置１に対して終了信号を出力する。

なお前述の説明においては、不良ラインを予備ラインで
置き換えるようになしたICメモリについて説明したが、
本発明によれば、ブロック単位で置き換えるICメモリに
も適用できることは勿論である。即ち、第７図（ａ）に
示すようなブロック単位救済のメモリビットマトリクス
71は、予備行ブロックとの置き換え単位行ブロックを２
行、予備列ブロックとの置き換え単位列ブロックを２列
持ち、これらの予備行ブロックが２つ及び予備列ブロッ
クが２つある場合には、単位列ブロックと単位行ブロッ
クを１本のラインと考え、それらの交差領域内の良．不
良状態を論理和して１ビットで表現することで、等価的
に第７図（ｂ）に示す４行４列のメモリビットマトリク
ス72となる。これに対して、予備行２本、予備列２本と
考えることにより、前述したライン処理と同等の処理が
適用できる。

次に本発明の第２の実施例について、第８図乃至第14図
を用いて説明する。第８図の実施例が、第１図の実施例
と異なる点は、不良情報解析メモリ６と制御・処理装置
１との間に、不良情報圧縮装置７が設けられた点であ
る。

メモリテスタ２によるICメモリ10のテスト、及び不良情
報解析メモリ６のデータ書込みについては、第１の実施
例と同様である。以下、テスト終了後の動作説明を行な
う。

メモリテスタ２から終了信号を受けた制御・処理装置１
は、不良情報圧縮装置７に対して起動信号を送出する。
この起動によって不良情報圧縮装置７が行う処理を第９
図によって説明する。ここで、テストされるICメモリ10
としては、予備データ線を２本、予備ワード線を２本か
つ12×12のメモリビットマトリクスを持つものを例と
し、不良情報解析メモリ６に取り込まれた不良ビット分
布91が、第９図（ａ）に示すようなものであったとす
る。

このメモリビットマトリクスの内容について各ラインご
との不良ビット数を計算し、行方向ラインフェイルカウ
ント92と列方向ラインフェイルカウント93を得る（ステ
ップ94a）。

このとき、行方向にR_X本、列方向にR_Y本の予備線では、
列方向にR_X＋１個、行方向にR_Y＋１個以上の不良ビット
を持つラインは救済出来ないことからこの様なラインの
救済は確定するので、行方向に２本、列方向に２本の予
備線に対しては、不良ビット数が、各々、３個以上のラ
インのアドレスを、救済確定アドレス情報95とする（ス
テップ94b）。

また、救済確定アドレスラインを除いた残りの行方向の
カウンタ92と列方向のカウンタ93の値が“0"でないライ
ンの交点を要素とするマトリクスを、圧縮メモリビット
マトリクス96として出力する（ステップ94c）。

この処理が終了すると、不良情報圧縮装置７は、制御・
処理装置１に対して終了信号を返送する。

不良情報圧縮装置７から終了信号を受けた制御・処理装
置１は、これらの情報、すなわち、救済確定アドレス情
報95および圧縮メモリビットマトリクス96を取り込む。
この時、その圧縮メモリビットマトリクス96に含まれる
不良ビット総数の上限を、所定数（例えば８個）に設定
しておく。すると、各ライン上に不良ビットが２個以下
で不良ビット総数が高々８個の圧縮マトリクス内に存在
する部分マトリクスは、第11図（ａ）に示す15個しか存
在しない。

これらの部分マトリクス99の抽出は、部分マトリクスが
圧縮メモリビットマトリクス96中にどの様な分布をとっ
ていても下記の（１），（２），（３）に述べる様に容
易に実現可能である。

（１）第11図（ａ）の＃1,3,4,5,7,8,10,11に対して
は、ラインフェイルカウントを行うと第11図（ｂ）の10
0に示す様に必ず列方向のカウンタに“1"が存在し、こ
のラインから探索を始め、不良ビットを発見したらアド
レスを記録し、90度変更して探索を行うことによりこれ
らの部分マトリクスを抽出可能である。すなわち、圧縮
ビットマトリクス101に対しては、この手法により102の
部分マトリクス＃７を得ることが出来る。ただし、不良
ビットを発見出来ない場合が終了条件である。

（２）第11図（ａ）の＃2,6,9,12に対しては、行方向の
カウンタの“1"のラインから探索を開始することにより
これらの部分マトリクスを抽出可能である。

（３）第11図（ａ）の＃13,14,15に対しては、上記
（１）と（２）が終了した後に、不良ビット数が２個の
ラインから探索することによりこれらの部分マトリクス
を抽出可能である。

この手法をとることにより、第10図（ａ）に示した様な
圧縮メモリビットマトリクス96という大きな問題を、第
11図（ａ）に示す部分マトリクスという小さな独立な問
題に分解し、各々独立に第３図あるいは第４図で説明し
た数え上げ手法にて、救済候補解を数え上げることが出
来る。

この手法の利点としては、救済解の数え上げと同時にこ
の時のプロセスの状態から考えて、生起確率が小さい部
分マトリクスが存在した場合には、救済を禁止する等の
処理が可能となることであり、救済ICメモリの品質を一
定レベルに保持することが可能となる。

この時、この第11図（ａ）に示す部分マトリクスのテー
ブルは、圧縮メモリビットマトリクス中に含まれる不良
ビットの総数を変えることにより、拡張あるいは縮小が
可能であり、プロセスの状態に容易に対処可能である。

以下、第10図によって、圧縮メモリビットマトリクス96
に対する予備のデータ線，ワード線の割り当て処理97の
詳細を説明する。

第11図（ｂ）に用いて述べた抽出法により、ステップ97
aにて、部分マトリクス，が得られる。次にステッ
プ97bにて、第３図及び第４図を用いて説明した数え上
げ法により、残りの予備ライン数がワード線１本，デー
タ線２本以内の救済解の数え上げを行なうことにより、
部分マトリクスに対しては３通り、同に対しては２
通りの予備ライン割当てが可能となる。圧縮メモリビッ
トマトリクス96全体に対しては、これらの線形結合のう
ちから予備のデータ線が２本，ワード線が１本以内のも
のを選び、救済候補解98とする。

また、一般に、この様な部分マトリクスに分解せずに、
得られた圧縮メモリビットマトリクス（例えば96）に対
して第３図あるいは第４図で説明した数え上げ手法を用
いて、残りの予備線数内で、救済候補解（例えば96に対
しては、98）を得ることももちろん可能である。

更にまた、この第10図（ｂ）の予備データ線，ワード線
割当処理97の、他の手法として部分マトリクス99に対し
て予め与えられている予備のデータ線，および予備のワ
ード線数内（例えば各々、２本以内）という条件で、数
え上げテーブル化しておいた部分マトリクスと部分マ
トリクスの救済解の組合せの中から、残りの予備ライ
ン数（例えばワード線１本，データ線２本）以内で救済
可能なものを救済候補解98として得ることも可能であ
る。この様にするとテーブル化しておいた分だけ処理が
早くなる。

さて、このような救済候補解98は、残された予備のデー
タ線２本，予備のワード線１本という条件のもとで、す
べての解をリストアップしている。この救済候補解98を
リストアップしたところで救済解決定処理を行う。

救済解決定処理を第12図によって説明する。

本処理は、不良情報圧縮処理94で求めた救済確定アドレ
ス情報95と救済候補解98とを入力とし、救済解104を出
力とするものである。

まず、救済確定アドレス情報95と救済候補解98との組合
せの中から、予備のデータ線，ワード線が各々与えられ
た予備ライン数である２本以下のものをリストアップす
る。このリストアップをされたものに対して救済条件の
判定をする。この条件は、救済条件テーブル８に格納さ
れており、制御・処理装置１が参照するもので、その内
容も自由に設定可能である。

第13図にこの救済条件テーブル８を示した。項目NO.1,
2,3のn₁,n₂,n₃に対しては値が任意に設定可能である。
各々の項目に対しては、チェック実行の有無を指定可能
としておき、例えば第５図の（ｂ）を用いて述べた処理
方式を採用すれば柔軟な条件判定が可能となり、条件追
加も容易である。

第14図には、全体処理フローチャートを示した。まず不
良情報圧縮処理94を行う。次に、予備データ線，ワード
線割当処理97を行い、最後に救済解決定処理103を行
う。

このようにして求められた救済解105は、不良ビット救
済処理装置９に救済アドレスとしてセットされる。そし
て、制御・処理装置１から起動信号が送出されると、不
良ビット救済処理装置９は、ICメモリ10に対してヒュー
ズ溶断等の救済処理を実行する。救済処理が終了する
と、制御・処理装置１に対して終了信号を返送する。

制御・処理装置１は、次のICメモリ10に対し、同様な処
理を繰り返して行う。

〔発明の効果〕

以上、詳細に説明したように、本発明によれば、少ない
予備ラインで確実に不良ラインを救済することができる
ので、ICメモリ製造の歩留り向上，効率向上に顕著な効
果が得られる。

特に、全て救済解に対して、所定の条件のふるいをかけ
ることにより、最適の救済解が求められるので、ICメモ
リの品質保持，信頼生維持に優れた効果を発揮する。

【図面の簡単な説明】

図面はいずれも本発明に係わり、第１図は、本発明に係
るICメモリの救済方式の第１の実施例が適用されるメモ
リテストシステムの構成図、第２図（ａ）は、テスト結
果を含むメモリビットマトリクス図、第２図（ｂ）は、
不良ビットマトリクス図、第３図（ａ）は、行側からの
割り当てによる救済解数え上げを示す模式図、第３図
（ｂ）は救済解テーブル、第３図（ｃ）〜（ｆ）は救済
解の模式図、第４図（ａ）は列側からの割り当てによる
救済解数え上げを示す模式図、第４図（ｂ）は救済解テ
ーブル、第５図（ａ），（ｂ），（ｃ）及び（ｄ）はそ
れぞれ制御・処理装置が実行するフローチャート、第６
図（ａ）は、不良ビットマトリクスアドレスビットパタ
ーンテーブル、第６図（ｂ）は、プログラムビット数テ
ーブル、第７図（ａ），（ｂ）は、それぞれブロック単
位救済メモリビットマトリクスと等価的メモリビットマ
トリクスである。第８図は、本発明に係るICメモリ救済
方式の第２の実施例が適用されるメモリテストシステム
の構成図、第９図は、その不良情報圧縮処理の手順図、
第10図は、同予備ライン割当て処理の手順図、第11図
は、同部分マトリクス解析テーブルの説明図、第12図
は、同救済解決定処理の手順図、第13図は、同救済条件
テーブルの説明図、第14図は、同全体処理の手順図であ
る。１……制御・処理装置、２……メモリテスタ６……不良情報解析メモリ７……不良情報圧縮装置、８……救済条件テーブル９……不良ビット救済処理装置 10……ICメモリ 11……メモリビットマトリクス 12……行方向ラインフェイルカウンタ 13……列方向ラインフェイルカウンタ 14……不良ビットマトリクス

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭56−34198（ＪＰ，Ａ) 特開昭58−203699（ＪＰ，Ａ) 特開昭53−10228（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】行及び列方向に予備ラインを有するICメモ
リをテストし、そのテスト結果から行及び列の救済解を
求めるようになしたICメモリの救済方式において、予備ラインの不良ビットに対する割り当てが予備ライン
数以内となる救済解をリストアップする第１の工程であ
って、行側からの予備ラインの本数以内の割り当ての組
み合わせに対して列側からの予備ラインの本数以内の割
り当てを組み合わせることによって救済解の候補となる
行側列側予備ラインの組、または列側からの予備ライン
の本数以内の割り当ての組み合わせに対して行側からの
予備ラインの本数以内の割り当てを組み合わせることに
よって救済解の候補となる行側列側予備ラインの組をリ
ストアップする第１の工程と、該第１の工程にてリストアップされた各救済解を、（イ）行及び列の予備ライン数が最小である条件（ロ）行又は列の予備ラインの使用を非優先となす条件（ハ）不良ラインをプログラミングする際のヒューズ溶
断数が少ないとする条件のうちの１つ又は複数の条件によって選別する第２の工
程とを有し、該第２の工程によって選別された救済解を最適救済解と
決定するようになしたことを特徴とするICメモリの救済
方式。