JPS60209999A - Ｉｃメモリの救済方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、予備ライン或込は予備ブロック等の予備メモ
リを搭載したｒｃメモリにおいて、不良ビットが存在す
るライン金例えば上記予備ラインと交換し、そのＩＣメ
モリケ良品として救済するための不良ビット救済方式に
関する。

〔発明の背景〕

一般に、プログラム可能な読出し専用メそリアレイ（Ｆ
ＲＯＭ　）まだはランダム・アクセス・メモリアレイ（
ＲＡＭ）は、行と列のマトリクスに配置されてアドレス
１有する２進素子アレイと、このプレイに結合されるデ
コーダとを備えている。このようなメモリにおりては、
行と列方向に予備のワード線、データ線（以下両者を総
称するときは予備ラインという）を内蔵せしめ、不良ビ
ットが存在するライン全予備ラインと交換することが既
に周知であシ、ＩＣメモリの生産性向上に大きく寄与し
ている。

さて、かかる予備ライン金偏えたメモリにおいては、マ
トリクス上にランダムに存在する複数個の不良ビラトラ
、行又は列のどの予備ラインで救済するかが、１つの技
術課題である。

従来、このような予備ラインによる不良ビットの救済確
定処理について、ＩＥＥＥ　ＪＯＵＲＮＡＬ　０ＦＳＯ
ＬＩＤ−５ＴＡＴＥ　ＣＩＲＣＵＩＴＳ、ＶＯＬ、５（
：’−１６．ＮＯ，５，０ＣＴＯＢＥＲ１９８１におけ
るＲＯＢＥＲＴ　Ｔ、ＳＭＩＴＨらによるＬａｚａｒＰ
ｒｏｇｒａｍｍａｂｌｅ　ＲｍｔＬｕｎｄａｎｃｙ　ａ
ｎｄ　ＹｉａｌｔＬ　）ｍｐｒｏｖｇｍｇｎｔｉα６４
Ｘ　ＤＲＡＭ”　と題する文献、及び、１９８２ＩＥＥ
Ｅ　Ｔａｒｔ　Ｃｏｎｆｍｒｇｎｃ−におけるＹ、Ｅａ
ｙａｚａｋａらによるＴａｓｔｉｎｇ　Ｓｙｓｔｇｍ　
Ｆｏｒ　Ｒｅｄｕｎｄａｎｔ　Ｍｅｍｏｒｙ”と題する
文献に論じられている。

さて、ＩＣメモリに予備ライン或いは予備ブロックを導
入する場合には、ＩＣメモリの装置構成、物理構成等の
考慮が重要であシ、これはＩＣメモリの救済解析時にも
言える。即ち、ＩＣメモリの装置構成、物理構成等の観
点から、複数側木められる救済解のうち最適の救済解全
選択することが望ましい。

例えば、近年、ＩＣメモリには、不良ビットの存在する
ブロックと複数ライン同時に交換可能な予備ブロックが
搭載されるようになってきた。そして、この予備ブロッ
クに対して用意されているプログラマブルデコーダに１
不良ビツトの存在するブロックのアドレスがプログラム
される仕組になっている。この予備ブロックとしては、
列方向のものと行方向のものとがあるが、ＩＣメモリ中
の予備ブロックの配置上等の問題から動作マージン等が
異なる場合には１行と列のどちらの予備ブロックを優先
的に使用するか等の、品質、性能保持の配慮が必要であ
る。

またプログラマブルデコーダをプログラムする場合には
、例えば特開昭５３−１０２２８　号公報に見られるよ
うな電気的な方法、或いはレーザーを用いる方法等があ
るが、このようなプログラミングは、電子デバイスであ
るＩＣメモリに対しては一種のストレスとなυ１信頼性
の低下を招く虞れがある。

例えば、これらのプログラマブルデコーダは。

論理的に１″となるビットのみプログラムされる形式で
あるとし、また一方、との′１”の個数は不良ビットの
存在するブロックのアドレスに依存することとすれば、
１１″の個数の最も少ない救済解が望ましい。

以上述べた品質、性能保持、或いは信頼性の維持等を考
慮した救済解決定については、前記２者の救済確定方式
には認識されていなかりだ。

〔発明の目的〕

本発明は、予備ラインを有するＩＣメモリの回路、レイ
アウト構成、製造プロセスの状Ｍ’に考慮し、信頼性と
性能の低下の少ない救済解をめるようになしたＩＣメモ
リの救済方式を提供することを目的とする。

〔発明の概要〕

本発明は、ＩＣメモリのテスト結果から得られる予備ラ
イン或いは予備ブロックによって救済可能な全ての解を
まずめ、次に当該救済可能解に対して、所定の条屏でフ
ィルタをかけ、最も適当な救済解を導くようになしたこ
とを特徴とする。

〔発明の実施例〕

まず、本発明によるメモリテストの概要を、第１図によ
シ説明する。なお、以下の説明においてラインとは、特
にことわりの場合はブロックも含むものとする。第１図
において、１は制御・処理装置、２はメモリテスタ、３
，４はゲート、５は比較器、６は不良情報解析メモリ。

８は救済条件テーブル、９は不良ビット救済処理装置、
１０は被テストのＩＣメモリである。

制御・処理装置１は、メモリテスタ２に対して起動信号
を送出する。

これによシ、メモリテスタ２は、被テストのＩＣメモリ
１０に対して、まず、データの書込み金行う。このとき
、ケート６．４は切替信号によって書込みモードとなっ
ておシ、不良情報解析メモリ６には何も取シ込まれない
ようになっている。

次に、メモリテスタ２は、ＩＣメモリ１０の内容奢チェ
ックする。すなわち、ゲート３，４を読出しモードに切
り替え、ｒｃメモリ１０および不良情報解析メモリ６に
同一アドレス指定音するとともに１読出し期待値音出力
し、比較器５は、それｆｌｃメモリ１０の出力する読出
データと比較し、そのテスト結果を不良情報解析メモリ
６に書き込む。不良のある場所には１″が、正常な場所
には加”が記憶される。この処理を終了すると、メモリ
テスタ２は、制御・処理装置１に対して終了信号を返送
する。

ここで仮に、メモリビットマトリクスが１２×１２のＩ
Ｃメモリ１０ｔ−テストしたものとし、不良情報解析メ
モリ６に得られたテスト結果が、第２図（１）の不良ビ
ット分布（不良ビラトラＸ印にて示す）の場合を例とし
て、このＩＣメモリの救済方式全説明する。

以下の処理は、第１図における制御拳処理装置１が実行
する。１ず、メモリビットマトリクス１１の中の不良ビ
ットの個数を、行方向及び列方向に加え合せると、行方
向ラインフェイルカウンタ１２及び列方向ラインフェイ
ルカウンタ１５には、第２図（α）に示す結果が得られ
る。ここで、行方向ラインフェイルカウンタ１２と列方
向ラインフェイルカウンタ１３が０”でないラインの交
点を要素とするマトリクスを作ると、第２図（ｈ）Ｋ示
すような不良ビットマトリクス１４が得られる。

今、ｔｉｇ２図（α］に示したメモリビットマトリクス
１１に、２行２列の予備ラインが設けられているとする
。この時、メモリビットマトリクス１１中の不良ビット
全予備ラインで置き換える問題は、上記不良ピットマト
リクス１４の中の不良ビットに、２行２列の予備ライン
を割シ尚てる問題となる。

この割シ尚て（即ち救済解）の存在の有無の判定、存在
する救済解の数え上げについて、以下に説明する。この
割り当て方法には、行側からの割り当て法と、列側から
の割シ当て法がある。

まず、行側からの割シ当て法全１第３図を用いて説明す
る。この３行４列の不良ピットマトリクス１４の行に対
しては、最大２行までの予備行を割如当てることができ
る。第３図（α）におりて、２２は予備行マスクベクト
ル、２５は予備判割シ当てベクトル、２１及び２４はそ
れぞれ予備行使用本数列及び予備列使用本数列である。

第１に、予備行を１木本使用ｌ、たい場合は一予備行マ
スクベクトル２２の■に示す１通りしかない。この時、
予備列の使用本数は、予備判割シ当てベクトル２５及び
予備列使用本数列２４に示す様に、４本必要となシ、全
ての不良ビットケ救済することが不可能であることが理
解される。

第２Ｋ、予備行を１本だけ使用する場合は、同図０に示
す■、■、■の３通りが存在する。

この時、必要となる予備列割り当てベクトル２５の■、
■、■が得られ、このうち■が予備列２本以内の条件を
満たしている。

最後に、予備行を２本使用する場合は、予備行マスクベ
クトル２２の■、■、■の３通υが存在する。この時、
全てが予備列２本以内という条件全満足している。

以上の様に、与えられた予備行数内における全ての予備
行の割シ描てに対し、残ルの不良ビラトラ救済するのに
何本の予備列が必要になるかｔ計算し、その計算値が、
与えられた予備列数内にある時に、その割シ当てが救済
可能解であることがめられる。この様な、全ての予備行
の割シ当ての発生は、第３図（１）　？参照すれば、プ
ログラム等によシ容易に実現が可能であることは明らか
であろう。

この結果、第３図（Ａ）Ｋ示すように、予備行使用本数
列■、予備行マスクベクトルの、予備列使用本数列０及
び予備判割シ当てベクトル■からなる４通ｊ）（ｍ１〜
醜４）の救済解テーブル２６が得られる。また、鵠１〜
Ｎａ４の救済解の救済模式図を、それぞれ同図（Ｃ）〜
Ｖ）に示す。

以上のような、行側からの割シ当てによる救済解を導き
出す場合においては、実際には、予備行が４本の場合に
救済解が得られなければ、ルー１本でも得られない。従
って、不良ビットマトリクス１４に対しては、最大予備
行数から降べきＩＩに割シ当てを行なう方が実用的であ
る。

具体的には、第３図（ａ）において、■、■、■。

■、■、■、■の順である。

次に１この３行４列の不良ビット！トリクス１４に対す
る列側からの割ｂａて法會、第４図を用いて説明する。

第４図（１）において、６４は予備列マスクベクトル、
３２は予備行側ｂａでベクトル、３５及び６１はそれぞ
れ予備列使用本数列及び予備行必要本数列である。

不良ピッ）−ｆ）リクス１４に対しては、最大２列まで
の予備列ｔ　１１１１ｂ当てることができる。この割シ
当てとして列側から予備列マスクベクトル３４（このベ
クトルは行ベクトルであり、この場合は４次元となる）
を発生させ、各々のベクトルに対して、行側で予備ライ
ンが必要となる位置を表わす予備石割シ当てベクトル５
２に得る。

この予備行側ｂｍてベクトル３２（このベクトルは列ベ
クトルであシ、この場合は３次元である）の各々に対し
て、その中の１１″の個数上計数して、予備行必要本数
列３１を得る。この予備行必要本数列３１の中から、与
えられている予備行の本数２本以内のものを選ぶことＫ
よシ、救済可能解が得られる。

この結果、第４図（Ａ）に示すように、予備列使用本数
列■、予備列マスクベクトルの、予備行必要本数列０及
び予備石割シ当てベクトル■からなる救済解テーブル３
６が得られる。実際には、上記した行側からの割シ当て
法と同様の理由から、最大予備列数から降べき順に割シ
当て１行なうことが実用的である。

一般に、行側からの割υ当て法では、不良ピットマトリ
クスｆｎ行ｍ列とし、予備行ｋｉｔとする時。

で全ての割シ当てを尽くすことができる。

また列側から−の割り当て法では、同じく不良ピットマ
トリクスｆｎ行痛列とし、予備行ｔ−〜とすると、 で全ての割シ当てを尽くすことができる。

上記の、！：　ｎＣ４或いは、！’　ｎ’ｉは、予備列
マスク番＋］　３日０ ベクトルの数を表現しておシ、また１、Σｎｌｉ或ｈ　
ハ、１”　ｎｃ＝は予備行マスクベクトルの数を表現ｔ
１ｍ′０ している。

次に、第３図の処理手順について、第５図を用いて説明
する。第５図（α）は、行側からの割υ幽て法の処理手
順の例？示すフローチャートである。なお以下の説明に
おいて予備ラインの数は、第３図の説明と同様に、２行
２列とする。

まず、ステップ５１によシ、第３図（ａ）に示した予備
行マスクベクトル２２（■〜■）を発生する。

次に、ステップ５２によシ、予備判割シ当てベクトル生
成処理全実行する。即ち、ステップ５１にて発生した予
備行マスクベクトル２２の各１′１″に対応する不良ビ
ットマトリクス１４０行をマスクし、列方向に論理和す
ることを、各予備行マスクベクトル２２に対して行なう
ことＫよυ、第３図←）Ｋ示す予備判割シ当てベクトル
２５（■〜■）を得る。

そして、ステップ５３にて、予備列割り当てベクトル２
５の中の１１”の個数を数えることにより、予備列必要
本数列２４を得る。

最後に、ステップ５４にて、救済解列挙処理を行なう。

即ち、ステップ５５１Ｃて得られた予備列必要本数列２
４の中から、予備列必要本数が２本以内のものについて
、それぞれ予備行使用本数列２１、予備行マスクベクト
ル２２、当該予備列使用本数列２４及び予備判割シ当て
ベクトル２５會列挙し、第６図（Ａ）に示すような行側
からの割ｂｍてによる救済解テーブル２６ｔ−得る。

なお、列側も同様の方式で救適解を得ることができ、ま
た上記２つの割ル当て法は、ハードウェアで実現するこ
とも勿論可能である。

次に、列挙された救済解の中から、ＩＣメモリの品質、
性能及び信頼性を考１した最適の救済解の選択について
、第３図（ｈ）及び（ｃ）〜σ）に示した行側からの割
シ当てによる４つの救済解を例にとって、以下説明する
。

まず、第１の選択例として、次の２つの条件。

即ち、第１に予備ライン数が最小であること、第２に予
備列の使用が非優先である場合（但し、第１の条件の方
が優先度が高いとする）ｋついて、説明する。

第１の条件から、第３図（Ａ）の救済解テーブル２６の
４つの救済解のうち、予備ライン数が′３″であるとこ
ろの蝿１（同図（Ｃ）参照）及びＮ１１４（同図の参照
）の救済解がまず選び出される。

次に予備列非優先という第２の条件から、予備列の使用
数の少ない同図σ）に示す凪４の救済解がめられる。こ
れらの処理は、第３図（Ａ）における予備行信用本数列
■及び予備列使用本数列■を参照すれば、比較的容易な
比較演算にてめられることは明らかであろう。

次に、第２の選択例として、前述した電気的な方法或い
はレーザーによってプログラマブルデコーダ會プログラ
ミングする際の、ストレス軽減を選択条件とする場合に
つｈて述べる。

第３図（Ｃ）〜のに示した救済解を実際にプログラミン
グするには、救済すべきライン（例えば第３図（Ｃ）〜
σ）において、ワード線Ｆ４．Ｆ６及びＷｌｌ、データ
線７Ｊ２，７Ｊ７．　ＩＪ９及びＤｌｌ）のアドレス？
プログラムしなけれはならない。

第６図（α）は、不良ラインヶプログラミングする場合
において、そのアドレス名称のｔ−２進数で表わしたビ
ットパターンのと、そのビットパターンのの中に存在す
る′１″の個数の計数値■（前述した特開昭５５−１０
２２８　号公報）の発明においては、との■の個数だけ
ヒユーズを溶断することになる）を表わした不良ビット
マトリクスアドレスビットパターンテーブル６１管示す
。

一方、第６図（Ａ）は、第３図（ｂ）〜ｑ）でめられ九
Ｎａ１〜ｔ＆Ｌ４の４通シの救済解各々について、ヒエ
ーズ溶断数６２ヲ求めた図である。即ち、各救済解の行
側（ワード線）のプログラムビット数のと、列側（デー
タ線）のプログラムビット数■から、総プログラムビッ
ト数■をめると、最小のヒニーズ溶断数″′７″金持つ
救済解磁２及びＮ１４が得られる。

この第２の選択例については％２つの救済解が得られた
が、別の条件、例えば前述の第１の選択例を加味すれば
、Ｉ＠４の救済解が最適の救済解として得られることは
、容易に理解されるであろう。

上述した第１の選択例及び第２の選択例の処理手順につ
いて、第５図（Ａ）のフローチャートを用いて説明する
。第５図（Ａ）において、Ａは、第１の選択例において
第１の条件として説明した最小ライン数選択処理、Ｂは
、同じく第１の選択例において第２の条件として説明し
たマージン不足による予備列非優先処理、Ｃは、第２の
選択例において説明したプログラミング時のストレス軽
減処理である。この時、ステップ５６におけるループ回
数処理のループ回数を、第５図（Ｃ）に示したレジスタ
５８、即ち第１図の制御・処理装置１内に備えられたレ
ジスタ５８で制御される。また、ステップ５５４Ｃおけ
る処理選択処理は。

第１図及び第５図（Ｃ）に示した救済条件テーブル８か
ら、制御・処理装置１の操作によって、処理が選択され
る。この結果、救済条件テーブル８の登録名称Ａ、Ｂ、
Ｃ・・・等を書き替えるとともに、レジスタ５８の値？
変えることにょシ、複雑な実行手ｒｔ−ｓることか可能
となシ、条件判定も柔軟となる。

ナオ、第５図Ｃ）は、第５図（ｇ）に示したフロー（ス
テップ５９として総称する）と、第５図（ｂ）ＩＩＣ示
したフロー（ステップ６０として総称する）とを連続さ
せたものである。これによシ、救済解の列挙の後、最適
救済解がめられる。

以上の処理によってめられた最適救済解は、制御処理装
置１から前述したヒエーズ溶断會実行する不良ビット救
済処理装置９へ転送される。従って、不良ビーｙ）救済
処理装置９．が制御処理装置１の起動信号によって起動
されると、不良ビット救済処理装置９はＩＣメモリ１０
に対して前述のプログラミング全行ない、これが終了す
ると、制御・処理装置１に対して終了信号を出力する・ なお前述の説明においては、不良ラインを予備ラインで
清き換えるようになしたＩＣメモリについて説明したが
、本発明によれば、ブロック単位で置き換えるＩＣメモ
リにも適用できることは勿論である。即ち、第７図（α
）に示すようなブロック単位救済のメモリビットマトリ
クス７１は、予備行ブロックとの置き換え単位行ブロッ
クを２行、予備列ブロックとの置き換え単位列ブロック
ｔ−２列持ち、これらの予備行ブロックが２つ及び予備
列ブロックが２つある場合にして１ビツトで表現するこ
とで、等測的に第７図（４）に示す４行４列のメモリビ
ットマトリクス７２となる。これに対して、予備行２本
、予備列２本と考えることによシ、前述したライン処理
と同等の処理が適用できる。

次に本発明の第２の実施例について、第８図乃至第１４
図を用いて説明する。第８図の実施例が、第１図の実施
例と異なる点は、不良情報解析メモリ６と制御・処理装
置１との間に、不良情報圧縮装置７が設けられた点であ
る。

メモリテスタ２によるＩＣメモリ１０のテスト、及び不
良情報解析メモリ６のデータ書込みについては、第１の
実施例と同様である。以下、テスト終了後の動作説明を
行なう。

メモリテスタ２から終了信号全党けた制御・処理装置１
は、不良情報圧縮装置７に対して起動信号を送出する。

この起動によって不良情報圧縮装置７が行う処理を第９
図によって説明する。ここで、テストされるＩＣメモリ
１ｏとしては、予備データ線を２本、予備ワード線を２
本かつ１２Ｘ１２のメモリビットマトリクスを持つもの
を例とし、不良情報解析メモリ６に取シ込まれた不良ビ
ット分布９１が、第９図←）に示すようなものであった
とする。

このメモリビットマトリクスの内容について各ラインご
との不良ビット数を計算し、行方向ラインフェイルカウ
ント９２と列方向ラインフェイルカウント９３全得る（
ステップ９４ａ）。

このとき、行方向に〜本、列方向にＲ，本の予備線では
、列方向にＲｘ＋１個、行方向にＲｙ＋１個以上の不良
ビラトラ持つラインは救済出来ないことからこの様なラ
インの救済は確定するので、行方向に２本、列方向に２
本の予備線に対しては、不良ビット数が、各々、３個以
上のラインのアドレスを、救済確定アドレス情報９５と
する（ステップ９４ｈ）。

また、救済確定アドレスラインを除いた残シの行方向の
カウンタ９２と列方向のカウンタ９３の値が′０”でな
いラインの交点を要素とするマトリクスを、圧縮メモリ
ビットマトリクス９６として出力する（ステップ９４ｃ
）。

この処理が終了すると、不良情報圧縮装置７は、制御φ
処理装置１に対して終了信号を返送する。

不良情報圧縮装置７から終了信号を受けた制御・処理装
置１は、これらの情報、すなわち、救済確定アドレス情
報９５および圧縮メモリビットマ）　ＩＪクス９６ヲ取
シ込む。この時、その圧縮メモリビットマトリクス９６
に含まれる不良ビット総数の上限を、所定数（例えば８
個）に設定しておく。すると、各ライン上に不良ビット
が２個以下で不良ビット総数が高々８個の圧縮マトリク
ス内に存在する部分マトリクスは、第１１図（α）に示
す１５個しか存在しない。

これらの部分マトリクス９９の抽出は、部分マトリクス
が圧縮メモリビットマトリクス９６中にどの様な分布を
とっていても下記の＋１）、　（２１，（８１に述べる
様に容易に実現可能である。

（１）第１１図（α）の・ｉ、５．４，５，７，８，１
０゜１１に対シては、ラインフェイルカウントを行うと
第１１図（Ａ）の１００に示す様に必ず列方向のカウン
タに１″が存在し、このラインから探索を始め、不良ビ
ットを発見したらアドレスを記録し、９０度変更して探
索を行うことによシこれらの部分マトリクスを抽出可能
である。すなわち、圧縮ビタトマトリクス１０１に対し
ては、この手法によシ１０２の部分マトリクス・７を得
ることが出来る。ただし、不良ビットを発見出来ない場
合が終了条件である。

（２）第１１図Ｃａ）の醗２，６，９．１２に対しては
、行方向のカウンタの１″のラインから探索を開始する
ことによシこれらの部分マトリクス全抽出可能である。

（３）第１１図（ａ）の・ｉ３．１４．１５に対しては
、上記（１）と（２）が終了した後に、不良ビット数が
２個のラインから探索することに、よシこれらの部分、
マトリクス管抽出可能である。

この手法をとることにより、第１０図（α）に示した様
な圧縮メモリビットマトリクス９６という大きな問題音
、第１１図（α）Ｋ示す部分マトリクスという小さな独
立な問題に分解し、各々独立に第３図あるいは第４図で
説明した数え上は手法にて、救済候補層を数え上げるこ
とが出来る。

この手法の利点としては、救済層の数え上けと同時にこ
の時のプロセスの状態から考えて、生起確率が小さい部
分マ）　＋７クスが存在した場合には、救済全禁止する
等の処理が可能となることであシ、救済ＩＣメモリの品
質ケ一定レベルに保持することが可能となる。

この時、この第１１図（−）に示す部分マ）　ｔＪクス
のテーブルは、圧縮メモリビットマトリクス中に含まれ
る不良ビットの総数を変えることによシ、拡張あるいは
縮小が可能であシ、プロセスの状態に容易に対処可能で
ある。

以下、第１０図によって、圧縮メモリビットマトリクス
９６に対する予備のデータ線、ワード線の割シ当て処理
９７の詳細を説明する。

第１１図（ｈ）　ｌ：用いて述べた抽出法により、ステ
ップ９７αにて、部分マトリクス■、■が得られる。次
にステップ９７Ａにて、第３図及び＄４図を用いて説明
した数え上げ法によシ、残υの予備２イン数がワード線
１本、データ線２本以内の救済層の数え上げを行なうこ
とによυ、部分マトリクス■に対しては３通シ、同のに
対しては２通りの予備ライン割当てが可能とまる。圧縮
メモリビットマトリクス９６全体に対しては、これらの
線形結合のうちから予備のデータ線が２本、ワード線が
１本以内のものｔ選び、救済候補層９Ｂとする。

また、一般に、この様な部分マトリクスに分解せずに、
得られ次圧縮メモリビットマトリクス（例えば９６）に
対して第３図あるいは第４図で説明した数え上げ手法を
用いて、残シの予備線数内で、救済候補層（例えば９６
に対しては、９Ｂ）１に得ることももちろん可能である
。

更にまた、この第１０図（Ａ）の予備データ線、ワード
線割当処理９７の、他の手法として部分マトリクス９９
に対して予め与えられている予備のデータ線、および予
備のワード線数内（例えば各々、２本以内）という条件
で、数え上げテーブル化しておいた部分マトリクス■と
部分マトリクス■の救済層の組合せの中から、残シの予
備ツイン数（例えばワード線１本、データ線２本）以内
で救済可能なものを救済候補層９８として得ることも可
能である。この様にするとテーブル化しておいた分だけ
処理が早くなる。

さて、このような救済候補層９８は、残された予備のデ
ータ線２本、予備のワード線１本という条件のもとで、
すべての解をリストアツブしている。この救済候補解９
８ｔリストアツブしたところで救済層決定処理を行う。

救済解決定処理管第１２図によって説明する。

本処理は、不良情報圧縮処理９４でめた救済確定アドレ
ス情報９５と救済候補層９８とを入力とし、救済層１０
４を出力とするものである。

まず、救済確定アドレス情報９５と救済候補解９Ｂとの
組合せの中から、予備のデータ線、ワード線が各々与え
られた予備ライン数である２本以下のものをリストアツ
ブする。このリストアツブをされたものに対して救済条
件の判定？する。この条件は、救済条件テーブル８に格
納されており、制御・処理装置１が参照するもので、そ
の内容も自由に設定可能である。

第１３図にこの救済条件テーブル８會示した。

項目随１，２．５の’１　ｍ　”＊　ｈ　”Ｓに対して
は値が任意に設定可能である。各々の項目に対しては、
チェック実行の有無を指定可能としておき、例えば第５
図のψ）を用いて述べた処理方式を採用すれに柔軟な条
件判定が可能となシ、条件追加も容易である。

第１４図には、全体処理フローチャー）１−示した。ま
ず不良情報圧縮処理９４ヲ行う。次に、予備テータ線、
ワード線割当処理９７を行い、最後に救済解決定処理１
０３ヲ行う。

このようにしてめられた救済解１０５は、不良ビット救
済処理装置９に救済アドレスとしてセットされる。そし
て、制御・処理装置１から起動信号が送出されると、不
良ビット救済処理装置９は、ＩＣメモリ１０に対してヒ
具−ズ溶断等の救済処理を実行する。救済処理が終了す
ると、制御・処理装置１に対して終了信号を返送する。

制御・処理装置１は、次のＩＣメモリ１０に対し、同様
な処理を繰υ返して行う。

〔発明の効果〕

以上、詳細に説明したように、本発明によれば、少ない
予備ラインで確実に不良ラインを救済することができる
ので、Ｉ　Ｃ７％　ＩＪ製造の歩留シ向上、効耶向上に
顕著麦効来が得られる。

特に、全て救済解に対して、所定の条件のふるい會かけ
ることによシ、最適の救済解がめられるので、ｒｃメモ
リの品質保持、信頼性維持に優れた効果を発揮する。

【図面の簡単な説明】

図面はいずれも本発明に係わシ、第１図は、本発明に係
るＩＣメモリの救済方式の第１の実施例が適用されるメ
モリテストンステムノ構成図、第２図（ｇ）は、テスト
結果を含むメモリビットマトリクス図、第２図（Ａ）は
、不良ビットマトリクス図、第３図（ａ）は、行側から
の割り当てによる救済暦数え上げケ示す模式図、第３図
（Ａ）は救済解テーブル、第３図（Ｃ）〜σ）は救済解
の模式図、第４図（ａ）は列側からの割シ当てによる救
済理装置が実行するフローチャート、第６図（α）は、
不良ビットマトリクスアドレスビットパターンテーブル
、第６図（Ａ）は、プログラムビット数テーブル、第７
図←）、（Ａ）は、それぞれブロック単位救済メモリビ
ットマトリクスと等倒曲メモリビットマトリクスである
。第８図は、本発明に係るＩＣメモリ救済方式の第２の
実施例が適用されるメモリテストシステムの構成図、第
９図は、その不良情報圧縮処理の手順図、第１０図は、
同予備ライン割当て処理の手順図、第１１図は、同部分
マトリクス解析テーブルの説明図、第１２図は、同救済
解決定処理の手順図、第１３図は、同救済条件テーブル
の説明図、第１４図は、同全体処理の手順図である。 １・・・制御・処理装置　２・・・メモリテスタ６・・
・不良情報解析メモリ ７・・・不良情報圧縮装置　８・・・救済条件テーブル
９・・・不良ビット救済処理装置 １０・・・ＩＣメモリ １１・・・メモリビットマトリクス １２・・・行方向ラインフェイルカウンタ１３・・・列
方向ラインフェイルカウンタ１４・・・不良ビット！ト
リクス 第３図 （ｃＬ） ＣＣ＞　Ｃｄ）（Ｃ）　（ｆ） 第４（２） （０−） （ｂ） 囁Ｓ図 （α）（ｂ） 吻６０ も７図

Claims (1)

1. 【特許請求の範囲】 ｔ　行及び列方向に予備ラインを有するｒｃメモリｔテ
   ストし、そのテスト結果から行及び列の救済解をめるよ
   うになしたＩＣメモリの救済方式において、予備ライン
   の不良ビットに対する割夛当てが所定数以下となる救済
   解をリストアツブする第１の工程と、該第１の工程にて
   リストアツブされた各救済解全、１つ又社複数の条件に
   よりて選別する第２の工程とを含み、該第２の工程によ
   って選択された救済解を最適救済解と決定するようＫな
   したこと全特徴とするｒｃメモリの救済方式。 ２、　上記第１の工程は、行側からの割〕当てによって
   リストアツブするように外したことを特徴とする特許請
   求の範囲第１項記載のＩＣメモリの救済方式。 ３、上記第１の工程は、列側からの割シ当てによってリ
   ストアツブするようＫなしたことを特徴とする特許請求
   の範囲第１項記載のｒｃメそりの救済方式。 ４、　上記第２の工程の条件は、行及び列の予備多イン
   数が最小である条件を含むこと全特徴とする特許請求の
   範囲第１項記載のＩＣメモリの救済方式。 ５、　上記第２の工程の条件は、行又は列の予備ライン
   の使用？非優先となす条件を含むことを特徴とする特許
   請求の範囲第・１項記載のＩＣメモリの救済方式。 ＆　上記第２の工程の条件は、不良ラインをプログラミ
   ングする際のヒエーズ溶断数が少ないとする条件？含む
   ことを特徴とする特許請求の範囲第１項記載のＩＣメモ
   リの救済方式。