JPH076597A - メモリ内の欠陥素子の処理方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 欠陥素子と置き換える冗長素子を備える、集
積回路の形の内部のメモリの欠陥素子を修理する方法の
提供。 【構成】 Ａ）検出された各欠陥素子ごとに 冗長素子のテストによって第１の非欠陥冗長素子を探索
し、この第１の冗長素子を欠陥素子に割り当て、 Ｂ）冗長素子の各欠陥素子への割り当てが終了した時、
各欠陥素子を、割り当てられた冗長素子と置き換えるこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路の形に形成さ
れて冗長素子を備えるメモリ内の欠陥素子の処理方法に
関するものである。本発明は、特に、そのようなメモリ
のテスタに使用される。

【０００２】

【従来の技術】メモリの情報記憶容量が大きくなればな
るほど、そして集積技術が高密度になればなるほど、メ
モリに製造欠陥が生じやすくなる程度が大きくなる。百
万のセルを含むメモリ内のたった１つの欠陥だけでメモ
リを廃棄することもある。現在の産業内の趨勢は、記憶
容量と微細化の程度を常に高める方向に進んでいる。

【０００３】全体の製造効率を高めるために、冗長メモ
リネットワークが使用されている。すなわち、テスタが
集積回路ウエハに対してテストを実施する時、１つまた
は複数の欠陥メモリ素子が発見されると、欠陥素子を冗
長素子に置き換えることができる。その時、メモリは、
全体として良好であるように見え、廃棄されない。この
ようにして、限られた数の欠陥を含むメモリを回復する
ことができる。メモリは、行及び列のマトリクスとして
組織化されている。列と行との各交点に、列アドレスと
行アドレスとによって選択されるセルがあり、このセル
の内容は列に読み出される。

【０００４】欠陥は、下記のものに関する。 ☆ 分離されたメモリセル、例えば、セルのゲート酸化
物内の欠陥 ☆ セルの隣接する行、例えば、エッチングが不十分な
多結晶質シリコンの残留物による２つの行の間の短絡 ☆ セルの複数の行または複数の列、例えば、一群の行
全体または一群の列全体を指定するために使用されるデ
コーダの内部の不十分な接触 ☆ ２つの列、例えば、２つの隣接する列に対応する２
つのアルミニウム導体間に異常接続を形成するアルミニ
ウムブリッジによる短絡 ☆ その他。

【０００５】メモリのテスタは、このメモリのテスト中
に現れた全ての欠陥を記憶して、それを分析し、欠陥素
子を決定する。そして、テスタは、メモリのユーザが欠
陥素子と冗長素子との置換によって格別制約を受けない
ように、欠陥素子の代替として適切な冗長素子を接続し
なければならない。すなわち、その置換は、集積回路の
外部端子にだけアクセスできるユーザにも明らかでなけ
ればならないと言える。

【０００６】より一般的には、（数十万ビットまたはそ
れ以上の）大型メモリの場合、冗長素子は、個々のセル
ではなく、むしろセルの行全体である。置換がユーザに
も明らかであるようにするためには、付加することが必
要な回路が占める空間の制約の観点から、行を置き換え
るほうが容易である。しかしながら、アルミニウムブリ
ッジによる２つの列の間の短絡のような欠陥は、欠陥の
ある列は、他の列と置き換えることによってのみ置き換
えられる。

【０００７】列の置換は、行の置換より難しい。実際、
メモリが複数ビットのワードに組織化されている時、メ
モリアドレスは、第１に、１つの所定の行を示し、第２
に、ビット数に等しい列の数を示す。

【０００８】欠陥列の置換は、欠陥列へのルートの代わ
りに冗長列にルート指定することによって実施される。
この時、 ☆ 欠陥列の正確なアドレスを記憶し ☆ 欠陥列から来る情報の正常な読出を不能化し ☆ 冗長列から来る情報を読出し ☆ 読み出した情報を、欠陥列の読出増幅器に転送する ために、極めて複雑な回路を必要とする。冗長列に情報
要素を書込むためにも同様な回路を構成しなければなら
ない。

【０００９】欠陥列の別の置換方法は、例えば８ビット
ワードに組織化されたメモリにおいて、少なくとも１つ
が欠陥である８個の列からなる１つの組と置き換えるた
めの８個の冗長列からなる組を備えさせることからな
る。言い換えれば、メモリアドレスが８個の列を指定
し、テスタがこれらの８個の列の少なくとも１つの列内
に欠陥を検出した時、そのメモリアドレスで指定される
８個の列からなる１つの組全体を、８個の冗長列からな
る組と置き換える。他の方法も可能であり、それらから
どれを選択するかは、メモリの構造、必要な回路が占め
る空間の制約及び必要な修理能力によって決定される。

【００１０】以下の説明では、メモリの「欠陥素子」と
いう語は、行または列の同じ構造の冗長素子によって修
理できる、メモリ内の行または列の最小構造を意味する
ものと理解されたい。従って、単一の列または行、また
は、少なくとも１つに欠陥がある複数の行または列から
なる組である。メモリは、１つの型の冗長素子だけ、例
えば、列についての冗長素子だけを実施することを理解
されたい。

【００１１】所与のメモリの欠陥素子のリストを容易す
ることができる場合、このメモリを修理するのはテスタ
である。テスタは、各欠陥素子を冗長素子と置き換え
る。一般的に、メモリの記憶素子は、欠陥素子を識別す
る１つの情報要素と欠陥素子と置き換えられる冗長素子
を識別する１つの情報要素を記録する。これらの記憶素
子は、メモリネットワークまたは一連のヒューズであ
り、メモリの冗長素子アクティブ化表を構成する。それ
以降のメモリの動作において、メモリの入力に現れたれ
アドレスの欠陥素子に対応する冗長素子を選択すること
を可能にするのは、この表である。

【００１２】欠陥素子を修理するたびに、テスタは、こ
の修理された欠陥素子に対して欠陥検出テストを行う。
このテストは、主に、読み出された情報要素が本当に以
前に書き込まれたものかどうかを確認することからな
る。テスト結果が肯定的である時、メモリが良好であ
る。テストが否定的である時、すなわち、少なくとも１
つの欠陥素子が発見されると、メモリは廃棄される。そ
れは、既に修理された欠陥素子、すなわち、冗長素子に
よって既に置き換えた素子を修理することが不可能であ
るからである。修理は一般に非可逆的である。また、通
常、行素子の前にまず全ての列素子を修理することが好
ましい。それは、統計的に最大数の欠陥を生じさせるの
は列素子であるからである。

【００１３】行の欠陥が激しいと仮定すると、欠陥列を
最初に修理した場合、修理された列に常に欠陥があるよ
うに見え、メモリが廃棄される可能性が高い。その修理
した列で検出された欠陥は、まだ修理していない欠陥が
激しい行によるものであることがある。実際は、冗長列
は、メモリ平面の行の延長上に配置され、冗長行は、メ
モリ平面の列上に配置されていることを思い出された
い。

【００１４】

【発明が解決しようとする課題】本発明の目的は、修理
それ自体が欠陥でないことが実際に確認できる時だけ欠
陥素子の置換を実施するために使用される修理方法であ
る。本発明によると、修理作業の成功の確立が大きくな
り、同時に、修理が実際に不可能である時は修理にかか
る時間を減少させることができる。実際、メモリ内の欠
陥検出用テストは、このメモリの動作素子にのみ関す
る。冗長ネットワークは、テストされない。それらもま
た上記した欠陥と同様な欠陥を有することがある。

【００１５】

【課題を解決するための手段】本発明によると、テスタ
は、欠陥素子に冗長素子を割り当てるまたは冗長素子を
欠陥素子と組にする第１動作を実施するように、冗長素
子をテストする。全ての欠陥素子を組にすることが可能
であった時、冗長素子対応表を満たすことによってメモ
リの修理が実施される。そのあと、修理された素子をテ
ストする。

【００１６】請求の範囲に記載のように、本発明は、冗
長素子を備えるメモリの欠陥素子を修理する方法に関す
るものである。本発明による修理方法では、テスタにつ
いて下記の段階を備える。 １）検出された各欠陥素子ごとに、・ メモリの冗長素
子のテストによって第１の非欠陥冗長素子を探索し、・
この第１の非欠陥冗長素子を欠陥素子に割り当てる。 ２）テスタが各欠陥素子ごとに１つの冗長素子を割り当
てることに成功した時、メモリ内で各欠陥素子をその割
り当てられた冗長素子と置き換える。

【００１７】冗長素子に実行されるテストは、好ましく
は、大きな欠陥の検出を可能にする迅速なテストであ
る。好ましくは、読出テストである。実際、常にテスト
時間を長くしないことと、同時に、テスト処理のコスト
はいつも高すぎるので最適な信頼性を求めることが重要
である。従って、本発明によると、読出欠陥を有する冗
長素子は、修理動作から分離されている。そして、欠陥
素子は、テストされた冗長素子によって修理される。好
ましくは、全ての欠陥素子が修理されて、初めて修理そ
れ自体がテストされる。本発明のその他の特徴及び利点
は、添付図面を参照して行う下記の実施例の説明から明
らかになろう。但し、これらの実施例は、本発明を何等
限定するものではない。

【００１８】

【実施例】図１は、行及び列の冗長素子を有するメモリ
構造の概略図である。説明を分かり易くするために、各
ワードが１ビットだけに組織化されたメモリの単純な例
を図示した。メモリの対応する入出力ピンは、参照番号
Ｄ０で示されている。メモリ平面Ｍは、各々ｐ個のセル
からなるｎ行ｌ１〜ｌｎと、各々ｎ個のセルからなるｐ
列ｃ１〜ｃｐを備える。知られているように、１つの行
では、ｐ個のセルのゲートは共通に接続されており、１
つの列では、ｎ個のセルのドレインは共通に接続されて
いる。メモリ平面のセルのソースは、回路の論理回路Ｃ
Ｌによって制御される電位ＡＧに共通に接続されてい
る。一般に、この電位は接地電位である。場合によっ
て、電位ＡＧは、（例えば、ＥＰＲＯＭフラッシュメモ
リの場合）高電圧に対応する。

【００１９】メモリマップのワードのアドレスは、実施
例では、16アドレスビットＡ０〜Ａ15にコード化されて
おり、行アドレスＡＬと列アドレスＡＣとに分けられ
る。このワードが１ビットだけを有する実施例では、ア
ドレスはメモリマップの１つのセルだけを指定する。制
御論理回路ＣＬは、メモリのピン又はパッドに接続され
ている。普通は、制御論理回路ＣＬは、メモリ選択信号
ＣＥと、読出／書込み制御信号Ｗ／Ｅと、テストモード
信号Ｔと、電源電圧Ｖｃと、プログラミング電圧Ｖｐ
と、接地電圧Ｖss、この実施例では信号Ｄ０にだけ制限
されたデータ入出力信号と、アドレス信号Ａ０〜Ａ15と
を受ける。使用を想定しているメモリの型によれば、プ
ログラミング電圧は約12Ｖ程度又は電源電圧Ｖｃに等し
い高電圧であることがある。出力では、論理回路ＣＬ
は、行を制御するための信号Ｕと、信号Ｗ／Ｅ、Ｄ０、
ＣＥ、Ｔのコピーｗ／ｅ、ｄ０、ｃｅ、ｔと、電源信号
ＡＧと、行アドレス信号Ａｌと、列アドレス信号ＡＣと
を出力する。

【００２０】行デコーダＤＬは、入力に、行アドレスＡ
Ｌ、電圧制御信号Ｕ、接地電圧Ｖss及び無効化信号ｓｌ
を受ける。図示の回路が欠陥行アドレスを認識し、次に
冗長素子をアクティブにしなければならない時、この無
効化信号ｓｌは行冗長回路ＲＬによってアクティブにさ
れる。行デコーダＤＬは、ｎ個の出力Ｌ（行毎に１個）
を有しており、無効化信号ｓｌによって無効化されてい
ない時、ｎ個の行の内のアドレスＡＬに対応する行に電
圧制御信号Ｕを供給することによって、ｎ個の行の内か
らアドレスＡＬに対応する行を選択する。出力Ｌは、選
択しない他の行を通常接地電圧Ｖssにする。

【００２１】電圧制御信号Ｕは、行に対して実行する動
作、すなわち、読出、論理「０」の書込みまたは論理
「１」の書込みに関係する。それは、Ｖｃ、Ｖｐまたは
Ｖssに等しいことがある。印加すべき電圧は、使用され
るメモリの型（ＥＥＰＲＯＭ、ＥＰＲＯＭ、フラッシュ
ＥＰＲＯＭ，ＲＡＭ等）による。また、ＥＰＲＯＭ型メ
モリの場合、１つの論理レベル例えば「０」は電気的に
書込むが、もう１つの論理レベル「１」は紫外線消去に
よって得られる。ＥＥＲＰＯＭまたはフラッシュＥＰＲ
ＯＭメモリ場合、「１」及び「０」の書込みは電気的に
実施される。

【００２２】行デコーダＤＬが無効化信号ｓｌによって
無効化される時、その出力Ｌを回路の接地電圧Ｖssに保
持する。行冗長回路ＲＬは、入力に、行アドレスＡＬ、
電圧制御Ｕ、接地電圧Ｖss、テストモード信号ｔ、読出
／書込信号ｅ１及び制御信号ｔ１を受ける。

【００２３】正常な動作（ｔ＝０）の間、行デコーダへ
の無効化信号ｓｌを出力し、ｍ個の出力Ｌ’の内の１つ
に出力を出力し、ｍ個の冗長列のネットワーク（但し、
この実施例でｍ＝８）（行Ｒ８〜Ｒ15) の１つの冗長列
をアクティブにする。アクティブにすべき行は、行冗長
回路ＲＬの対応表に表示されている。この表は、欠陥行
のアドレスと、各欠陥行ごとに置き換えられる冗長行の
アドレスまたは識別子とを含む。対応表は、一般に、欠
陥素子のアドレスを記録するための、冗長素子１つごと
に１つの消去不能なメモリ区域を備えるメモリである。

【００２４】行冗長回路ＲＬは、アドレスＡＬと対応表
の欠陥アドレスと比較を行う。場合によっては、その出
力ｓｌは行デコーダＤＬを非アクティブにし、アドレス
ＡＬに対応する冗長行を選択してその選択した冗長行に
電圧制御信号Ｕを印加する出力Ｌ’を出力する。

【００２５】列デコーダＤＣは、入力に、列アドレスＡ
Ｃと、無効化信号ｓｃと、電圧論理レベルＶｃ及びＶss
とを受ける。列デコーダＤＣは、ｐ個の論理出力Ｃ（１
列につき１個）を有しており、無効化信号ｓｃによって
無効化されない時、ｐ個の列の中から、アドレスＡＣに
対応する列を選択する（選択された列はＶｃであり、他
の列は接地電圧Ｖssにある）。

【００２６】この論理出力Ｃによって、アドレスされた
列の入出力ｄ０に対するルート指定と、実行すべき動
作、すなわち、読出または「１」または「０」の書込み
によって決定される電圧レベルのこの列への印加が可能
となる。出力へのルート指定は、ルート指定回路22と、
出力インターフェース20と、入力インターフェース21と
を備える入出力制御回路２によって行われる。入出力制
御回路２は、読出／書込信号ｗ／ｅと、論理出力Ｃと、
異なる電圧レベルＶｃ、Ｖｐ、Ｖssとを入力に受け、さ
らに、データ入出力信号ｄ０に接続される。

【００２７】読出命令（ｗ／ｅ＝０）が入力されると、
出力インターフェース20が可能化される。書込み命令
（ｗ／ｅ＝１）が入力れると、入力インターフェース21
が可能化される。ルート指定回路22は、論理出力Ｃによ
って指定された列を出力インターフェース20と入力イン
ターフェース21とに接続する。読出／書込命令ｗ／ｅに
対応する電圧レベルを、選択された対応するインターフ
ェース20または21の一方によって、列デコーダＤＣの出
力Ｃによって指定される列に印加する。例えば、読出命
令では、出力インターフェース20は、読出電圧をルート
指定回路22によってルート形成された列に印加する。Ｅ
ＰＲＯＭの場合、この読出電圧は約１Ｖである。ＲＡＭ
の場合、その電圧は通常Ｖssに等しい。書込み命令の場
合、入力インターフェース21は、書込むべきデータ要素
「１」または「０」に応じて、電圧Ｖssまたは約Ｖｐ／
２の電圧をに印加する。

【００２８】ここで、印加できる電圧レベルは、使用さ
れる技術とメモリの型によることを思い出されたい。列
デコーダ回路ＤＣが無効化信号ｓｃによって無効化され
る時、列デコーダ回路ＤＣは、その出力Ｃを回路の接地
電圧Ｖssに保持する。列冗長回路ＲＣは、列アドレスＡ
Ｃと、テストモード信号ｔと、読出／書込み信号Ｅｃ
と、制御信号ｔｃとを入力に受ける。

【００２９】本実施例では、付属する冗長列ネットワー
クは、ｒ＝８個の冗長列Ｒ０〜Ｒ７を備える。冗長回路
ＲＣは、対応表に、欠陥列のアドレスと、欠陥列ごとに
１づつ置き換えられる冗長列のアドレスまたは識別子と
を含む。この対応表は、一般に、欠陥素子アドレスを記
録するために、冗長素子ごとに１つの消去できないメモ
リ区域を備えるメモリである。

【００３０】正常な動作（ｔ＝０）の間、アドレスＡＣ
と対応表に含まれる欠陥アドレスとの間の比較を行う。
場合によっては、列デコーダＤＣへの無効化信号ｓｃを
出力し、ｒ個の出力Ｃ’の１つに出力し、対応表で指定
された冗長列を選択する。この出力Ｃ’は、冗長列の入
出力制御回路３に入力される。

【００３１】入出力制御回路３は、入出力制御回路２に
類似している。入出力制御回路３は、書込／読出信号ｗ
／ｅと、信号Ｅｃと、論理出力Ｃ’と、異なる電圧レベ
ルＶｃ、Ｖｐ、Ｖssとを入力に受け、また、データ入出
力信号ｄ０に接続される。入出力制御回路３は、書込命
令（ｗ／ｅ＝１）の場合には入力インターフェースによ
って、または、読出命令（ｗ／ｅ＝つ）の場合には出力
インターフェースによって、信号Ｃ’によって指定され
た冗長列を入出力ピンＤ０に接続し、必要な電圧レベル
をそれに印加することを可能にする。

【００３２】テストモードｔ＝１では、ウエハ上のテス
タは、様々なテスト点で他の制御信号を入力することが
できる。これは、特に、読出／書込み信号Ｅ１及びＥｃ
及び制御信号ｔ１及びｔｃが冗長回路ＲＬ、ＲＣ及び３
に入力される場合である。読出／書込信号Ｅ１及びＥｃ
は、それ自体、テストモード（ｔ＝１）で、書込み及び
読出モードの各冗長セルに直接アクセスを得ることを可
能する。

【００３３】このアクセスは、ある時は冗長行とメモリ
マップの列との選択（セルｍ１）によって、ある時は冗
長行と冗長列の選択によって、また、ある時はメモリマ
ップの行と冗長列の選択（セルｍ２）とによって得られ
る。例えば、書込モードで、図１に参照符号ｍ１で示し
た冗長セルの選択を実行するために、冗長行Ｒ８のアド
レスをＡＬに入力し、一方、同時に書込みモードで信号
Ｅ１をアクティブにする。同時に、メモリマップの列ｃ
１のアドレスをＡＣに入力し、信号ｗ／ｃを書込みモー
ドでアクティブにする。読出モードで図１に参照符号ｍ
２で示した冗長セルの選択を実行するために、メモリマ
ップの行ｌ１のアドレスをＡＬに入力し、一方、同時
に、信号ｗ／ｅを読出しモードでアクティブにする。同
時に、冗長列Ｒ０のアドレスをＡＣに入力し、信号Ｅｃ
を書込みモードでアクティブにする。

【００３４】例えば、列冗長の対応表を満たすために、
☆ テストモードをアクティブにして（ｔ＝１）、☆
列冗長制御信号をアクティブにして（ｔｃ＝１）、☆
アドレスＡＣに対して、対応表で選択されるべき冗長列
のメモリ区域のアドレス、次に、置き換えられる欠陥列
のアドレスを入力する。表は、下記〔表１〕で示す形態
を有する。

【００３５】

【表１】

【００３６】列冗長対応表は、アドレスＡＬ及び信号ｔ
及びｔ１によって同様に満たす。以上、対応表のテスタ
による充填と冗長素子への読出／書込の直接的なアクセ
スの可能性とを有し、行及び列の冗長素子のアクティブ
化を可能にする構造を有するメモリについて説明した。
これらの同じ機能を可能にする異なるメモリ構造、特
に、揮発性メモリ構造（ＲＡＭ）も可能である。

【００３７】本発明による修理方法は、これらの全ての
メモリに使用できる。図１及び図２を参照して、その方
法を下記に説明する。但し、ウエハテスタはすでにメモ
リマップ上の欠陥検出テストを実行しており、欠陥素子
Ｅｉ〔但し、ｉ＝１，・・・Ｌ＋Ｃ（Ｌは欠陥行の数で
あり、Ｃは欠陥列の数である）〕のリストを作成してい
るとする。図１に示したメモリ構造では、欠陥素子はメ
モリの列または行である。

【００３８】まず第１に、行及び列のそれぞれに十分な
冗長素子が存在しなければ、修理方法は実施できない。
ｍ＝８個の冗長行及びｒ＝８個の冗長列が存在する実施
例では、Ｌは８以下であり、Ｃは８以下であることが確
かでなければならない。そうでない場合、メモリマップ
は修理できず、メモリは廃棄される。これは、フローチ
ャートで『中止』と表記される段階である。メモリが修
理できる時、その時は修理方法を使用する。

【００３９】本発明によると、この方法は、主に２つの
段階、すなわち、探索段階Ａと、修理段階Ｂとを備え
る。探索段階は、各欠陥素子Ｅｉごとに、テストすると
肯定的な結果が得られる第１の冗長素子を探索すること
からなる。

【００４０】探索は、容易に修復できる大きな欠陥を有
する冗長素子を別に設定し、その結果、修理手順が長な
ることを防ぐことを目的とする。好ましくは、この修理
手順はメモリの公称電圧での単純な読出テストに限定さ
れる。冗長素子は行または列なので、テストは、例えば
冗長行については冗長行を選択し、メモリによる可能性
に応じて、各列を別々にまたは再度同時に組にして選択
し、選択した１つのセルまたは複数のセルを読み出すこ
とからなる。この場合、読み出される状態は、冗長セル
のブランク状態に対応する。このブランク状態は、技術
により、消去された状態またはプログラムされた状態に
対応する。まだ書き込まれてないセルは、ブランク状態
である。これは、特に、テスト時に製品が製造ラインか
ら来た場合である。

【００４１】また、メモリの書込みがあまり複雑な動作
でない時、特に、高電圧を使用しない時、読出／書込み
テストを実施することが可能である。その方法は、好ま
しくは、列の処理から開始され、次に行を処理する。実
際、一般的に、列はより多数の欠陥の場所であることが
分かっている。従って、欠陥素子Ｅi は、下記のように
番号を付した。 欠陥列： Ｅ１〜ＥＣ 欠陥行： ＥＣ＋１〜ＥＣ＋Ｌ 冗長素子Ｒｚには、下記にのよう番号を付した： 冗長列： Ｒ０〜Ｒ７ 冗長行： Ｒ８〜Ｒ15

【００４２】従って、このような番号付けシステムによ
って、探索段階は、第１に列の処理を含む。第１の欠陥
素子Ｅ０を取り出し、次に、Ｒ０から始まる非欠陥冗長
素子Ｒｚを探索する。次に、この非欠陥冗長素子Ｒｚを
Ｅ０に付与する。割り当てられたものに続く冗長素子か
ら始めて、次の欠陥素子Ｅ１及び第１の欠陥冗長素子を
取り出し、以下同様に続ける。Ｒ０〜Ｒ７の中に多数の
欠陥冗長素子が存在する時、もはや、冗長素子を全ての
欠陥素子Ｅ１〜ＥＣに割り当てることができず、従っ
て、メモリを修理することができない。これは、『中
止』段階である。

【００４３】全ての欠陥素子Ｅ１〜ＥＣがＲ０〜Ｒ７の
中の非欠陥冗長素子に割り当てられたならば、次に、動
作は行に処理に進む。Ｒ８〜Ｒ15の中からテストの結果
が肯定的であった冗長素子を、各欠陥素子ＥＣ＋１〜Ｅ
Ｃ＋Ｌに割り当てることができるか、またはできない。
後者の場合、メモリは廃棄される。そうでなければ、動
作は、修理段階に進む。

【００４４】列の処理は、初期に、テスト時間を最適化
することが分かる。実際、冗長列には欠陥がほとんどな
い時、実験によって、行についても恐らく同じであるだ
ろうことが分かる。反対に、メモリにむしろ欠陥が多い
場合には、多くの列に欠陥である見込みが高く、修理方
法は極めて迅速に停止される。

【００４５】修理段階Ｂは、テスタによって、段階Ａで
構成したような、欠陥素子と冗長素子とからなる対、メ
モリの行及び列の対応表を満たすることからなる。従っ
て、探索／割り当て段階が適切に実行された時だけ、こ
の段階に進む。次に、修理段階は、テスタで、欠陥素子
と対にされた各冗長素子を取り出し、従って、付属する
対応表を満たすることからなる。全ての列及び行素子を
処理すると、メモリは修理される。

【００４６】好ましくは、テスタは、メモリマップ上の
検出テストを再開し、修理された欠陥素子について実施
する。従って、冗長素子が正確に働くことを確認する。
実際、段階Ａでは、冗長素子に直接アクセスする。従っ
て、テストは、冗長部に使用される全ての回路、特にル
ート指定回路について実施されない。ここで、完全なテ
ストが修理された素子に対して行われる。これは、図２
の参照番号Ｃの段階である。従って、テストは、冗長部
でアクティブにされた全回路素子について行う。このテ
ストは、ユーザが行うように欠陥素子にアドレスするこ
とによって、データ要素及びその反転データ要素の読出
／書込動作を実行することからなる。読出は、好ましく
は、仕様書に記載された動作の範囲内で変化される電源
電圧Ｖｃによって実施される。例えば、この電圧は、４
〜６Ｖの間で変化する。かくして、メモリは完全に検査
合格している。外部からは、それを欠陥のないメモリと
区別するものはない。

【００４７】本発明の方法によって、修理の信頼性を改
善することができる。すなわち、段階Ａの実施が成功し
た場合、実際に、修理段階Ｂの後にメモリが良好である
ことを確認することができる。修理された素子が欠陥で
あるように思わせる修理できない素子のために修理方法
から外れる危険性は全くない。本発明による修理方法
は、修理作業の失敗の主な原因が直ぐに排除されるの
で、極めて有効である。この方法は、様々な冗長素子及
びメモリ構造に使用することができる。特に、メモリマ
ップが、ｎ行で、各組ｐ列からなるｇ組を備え、各ワー
ドがｇビットが構成され、各組にｒ個の冗長列に付属し
ている構造である場合には、欠陥素子は、ある構造では
１メモリワードのｇ列によって構成され、その各々が各
組のｐ個の列の中で同じランクｈを有し、その少なくと
も１つに欠点であることがある。この時、冗長素子は、
ｇ個の冗長列によって構成されており、その各組の中の
１つあり、各々は、ｒ個の冗長列において同じランクｊ
を有している。その時、ｇ個の冗長列について、探索及
び割り当て動作のテストを実施する。欠陥素子が、単一
の組において、ｐ個の列の中でランクｈを有する列によ
って構成されている時、冗長列は、この組に付属するｒ
個の冗長列の中から選ぶ。テストされるのはこの冗長列
である。各構造ごとに、欠陥行は、通常、冗長行に置き
換えられる。

【図面の簡単な説明】

【図１】 行及び列の冗長システムを備えるメモリの概
略図である。

【図２】 本発明による修理方法のフローチャートであ
る。

【符号の説明】

２、３ 入出力制御回路 20 出力インターフェース 21 入力インターフェース 22 ルート指定回路 ＡＧ 電位 ＡＣ 列アドレス ＡＬ 行アドレス ＣＬ 論理回路 ＣＥ メモリ ＤＣ 列デコーダ ＤＬ 行デコーダ ＲＣ 列冗長回路 ＲＬ 行冗長回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 メモリマップは欠陥素子の検出テストを
   受けている、冗長素子を付加的に備えるメモリの欠陥素
   子を修理する方法であって、 Ａ）検出された各欠陥素子ごとに冗長素子のテストによ
   って第１の非欠陥冗長素子を探索し、 この第１の非欠陥冗長素子をその欠陥素子に割り当て、 Ｂ）冗長素子の各欠陥素子への割り当てが終了した時、
   各欠陥素子を、割り当てられた冗長素子と置き換える、 ことからなることを特徴とする方法。
2. 【請求項２】 上記の修理された欠陥素子に対して、欠
   陥素子検出テストを行うことを特徴とする請求項１に記
   載の方法。
3. 【請求項３】 上記メモリマップは、ｎ個の行と、各々
   ｐ列からなるｇ個の組に組織化されており、各組にはｒ
   個の冗長列が付属されており、欠陥素子が、各組の列の
   ｐ個のランクの中で同じランクｈを有するｇ個の列によ
   って構成されており、そのｇ個の列の少なくとも１つが
   欠陥である場合、冗長素子は、各組の中でｒ個の冗長列
   の中で同じランクｊを有するｇ個の冗長列によって構成
   されており、冗長素子のテストは、そのｇ個の冗長列に
   ついて実施することを特徴とする請求項１に記載の方
   法。
4. 【請求項４】 上記メモリマップは、ｎ個の行と、各々
   ｐ列からなるｇ個の組に組織化されており、各組にはｒ
   個の冗長列が付属されており、欠陥素子が、各組の列の
   ｐ個のランクの中で同じランクｈを有する１個の列によ
   って構成されている場合、この欠陥素子と置き換えるべ
   き冗長素子は、この同じ組のｒ個の列の中でランクｊの
   冗長列であることを特徴とする請求項１に記載の方法。
5. 【請求項５】 上記メモリマップは、ｎ個の行と、各々
   ｐ列からなるｇ個の組に組織化されており、ｍ個の冗長
   行が付属しており、欠陥素子が、ｎ個の行の中の１つの
   欠陥行によって構成されている場合、冗長素子は、ｍ個
   の行の中の１つの冗長行によって構成すていることを特
   徴とする請求項１に記載の方法。
6. 【請求項６】 上記冗長素子がブランク状態である時、
   冗長素子のテストはこの素子を読出し、読み出されたデ
   ータがこのブランク状態に対応していることを確認する
   ことからなることを特徴とする請求項１に記載の方法。
7. 【請求項７】 冗長素子のテストは、冗長素子をデータ
   をプログラミングし、その冗長素子を読出して、データ
   が正しくプログラムされているかどうかを確認すること
   からなることを特徴とする請求項１に記載の方法。
8. 【請求項８】 上記読出は、メモリ回路への公称電源電
   圧の印加によって実施することを特徴とする請求項６ま
   たは７に記載の方法。
9. 【請求項９】 修理された欠陥素子に対する検出テスト
   は、欠陥素子にデータをプログラミングし、許容値の範
   囲内でメモリ回路に電源電圧を印加することによってこ
   の素子を読み出すことを特徴とする請求項１〜８に記載
   の方法。
10. 【請求項10】 上記テストは、反転データで再度開始す
    ることを特徴とする請求項８に記載の方法。