DE10254454A1 - Reparaturanalyseeinrichtung für einen DRAM bei einer integrierten Halbleiterschaltung unter Verwendung der eingebauten CPU - Google Patents

Reparaturanalyseeinrichtung für einen DRAM bei einer integrierten Halbleiterschaltung unter Verwendung der eingebauten CPU

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Abstract

Eine integrierte Halbleiterschaltung beinhaltet eine zu testende DRAM-Speicheranordnung (2a), eine algorithmische Strukturerzeugungseinrichtung (ALPG) (4), eine CPU (6) und eine SRAM (7) für die CPU. Die ALPG schreibt Daten in die und liest Daten von der DRAM-Speicheranordnung, wenn die Betriebsart auf eine Testbetriebsart eingestellt ist. Die in der Speicherzelle gehaltenen Daten lesend, wenn die ALPG die Daten in die Speicherzelle schreibt und die Daten von der Speicherzelle liest, lokalisiert die CPU einen fehlerhaften Abschnitt in der DRAM-Speicheranordnung und analysiert einen Redundanzabschnitt zum Ersetzen des fehlerhaften Abschnitts. Der SRAM speichert den Ausführungscode der Verarbeitung der CPU in der Testbetriebsart, das Schadhaftigkeitsentscheidungsergebnis und das Analyseergebnis. Die integrierte Halbleiterschaltung kann das Schaltungsausmaß durch Vereinfachen der mit der Testfunktion verbundenen Konfiguration und der Aufrechterhaltung der Vorteile eines Echtzeittestes reduzieren.

Description

  • Die Erfindung betrifft eine integrierte Halbleiterschaltung wie etwa eine System-LSI und insbesondere eine Reparaturanalysevorrichtung eines DRAM in einer integrierten Halbleiterschaltung unter Verwendung einer in der Halbleiterschaltung eingebauten zentralen Verarbeitungseinheit (CPU).
  • Fig. 9 zeigt ein Blockschaltbild einer schematischen Konfiguration einer bekannten integrierten Halbleiterschaltung mit einer BIST-Schaltung (Built-in Self Test) eines DRAM; und Fig. 10 zeigt ein Blockschaltbild eines Aufbaus zum Ausführen der Reparaturanalyse des DRAM durch die BIST-Schaltung gemäß Fig. 9. Bei diesen Figuren bezeichnet das Bezugszeichen 100 eine integrierte Halbleiterschaltung mit einem DRAM- Kern 101, einer BIST-Schaltung 104 und einer Logikschaltung 107, die auf einem Chip integriert sind. Der DRAM-Kern 101 umfasst eine DRAM-Speicheranordnung mit an den Schnittpunkten von Wortleitungen und Bitleitungen angeordneten Speicherzellen, Spalten- /Zeilendekodiereinrichtungen zur Auswahl einer Speicherzelle auf der DRAM-Speicheranordnung, Wortansteuerungseinrichtungen, Bitleitungsauswahleinrichtungen und Leseverstärker zur Verstärkung von aus den Speicherzellen gelesenen Daten. Der DRAM-Kern 101 beinhaltet Reservezeilen und eine Reservezeilendekodiereinrichtung, sowie Reservespalten und eine Reservespaltendekodiereinrichtung zur Reparatur einer fehlerhaften Speicherzelle in der DRAM- Speicheranordnung.
  • Das Bezugszeichen 102 bezeichnet einen ALPG-Speicher (ALgorithmic Pattern Generator - algorithmische Strukturerzeugungseinrichtung), die Testvektoren und Zugriffsstrukturprogramme zum Ausführen eines Testvorgangs der DRAM-Speicheranordnung unter Verwendung der Testvektoren speichert. Die Testvektoren sind ein Programm, das Eingangsvektoren und erwartete Ausgangsvektoren (Erwartungswerte) in einer Testprogrammsprache beschreibt. Die Zugriffsstrukturprogramme (Hauptprogramm) sind ein Programm, das Betriebssteuerabläufe der mit den Testfunktionen verbundenen individuelle Blöcke während des Testes beschreibt. Das Ausführen des Zugriffsstrukturprogramms durch einen ALPG 103 ermöglicht die Verwendung der Testvektoren als Teststrukturen, die aus der Eingangssignalsequenz und ihrer erwarteten Antwortausgangssignalsequenz (Erwartungswertdaten) gemäß Testspezifikationen besteht. Die Teststrukturen und die Zugriffsstrukturprogramme bilden das Testprogramm.
  • Die ALPG 103 erzeugt Adressen und Daten für den DRAM-Test unter Verwendung einer arithmetischen Einheit. Sie erzeugt Teststrukturdaten mit einer spezifizierten Bitstruktur durch Ausführen des Testprogramms, und schreibt die Teststrukturdaten in die Speicherzellen in dem DRAM-Kern 101. Die BIST-Schaltung 104 beinhaltet den ALPG-Speicher 102, die ALPG 103, eine Reparaturanalyseeinrichtung 105 und einen Reparaturanalysespeicher 106. Die Reparaturanalyseeinrichtung 105 trifft eine Entscheidung, ob die Teststrukturdaten, die in die DRAM- Speicherzellenanordnung durch die ALPG 103 eingeschrieben werden, korrekt ausgelesen werden oder nicht, und erzeugt komprimierte Informationen RD der Informationen über eine fehlerhafte Speicherzelle. Die Reparaturanalyseeinrichtung 105 beinhaltet eine Vergleichseinrichtung zum logischen Vergleichen der Ausgabedaten mit den Erwartungswerten des DRAM, sowie eine Testausgabekomprimiereinrichtung zum Komprimieren der Fehlerinformationen. Als Testausgabekomprimiereinrichtung wird zu den Testspezifikationen konforme Hardware verwendet. Sie beinhaltet üblicherweise eine Zähleinrichtung und ein LFSR (Linear Feedback Shift Register - Schieberegister mit linearer Rückkopplung).
  • Der Reparaturanalysespeicher 106 ist aus einem SRAM zusammengesetzt, und speichert die komprimierten Informationen über fehlerhafte Speicherzellen, die als Ergebnis des Testes über den gesamten Speicherbereich des DRAM erhalten werden. Die Logikschaltung 107 umfasst eine CPU 108, einen SRAM 109 und ein Steuerregister, das zur Entscheidung über eine Betriebsart und zum Speichern von Anweisungscodes von der CPU 108 verwendet wird, und führt arithmetische und logische Operationen der integrierten Halbleiterschaltung 100 aus. Der SRAM 109, ein Speicher für die CPU 108, speichert temporär die Ausführungscodes des Benutzerprogramms. Das Bezugszeichen 110 bezeichnet eine Schreibschaltung zum Schreiben des Zugriffsstrukturprogramms, das von einer externen Testvorrichtung wie etwa einer LSI-Testeinrichtung gelesen wird, in den ALPG-Speicher 102. Das Bezugszeichen 111 bezeichnet LT-Sicherungen, die einer Laserabstimmung für die Fehlerreparatur unterzogen werden.
  • Nachstehend wird die Betriebsweise der bekannten integrierten Halbleiterschaltung beschrieben.
  • Zunächst schreibt die Schreibschaltung 110 das Zugriffsstrukturprogramm, welches die Testspezifikationen erfüllt, und wird dann von der externen Testvorrichtung wie etwa der LSI-Testeinrichtung in den ALPG-Speicher 102geschickt, der eine Vielzahl von verschiedenen Testbetriebsarten entsprechenden Testvektoren speichert. Wenn ein den Start des Testvorgangs anzeigender logischer Pegel in ein spezifiziertes Bit des (nicht gezeigten) Steuerregisters in der BIST-Schaltung 104 geschrieben wird, liest nachfolgend die ALPG 103 das Testprogramm aus dem ALPG-Speicher 102, und erzeugt Zugriffszeitabläufe und Teststrukturdaten entsprechend dem Testprogramm, wodurch der Zugriff auf die DRAM-Speicheranordnung begonnen wird. Es sei unterstellt, dass die ALPG 103 den Lese-/Schreibzugriffsvorgang auf eine bestimmte Speicherzelle der DRAM-Speicherzellenanordnung wiederholt.
  • Im Einzelnen erzeugt die ALPG 103 beim Schreibzugriff ein Adresssignal zur Spezifizierung der Adresse der Speicherzelle, in welche die Daten entlang des durch das Zugriffsstrukturprogramm beschriebenen Zugriffszeitablaufs zu schreiben sind, und führt das Adresssignal den Spalten-/Zeilendecodiereinrichtungen in dem DRAM-Kern 101 zu. Die Spalten-/Zeilendecodiereinrichtungen decodieren das Adresssignal von der ALPG 103, und wandeln sie in die Adressinformationen auf der DRAM-Speicheranordnung um. Die Adressinformationen werden an die Wortansteuerungseinrichtung und die Bitzeilenauswahleinrichtung geliefert, um die Speicherzelle auszuwählen, in welche die Daten zu schreiben sind. Die ALPG 103 schreibt die Teststrukturdaten in die somit ausgewählten individuellen Speicherzellen. Bei dem Lesezugriff liest andererseits die ALPG 103 die Daten nach Auswahl der Speicherzelle auf dieselbe vorstehend beschriebene Weise.
  • Wenn viele Zugriffsvorgänge auf jede Speicherzelle komplettiert wurden, erfasst nachfolgend die Reparaturanalyseeinrichtung 105 die gespeicherten Daten der Speicherzelle, die durch das Adresssignal von der ALPG 103 spezifiziert sind, und lädt die Daten als Ausgabedaten aus der Speicherzelle. Sodann vergleicht die Reparaturanalyseeinrichtung 105 logisch die Ausgabedaten mit den von der ALPG 103 zugeführten Erwartungswertdaten.
  • Falls die Reparaturanalyseeinrichtung 105 entscheidet, dass die Speicherzelle fehlerhaft ist, weil die beiden Daten nicht übereinstimmen, erhält sie aus den Informationen über die fehlerhafte Speicherzelle einen Satz von Ersatzadressen (Redundanzreparaturlösung), die eine Reparaturzeile oder -spalte zum effektiven Reparieren der fehlerhaften Speicherzelle in der DRAM- Speicheranordnung bestimmen. Die Informationen über die fehlerhafte Speicherzelle (nachstehend mit "Fehlerinformationen" bezeichnet) beinhalten Adressinformationen zur Spezifizierung der Adressen der fehlerhaften Speicherzelle auf der DRAM-Speicheranordnung sowie ein den Fehlerzustand angebender Index. Als typischer den fehlerhaften Zustand angebender Index gibt es Bitdaten, die angeben, ob die beiden Daten miteinander lediglich auf dem hohen Pegel oder den niederen Pegel für die vielen Zugriffsvorgänge oder auf beiden Pegeln (hohe Impedanz) übereinstimmen.
  • Gemäß der über die fehlerhafte Speicherzelle erhaltenen Redundanzreparaturlösung erzeugt die Reparaturanalyseeinrichtung 105 die komprimierten Informationen, indem die Fehlerinformationen auf einer Reparatureinheitsbasis komprimiert werden. Wenn beispielsweise die DRAM-Speicheranordnung derart konfiguriert ist, dass sie eine Redundanzreparatur auf einer Bitzeile-für-Bitzeile-Basis inklusive der fehlerhaften Speicherzelle ausführt, wird die Datenkompression implementiert, indem die Fehlerinformationen über eine Vielzahl von Speicherzellen mit verschiedenen Adressen auf derselben Zeile durch ein einzelnes Datenstück ersetzt wird. Die somit erhaltenen komprimierten Informationen werden in dem Reparaturanalysespeicher 106 als eine Reihe von Betriebsvorgängen beim Lesezugriff gespeichert.
  • Somit führt die Reparaturanalyseeinrichtung 105 den Test über alle Speicherzellen der zu testenden DRAM- Speicheranordnung durch, und speichert die erfassten Fehlerinformationen sequentiell in dem Reparaturanalysespeicher 106 als komprimierte Informationen.
  • Wenn der Test für alle Speicherzellen in der zu testenden DRAM-Speicheranordnung komplettiert wurde, wird ein das Ende des Testvorgangs angebender Logikwert in ein besonderes Bit in dem (nicht gezeigten) Steuerregister in der BIST-Schaltung 104 beschrieben, wodurch der Test vervollständigt wird. Nachfolgend veranlasst die Reparaturanalyseeinrichtung 105 die CPU 108 in der Logikschaltung 107 zur Analyse der in dem Reparaturanalysespeicher 106 gespeicherten komprimierten Informationen, wodurch der Reparaturcode erhalten wird, der den Ort der einer Laserabstimmung zu unterziehenden LT-Sicherung 111 angibt. Die externe Testvorrichtung wie etwa eine LSI-Testeinrichtung liest den Reparaturcode zum Ersetzen der fehlerhaften Einheiten.
  • Mit der vorstehend beschriebenen Konfiguration weist die bekannte integrierte Halbleiterschaltung das Problem auf, dass das Schaltungsausmaß aufgrund der Präsenz des Reparaturanalysespeichers 106 und der Reparaturanalyseeinrichtung 105 unvermeidlich erhöht wird, welche lediglich für den Testvorgang verwendet werden.
  • Die Reparaturanalyseeinrichtung 105 muss beispielsweise individuelle Elemente der Fehlerinformationen über die Speicherzellen speichern, welche den internen Adressen der DRAM-Speicheranordnung eins zu eins entsprechen. Dies entspricht der Reproduzierung der Fehlerinformationen in der DRAM-Speicheranordnung auf dem Reparaturanalysespeicher 106. Daher muss der Reparaturanalysespeicher 106 eine der Anzahl von Adressen der DRAM-Speicheranordnung entsprechende Speicherkapazität aufweisen, aus denen die Testinformationen gewonnen werden müssen, ungeachtet der Stückanzahl der Fehlerinformationen. Somit muss die integrierte Halbleiterschaltung einen weiteren eingebauten Speicher mit etwa derselben Speicherkapazität beinhalten.
  • Die Erfindung wird zur Lösung des vorstehend beschriebenen Problems umgesetzt. Demzufolge liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine integrierte Halbleiterschaltung anzugeben, die zur Reduktion des Schaltungsausmaßes durch Vereinfachung der Konfiguration für den Testvorgang befähigt ist, indem die Reparaturanalyse des Halbleiterspeichers durch eine CPU unter Verwendung von Software unter Aufrechterhaltung der Vorteile des Echtzeittestvorgangs ausgeführt wird.
  • Gemäß einer Ausgestaltung der Erfindung wird eine integrierte Halbleiterschaltung angegeben, mit einem Halbleiterspeicher mit einem Redundanzabschnitt zum Ersetzen eines fehlerhaften Abschnitts; einem Testzugriffsabschnitt zum Schreiben von Testdaten in und zum Auslesen der Testdaten aus jeder Speicherzelle in dem Halbleiterspeicher in einer Testbetriebsart; einer zentralen Verarbeitungseinheit zur Analyse des Redundanzabschnitts zum Ersetzen des fehlerhaften Abschnitts durch erneutes Auslesen von in der Speicherzelle gehaltenen Daten, wenn die Testdaten in die Speicherzelle geschrieben und Daten aus der Speicherzelle ausgelesen werden; und einem Speicherabschnitt zum Speichern des Testergebnisses durch die zentrale Verarbeitungseinheit.
  • Somit kann die vorstehend angeführte integrierte Halbleiterschaltung den Vorteil anbieten, dass sie zur Reduktion des Schaltungsausmaßes unter Beibehaltung der Vorteile des Echtzeittestvorgangs in der Lage ist.
  • Nachstehend wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben. Es zeigen:
  • Fig. 1 ein Blockschaltbild einer schematischen Konfiguration des Ausführungsbeispiels 1 der erfindungsgemäßen integrierten Halbleiterschaltung;
  • Fig. 2 ein Blockschaltbild einer Konfiguration zum Ausführen der Reparaturanalyse des DRAM bei der integrierten Halbleiterschaltung gemäß Fig. 1;
  • Fig. 3 ein Flussdiagramm zur Darstellung der Betriebsweise der integrierten Halbleiterschaltung gemäß Fig. 1;
  • Fig. 4 ein Blockschaltbild einer schematischen Konfiguration eines Ausführungsbeispieles 2 der erfindungsgemäßen integrierten Halbleiterschaltung;
  • Fig. 5 ein Blockschaltbild einer Konfiguration zum Ausführen der Reparaturanalyse des DRAM bei der integrierten Halbleiterschaltung gemäß Fig. 4;
  • Fig. 6 ein Flussdiagramm zur Darstellung der Betriebsweise der integrierten Halbleiterschaltung gemäß Fig. 4;
  • Fig. 7 ein Blockschaltbild einer schematischen Konfiguration eines Ausführungsbeispiels 3 der erfindungsgemäßen integrierten Halbleiterschaltung;
  • Fig. 8 ein Blockschaltbild einer Konfiguration zum Ausführen der Reparaturanalyse des DRAM bei der integrierten Halbleiterschaltung gemäß Fig. 7;
  • Fig. 9 ein Blockschaltbild einer schematischen Konfiguration einer bekannten integrierten Halbleiterschaltung; und
  • Fig. 10 ein Blockschaltbild einer Konfiguration zum Ausführen der Reparaturanalyse des DRAM durch die BIST- Schaltung gemäß Fig. 9.
    • Ausführungsbeispiel 1
  • Fig. 1 zeigt ein Blockschaltbild einer schematischen Konfiguration des Ausführungsbeispiels 1 der erfindungsgemäßen integrierten Halbleiterschaltung. Bei Fig. 1 bezeichnet das Bezugszeichen 1 eine integrierte Halbleiterschaltung mit einem DRAM-Kern 2, einem ALPG- Speicher 3, einer ALPG 4 und einer Logikschaltung 5 in einem einzelnen Chip. Der DRAM-Kern 2 umfasst eine DRAM- Speicheranordnung mit an den Schnittpunkten von Wortleitungen und Bitleitungen angeordneten Speicherzellen, Spalten-/Zeilendecodiereinrichtungen zum Selektieren einer Speicherzelle auf der DRAM- Speicheranordnung, Wortansteuerungseinrichtungen, Bitzeilenauswahleinrichtungen und Leseverstärker zum Verstärken von aus den Speicherzellen gelesenen Daten. Der DRAM-Kern 2 beinhaltet Reservezeilen und eine Reservezeilendekodiereinrichtung sowie Reservespalten und eine Reservespaltendekodiereinrichtung zur Reparatur einer fehlerhaften Speicherzelle in der DRAM- Speicheranordnung.
  • Der ALPG-Speicher 3 (Algorithmic Pattern Generator - algorithmische Strukturerzeugungseinrichtung) zum Speichern des Ausführungscodes (welcher Maschinencode genannt wird) der ALPG 4 speichert Testvektoren und Zugriffsstrukturprogramme zum Testen der DRAM- Speicheranordnung unter Verwendung der Testvektoren. Die Testvektoren sind ein Eingangsvektoren und erwartete Ausgabevektoren (Erwartungswerte) in einer Testprogrammsprache beschreibendes Programm. Die Zugriffsstrukturprogramme (Hauptprogramme) sind ein Programm, das die Betriebssteuerabläufe der mit den Testfunktionen während des Tests verbundenen individuellen Blöcke beschreibt. Das Ausführen der Zugriffsstrukturprogramme durch die ALPG-4 ermöglicht eine Verwendung der Testvektoren als Teststrukturen, die aus der Eingangssignalsequenz und ihrer erwarteten Antwortausgangssignalsequenz (Erwartungswertdaten) bestehen, welche Testspezifikationen erfüllen. Die Teststrukturen und die Zugriffsstrukturprogramme bilden das Testprogramm.
  • Die ALPG 4 erzeugt Adressen und Daten für den DRAM- Testvorgang unter Verwendung einer arithmetischen Einheit. Sie erzeugt Teststrukturdaten mit einer spezifizierten Bitstruktur durch Ausführen des Testprogramms, und schreibt die Teststrukturdaten in die Speicherzellen in dem DRAM-Kern 2. Die Logikschaltung 5, welche die logische und arithmetische Verarbeitung der integrierten Halbleiterschaltung ausführt, umfasst eine CPU 6, einen SRAM 7, ein Steuerregister zum Speichern einer bestimmten Betriebsart sowie eines von der CPU 6 zugeführten Befehlscodes und eine Auswahleinrichtung für den Erhalt von Adressinformationen bei der Komprimierung. Die CPU 6 führt in einem in Fig. 1 nicht gezeigten ROM gespeicherte Benutzerprogramme in einer normalen Betriebsart aus, und es führt die Reparaturanalyse des DRAMs in einer Testbetriebsart aus.
  • Das SRAM 7 speichert den Ausführungscode von durch die CPU 6 durchzuführenden gewöhnlichen Benutzerprogrammen temporär. Es speichert außerdem das Testprogramm, das Reparaturanalyseprogramm und durch die Reparaturanalyse erhaltene komprimierte Informationen sowie den Reparaturcode der Fehlerinformationen. Das Bezugszeichen 8 bezeichnet eine Schreibschaltung zum Lesen des Testprogramms aus einer externen Testvorrichtung wie etwa einer LSI-Testeinrichtung und schreibt es in den ALPG- Speicher 3 und den SRAM 7. Das Bezugszeichen 9 bezeichnet LT-Sicherungen, die zum Ausführungszeitpunkt der Reparaturfunktion eine Laserabstimmung zu unterziehen sind.
  • Fig. 2 zeigt ein Blockschaltbild einer Konfiguration zum Ausführen der Reparaturanalyse des DRAM bei der integrierten Halbleiterschaltung gemäß Fig. 1. In Fig. 2 bezeichnet das Bezugszeichen 2a die den DRAM-Kern 2 bildende DRAM-Speicheranordnung. Die DRAM- Speicheranordnung 2a durchläuft einen Datenschreibvorgang und einen Datenlesevorgang über eine TIC (Testschnittstellenschaltung) 10 in der Testbetriebsart. Das Bezugszeichen 7a bezeichnet einen in dem SRAM 7 bereitgestellten Programmspeicherbereich. Der Programmspeicherbereich 7a speichert den Ausführungscode des Programms der CPU 6 temporär, und speichert das Testprogramm und das Reparaturanalyseprogramm, welche durch die Schreibschaltung 8 zugeführt werden. Das Bezugszeichen 7b bezeichnet einen Es-Speicherbereich (Fehlerspeicher), der in dem SRAM 7 bereitgestellt ist, damit die durch den DRAM-Testvorgang erhaltenen Fehlerinformationen durch die CPU 6 gespeichert werden. Das Bezugszeichen 7c bezeichnet einen RC-Speicherbereich (Reparaturcode), der in dem SRAM 7 bereitgestellt ist, damit der von den Fehlerinformationen erhaltene Reparaturcode durch die CPU 6 gespeichert wird.
  • Die TIC 10 (Testschnittstellenschaltung) überträgt die Eingabe- und Ausgabedaten zwischen der Logikschaltung 5 und der zu testenden DRAM-Speicheranordnung 2a. Das Bezugszeichen 11 bezeichnet das Steuerregister zum Speichern der bestimmten Betriebsart der integrierten Halbleiterschaltung 1 und des von der CPU 6 zugeführten Befehlscodes. Das Bezugszeichen 12 bezeichnet einen Pufferspeicher zum temporären Speichern der durch Ausführen der Programme durch die CPU 6 erhaltenen Daten. In Fig. 2 sind die zu Fig. 1 identischen Bestandteile durch dieselben Bezugszeichen bezeichnet, und deren Beschreibung wird hier weggelassen.
  • Nachstehend wird die Betriebsweise gemäß Ausführungsbeispiel 1 beschrieben.
  • Fig. 3 zeigt eine Flussdiagramm zur Darstellung der Betriebsweise der integrierten Halbleiterschaltung gemäß Fig. 1, unter Bezugnahme auf welches die Reparaturanalyse des DRAM beschrieben wird.
  • Zunächst lädt die Schreibschaltung 8 die für den Testvorgang nötigen Informationen wie etwa das Testprogramm gemäß den Testspezifikationen aus der externen Testvorrichtung wie etwa der LSI- Testeinrichtung. Nachfolgend schreibt die Schreibschaltung 8 das Eingabetestprogramm in den ALPG- Speicher 3 und den Programmspeicherbereich 7a in dem SRAM 7 als Ausführungscode der ALPG 4 und der CPU 6. Der Schreibbetrieb wird gemäß der Datenschreibrate der externen Testvorrichtung durchgeführt.
  • Nachfolgend stellt die CPU 6 bei Empfang der Teststartanfrage von außen die spezifizierten Bits des Steuerregisters 11 auf die logischen Werte ein, welche das Zugriffsstrukturprogramm und den Testvektor gemäß den Testspezifikationen entsprechend der Anfrage bezeichnen, sowie den logischen Wert, der den Start des Testvorgangs angibt. Somit liest die ALPG 4 das Testprogramm entsprechend der Spezifikation vom ALPG-Speicher 3 und führt es aus, und greift auf die DRAM-Speicheranordnung 2a durch Erzeugen von Zugriffszeitabläufen und Teststrukturdaten gemäß dem Testprogramm zu (Schritt ST1). Dabei wird angenommen, dass die ALPG 4 den Lese- /Schreibzugriff auf jede Speicherzelle der DRAM- Speicherzellenanordnung wiederholt.
  • Im Einzelnen erzeugt die ALPG 4 beim Schreibzugriff das Adresssignal zur Spezifizierung der Adresse der Speicherzelle, an welche die Daten entlang des durch das Zugriffsstrukturprogramm beschriebenen Schreibzugriffablaufes zu schreiben sind, und liefert sie an die Spalten-/Zeilendecodiereinrichtungen in dem DRAM- Kern 2. Die Spalten-/Zeilendecodiereinrichtungen decodieren das Adresssignal von der ALPG 4 und wandeln sie in die Adressinformationen über die DRAM- Speicheranordnung um. Die Adressinformationen werden an die Wortansteuerungseinrichtungen und Bitzeilenauswahleinrichtungen zur Auswahl der Speicherzeile geliefert, in welche die Daten zu schreiben sind. Die ALPG 4 schreibt die Teststrukturdaten in jede somit ausgewählte Speicherzelle. Demgegenüber liest die ALPG 4 die Daten beim Lesezugriff nach Auswahl der Speicherzelle gemäß vorstehender Beschreibung.
  • Falls die DRAM-Speicherzelle fehlerhaft ist, wird ein Teil der fehlerhaften Daten in die DRAM-Speicherzelle durch die ALPG 4 geschrieben. Mit anderen Worten, die DRAM-Speicherzelle hält die fehlerhaften Daten, selbst nachdem die ALPG 4 einen Zugriff ausgeführt hat. Nun sei der Fall betrachtet, dass die ALPG 4 die DRAM- Speicherzelle durch den Schreibzugriff auf hohen Pegel versetzt, aber dass das Potential der Speicherzelle abfällt, weil ein Leckstrom größer als ein spezifizierter Wert aufgrund eines Fehlers der Speicherzelle auftritt.
  • Wenn die ALPG 4 die Wortleitung zum Lesen der Daten auf den hohen Pegel versetzt, wird der MOS-Transistor der Speicherzelle leitend, und das durch die Speicherzelle gehaltene Potential fällt weiter aufgrund der parasitären Kapazität der Bitleitung. Wenn der Leseverstärker die Ladungen auf der Bitleitung als die gespeicherten Daten der Speicherzelle in diesem Zustand liest, wird ein Entscheidungswert die entgegengesetzte Phase annehmen. Somit werden die gespeicherten Daten der Speicherzelle als Niederpegeldaten durch den Lesezugriff der ALPG 4 gelesen.
  • Selbst falls die korrekten Daten danach in die Speicherzelle geschrieben werden, wird der fehlerhafte Zustand durch den Lesezugriff gemäß vorstehender Beschreibung reproduziert. Demzufolge wird der fehlerhafte Zustand selbst nach dem Zugriff durch die ALPG 4 aufrechterhalten. Selbst falls die CPU 6 auf die DRAM-Speicherzelle zugreift, nachdem die ALPG 4 ihren Zugriff komplettiert hat, kann sie folglich den fehlerhaften Zustand der Speicherzelle lesen.
  • Nachdem die ALPG 4 die Reihe von Zugriffen auf den DRAM abgeschlossen hat, analysiert die CPU 6 das in dem Programmspeicherbereich 7a eingestellte Testprogramm, wodurch die Zusammenhänge zwischen der DRAM-Speicherzelle und dem Erwartungswert der Antwortausgabe erhalten werden. Dann liest die CPU 6 erneut die in den DRAM- Speicherbereich 2a geschriebenen Daten unter Verwendung der Adressinformationen. Die von der Speicherzelle sequentiell gelesenen Daten werden in dem Pufferspeicher 12 temporär gespeichert.
  • Nachfolgend liest die CPU 6 die Ausgabedaten der DRAM- Speicherzelle sequentiell von dem Pufferspeicher 12, und vergleicht sie mit den Erwartungswerten der entsprechenden Antwortausgabe. Falls sie nicht übereinstimmen, trifft die CPU 6 die Entscheidung, dass die Speicherzelle fehlerhaft ist, und speichert sequentiell die Fehlerinformationen in dem Es- Speicherbereich 7b in dem SRAM 7 (Schritt ST2: Schadhaftigkeitsentscheidungsschritt).
  • Somit einen Fehler in der DRAM-Speicherzelle erfassend, führt die CPU 6 das in dem Programmspeicherbereich 7a gespeicherte Reparaturanalyseprogramm separat von dem Testprogramm aus, wodurch von den in dem Es- Speicherbereich 7b gespeicherten Inhalten ein Satz von Ersatzadressen (Redundanzreparaturlösung) erhalten wird, der die Reihe oder Spalte zur effizienten Reparatur der fehlerhaften Speicherzelle in der DRAM-Speicheranordnung 2a bestimmt.
  • Gemäß der für die fehlerhafte Speicherzelle erhaltenen Redundanzreparaturlösung erzeugt die CPU 6 die komprimierten Informationen durch Komprimieren der Fehlerinformationen in die Reparatureinheit. Wenn beispielsweise die DRAM-Speicheranordnung 2a eine Konfiguration aufweist, welche die Redundanzreparatur auf einer die fehlerhafte Speicherzelle beinhaltenden Bitzeilenbasis ausführt, können die Fehlerinformationen über eine Vielzahl von Speicherzellen mit verschiedenen Adressen auf derselben Zeile durch Ersetzen der Fehlerinformationen durch ein Datenstück komprimiert werden. Die somit erhaltenen komprimierten Daten werden in dem Es-Speicherbereich 7b bei der Reihe an Betriebsvorgängen beim Lesezugriff gespeichert.
  • Nachfolgend führt die CPU 6 den Testvorgang für alle Speicherzellen (inklusive der Reservezelle) der zu testenden DRAM-Speicheranordnung aus, und speichert sequentiell die Fehlerinformationen in dem Es- Speicherbereich 7b als komprimierte Informationen.
  • Den Testvorgang aller Speicherzellen der zu testenden DRAM-Speicheranordnung 2a vervollständigend, analysiert die CPU 6 die in dem Es-Speicherbereich 7b gespeicherten komprimierten Informationen, um den Reparaturcode (inklusive des Reparaturcodes für die Reservezellen) zur Bestimmung des Ortes in den einer Laserabstimmung zu unterziehenden LT-Sicherungen 9 zu erhalten (Schritt ST3: Reparaturanalyseschritt). Der Reparaturcode wird in dem RC-Speicherbereich 7c des SRAM 7 gespeichert.
  • Nachfolgend wird der Reparaturcode in dem RC- Speicherbereich 7c durch die externe Testvorrichtung wie etwa der LSI-Testeinrichtung zum Ausführen der tatsächlichen Fehlerreparatur gelesen.
  • Auf diese Weise werden Test- und Reparaturanalyse des DRAM schnell durch zwei unabhängige Stufen ausgeführt: der Zugriff auf den DRAM durch ALPG 4; und die Reparaturanalyse durch die CPU 6. Demzufolge ist es nur der anfängliche Datenschreibvorgang in den ALPG-Speicher 3 und den SRAM 7 und das abschließende Lesen des Reparaturvorganges, was die externe Testvorrichtung wie etwa die LSI-Testeinrichtung bei niedriger Geschwindigkeit ausführt. Mit anderen Worten kann eine langsame, kostengünstige Testeinrichtung die Hochgeschwindigkeitsverarbeitung erzielen.
  • Gemäß vorstehender Beschreibung ist das vorliegende Ausführungsbeispiel 1 derart konfiguriert, dass die Schadhaftigkeitsentscheidung und die Reparaturanalyse der DRAM-Speicherzellen, was im Stand der Technik durch die dazu gedachte Testschaltung durchgeführt wird, unter Verwendung der Software der CPU 6 ausgeführt wird, die als Standardausrüstung als Logikschaltung 5 in Verbindung mit dem SRAM 7 zum Speichern der Ausführungscodes der CPU 6 bei der Programmverarbeitung installiert ist. Folglich kann das vorliegende Ausführungsbeispiel 1 das Schaltungsausmaß unter Beibehaltung der Vorteile des Echtzeittestes reduzieren.
    • Ausführungsbeispiel 2
  • Fig. 2 zeigt ein Blockschaltbild einer schematischen Konfiguration von Ausführungsbeispiel 2 der erfindungsgemäßen integrierten Halbleiterschaltung; und
  • Fig. 5 zeigt ein Blockschaltbild einer Konfiguration zum Ausführen der Reparaturanalyse des DRAM der integrierten Halbleiterschaltung gemäß Fig. 4. Bei diesen Figuren bezeichnet das Bezugszeichen 4a einen ALPG-Abschnitt mit der ALPG 4 und einer Vergleichseinrichtung 14. Das Bezugszeichen 13 bezeichnet ein Schadhaftigkeitsentscheidungssignal, bei dem die Gegenwart oder Abwesenheit eines Fehlers für jeden Block (nachstehend mit Analyseblock bezeichnet) entsprechend einer gegebenen Reparatureinheit der DRAM- Speicheranordnung 2a eingestellt wird. Das Bezugszeichen 14 bezeichnet die den ALPG-Abschnitt 4a bildende Vergleichseinrichtung. Sie vergleicht die von dem DRAM zugeführten Ausgangsdaten mit den Erwartungswerten, um eine Schadhaftigkeitsentscheidung zu treffen. Das Bezugszeichen 15 bezeichnet eine Auswahleinrichtung zum Empfang der Adressinformationen über die fehlerhafte Speicherzelle, und zum Erhalt der Adressinformationen über den Analyseblock mit den Adressinformationen. Bei den Fig. 1 und 2 sind dieselben Bestandteile mit denselben Bezugszeichen bezeichnet, und deren Beschreibung wird vorliegend weggelassen.
  • Nachstehend wird die Betriebsweise gemäß dem vorliegenden Ausführungsbeispiel 2 beschrieben.
  • Fig. 6 zeigt ein Flussdiagramm zur Darstellung der Betriebsweise der integrierten Halbleiterschaltung gemäß Fig. 4, unter Bezugnahme auf welche die Reparaturanalyse des DRAM beschrieben wird.
  • Zunächst lädt die Schreibschaltung 8 die für den Test nötigen Informationen wie etwa das Testprogramm gemäß den Testspezifikationen von der externen Testvorrichtung wie etwa der LSI-Testeinrichtung. Nachfolgend schreibt die Schreibschaltung 8 das Eingabetestprogramm in den ALPG- Speicher 3 und den Programmspeicherbereich 7a in dem SRAM 7 als Ausführungscode (sogenannter Maschinencode) der ALPG 4 und der CPU 6. Der Schreibbetrieb wird gemäß der Datenschreibrate der externen Testvorrichtung durchgeführt.
  • Die Teststartanfrage von außen empfangend, stellt nachfolgend die CPU 6 die logischen Werte in die spezifizierten Bits des Steuerregisters 11 ein, welche das Zugriffsstrukturprogramm und den Testvektor gemäß den Testspezifikationen entsprechend der Anfrage bezeichnen, sowie den logischen Wert, der den Beginn des Testvorgangs bezeichnet. Somit liest die ALPG 4 das Testprogramm entsprechend der Spezifikation vom ALPG-Speicher 3 und führt es aus, und greift auf die DRAM-Speicheranordnung 2a durch Erzeugen des Zugriffszeitablaufs und der Teststrukturdaten gemäß dem Testprogramm. Dabei sei angenommen, dass die ALPG 4 den Lese-/Schreibzugriff auf jede Speicherzelle der DRAM-Speicherzellenanordnung wiederholt. Die konkrete Betriebsweise ist dieselbe wie die bei dem vorstehend beschriebenen Ausführungsbeispiel 1.
  • Nachdem viele Zugriffsvorgänge auf eine einzelne Speicherzelle abgeschlossen wurden, erfasst nachfolgend die Vergleichseinrichtung 14 die Daten, welche in der durch das von der ALPG 4 zugeführte Adresssignal spezifizierten Speicherzelle gespeichert sind, und lädt die Daten als Ausgabedaten von der Speicherzelle. Die Vergleichseinrichtung 14 vergleicht die Ausgabedaten logisch mit den von der ALPG 4 zugeführten Erwartungswertdaten. Falls die beiden Daten nicht übereinstimmen, trifft die Vergleichseinrichtung 14 eine Entscheidung, dass ein Fehler für den Analyseblock erfasst ist, und stellt in dem Schadhaftigkeitsentscheidungssignal 13 die Information ein, die angibt, dass der Analyseblock mit der Speicherzelle fehlerhaft ist (Schritt ST1a).
  • Gleichzeitig überträgt die ALPG 4 die Adressinformationen über die fehlerhafte Speicherzelle an die Auswahleinrichtung 15. Die Adressinformationen über die fehlerhaften Speicherzellen sequentiell empfangend, erhält die Auswahleinrichtung 15 die den momentanen Analyseblock spezifizierenden Adressinformation von den Adressinformationen über die in demselben Analyseblock beinhalteten fehlerhaften Speicherzellen und speichert sie in dem Pufferspeicher 12.
  • Nachdem die ALPG 4a die Reihe an Zugriffen auf den DRAM abgeschlossen hat, erhält die CPU 6 die Zusammenhänge zwischen den individuellen Speicherzellen in dem fehlerhaften Analyseblock und den Erwartungswerten der Antwortausgabe durch Analyse des in dem Programmspeicherbereich 7a gespeicherten Testprogramms unter Bezugnahme auf den Inhalt des Schadhaftigkeitsentscheidungssignals 13 und der Adressinformationen über den Analyseblock, die in dem Pufferspeicher 12 gespeichert sind. Unter Verwendung der Adressinformationen über die individuellen Speicherzellen in dem fehlerhaften Analyseblock, liest sodann die CPU 6 erneut die Daten lediglich von den individuellen Speicherzellen in dem fehlerhaften Analyseblock. Die von den individuellen Speicherzellen sequentiell gelesenen Daten werden in dem Pufferspeicher 12 temporär gespeichert.
  • Nachfolgend liest die CPU 6 die Ausgangsdaten der Speicherzellen sequentiell von dem Pufferspeicher 12 und vergleicht sie mit den Erwartungswerten der entsprechenden Antwortausgabe. Falls sie nicht übereinstimmen, trifft die CPU 6 die Entscheidung, dass die Speicherzelle fehlerhaft ist, und speichert sequentiell die Fehlerinformationen über die fehlerhafte Speicherzelle in dem Es-Speicherbereich 7b in dem SRAM 7 in Verbindung mit den Adressinformationen über den Analyseblock (Schritt ST2a: Schadhaftigkeitsentscheidungsschritt).
  • Nachfolgend führt die CPU 6 das in dem Programmspeicherbereich 7a gespeicherte Reparaturanalyseprogramm separat von dem Testprogramm aus, wodurch aus den in dem Es-Speicherbereich 7b gespeicherten Inhalten die für den fehlerhaften Analyseblock erhaltenen, komprimierten Fehlerinformationen durch Komprimieren der Fehlerinformationen in die Reparatureinheit erzeugt werden (Schritt ST3a: Schadhaftigkeitsentscheidungsschritt). Falls beispielsweise ein besonderer Analyseblock eine Vielzahl von fehlerhaften Speicherzellen beinhaltet, können die Fehlerinformationen durch Ersetzen der Fehlerinformationen durch ein die Fehlerinformationen über den Analyseblock repräsentierendes Datenstück komprimiert werden. Die somit erhaltenen komprimierten Informationen werden in dem Es-Speicherbereich 7b in der Reihe der Betriebsvorgänge bei dem Lesezugriff gespeichert.
  • Nachfolgend führt die CPU 6 den Test für alle fehlerhaften Analyseblöcke (inklusive der Reservezellen) aus, und speichert sequentiell die Fehlerinformationen in dem Es-Speicherbereich 7b als komprimierte Informationen. Den Test aller fehlerhaften Analyseblöcke abschließend, analysiert die CPU 6 die in dem Es-Speicherbereich 7b gespeicherten, komprimierten Informationen, um den Reparaturcode (inklusive des Reparaturcodes für die Ersatzzellen) zur Benennung des Ortes in den einer Laserabstimmung zu unterwerfenden LT-Sicherungen 9 zu erhalten (Schritt ST4a: Reparaturanalyseschritt). Der Reparaturcode wird in dem RC-Speicherbereich 7c des SRAM 7 gespeichert.
  • Nachfolgend wird der Reparaturcode in dem RC- Speicherbereich 7c durch eine externe Testvorrichtung wie etwa eine LSI-Testeinrichtung zum Ausführen der tatsächlichen Fehlerreparatur gelesen.
  • Gemäß vorstehender Beschreibung ist das vorliegende Ausführungsbeispiel 2 derart konfiguriert, dass die CPU 6 die detaillierte Schadhaftigkeitsentscheidung und Reparaturanalyse lediglich für die durch die Schadhaftigkeitsentscheidung über den DRAM durch den ALPG-Abschnitt 4a extrahierten fehlerhaften Analyseblöcke ausführt. Folglich kann das vorliegende Ausführungsbeispiel 2 die Verarbeitungszeit für die nicht fehlerhaften Analyseblöcke eliminieren, wodurch eine Reduktion der Testzeitperiode möglich ist.
    • Ausführungsbeispiel 3
  • Fig. 7 zeigt ein Blockschaltbild einer schematischen Konfiguration eines Ausführungsbeispiels 3 der erfindungsgemäßen integrierten Halbleiterschaltung, und
  • Fig. 8 zeigt ein Blockschaltbild einer Konfiguration zum Ausführen der Reparaturanalyse des DRAM der integrierten Halbleiterschaltung gemäß Fig. 7. In diesen Figuren bezeichnet das Bezugszeichen 16 ein Instandsetzungsleitungssignal, bei dem die Informationen eingestellt werden, was angibt, ob eine Wortleitung oder eine Bitleitung in der DRAM-Speicheranordnung 2a eine vorbestimmte Anzahl oder mehr fehlerhafter Speicherzellen beinhaltet. Die zu den Fig. 1 und 4 identischen Bestandteile sind durch dieselben Bezugszeichen bezeichnet, und deren Beschreibung wird vorliegend weggelassen.
  • Nachstehend wird die Betriebsweise gemäß dem vorliegenden Ausführungsbeispiel 3 beschrieben.
  • Zunächst lädt die Schreibschaltung 8 die für den Test benötigten Informationen wie etwa das Testprogramm gemäß den Testspezifikationen von der externen Testvorrichtung wie etwa der LSI-Testeinrichtung. Nachfolgend schreibt die Schreibschaltung 8 das Eingabetestprogramm in den ALPG-Speicher 3 und den Programmspeicherbereich 7a in dem SRAM 7 als Ausführungscode (der sogenannte Maschinencode) der ALPG 4 und der CPU 6. Der Schreibbetrieb wird gemäß der Datenschreibrate der externen Testvorrichtung durchgeführt.
  • Die Teststartanfrage von außen empfangend setzt die CPU 6 in die spezifischen Bits des Steuerregisters 11 nachfolgend die logischen Werte ein, welche das Zugriffsstrukturprogramm und den Testvektor gemäß den Testspezifikationen entsprechend der Anfrage angeben, sowie den logischen Wert, der den Testbeginn angibt. Somit liest die ALPG 4 das Testprogramm entsprechend der Spezifikation von dem ALPG-Speicher 3 und führt es aus, und greift auf die DRAM-Speicheranordnung 2a durch Erzeugen des Zugriffszeitablaufes und der Teststrukturdaten gemäß dem Testprogramm zu. Dabei wird angenommen, dass die ALPG 4 den Lese-/Schreibzugriff auf jede Speicherzelle der DRAM-Speicherzellenanordnung wiederholt. Die konkrete Betriebsweise ist dieselbe, wie die bei dem vorstehend beschriebenen Ausführungsbeispiel 1.
  • Nachdem viele Zugriffsvorgänge auf eine einzelne Speicherzelle abgeschlossen wurden, erfasst nachfolgend die Vergleichseinrichtung 14 die in der Speicherzelle gespeicherten Daten, die durch das von der ALPG 4 zugeführte Adresssignal spezifiziert ist, und lädt die Daten als Ausgabedaten von der Speicherzelle. Die Vergleichseinrichtung 14 vergleicht logisch die Ausgabedaten mit den von der ALPG 4 zugeführten Erwartungswertdaten. Falls die beiden Daten nicht übereinstimmen, trifft die Vergleichseinrichtung 14 die Entscheidung, dass ein Fehler für den Analyseblock erfasst ist, und stellt in dem Schadhaftigkeitsentscheidungssignal 13 die Information ein, welche angibt, dass der die Speicherzelle beinhaltende Analyseblock fehlerhaft ist.
  • Gleichzeitig überträgt die ALPG 4 die Adressinformationen über die fehlerhafte Speicherzelle an die Auswahleinrichtung 15. Die Adressinformationen über die fehlerhafte Speicherzelle sequentiell empfangend, erhält die Auswahleinrichtung 15 die den Analyseblock spezifizierenden Adressinformationen von den Adressinformationen über die in demselben Analyseblock beinhaltete fehlerhafte Speicherzelle, und speichert sie in dem Pufferspeicher 12. Die Verarbeitung ist soweit dieselbe wie gemäß dem vorstehenden Ausführungsbeispiel 2.
  • Zudem wird die CPU 6 mit den Fehlerinformationen von der ALPG 4 und der Vergleichseinrichtung 14 über den Pufferspeicher 12 sequentiell versorgt. Unter Verwendung der Fehlerinformationen stellt die CPU 6 in dem Instandsetzungsleitungssignal 16 die eine Leitung identifizierenden Informationen ein, welche eine Wortleitung oder eine Bitleitung in der DRAM- Speicheranordnung 2a beinhalten, was beispielsweise zwei oder mehr fehlerhafte Speicherzellen beinhaltet.
  • Nachdem die ALPG 4a die Reihe an Zugriffen auf den DRAM abgeschlossen hat, führt die CPU 6 das Reparaturanalyseprogramm aus, das in dem Programmspeicherbereich 7a separat von dem Testprogramm gespeichert ist. Somit führt die CPU 6 die Reparaturanalyse zur Entscheidung über die Ersatzleitung für die Leitung, die in dem Instandsetzungsleitungssignal 16 eingestellt ist, durch, und speichert das Ergebnis in dem Es-Speicherbereich 7b.
  • Nachfolgend erhält die CPU die Zusammenhänge zwischen den individuellen Speicherzellen in dem fehlerhaften Analyseblock und den Erwartungswerten der Antwortausgabe durch Analysieren des in dem Programmspeicherbereich 7a gespeicherten Testprogramms bezugnehmend auf die Inhalte des Instandsetzungsleitungssignals 16 und dem Schadhaftigkeitsentscheidungssignal 13 und auf die Adresseinformationen über den Analyseblock, der in dem Pufferspeicher 12 gespeichert ist. Sodann liest die CPU 6 die Daten lediglich von den individuellen Speicherzellen in dem fehlerhaften Analyseblock. Dabei liest die CPU nicht die Daten von den Speicherzellen auf der Leitung, die in dem Instandsetzungsleitungssignal 16 eingestellt sind oder trifft eine Schadhaftigkeitsentscheidung bezüglich dieser Speicherzellen.
  • Nachfolgend liest die CPU 6 die Ausgabedaten der Speicherzellen sequentiell von dem Pufferspeicher 12 wie bei dem vorstehend beschriebenen Ausführungsbeispiel 2, und vergleicht diese mit den Erwartungswerten der entsprechenden Antwortausgabe. Falls sie nicht übereinstimmen, trifft die CPU 6 die Entscheidung, dass die Speicherzelle fehlerhaft ist, und speichert sequentiell die Fehlerinformationen über die fehlerhafte Speicherzelle in dem Es-Speicherbereich 7b in dem SRAM 7 in Verbindung mit den Adressinformationen über den Analyseblock (Schadhaftigkeitsentscheidungsschritt).
  • Bezüglich der von den Fehlerinformationen über die in dem Instandsetzungsleitungssignal 16 eingestellten Leitungen verschiedenen Fehlerinformationen erzeugt nachfolgend die CPU 6 die komprimierten Informationen von den in dem Es-Speicherbereich 7b gespeicherten Inhalten gerade so, wie bei dem vorstehend beschriebenen Ausführungsbeispiel 2. Die somit erhaltenen komprimierten Informationen werden in dem Es-Speicherbereich 7b gespeichert.
  • Nachfolgend führt die CPU 6 den Test für die fehlerhaften Analyseblöcken (inklusive der Reservezellen) aus, die von den mit den in dem Instandsetzungsleitungssignal 16 eingestellten Leitungen verbundenen verschieden sind, und speichert sequentiell die Fehlerinformationen in dem Es- Speicherbereich 7b als die komprimierenden Informationen. Den Test abschließend, analysiert die CPU 6 die Ersatzteilinformationen und in dem Es- Speicherbereich 7b gespeicherten komprimierten Informationen, um den Reparaturcode (inklusive des Reparaturcodes für die Reservezellen) zur Bestimmung des einer Laserabstimmung zu unterziehenden Ortes in den LT-Sicherungen 9 zu erhalten (Reparaturanalyseschritt). Der Reparaturcode wird in dem RC-Speicherbereich 7c des SRAM 7 gespeichert.
  • Schließlich wird der Reparaturcode in dem RC- Speicherbereich 7c durch die externe Testvorrichtung wie etwa die LSI-Testeinrichtung zum Ausführen der tatsächlichen Fehlerreparatur gelesen.
  • Gemäß vorstehender Beschreibung ist das vorliegende Ausführungsbeispiel 3 derart konfiguriert, dass es das Instandsetzungsleitungssignal 16 zur Identifizierung der eine vorbestimmte Anzahl oder mehr fehlerhafter Speicherzellen beinhaltenden Leitung beinhaltet, und führt die Reparaturanalyse aus, ohne eine detaillierte Schadhaftigkeitsentscheidung der Leitung zu treffen. Folglich kann das vorliegende Ausführungsbeispiel 3 die für die Reparaturanalyse erforderliche Zeitperiode reduzieren und reduziert daher die Testzeit.
  • Obwohl das Ausführungsbeispiel 3 das Instandsetzungsleitungssignal 16 auf die Konfiguration des vorstehend beschriebenen Ausführungsbeispiels 2 anwendet, ist dies nicht wesentlich. Das Instandsetzungsleitungssignal 16 ist beispielsweise auf das vorstehend beschriebene Ausführungsbeispiel 1 anwendbar, so dass die CPU 6 die Schadhaftigkeitsentscheidung trifft und das Instandsetzungsleitungssignal 16 einstellt, wobei dieselben Vorteile geboten werden.
  • Gemäß vorstehender Beschreibung beinhaltet eine integrierte Halbleiterschaltung eine zu testende DRAM- Speicheranordnung 2a, eine algorithmische Strukturerzeugungseinrichtung 4 (ALPG), eine CPU 6 und einen SRAM 7 für die CPU. Die ALPG schreibt Daten in die und liest die Daten von der DRAM-Speicheranordnung, wenn die Betriebsart auf eine Testbetriebsart eingestellt wird. Die in der Speicherzelle gehaltenen Daten lesend, wenn die ALPG die Daten in die Speicherzelle schreibt und sie von ihr liest, lokalisiert die CPU einen fehlerhaften Abschnitt in der DRAM-Speicheranordnung und analysiert einen Redundanzabschnitt zum Ersetzen des fehlerhaften Abschnitts. Der SRAM speichert den Ausführungscode der Verarbeitung der CPU in der Testbetriebsart, das Schadhaftigkeitsentscheidungsergebnis und das Analyseergebnis. Die integrierte Halbleiterschaltung kann das Schaltungsausmaß durch Vereinfachung der mit der Testfunktion verbundenen Konfiguration und der Aufrechterhaltung der Vorteile eines Echtzeittests reduzieren.

Claims (3)

1. Integrierte Halbleiterschaltung mit:
einem Halbleiterspeicher (2, 2a) mit einer Vielzahl von Speicherzellen und einem Redundanzabschnitt zum Ersetzen eines fehlerhaften Abschnitts;
einem Testzugriffsabschnitt (4) zum Schreiben von Testdaten in und zum Lesen der Testdaten von jeder Speicherzelle in dem Halbleiterspeicher, wenn eine Betriebsart auf eine Testbetriebsart eingestellt wird;
eine zentrale Verarbeitungseinheit (6) zum Lokalisieren des fehlerhaften Abschnitts in dem Halbleiterspeicher und zur Analyse des Redundanzabschnitt zum Ersetzen des fehlerhaften Abschnitts durch erneutes Lesen von in der Speicherzelle gehaltenen Daten, wenn der Testzugriffsabschnitt die Testdaten in die Speicherzelle schreibt und die Testdaten von der Speicherzelle liest; und
einem Speicherabschnitt (7) zum Speichern eines Ausführungscodes der Verarbeitung, eines Schadhaftigkeitsentscheidungsergebnisses und eines Analyseergebnisses in der Testbetriebsart der zentralen Verarbeitungseinheit.
2. Integrierte Halbleiterschaltung nach Anspruch 1, ferner mit einer Vergleichseinrichtung (14) zum Vergleichen der in der Speicherzelle gehaltenen Daten mit einem Erwartungswert der Daten, wenn der Testzugriffsabschnitt die Daten in die Speicherzelle schreibt und die Daten von der Speicherzelle liest; und einem Schadhaftigkeitsentscheidungssignal (13), auf dem das Vorliegen und die Abwesenheit eines Fehlers für jeden Speicherblock entsprechend einer Ersatzeinheit des Redundanzabschnitts eingestellt wird, wobei die zentrale Verarbeitungseinheit (6) die Daten lediglich von den Speicherzellen in dem Speicherblock erneut liest, der in dem Schadhaftigkeitsentscheidungssignal als einen Fehler aufweisend gekennzeichnet ist, weil ein Vergleichsergebnis durch die Vergleichseinrichtung eine Nichtübereinstimmung angibt, den fehlerhaften Abschnitt in dem Speicherblock lokalisiert, und den Redundanzabschnitt zum Ersetzen des fehlerhaften Abschnitts analysiert.
3. Integrierte Haltleiterschaltung nach Anspruch 1, wobei der Halbleiterspeicher (2, 2a) in Zeilen und Spalten angeordnete Bitleitungen und Wortleitungen und eine Vielzahl von an Schnittpunkten der Zeilen und Spalten angeordnete Speicherzellen beinhaltet, wobei
die integrierte Haltleiterschaltung ferner versehen ist mit einem Instandsetzungsleitungssignal (16) zum Aufzeichnen von Informationen zur Identifizierung einer Bitleitung und/oder Wortleitung mit zumindest einer vorbestimmten Anzahl von fehlerhaften Abschnitten, wenn der Testzugriffsabschnitt (4) die Daten in die Speicherzellen schreibt oder die Daten von den Speicherzellen liest, und wobei
die zentrale Verarbeitungseinheit (6) zunächst den Redundanzabschnitt zum Ersetzen der in dem Instandsetzungsleitungssignal aufgezeichneten Bitleitung und/oder Wortleitung analysiert, und eine Lokalisierungsentscheidung des fehlerhaften Abschnitts der Bitleitung und/oder Wortleitung übergeht.
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