DE19930169A1

DE19930169A1 - Testeinrichtung zum Prüfen eines Speichers

Info

Publication number: DE19930169A1
Application number: DE19930169A
Authority: DE
Inventors: Carsten Ohlhoff; Peter Poechmueller
Original assignee: Siemens AG
Current assignee: Polaris Innovations Ltd
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2001-01-18
Anticipated expiration: 2019-07-01
Also published as: KR100458357B1; TW511090B; KR20020026890A; US6661718B2; CN1359524A; US20020149975A1; DE19930169B4; JP3675760B2; WO2001001421A1; JP2003503698A; CN1183549C

Abstract

Die Erfindung betrifft eine Testeinrichtung (4) zum Prüfen eines auf bzw. in einem Substrat (1) ausgebildeten Speichers mit einer Vielzahl von Speicherzellen (2), wobei die Testeinrichtung nach einem Prüfprogramm eine Prüfung des Speichers vornimmt, wobei die Testeinrichtung (4) eine Interpretervorrichtung aufweist, die den Speicher nach dem Prüfprogramm betreibt und testet, wobei das Prüfprogramm im zu testenden Speicher abgelegt ist. Die Erfindung bezieht sich ferner auf ein Verfahren zum Testen eines Speichers sowie auf eine Schaltungsanordnung mit einer Vielzahl von auf einem gemeinsamen Substrat ausgebildeten Schaltungen (1a), insbesondere Speichern, welche zur Ermöglichung der Vereinzelung der Schaltungen einen Zwischenraum (55) zwischen diesen aufweisen, wobei in den Zwischenräumen (55) Zuleitungen (51) ausgebildet sind, die die einzelnen Schaltungen (1a) miteinander und/oder mit einer oder mehreren Zusatz-Schaltungen verbinden.

Description

Die Erfindung bezieht sich auf eine Testeinrichtung zum Prü fen eines Speichers, insbesondere eines Halbleiterspeichers vom wahlfreien Zugriffstyp, mit einer Vielzahl von Speicher zellen, welchen Speicherzellen Bitleitungen zugeordnet sind, welche Bitleitungen vermittels einer Ansteuerschaltung mit aus dem Speicher heraus führenden Ein/Ausgabeleitungen ver bindbar sind, wobei die Testeinrichtung nach einem Prüfpro gramm eine aus mehreren Einzeltests bestehende Prüfung des Speichers vornimmt. Die Erfindung bezieht sich ferner auf ein Verfahren zum Testen eines Speichers sowie auf eine Schal tungsanordnung mit einer Vielzahl von auf einem gemeinsamen Substrat ausgebildeten zu testenden Schaltungen, welche in einem nachfolgendem Fertigungsschritt vereinzelt werden.

Bei den immer größer werdenden Speicherzellenarrays der Halb leiterspeicher mit immer schneller erfolgenden Generationen folgen - so ist etwa mit einer Vervierfachung der Kapazität alle 3 Jahre zu rechnen (beispielsweise von der 64 MBit DRAM Generation zur 256 MBit DRAM Generation) - ist das Testen der Speicherzellen der Halbleiterspeicher unerläßlich, da unter Umständen bereits eine einzige defekte Speicherzelle zum To talausfall des gesamten Halbleiterspeichers führen kann. Des halb sind in den meisten Halbleiterspeichern redundante Spei cherzellen vorgesehen, die Anstelle der defekten Speicherzel len angesprochen werden. Aber auch hierzu ist es erforder lich, den gesamten Speicher, d. h. jede Halbleiterspeicherzel le auf Funktionalität zu prüfen, um die auf diese Weise als fehlerhaft identifizierten Speicherzellen gegebenenfalls durch redundante Speicherzellen ersetzen zu können. Bisher wurden hierfür sogenannte Tester verwendet, die die Halblei terchips noch im Waferverbund durch Aufsetzen kleiner Nadeln auf den Kontaktflächen kontaktieren. Auch gibt es Tester, die die schon gehäusten oder verdrahteten Halbleiterchips kontak tieren. Nach dem Kontaktieren der Halbleiterchips durch den Tester werden alle Speicherzellen des Speicherzellenarrays ge testet, die Adressen der defekten Speicherzellen extern (also im Tester) gespeichert und nach dem Funktionalitätstest zur Redundanzauswertung verwendet. Bei dieser Auswertung werden redundante Speicherzellen den Adressen der defekten Speicher zellen zugeordnet.

Bei den nunmehr erreichten Größen der Speicherzellenarrays mit einer Speicherkapazität von 256 MBit oder 1 GBit ist der Testvorgang der Speicherzellen mit erheblichen Kosten, die proportional zur Speichergroße - und damit exponentiell zur Speicherchipgeneration - sind, verbunden, da der Testvorgang zusätzlich für jeden produzierten Halbleiterspeicher Zeit be ansprucht. Für die anstehende 1 GBit Generation wird somit abgeschätzt, dass die Testkosten schon 30% der gesamten Pro duktionskosten ausmachen werden.

Da die teuren Tester mit jeder neuen Generation in ihrer Hardware angepasst werden müssen, was wieder einen erhebli chen Kostenaufwand bedeutet, wird versucht, die notwendigen Tests auf ein Minimum zu reduzieren. Auch eine Parallelisie rung der Tests von mehreren Chips gleichzeitig ist bei bzw. durch eine heute übliche gleichzeitige Prüfung von bis zu 64 Speichern nicht mehr ausbaufähig, da dieser Ansatz durch die Anzahl der auf den Chip aufgesetzten Kontaktnadeln des Te sters begrenzt ist. Auch bei einer denkbaren Reduzierung der für den Test benötigten aufzusetzenden Kontaktnadeln müsste das gesamte Speicherzellenarray Zelle für Zelle durch den Te ster geprüft werden.

Nach dem eigentlichen Test erfolgt vermittels der Hard- und Software des Testers oder eines weiteren externen Gerätes die Auswertung der durch den Test gewonnenen Daten über die Posi tion bzw. Adressen der defekten Speicherzellen. Hierbei wird eine Redundanzanalyse durchgeführt, die redundante Speicher zellen den Adressen der defekten Speicherzellen zuordnet. Diese Zuordnungsdaten werden hierauf zwischengespeichert oder direkt einer Vorrichtung weitergeleitet, die die Zuordnung auf dem Chip "verdrahtet". Dies kann durch einen Laserstrahl erfolgen, der Bahnen wegbrennt, durch sogenannte Fuses oder Anti-Fuses oder andere geeignete Mittel.

Das Test-Programm ist in der Regel in dem externen Tester in Form einer festen Schaltung enthalten, oder wird vermittels großem Aufwand vermittels programmierbarer Einheiten er stellt. Eine Änderung des Testprogramms oder der den Test ausführenden Einrichtungen führt zu sehr kostenintensiven Verzögerungen in der Massenproduktion, was oft einen nicht mehr aufzuholenden Zeitverlust bedeutet.

Aufgabe der Erfindung ist es, eine Testeinrichtung zur Verfü gung zu stellen, die universell einsetzbar ist, d. h. keine konstruktiven Veränderungen beim Einsatz bei verschiedenen Speichergrößen (also unabhängig von der Größe der zu testen den Speicherarrays) und -typen benötigt, die schnell anpass bar an ein sich änderndes Prüfprogramm ist, ohne konstruktive Eingriffe vornehmen zu müssen, wobei die Testdauer verringert ist.

Die Lösung dieser Aufgabe erfolgt durch eine Testeinrichtung nach Anspruch 1 und eine Schaltungsanordnung nach Anspruch 21 und durch ein Verfahren zum Testen eines Speichers nach An spruch 28.

Erfindungsgemäß ist vorgesehen, dass die Testeinrichtung eine Interpretervorrichtung aufweist, die den Speicher nach dem Prüfprogramm betreibt und testet, wobei das Prüfprogramm im zu testenden Speicher abgelegt ist.

Die Erfindung schlägt vor, eine nach einem Prüfprogramm ar beitende Testeinrichtung vorzusehen, deren Prüfprogramm- Kommandocodes im ungetesteten Speicherzellenarray des zu te stenden Speicherchips abgelegt sind. Der Vorteil der erfin dungsgemäßen Testeinrichtung besteht u. a. darin, dass die Testeinrichtung an sich nicht mehr an die sich ändernden Hardwareeigenschaften der Chipgenerationen bzw. Fertigungsli nien angepasst werden muss, da das jeweils für den Chip-Typ passende Prüfprogramm auf dem jeweiligen zu prüfenden Spei cher selbst als veränderbarer Code abgelegt ist. Es ist somit auch möglich, verschiedene Speicherchip-Typen vermittels der gleichen Testeinrichtung zu prüfen. Auch ist eine rasche An passung der Prüfprogramme für die Speicherchips möglich, ohne dass ein Eingriff in die Testeinrichtung notwendig wird. Eine zeitraubende Änderung der Tester und/oder der diese steuern den Programme bzw. deren Neueinspeicherung bei verschiedenen Speichertypen und/oder eine Änderung der Schaltungen der Speicherchips ist nicht mehr notwendig. Das exponentielle An wachsen der Testzeit vermittels der teuren Tester und die da mit verbundenen Kosten werden verhindert. Durch den neuen An satz der individuell programmierbaren und kostengünstigen Te steinrichtung können alle das Speicherzellenarray betreffen den Tests wieder ausführlicher durchgeführt werden, was eine deutliche Verbesserung für die Entwicklung durch genauere Analyse der fehlerhaften Chips bzw. deren Fehlerquellen dar stellt. Der Vorteil liegt insbesondere auch darin, dass die Testeinrichtung flexibel einsetzbar und schnell anpassbar an ein sich änderndes Prüfprogramm ist, ohne konstruktive Ände rungen an den Schaltungen des Speichers vornehmen zu müssen, wobei die Gesamtzeit, die für das Testen erforderlich ist, verringert ist.

In einer besonders bevorzugten Ausgestaltung der Erfindung ist die Testeinrichtung auf bzw. in dem Substrat ausgebildet. Hierdurch wird vorteilhafterweise erreicht, dass eine externe Kontaktierung durch auf das Substrat des Speichers aufzuset zende Kontaktnadeln nicht mehr notwendig ist. Hierdurch wird der Einsatz von externem Equipment minimiert oder überflüssig gemacht, und ein Testen schon im Waferverband wird ermög licht.

In einer weiterhin bevorzugten Ausführung der Erfindung sind in dem Substrat mehrere gleichartige bzw. eigenständige Spei cher ausgebildet, die nach dem Abschluss der Prüfung, und ge gebenenfalls nach den Ergebnissen dieser erfolgten Maßnahmen, vereinzelt werden sollen. Der Vorteil hierbei liegt darin, dass der Wafer, auf bzw. in dem die einzelnen Speicherchips ausgebildet, sind wesentlich leichter zu handhaben ist, als eine Vielzahl von einzelnen Speicherchips, sowie, dass ein paralleles Testen aller auf dem Wafer gefertigten Chips gleichzeitig möglich ist.

Gemäß einer bevorzugten Ausführung der Erfindung ist vorgese hen, dass jeder einzelne Speicher eine eigene auf bzw. in dem Substrat ausgebildete Testeinrichtung besitzt. Hierdurch kön nen auch verschiedene Speichertypen auf einem einzigen Wafer ausgebildet sein und oder verschiedene Prüfprogramme für die einzelnen Speicher zum Einsatz kommen.

Nach einer weiteren vorteilhaften Ausgestaltung der Erfindung ist vorgesehen, dass allen Speichern eine einzige gemeinsame Testeinrichtung zugeordnet ist. Hierdurch wird die benötigte Chipfläche minimiert, und bei den einzelnen Speicherchips geht keine Substratfläche für die nur einmal benötigte Te steinrichtung verloren.

In einer bevorzugten Ausgestaltung der Erfindung weist die Interpretervorrichtung ein Steuerteil auf, das nach entspre chenden einzelnen Testbefehlen des Prüfprogramms eine oder mehrere Speicherzellen des Speicherzellenfeldes des zu te stenden Speichers mit einem bestimmten Testdatenmuster be schreibt und dieses Testdatenmuster als die zu erwartenden Daten bereitstellt. Diesem folgend ist in einer weiteren vor teilhaften und daher bevorzugten Ausgestaltung der Erfindung ein Vergleichseinrichtung vorgesehen, die die aus den Spei cherzellen des zu testenden Speichers ausgelesenen Daten mit den bereitgestellten zu erwartenden Daten vergleicht und ein Ergebnis im Falle der Ungleichheit liefert. Hierdurch wird eine effektive und einfache Funktionsüberprüfung der einzel nen Speicherzellen erreicht.

Von Vorteil ist weiterhin eine Testbefehlsleseeinrichtung vorgesehen, die die einzelnen Testbefehle des Prüfprogramms aus dem zu testenden Speicherzellenfeld ausliest und als Ein zeltestbefehl dem Steuerteil zur Verfügung stellt. Hierdurch kann das Steuerteil unabhängig von der Notwendigkeit, die Einzeltestbefehle aus dem zu testenden Speicherzellenfeld zu extrahieren, arbeiten.

Dem folgend ist vorteilhafterweise ein oder mehrere Register vorgesehen, die die Einzeltestbefehle zwischenspeichern, und die Einzeltestbefehle der Reihe nach aus den Registern von dem Steuerteil bezogen werden. Der hierdurch erreichte Vor teil liegt in der Unabhängigkeit der Geschwindigkeiten der Testbefehlsleseeinrichtung und der Verarbeitung der Einzel testbefehle durch das Steuerteil.

Gemäß einer bevorzugten Ausgestaltung der Erfindung ist eine Schreibeinrichtung vorgesehen, die die Ergebnisse der Ver gleichseinrichtung in einen Ergebnisspeicher schreibt. Dem folgend sind vorteilhafterweise ein oder mehrere Register vorgesehen, die die einzelnen Ergebnisse zwischenspeichern, wobei die Ergebnisse aus den Registern von der Schreibein richtung ausgelesen werden. Der hierdurch erreichte Vorteil liegt in der Unabhängigkeit der Geschwindigkeiten der Ver gleichseinrichtung und der Speicherung der Ergebnisse durch die Schreibeinrichtung.

Gemäß einer weiteren vorteilhaften Ausgestaltung der Erfin dung ist der Ergebnisspeicher durch einen externen oder einen auf dem Substrat ausgebildeten Testspeicher ausgebildet. Hierdurch können die Ergebnisse gespeichert werden, und zu einem späteren Zeitpunkt für eine Redundanzanalyse ausgewer tet werden.

Nach einer bevorzugten Ausgestaltung der Erfindung ist der Ergebnisspeicher durch Speicherzellen des zu testenden Spei chers ausgebildet. Hierdurch wird der Raum eines zusätzlichen Testspeichers und/oder einer Kontaktierung für die Übermitt lung der Ergebnisse in einen externen Speicher auf dem Sub strat frei. Dem folgend ist vorteilhafterweise die Schrei beinrichtung so ausgebildet, dass Einschreibung der Ergebnis se der Vergleichseinrichtung in die Speicherzellen des zu te stenden Speichers redundant, also tolerant gegenüber fehler haften Speicherzellen, erfolgt.

Nach einem weiteren Aspekt betrifft die Erfindung eine Schal tungsanordnung, bei der eine Vielzahl von auf einem gemeinsa men Substrat ausgebildete Schaltungen, insbesondere Speicher, vorgesehen sind, wobei die Schaltungen zur Ermöglichung der Vereinzelung derselben einen Zwischenraum zwischen diesen aufweisen, wobei in den Zwischenräumen Zuleitungen ausgebil det sind, die die einzelnen Schaltungen miteinander und/oder mit einer oder mehreren Zusatz-Schaltungen verbinden. Hier durch wird eine elektrische Kontaktierung zwischen den noch im Halbleiterverbund befindlichen Schaltungen auf dem gemein samen Substrat ermöglicht, ohne dass die hierfür benötigten Leitungswege Raum an für die Schaltungen nutzbarem Substrat belegen. Die Zuleitungen sind in dem Bereich des Substrats ausgebildet, der bei der Vereinzelung der Schaltungen verlo ren geht, und somit nicht für die Schaltungen nutzbar ist.

Die Erfindung betrifft ferner ein Verfahren zum Testen eines Speichers. Der besonders bevorzuge Ablauf ist hierbei:

- Auslesen eines oder mehrerer Einzeltestbefehle aus einem Programmspeicher,
- Interpretation des/der Einzeltestbefehle durch ein Steuer teil,
- Beschreiben einer oder mehrerer Speicherzellen des zu te stenden Speicherzellenfeldes mit einem durch einen oder meh rere Einzeltestbefehle festgelegten Testdatenmuster,
- Auslesen der Speicherzustände der mit dem Testdatenmuster beschriebenen Speicherzellen des zu testenden Speicherzellen feldes,
- Vergleich der Speicherzustände mit den durch das Testdaten muster vorgegebenen zu erwartenden Daten,
- Speicherung der Adressen der beschriebenen Speicherzellen des zu testenden Speicherzellenfeldes im Falle der Ungleich heit der Speicherzustände mit den durch das Testdatenmuster vorgegebenen zu erwartenden Daten in einem Ergebnisspeicher,
- Neuerliches Auslesen eines oder mehrerer Einzeltestbefehle aus dem Programmspeicher.

Dabei ist der Programmspeicher und oder der Ergebnisspeicher bevorzugterweise so beschaffen, dass er durch Speicherzellen des zu testenden Speichers ausgebildet ist.

Ein weiterer besonders vorteilhafter und daher bevorzugter Verfahrensschritt sieht vor, dass dass mehrere Speicher im Substratverbund (Waferverband) befindlich getestet werden. Hierdurch werden die Speicher besonders effektiv und kosten günstig getestet, da die Prüfung noch vor der Vereinzelung der einzelnen Speicher erfolgt.

Demnach erfolgt in einem besonders bevorzugten Verfahrens schritt vor dem Beginn des Testens die Ablage (Speicherung) des die einzelnen Testbefehle beinhaltenden Prüfprogramms in dem/den zu testenden Speicher/n.

Die Speicherung der Adressen der fehlerhaften Speicherzellen und/oder das Auslesen der Einzeltestbefehle erfolgt in einem weiteren besonders bevorzugten Schritt des Verfahrens redun dant. Hierdurch wird eine Speicherung und das hiernach erfol gende Auslesen des Prüfprogramms und/oder der Ergebnisse in Form der Adressen der fehlerhaften Speicherzellen tolerant gegenüber fehlerhaften Speicherzellen des zu testenden Spei chers ermöglicht.

Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbil dungen der Erfindung ergeben sich aus den weiteren Unteran sprüchen.

Nachfolgend wird die Erfindung anhand der Zeichnung weiter erläutert. Im Einzelnen zeigen die schematischen Darstellun gen in:

Fig. 1 eine schematische Darstellung eines bevorzugten Ausführungsbeispieles einer erfindungsgemäßen Te steinrichtung, die gemeinsam mit einem Speicher auf einem Substrat ausgebildet ist;

Fig. 2 eine schematische Darstellung der Testeinrichtung nach dem Ausführungsbeispiel; und

Fig. 3 einen als Substrat dienenden Wafer, der mehrere noch zu vereinzelnde Schaltungen enthält, die durch Leitungen miteinander verbunden sind.

In Fig. 1 ist ein Substrat 1 dargestellt, auf bzw. in dem ein Speicher mit einer Vielzahl in einem Speicherzellenarray 2 ausgebildeten Speicherzellen vorgesehen ist, die durch Adressbitleitungen 5a und Datenbitleitungen 6a mit einer Adress-Treiberschaltung 5 und einer Daten-Treiberschaltung 6 verbunden sind. Zur Verbindung des Speichers nach außen ist eine Ein/Ausgabe-Treiberschaltung 3 vorgesehen, die über Kon taktflächen 31 von außen kontaktierbar ist. Weiterhin ist ei ne auf bzw. in dem Substrat 1 ausgebildete erfindungsgemäße Testeinrichtung 4 dargestellt, die über Leitungen 4a mit der Ein/Ausgabe-Treiberschaltung 3 verbunden ist. Die Testein richtung 4 betreibt dabei den Speicher wie unter Normalbe trieb durch Schreib- und Lesevorgänge nach einem Prüfpro gramm, nach welchem unterschiedliche Testschritte ausgeführt werden. Es ist auch eine Verbindung der Testeinrichtung 4 mit der Adress-Treiberschaltung 5 und der Daten-Treiberschaltung 6 oder eine Verbindung direkt mit den Adressbitleitungen 5a und den Datenbitleitungen 6a möglich. Bei einer Verbindung der Testeinrichtung 4 mit der Ein/Ausgabe-Treiberschaltung 3, wie im Ausführungsbeispiel gezeigt, werden vorteilhafterweise die Adress-Treiberschaltung 5 und die Daten-Treiberschaltung 6 bei dem Speichertest mitgetestet.

Dem erfindungsgemäßen Prinzip nach betreibt die Testeinrich tung 4 den Speicher durch Schreib- und Lesevorgänge derart, dass durch einen Vergleich der durch die Testeinrichtung ein geschriebenen Daten WD_1-N in das Speicherzellenfeld 2 und der aus diesem wieder ausgelesenen Lesedaten RD_1-N ein Vergleich möglich ist, nach dem die Speicherzellen als defekt oder funktionstüchtig klassifiziert werden können und die den de fekten Speicherzellen zugehörigen Adressen ADR_1-M zur weiteren Auswertung gespeichert werden können. Die durch den Test ge wonnenen Adressen der defekten Speicherzellen werden für eine mit diesen Daten folgende Redundanzanalyse zur Verfügung ge stellt. Dadurch werden langwierige Testläufe in den hochkom plizierten und teuer zu betreibenden Testern umgangen, da die Adressenliste der defekten Speicherchips direkt an die die redundanten Speicherzellen zuordnenden Einrichtungen über sandt wird.

Hierbei kann das Speichern der Adressen der defekten Spei cherzellen in einem Testdatenspeicher abgelegt werden, der durch einem externen Speicher, nicht flüchtige oder flüchtige Speicherzellen ausgebildet sein kann. Weiterhin möglich ist die Speicherung der Adressen in dem zu testenden Speicher selbst. Hierdurch wird kein zusätzlicher Speicher benötigt.

Die erfindungsgemäße Testeinrichtung 4 ist in Fig. 2 näher erläutert. Die Testeinrichtung 4 umfasst eine Testbefehlsle seeinheit 42, dieser zugeordnete Register 41 und 411 zum zwi schenspeichern der Einzelbefehle des Prüfprogramms, ein Steu erteil 40 zum Beschreiben der Speicherzellen, eine Vergleich seinrichtung 43 zum Vergleich der zu erwartenden Daten 40d mit den aus den zu testenden Speicherzellenfeld 2 ausgelese nen Daten RD_1-N, der Vergleichseinrichtung zugeordnete Ergeb nisregister 44 und 441 zur Zwischenspeicherung der Ergebnisse der Vergleichseinrichtung 43 bzw. der Adressen 40e der defek ten Speicherzellen, sowie eine Schreibeinrichtung 45 zur Ab lage 45a der in den Registern 44 und 441 zwischengespeicher ten Daten 44a in einem Ergebnisspeicher. Das Steuerteil 40 beschreibt die Speicherzellen des Speicherzellenfeldes nach einem durch das Prüfprogramm vorgegebenen Muster und stellt diese Testdatenmuster, die den zu erwartenden Speicherzustän den 40d der Speicherzellen entsprechen, auch der Vergleichs schaltung 43 zur Verfügung. Die Vergleichsschaltung 43 führt einen Vergleich zwischen den aus den zu testenden Speicher zellen ausgelesenen Daten RD_1-N und den zu erwartenden Spei cherzuständen 40d durch und liefert im Falle der Ungleichheit ein Ergebnis, das der Adresse ADR_1-M der nicht den korrekten Speicherzustand aufweisenden Speicherzelle entspricht, oder steuert die Speicherung der Adresse ADR_1-M in einem der Regi ster 44 und 441. Hierbei kann beim Beschreiben der Speicher zellen wie auch beim Auslesen durch die Vergleichseinrichtung 43 direkt auf die Bitleitungen des Speicherzellenfeldes zuge griffen werden oder die Ein-/Ausgabeeinrichtung 3 angespro chen werden, wobei im letzteren Fall die Adress- bzw. Daten treiber 5 bzw. 6 in den Test mit einbezogen werden.

Das aus vielen Einzelschritten bestehende Prüfprogramm, nach dem das Steuerteil 40 arbeitet, ist hierbei nicht in Form von in Hardware kodierten Schaltungen abgelegt, sondern frei pro grammierbar in einem Speicher abgelegt. Erfindungsgemäß kann hierzu ein eigener Programmdatenspeicher vorgesehen sein, oder das Prüfprogramm wird in dem zu testenden Speicher abge legt und die Einzelschritte durch die Testeinrichtung 4 aus diesen ausgelesen. Da die Speicherung im Falle der Benutzung des zu testenden Speicherzellenfeldes 2 für die Programmdaten vermittels ungetesteter Speicherzellen erfolgt, wird erfin dungsgemäß die Speicherung der Einzelschritte redundant vor genommen, was ein sicheres Auslesen der Programmeinzelschrit te auch bei einzelnen defekten Speicherzellen ermöglicht.

Hierzu ist die Testbefehlsleseeinheit 42 erfindungsgemäß so ausgestaltet, dass sie automatisch die Einzelbefehle redun dant aus dem zu testenden Speicherzellenfeld ausliest und die einzelnen Befehle in Registern 41 und 411 der Reihe nach ab legt. Aus den Registern 41 und 411 werden die Testbefehle einzeln an das Steuerteil 40 weitergegeben, bzw. von diesem mit einem Signal 40c angefordert. Ebenso kann die Speicherung der Ergebnisse der Vergleichseinheit 43 in Form der Adressen ADR_1-M der defekten Speicherzellen im Speicherzellenfeld 2 redundant erfolgen, wobei die Adressen der defekten Speicher zellen zunächst in Registern 44 und 441 abgelegt werden, und vermittels einer Schreibeinrichtung 45, die selbsttätig ar beitet, redundant in das zu testende Speicherzellenfeld ein geschrieben werden. Im Falle, dass die Daten nicht in dem zu testenden Speicher abgelegt werde sollen, können diese in ei nem externen Speicher bzw. einem gesonderten Testdatenspei cher abgelegt werden.

Fig. 3 zeigt eine erfindungsgemäße Schaltungsanordnung von mehreren in bzw. auf einem gemeinsamen Substrat 1 ausgebilde ten Schaltungen 1a, bevorzugterweise Speichern, welche Schal tungen 1a durch in bzw. auf dem Substrat 1 zwischen den Schaltungen 1a ausgebildete Zuleitungen 51 miteinander ver bunden werden. Die durch die Zuleitungen 51 dabei eingenomme nen Flächen der Zwischenräume 55 zwischen den Schaltungen 1a auf dem Substrat 1 ist hierbei notwendigerweise nicht durch die Schaltungen 1a eingenommen, das sie zur Ermöglichung der Vereinzelung der einzelnen Schaltungen 1a entlang von Schnittkanten 54 dienen. Die Zuleitungen 51 werden durch eine später durchzuführende Vereinzelung (Zerteilung des den Schaltungen 1a gemeinsamen Substrats 1 entlang von Schnitt kanten 54) zerstört und nicht mehr benötigt. Zur Kontaktie rung der Schaltungen 1a vermittels der Zuleitungen 51 sind Kontaktflächen 52 in einem Zwischenraum 55 oder am Randbe reich 56 des die einzelnen Schaltungen 1a umfassenden Sub strats 1 zur elektrischen Kontaktierung der auf dem Substrat ausgebildeten Schaltungen vorgesehen.

Somit ist auch eine Stromversorgung der durch Speicher ausge bildeten Schaltungen 1a im Waferverbund möglich. Hierdurch kann der Test der Speicher vermittels einer nach einem Prüf programm arbeitenden Testeinrichtung, die jeweils pro Spei cher oder in Form einer einzigen allen Speichern gemeinsamen Testeinrichtung ausgebildet ist, durch Versorgen der Wafer scheibe mit einer Betriebsspannung automatisch erfolgen; ein Kontaktieren der einzelnen Speicher mit einem Tester ist nicht mehr notwendig. Das Prüfprogramm nach dem die Testein richtung arbeitet ist hierbei in einem oder mehreren zu te stenden Speichern oder einem eigens hierfür vorgesehenen Pro grammspeicher abgelegt.

Durch die Zuleitungen 51 können die Schaltungen bzw. Testein richtung(en) mit verschiedenen Systemtakten verbunden werden, was insbesondere beim Testen von Speicherbausteinen zur Funk tionskontrolle zur Synchronisation insbesondere der Ein/Aus gabeschnittstellen notwendig sein kann.

Die Speicherung der durch den Test gewonnenen Daten kann hierbei in einem durch eine der Zusatz-Schaltungen ausgebil deten auf bzw. in dem Substrat 1 ausgebildeten Testspeicher erfolgen, der durch die Zuleitungen 51 mit einer oder mehre ren zu testenden Schaltungen und/oder der Testeinrichtung, die auch durch eine der Zusatz-Schaltungen ausgebildet sein kann, verbunden ist. Der Testspeicher, der durch einen mit einer Spannung zu versorgenden flüchtigen oder einen nicht flüchtigen Speicher ausgebildet sein kann, und/oder die Te steinrichtung kann auch in einem Zwischenraum 55 oder am Randbereich 56 des die einzelnen Schaltungen 1a umfassenden Substrats 1 ausgebildet sein.

Gemäß der Erfindung können die durch den Test gewonnenen Da ten entweder durch die Testeinrichtung selbst oder vermittels einer externen Einrichtung, beispielsweise in Form einer Red undanzanalyse, ausgewertet werden. Besonders vorteilhaft ist die Auswertung durch die auf dem Substrat ausgebildete Te steinrichtung, wenn die Ergebnisse der Redundanzanalyse in einem auf dem Substrat ausgebildeten nicht flüchtigen Spei cher gespeichert werden können. Im Gegensatz zu den bisheri gen Testverfahren ist bei dem erfindungsgemäßen Ansatz mit einer auf dem Substrat ausgebildeten Testeinrichtung ein Kon takt mit einer externen Einrichtung, beispielsweise in Form eines Testers, höchstens einmal am Anfang und einmal am Ende des Testens erforderlich. Am Anfang, um gegebenenfalls das Prüfprogramm in die Speicherbausteine einzuspeichern, und am Ende um die gewonnenen Daten gegebenenfalls zu übermitteln. Ein Test kann längere Zeit in Anspruch nehmen, wobei ledig lich eine Betriebsspannungsversorgung während des Testens notwendig ist. Somit kann ein solcher Test ohne Kontakt mit der externen Einrichtung ablaufen.

Sind in dem zu testenden Speicher das Prüfprogramm und/oder die Ergebnisse abgespeichert, so sind gegebenenfalls Kopier vorgänge während des Testens notwendig, um die gespeicherten Informationen vor dem Testen von noch zu testenden Speicher zellenbereichen in bereits getestete umzuspeichern.

Die Ergebnisse einer Redundanzanalyse der externen Einrich tung oder der Testeinrichtung werden schließlich dazu ver wandt, die redundanten Speicherzellen irreversibel den defek ten Speicherzellen zuzuordnen.

Claims

1. Testeinrichtung (4) zum Prüfen eines auf bzw. in einem Substrat (1) ausgebildeten Speichers mit einer Vielzahl von Speicherzellen (2), wobei die Testeinrichtung nach einem Prüfprogramm eine Prüfung des Speichers vornimmt, dadurch gekennzeichnet, dass die Testeinrichtung (4) eine Interpretervorrichtung auf weist, die den Speicher nach dem Prüfprogramm betreibt und testet, wobei das Prüfprogramm im zu testenden Speicher abge legt ist.

2. Testeinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Testeinrichtung (4) auf bzw. in dem Substrat (1) ausgebildet ist.

3. Testeinrichtung nach Anspruch 1, dass auf bzw. in dem Substrat (1) mehrere gleichartige bzw. eigenständige, nach Abschluss der Prüfung zu vereinzelnde, Speicher ausgebildet sind.

4. Testeinrichtung nach Anspruch 3, dadurch gekennzeichnet, dass jeder Speicher eine eigene auf bzw. in dem Substrat (1) ausgebildete Testeinrichtung (4) besitzt.

5. Testeinrichtung nach Anspruch 3, dadurch gekennzeichnet, dass allen Speichern eine (Zahlwort) gemeinsame Testeinrich tung (4) zugeordnet ist.

6. Testeinrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die Testeinrichtung (4) auf bzw. in dem Substrat (1) ausgebildet ist.

7. Testeinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Interpretervorrichtung ein Steuerteil (40) aufweist, das je nach einem einzelnen Testbefehl (41a) des Prüfpro gramms eine oder mehrere Speicherzellen des zu testenden Speicherzellenfeldes (2) mit einem bestimmten Testdatenmuster (40a) beschreibt und dieses Testdatenmuster als die zu erwar tenden Daten (40d) bereitstellt.

8. Testeinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass eine Testbefehlsleseeinrichtung (42) vorhanden ist, die die einzelnen Testbefehle (2a) des Prüfprogramms aus dem zu testenden Speicherzellenfeld (2) ausliest und an ihrem Aus gang als Einzeltestbefehl (42a) zur Verfügung stellt.

9. Testeinrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass ein Register (41) vorhanden ist, das den Einzeltestbe fehl (42a), der von der Testbefehlsleseeinrichtung (42) be reitgestellt wird, zwischenspeichert.

10. Testeinrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass mehrere Register (411) für mehrere Einzeltestbefehle (42a) des Prüfprogramms zur Verfügung stehen.

11. Testeinrichtung nach Anspruch 10, dadurch gekennzeichnet, dass das Steuerteil (40) die Einzeltestbefehle (41a) aus den Registern (41 und 411) der Reihe nach bezieht.

12. Testeinrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Testeinrichtung (4) eine Vergleichseinrichtung (43) besitzt, die die aus den Speicherzellen des zu testenden Speichers ausgelesenen Daten (RD_1-N) mit den zu erwartenden Daten (40d) vergleicht und ein Ergebnis (43a) im Falle der Ungleichheit liefert.

13. Testeinrichtung nach Anspruch 12, dadurch gekennzeichnet, dass das Ergebnis (43a), das die Vergleichseinrichtung (43) liefert, die Adresse der fehlerhaften Speicherzelle ist.

14. Testeinrichtung nach einem der Ansprüche 12 bis 13, dadurch gekennzeichnet, dass ein Ergebnisregister (44) vorgesehen ist, das die Ergeb nisse (43a) der Vergleichseinrichtung (43) zwischenspeichert.

15. Testeinrichtung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass mehrere Register (441 und 44) vorgesehen sind, die die Ergebnisse (43a) der Vergleichsschaltung (43) der Reihe nach speichern.

16. Testeinrichtung nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass eine Schreibeinrichtung (45) vorgesehen ist, die die Er gebnisse der Vergleichseinrichtung (43) in einen Ergeb nisspeicher schreibt.

17. Testeinrichtung nach Anspruch 16, dadurch gekennzeichnet, dass der Ergebnisspeicher durch einen auf dem Substrat (1) ausgebildeten Testspeicher oder einen externen Speicher aus gebildet ist.

18. Testeinrichtung nach Anspruch 16, dadurch gekennzeichnet, dass der Ergebnisspeicher durch Speicherzellen des zu testen den Speichers ausgebildet ist.

19. Testeinrichtung nach Anspruch 18, dadurch gekennzeichnet, dass die Schreibeinrichtung (45) so ausgebildet ist, dass Einschreibung der Ergebnisse (45a) der Vergleichseinrichtung (43) in den durch Speicherzellen des zu testenden Speichers ausgebildet Ergebnisspeicher redundant erfolgt.

20. Testeinrichtung nach Anspruch 8, dadurch gekennzeichnet, dass die Testbefehlsleseeinrichtung (42) so ausgebildet ist, dass die in dem zu testen Speicher abgelegten Testbefehle redundant gelesen werden.

21. Schaltungsanordnung mit einer Vielzahl von auf einem ge meinsamen Substrat (1) ausgebildeter Schaltungen (1a), insbe sondere Speichern, welche zur Vereinzelung der Schaltungen einen Zwischenraum (55) zwischen diesen aufweisen, dadurch gekennzeichnet, dass in den Zwischenräumen (55) Zuleitungen (51) ausgebildet sind, die die einzelnen Schaltungen (1a) miteinander und/oder mit einer oder mehreren Zusatz-Schaltungen verbinden.

22. Schaltungsanordnung nach Anspruch 21, dadurch gekennzeichnet, dass eine der Zusatz-Schaltungen durch eine Testeinrichtung nach einem der Ansprüche 1 bis 20 ausgebildet ist.

23. Schaltungsanordnung nach Anspruch 22, dadurch gekennzeichnet, dass die Testeinrichtung in einem Zwischenraum (55) oder am Randbereich (56) des die einzelnen Schaltungen (1a) umfassen den Substrats (1) ausgebildet ist.

24. Schaltungsanordnung nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass eine oder mehrere der Zusatz-Schaltungen durch einen auf dem Substrat (1) ausgebildeten Testspeicher zur Aufnahme der durch einen Test vermittels der Testeinrichtung gewonnenen Daten und/oder durch einen Programmspeicher zur Speicherung von Befehlen eines Programms, nach welchem Programm die Te steinrichtung prüft, ausgebildet ist, der/die durch die Zu leitungen (51) mit einer oder mehreren zu testenden Schaltun gen und/oder der Testeinrichtung verbunden ist/sind.

25. Schaltungsanordnung nach Anspruch 24, dadurch gekennzeichnet, dass der Testspeicher und/oder der Programmspeicher in einem Zwischenraum (55) oder am Randbereich (56) des die einzelnen Schaltungen (1a) umfassenden Substrats (1) ausgebildet ist.

26. Schaltungsanordnung nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass der Testspeicher und/oder der Programmspeicher durch ei nen nicht flüchtigen oder flüchtigen Speicher ausgebildet ist.

27. Schaltungsanordnung nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, dass Kontaktflächen (52) in einem Zwischenraum (55) oder am Randbereich (56) des die einzelnen Schaltungen (1a) umfassen den Substrats (1) zur elektrischen Kontaktierung der auf dem Substrat (1) ausgebildeten Schaltungen (1a) vorgesehen sind.

28. Verfahren zum Testen eines Speichers, gekennzeichnet durch die Schritte:

- Auslesen eines oder mehrerer Einzeltestbefehle (42a) aus einem Programmspeicher,
- Interpretation des/der Einzeltestbefehle (42a) durch ein Steuerteil (40),
- Beschreiben einer oder mehrerer Speicherzellen des zu te stenden Speicherzellenfeldes (2) mit einem durch einen oder mehrere Einzeltestbefehle festgelegten Testdatenmuster (40a)
- Auslesen der Speicherzustände (RD_1-N) der mit dem Testdaten muster (40a) beschriebenen Speicherzellen des zu testenden Speicherzellenfeldes (2),
- Vergleich der Speicherzustände (RD_1-N) mit den durch das Testdatenmuster (40a) vorgegebenen zu erwartenden Daten (40d),
- Speicherung der Adressen (ADR_1-M) der beschriebenen Spei cherzellen des zu testenden Speicherzellenfeldes (2) im Falle der Ungleichheit der Speicherzustände (RD_1-N) mit den durch das Testdatenmuster (40a) vorgegebenen zu erwartenden Daten (40d) in einem Ergebnisspeicher,
- Neuerliches Auslesen eines oder mehrerer Einzeltestbefehle (42a) aus dem Programmspeicher.

29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass der Programmspeicher durch Speicherzellen des zu testen den Speichers ausgebildet ist.

30. Verfahren nach Anspruch 28 oder 29, dadurch gekennzeichnet, dass der Ergebnisspeicher durch Speicherzellen des zu testen den Speichers ausgebildet ist.

31. Verfahren nach einem der Ansprüche 28 bis 30, dadurch gekennzeichnet, dass vor dem Beginn des Testens das die einzelnen Testbefehle beinhaltende Prüfprogramm in dem zu testenden Speicher ablegt wird.

32. Verfahren nach einem der Ansprüche 28 bis 31, dadurch gekennzeichnet, dass mehrere Speicher im Substratverbund (Waferverband) be findlich getestet werden.

33. Verfahren nach einem der Ansprüche 28 bis 32, dadurch gekennzeichnet, dass die Speicherung der Adressen (ADR_1-M) der fehlerhaften Speicherzellen und/oder das Auslesen der Einzeltestbefehle (42a) redundant erfolgt.