DE10150441B4

DE10150441B4 - Verfahren zum Testen von Halbleiterspeichern

Info

Publication number: DE10150441B4
Application number: DE10150441A
Authority: DE
Inventors: Stefan Dr. Dankowski; Alexander Benedix; Reinhard Dueregger; Wolfgang Ruf
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-10-12
Filing date: 2001-10-12
Publication date: 2004-04-08
Anticipated expiration: 2021-10-13
Also published as: US6876217B2; US20030071649A1; DE10150441A1

Abstract

Verfahren zum Testen von Halbleiterspeichern,
– bei welchem eine Mehrzahl gleicher Halbleiterspeicher (10) bereitgestellt wird,
– bei welchem mindestens ein Test an der Mehrzahl Halbleiterspeicher (10) parallel und simultan durchgeführt wird,
– bei welchem zumindest ein Teil beim Testen verwendeter Treiberleitungen (A0,..., Ak; C0,..., C1C) von einer Testeinrichtung (50) zu den Halbleiterspeichern (10) jeweils gemeinsam und gleichzeitig für alle Halbleiterspeicher (10) verwendet wird und
– bei welchem die Mehrzahl zu testender Halbleiterspeicher (10) in einer Anordnung mit mindestens einem Stapel (100) übereinander angeordneter und gemäß dem mindestens einen Test untereinander verschalteter Halbleiterspeicher (10) angeordnet und getestet wird.

Description

Die Erfindung betrifft ein Verfahren zum Testen von Halbleiterspeichern.
Bei der Produktion von Halbleiterschaltungseinrichtungen, insbesondere von Halbleiterspeichern, wird ein erheblicher Aufwand beim Testen der bereits fertig gestellten Halbleiterschaltungseinrichtungen betrieben, um fehlerhafte, das heißt grundsätzlich nicht funktionsfähige Halbleiterschaltungseinrichtungen auszusondern und/oder eine Klassifikation der hergestellten und grundsätzlich funktionsfähigen Halbleiterschaltungseinrichtungen nach bestimmten Spezifikationen durchführen zu können.
Mit der Komplexität der hergestellten Halbleiterschaltungseinrichtung wachsen auch die Komplexität und die aufzubringende Zeit der durchzuführenden Tests. Um bei der Massenproduktion dennoch vernünftige Durchsätze erzielen zu können, ist es deshalb notwendig, die Testverfahren zu optimieren.
Üblicherweise werden dazu bisher Vorrichtungen und Verfahren zum Testen vorgesehen, bei welchen eine Mehrzahl von zu testenden Halbleiterschaltungseinrichtungen parallel und im Wesentlichen simultan getestet werden können, so dass bei einem einzigen Testdurchlauf eine Mehrzahl von Halbleiterschaltungseinrichtungen begutachtet und getestet ist.
Es hat sich jedoch gezeigt, dass aufgrund der weiter steigenden Integrationsdichte und Komplexität moderner Halbleiterschaltungseinrichtungen die Grundkonzeption des parallelen Testens nicht ausreichend ist, um einen entsprechenden Testdurchsatz zu realisieren.

Die US-PS 6,233,184 B1 betrifft Strukturen zum Testen, und zwar auf der Ebene von Wafern oder als sogenannte Burn-In-Tests. Dabei wird ein sogenannter Zustandsautomat oder eine Mehrzahl programmierbarer Testeinrichtungen verwendet, welche auf dem zu testenden Wafer angeordnet werden. Jede Testeinrichtung kann mit einer Mehrzahl zu testender Chips verbunden werden, z. b. in Form einer Reihe oder einer Spalte von Chips auf dem Wafer. Dabei können auch Funktionseinheiten getestet werden, die von einer Chipkombination aus einem ersten Chip und einem darauf vorgesehenen zweiten Chip bestehen. Dabei wird davon ausgegangen, dass das Testen eines reinen Speicherelements nur in Zusammenhang mit einer entsprechenden Logik, also im Rahmen eines gemeinsamen Tests erfolgen soll. Nur so kann die Integrität der Funktion im Zusammenwirken der beiden Chips in Form einer Einheit gewährleistet werden. Die Struktur des zu testenden Wafers bleibt bei dem vorgeschlagenen Testverfahren im Stand der Technik in seiner flächenhaften Ausgestaltung erhalten.

Im Folgenden werden die Begriffe Halbleiterspeicher und Halbleiterschaltungseinrichtung synonym verwendet, wobei unter einer Halbleiterschaltungseinrichtung im engeren Sinne ein Halbleiterspeicher zu verstehen ist.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Testen von Halbleiterspeichern zu schaffen, bei welchem eine Mehrzahl von Halbleiterspeichern auf besonders einfache und schnelle Weise zuverlässig getestet werden kann.

Die Aufgabe wird durch ein Verfahren zum Testen von Halbleiterspeichern mit den Merkmalen des Anspruchs 1 erfindungsgemäß gelöst. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zum Testen von Halbleiterspeichern ist Gegenstand der abhängigen Unteransprüche.

Bei dem erfindungsgemäßen Verfahren zum Testen von Halbleiterspeichern, vorzugsweise von DRAMs, wird eine Mehrzahl gleichwirkender oder gleicher Halbleiterspeicher bereitgestellt. Es wird mindestens ein Test einer Mehrzahl von Halbleiterspeichern parallel und simultan durchgeführt. Es ist ferner erfindungsgemäß vorgesehen, dass zumindest ein Teil beim Testen verwendeter Treiberleitungen von einer Testeinrichtung zu den Halbleiterspeichern jeweils gemeinsam und gleichzeitig für alle Halbleiterspeicher verwendet wird.

Gemäß der erfindungsgemäßen Lösung ist es vorgesehen, dass die Mehrzahl zu testender Halbleiterspeicher in einer Anordnung mit mindestens einem Stapel übereinander angeordneter und gemäß dem mindestens einen Test untereinander verdrahteter oder verschalteter Halbleiterschaltungseinrichtungen angeordnet und getestet wird. Es ist somit eine grundlegende Idee der Lösung, zu testende Halbleiterspeicher, welche ja gleichwirkend oder gleichartig aufgebaut sind, in räumlich kompakter Form anzuordnen, dem Test zuzuführen und so die Möglichkeit zu schaffen, auf einer besonders geringen Testfläche eine besonders große Anzahl von zu testenden Halbleiterspeichern gleichzeitig zu überprüfen.

Die vorgeschlagene Lösung hat gegenüber dem herkömmlichen Vorgehen des reinen Paralleltestens Vorteile im Hinblick auf den Testdurchsatz und den gerätemäßigen und organisatorischen Aufwand der durchzuführenden Tests. Durch beide Maßnahmen können besonders viele Halbleiterspeicher auf besonders einfache Art und Weise, das heißt mit besonders geringem verwaltungs- und gerätemäßigem Aufwand gleichwohl zuverlässig überprüft und getestet werden.

Bei einer vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens zum Testen von Halbleiterspeichern ist es vorgesehen, dass Testergebnisinformationen oder Testergebnisdaten aus einer Mehrzahl von Eingabe-Ausgabekanälen oder Eingabe-Ausgabeleitungseinrichtungen der zu testenden Halbleiterspeicher komprimiert ausgelesen werden, insbesondere an die Testeinrichtung. Es ist somit eine grundlegende Idee dieser Alternative, anstelle der vollen Anzahl vorhandener Eingabe-Ausgabekanäle die daraus auszulesenden und auszuwertenden Testergebnisinformationen oder -daten in komprimierter Form zu verwenden, wodurch der auszuwertende Datenaufwand verringert und somit die Testgeschwindigkeit sowie die Anzahl der zu testenden Halbleiterschaltungseinrichtungen gesteigert werden können.

Dabei ergeben sich die Vorteile aus der Kombination und dem Zusammenwirken der einzelnen Maßnahmen, nämlich aus dem Parallelbetrieb der Tests an einer Mehrzahl von Halbleiterspeichern, aus der gemeinsamen Verdrahtung der zu testenden Halbleiterspeicher über gemeinsame und gleichzeitig verwendete Treiberleitungen, insbesondere in Bezug auf alle gleichen Adressanschlüsse und/oder Kommandoanschlüsse. Aus dem Durchführen einer Kompression im Hinblick auf die Mehrzahl der Eingabe-Ausgabekanäle oder -leitungseinrichtungen der Halbleiterschaltungseinrichtungen und der jeweiligen Testergebnisinformationen oder -daten sowie der zusätzlichen oder alternativen Anordnung der zu testenden Halbleiterspeicher übereinander in einem Magazin oder einem Stapel.

Bei einer besonders vorteilhaften Ausführungsform der erfindungsgemäßen Verfahren zum Testen von Halbleiterspeichern ist es vorgesehen, dass die Kompression im Wesentlichen im Bereich der zu testenden Halbleiterspeicher selbst durchgeführt wird. Dies kann zum Beispiel auch durch eine softwaremäßige Realisierung in den zu testenden Halbleiterspeichern realisiert sein.

Bei einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Verfahren wird die Kompression der Testergebnisinformationen oder Testergebnisdaten im Wesentlichen hardwaremäßig durchgeführt.

Dabei ist von besonderem Vorteil, wenn zur Kompression eine Kompressionsschaltung vorgesehen und verwendet wird, insbesondere gegebenenfalls jeweils eine Kompressionsschaltung im Bereich eines zu testenden Halbleiterspeichers oder als Teil davon. Es kann zum Beispiel daran gedacht werden, dass auf das Zuführen bestimmter Kommandos die eigentliche Ausgabe nicht direkt an die Eingabe-Ausgabekanäle oder -leitungseinrichtungen geleitet wird, sondern über eine entsprechende Zwischenstufe, nämlich der Kompressionsschaltung komprimiert ausgegeben wird.

Bei einer Ausführungsform der erfindungsgemäßen Verfahren ist es vorgesehen, dass die Kompression für jeden der zu testenden Halbleiterspeicher auf eine Anzahl m von Testausgangskanälen erfolgt, welche geringer ist als die Anzahl n der Eingabe-Ausgabekanäle oder Eingabe-Ausgabeleitungseinrichtungen der zu testenden Halbleiterspeicher, so dass die Beziehung m < n gilt. Dadurch wird erreicht, dass der Umfang der Testergebnisinformationen oder Testergebnisdaten, welche an der Gesamtzahl n der Eingangs-Ausgangskanäle vorliegen, auf eine geringere Zahl m von Testausgangskanälen reduziert wird.

Dabei ist es von besonderem Vorteil, wenn die Kompression jeweils auf einen einzigen Testausgangskanal für jeden zu testenden Halbleiterspeicher erfolgt. Es kann dabei zum Beispiel gegebenenfalls eine multiple ODER-Verknüpfung der Eingangs-Ausgangskanäle oder Eingangs-Ausgangsleitungseinrichtungen der einzelnen Halbleiterspeicher und/oder insbesondere als binäre Pass-/Fail-Information für jeden einzelnen Halbleiterspeicher realisiert sein.

Zur unabhängigen Auswertung der durchgeführten Tests für jeden einzelnen zu testenden Halbleiterspeicher ist es vorgesehen, dass die Testausgangskanäle der zu testenden Halbleiterspeicher getrennt ausgelesen werden, insbesondere aber im Wesentlichen simultan.

Bei einer weiteren vorteilhaften Ausführungsform der erfindungsgemäßen Verfahren zum Testen von Halbleiterspeichern werden einander entsprechende oder gleiche Adressanschlüsse und/oder Kommandoanschlüsse der zu testenden Halbleiterspeicher, insbesondere jeweils eines Stapels, jeweils mit einer entsprechenden gemeinsamen Adressleitung bzw. Kommandoleitung der Treiberleitungseinrichtungen der Testeinrichtung gemeinsam kontaktiert. Dadurch verringert sich der schaltungstechnische Aufwand zum parallelen Durchführen der durchzuführenden Tests, weil die einzelnen, einander entsprechenden Anschlüsse jeweils mittels einer einzigen Leitung durchgeschleift werden können.

Die Testeffizienz und der Testdurchsatz lassen sich weiter steigern, wenn gemäß einer anderen Ausführungsform der erfindungsgemäßen Verfahren eine Mehrzahl Stapel bereitge stellt und im Wesentlichen simultan und parallel getestet wird.

Für die Vergleichbarkeit der Testergebnisse der gleichzeitig oder parallel getesteten Halbleiterspeicher müssen gewisse Randbedingungen im Hinblick auf die Signalqualität und die Signallaufzeiten eingehalten werden. Deshalb ist es gemäß einer anderen Ausführungsform der erfindungsgemäßen Verfahren vorgesehen, Treiberleitungen zu den einzelnen Stapeln oder zu den einzelnen zu testenden Halbleiterspeichern von etwa gleicher Länge vorzusehen, um die Signalqualität und/oder das Signallauf zeitverhalten anzupassen und zu verbessern. Dies wird insbesondere durch die Stapelanordnung der Halbleiterspeicher mit verwirklicht.

Eine weitere Maßnahme zur Verbesserung und Anpassung der Signalqualität und/oder der Signallaufzeit besteht darin, Treiberleitungen mit einem Abschlusswiderstand zu versehen und zu verwenden.

Diese und weitere Aspekte der vorliegenden Erfindung werden durch die nachfolgenden Bemerkungen weiter erläutert.

Ein beträchtlicher Anteil der Herstellungskosten z.B. bei DRAMs wird durch Funktionstests bestimmt. DRAM-Produkte werden auf Scheibenebene, in Bauteilform und als Module getestet, um dem Endanwender einen ungestörten Betrieb – entsprechend Datenblatt – zu garantieren. Bei einem 128M-Bit DRAM-Speicher beträgt der Anteil an den Herstellkosten, die für Tests anfallen, zirka 15 – 20s der Gesamtkosten.

Mit zunehmender Speichertiefe zukünftiger DRAM-Generationen (256M, 512M, 1G,...) werden die Testzeiten entsprechend der Speichertiefe proportional ansteigen. Dies hat zur Folge, dass die Kosten für Tests einen immer größeren Anteil an den Fertigungskosten ausmachen werden. Durch die längeren Testzeiten werden auch die Durchlaufzeiten in der Fertigung erhöht. Das heißt, die Produkte kommen später beim Kunden an.

Die Erfindung macht es möglich, Halbleiterschaltungseinrichtungen, z.B. Speicherprodukte, mit deutlich kürzeren Meßzeiten pro MBit – bei gleichem Prüfumfang – zu testen. Dadurch lassen sich deutliche Kostenvorteile und eine Reduzierung der Durchlaufzeiten bei der Herstellung insbesondere von DRAM-Speicherprodukten realisieren.

Eine Verlängerung der Testzeit bei einem DRAM-Generationswechsel wird bisher unter anderem durch Testmodes wie u.a. Schreiben in bzw. Lesen aus vier Bänken parallel kompensiert. Dies ist aber in der Regel mit einem zusätzlichen Designaufwand und einem neuem Layout verbunden. Ein weiteres Problem dieses Vorgehens ist, dass zusätzlicher Platz auf dem Baustein benötigt wird.

Basierend auf einer Ein-/Ausgabe- oder I/O-Kompressionsschaltung, die eine Pass/Fail-Information auf einem I/O-Kanal ausgibt, besteht die Möglichkeit, Bausteine übereinander zu stapeln. Durch eine entsprechende Verdrahtung der I/Os mittels mechanischer Kontaktierung (I/O1 – Ebene 1, Testerkanal 1; I/O2 – Ebene 2, Testerkanal 2, usw.) sowie der Verdrahtung aller gleichen Adress- und Kommandopins untereinander (alle Adr0-Pins, alle ADR1-Pins, ...) kann die Parallelität erhöht werden, ohne die Pass/Fail-Entscheidung zu beeinträchtigen. Die Signalperformance kann auch durch entsprechende Abschlusswiderstände am Ende der Verdrahtung/Leiterplatte besser angepasst werden.

Grundideen der Erfindung sind also die Nutzung einer I/O-Kompressionsschaltung in Kombination mit dem Übereinanderlegen der Komponenten in der dritten Dimension mit entsprechender Verdrahtung und/oder Leiterplatte, um einen höheren Durchsatz beim Testen zu erzielen.

Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen und Anordnungen näher erläutert.
1 zeigt eine schematische Seitenansicht einer Halbleiterschaltungseinrichtung, wie sie beim Testverfahren verwendet wird.
2 zeigt die Halbleiterschaltungseinrichtung aus 1 in einer Draufsicht.
3 zeigt einen Stapel einer Mehrzahl zu testender Halbleiterschaltungseinrichtungen sowie ein entsprechendes Kontaktierungsschema.
Die nachfolgenden schematischen Darstellungen erläutern Anordnungen von Halbleiterschaltungseinrichtungen 10, wie sie bei der Durchführung der erfindungsgemäßen Verfahren zum Testen verwendet werden können. Identische Bezugszeichen bezeichnen dabei auch gleiche Elemente und Funktionsbestandteile, ohne dass deren Beschreibung bei jedem Auftreten im Detail wiederholt wird.
1 ist eine schematische Seitenansicht einer zu testenden Halbleiterschaltungseinrichtung 10, und zwar mit Blick auf einen Kantenbereich, aus welchem Adressanschlüsse A0 bis Ak, Kommandoanschlüsse C0 bis C1 sowie Eingangs-Ausgangsanschlüsse oder -kanäle IOj,1 bis IOj,n für die j-te zu testende Halbleiterschaltungseinrichtung 10 entspringen.
Beim Durchführen der erfindungsgemäßen Testverfahren werden über die Adressanschlüsse A0 bis Ak sowie über die Kommandoanschlüsse C0 bis C1 der zu testenden Halbleiterschaltungseinrichtung 10 von einer vorgesehenen Testeinrichtung 50 entsprechende Adressdaten und Kommandodaten übertragen, wobei mit den Anschlüssen gleich bezeichnete jeweilige Treiberleitungseinrichtungen A0 bis Ak, C0 bis C1 vorgesehen sind.
Als Testergebnis erscheinen an den Eingangs-Ausgangsanschlüssen oder -kanälen IOj,0 bis IOj,n entsprechend n primäre Testergebnisinformationen oder -daten bei der herkömmlichen Vorgehensweise.
Nun wird aber erfindungsgemäß eine Testergebnisdatenkompression zwischengeschaltet, durch welche – bei der in 1 illustrierten Vorgehensweise – die Gesamtheit der Eingangs-Ausgangskanäle IOj,0 bis IOj,n auf einen Testausgangskanal Tj für das j-te zu testende Halbleiterbauelement 10, j = 0, ..., N, zusammenfasst .
2 zeigt die in 1 geschilderte Situation noch einmal in schematischer Draufsicht. Dort wird deutlich, dass das Kompressionsverfahren hardwaremäßig durch Vorsehen einer Kompressionsschaltung 12 im Bereich der zu testenden Halbleiterschaltungseinrichtung 10 oder als Teil davon realisiert wird.
Die direkte Ausgabe der primären Testergebnisdaten oder primären Testergebnisfunktionen an die Eingangs-Ausgangsanschlüsse IOj,0 bis IOj,n wird durch das Unterbrechen an den Schaltereinrichtungen S0 bis Sn der Kompressionsschaltung 12 unterbrochen. Vielmehr wird das komprimierte Testergebnisdatum KT an einen ausgewählten Eingangs-Ausgangsanschluss, nämlich hier dem höchstwertigen IOj,n ausgegeben, wobei letzterer somit als Testausgangskanal Tj für das j-te zu testende Bauelement 10 dient.
3 zeigt in schematischer Seitenansicht einen erfindungsgemäß verwendeten Stapel 100 einer Anzahl N + 1, nämlich für j = 0,..., N simultan zu testender Halbleiterschaltungseinrichtungen 10 unter Verwendung einer gemeinsamen Testeinrichtung 50. Es wird deutlich, dass sämtliche einander entsprechende oder gleiche Adressanschlüsse A0 bis Ak und Kommandoanschlüsse C0 bis C1 jeweils für alle zu testenden Halbleiterschaltungseinrichtungen 10 des Stapels 100 durchgeschleift und mittels einer einzigen und gemeinsamen Leitungseinrichtung oder Treiberleitung mit der Testeinrichtung 50 verbunden sind. Im Gegensatz dazu bleiben die getrennt vorhandenen Testausgangsanschlüsse T1 bis TN, welche ja die höchstwertigen Eingangs-Ausgangsanschlüsse oder -kanäle IO1,n bis ION,n sind, voneinander getrennt und werden auch getrennt ausgelesen und analysiert.

10: Halbleiterschaltungseinrichtung
12: Kompressionsschaltung
50: Testeinrichtung
100: Stapel, Magazin
A0 ... Ak: Adressanschluss, Adressleitung, Treiberleitung
C0 ... C1: Kommandoanschluss, Kommandoleitung, Treiberleitung
IOj,0 ... IOj,n: Eingangs-Ausgangskanal, -anschluss, -leitungseinrichtung, j = 1,..., N
KT: komprimierte Testergebnisdaten
S0 ... Sn: Schaltereinrichtungen
Tj: Testausgangsanschluss, j = 1,..., N

Claims

Verfahren zum Testen von Halbleiterspeichern, – bei welchem eine Mehrzahl gleicher Halbleiterspeicher (10) bereitgestellt wird, – bei welchem mindestens ein Test an der Mehrzahl Halbleiterspeicher (10) parallel und simultan durchgeführt wird, – bei welchem zumindest ein Teil beim Testen verwendeter Treiberleitungen (A0,..., Ak; C0,..., C1C) von einer Testeinrichtung (50) zu den Halbleiterspeichern (10) jeweils gemeinsam und gleichzeitig für alle Halbleiterspeicher (10) verwendet wird und – bei welchem die Mehrzahl zu testender Halbleiterspeicher (10) in einer Anordnung mit mindestens einem Stapel (100) übereinander angeordneter und gemäß dem mindestens einen Test untereinander verschalteter Halbleiterspeicher (10) angeordnet und getestet wird.
Verfahren nach Anspruch 1, bei welchem Testergebnisinformationen oder -daten aus einer Mehrzahl von Eingabe-Ausgabeleitungseinrichtungen (IO1,l;...; IONn) der zu testenden Halbleiterspeicher (10) komprimiert an die Testeinrichtung (50) ausgelesen werden.
Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Kompression der Testergebnisinformationen oder -daten im Bereich der zu testenden Halbleiterschaltungseinrichtungen (10) selbst durchgeführt wird.
Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Kompression der Testergebnisinformationen oder -daten hardwaremäßig durchgeführt wird.
Verfahren nach Anspruch 4, bei welchem zur Kompression eine Kompressionsschaltung (12), im Bereich des jeweiligen Halbleiterspeichers (10) vorgesehen und verwendet wird.
Verfahren nach einem der vorangehenden Ansprüche, bei welchem die Kompression für jeden zu testenden Halbleiterspeicher (10) auf eine Anzahl m von Testausgangskanälen (T1,1; ...; TN,m) erfolgt, welche kleiner ist als die Anzahl n der Eingabe-Ausgabekanäle oder Eingabe-Ausgabeleitungseinrichtungen (IO1,1;...; ION,n): m < n.
Verfahren nach Anspruch 6, bei welchem die Kompression jeweils auf einen einzigen Testausgangskanal (T1,..., TN) erfolgt durch eine multiple ODER-Verknüpfung der jeweiligen Eingabe-Ausgabekanäle oder Eingabe-Ausgabeleitungseinrichtungen (IO1,1;...; ION,n) der einzelnen Halbleiterspeicher (10) als binäre Pass/Fail-Information für jeden einzelnen Halbleiterspeicher (10).
Verfahren nach einem der Ansprüche 6 oder 7, bei welchem die Testausgangskanäle (T1,..., TN) der zu testenden Halbleiterspeicher (10) getrennt und simultan ausgelesen werden.
Verfahren nach einem der vorangehenden Ansprüche, bei welchem einander entsprechende Adressanschlüsse (A0,..., Ak) und/oder Kommandoanschlüsse (C0,..., C1) der zu testenden Halbleiterspeicher (10) eines Stapels (100) jeweils mit einer entsprechenden gemeinsamen Adressleitung bzw. Kommandoleitung der Treiberleitungen der Testeinrichtung (50) gemeinsam kontaktiert werden.
Verfahren nach einem der vorangehenden Ansprüche, bei welchem eine Mehrzahl Stapel (100) bereitgestellt und simultan und parallel getestet wird.
Verfahren nach einem der vorangehenden Ansprüche, bei welchem Treiberleitungen zu den einzelnen Stapeln (100) und/oder zu zu testenden Halbleiterspeichern (10) von etwa gleicher Länge vorgesehen und verwendet werden, um die Signalqualität und das Signallauf zeitverhalten zu verbessern.
Verfahren nach einem der vorangehenden Ansprüche, bei welchem Treiberleitungen mit Abschlusswiderstand verwendet werden, um die Signalqualität und das Signallaufzeitverhalten zu verbessern.