DE3817143C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Selbsttesten einer integrierten Schaltung nach dem Oberbegriff des Patentanspruchs 1 und eine integrierte Schaltung zum Durchführen des Verfahrens nach dem Oberbegriff des Patentanspruchs 4.

In einer integrierten Halbleiterschaltung, wie zum Beispiel einer digitalen Signalverarbeitungseinrichtung zum Empfangen und Verarbeiten eines extern angelegten digitalen Signals, ist es erforderlich, deren Betrieb zu testen. Tests für eine solche Überprüfung werden im allgemeinen zum Zeitpunkt der Fehlersuche vor der Herstellung von integrierten Halbleiter­ schaltungen oder zum Zeitpunkt des Funktionstests vor dem Versand durchgeführt. In solch einem Test wird eine zu testende Schaltung im allgemeinen betrieben, nachdem vorbestimmte Daten eingegeben worden sind, und es wird auf der Grundlage der von der Schaltungseinrichtung abgegebenen Daten bestimmt, ob die Schaltung normal funktioniert oder nicht.

Aus der EP 01 81 011 A2 sind ein derartiges Verfahren und eine derartige integrierte Schaltung bekannt.

Ein diesem Verfahren ähnelndes Verfahren und eine mit dieser Schaltung strukturell im wesentlichen übereinstimmende integrierte Schaltung werden nachfolgend unter Bezugnahme auf die Fig. 1 bis 4 näher erläutert.

Fig. 1 ist ein Blockschaltbild, das ein Beispiel einer Verbindung in einer vorhandenen integrierten Halbleiterschaltung mit zwei zu testenden Schaltungen zeigt. Diese integrierte Halbleiterschaltung 8 weist als die beiden zu testenden Schaltungen eine erste Schaltung 2 und eine zweite Schaltung 5 auf. Ein Test wird unter Verwendung von drei Abtastregistern in der integrierten Schaltung 8, d.h., eines ersten Abtastregi­ sters 1, eines zweiten Abtastregisters 4 und eines dritten Abtastregisters 6 durchgeführt.

Gemäß Fig. 1 ist ein serieller Eingangsanschluß 83 der inte­ grierten Schaltung 8 mit einem seriellen Eingangsanschluß 13 des ersten Abtastregisters 1 verbunden. Andererseits ist der Paralleleingangsanschluß 81 der integrierten Schaltung 8 mit dem Paralleleingangsanschluß 1 des ersten Abtastregisters 1 verbunden. Der Parallelausgangsanschluß 12 des ersten Ab­ tastregisters 1 ist mit dem Paralleleingangsanschluß 21 der ersten zu testenden Schaltung 2 verbunden. Der Parallelaus­ gangsanschluß 22 der ersten zu testenden Schaltung 2 ist mit dem Paralleleingangsanschluß 41 des zweiten Abtastregi­ sters 4 verbunden. Ein serieller Ausgangsanschluß 14 des er­ sten Abtastregisters 1 ist mit einem seriellen Eingangsan­ schluß 43 des zweiten Abtastregisters 4 verbunden. Ein Par­ allelausgangsanschluß 42 des zweiten Abtastregisters 4 ist mit einem Paralleleingangsanschluß 51 der zweiten zu testenden Schaltung 5 verbunden. Ein Parallelausgangsanschluß 52 der zweiten zu testenden Schaltung 5 ist mit einem Parallelein­ gangsanschluß 61 des dritten Abtastregisters 6 verbunden. Ein serieller Ausgangsanschluß 44 des zweiten Abtastregisters 4 ist mit einem seriellen Eingangsanschluß 63 des dritten Ab­ tastregisters 6 verbunden. Ein Parallelausgangsanschluß 62 des dritten Abtastregisters 6 ist mit einem Parallelausgangs­ anschluß 82 der integrierten Schaltung 8 verbunden. Ein se­ rieller Ausgangsanschluß 64 des dritten Abtastregisters 6 ist mit einem seriellen Ausgangsanschluß 84 der integrierten Schaltung 8 verbunden.

Ein Auswahlsignalgenerator 9 erzeugt ein Auswahlsignal Sc zum Auswählen eines Modus der Abtastregister und liefert dieses jeweils an das erste, zweite und dritte Abtastregister 1, 4 bzw. 6. Ein Taktgenerator 7 erzeugt ein Taktsignal Φ zum synchronen Betreiben aller der ersten, zweiten und dritten Abtastregister 1, 4 und 6 und der ersten und zweiten zu te­ stenden Schaltung 2 bzw. 5. Das Taktsignal Φ wird an jede die­ ser Schaltungen geliefert.

Fig. 2 ist ein Blockschaltbild, das ein zum Testen der inte­ grierten Schaltung von Fig. 1 verwendetes Abtastregister (als Beispiel das erste Abtastregister 1) zeigt.

Gemäß Fig. 2 weist das Abtastregister 1 Register SL 1 bis SLn auf, von denen jedes eine Auswahlschaltung 15 und eine Master- Slave-Verriegelungsschaltung 16 aufweist, die mit dem entspre­ chenden Paralleleingangsanschluß 11 bzw. dem entsprechenden Parallelausgangsanschluß 12 verbunden sind. Die Auswahlschal­ tung 15 des Registers SL 1 hat zwei Eingänge i 1 und i 2, wobei der eine Eingang i 1 mit dem seriellen Eingangsanschluß 13 des Abtastregisters 1 und der andere Eingang i 2 mit dem entspre­ chenden Kontakt des Paralleleingangsanschlusses 11 des Abtast­ registers 1 verbunden ist. Das Auswahlsignal Sc wird an die Auswahlschaltung 15 geliefert. Die Master-Slave-Verriegelungs­ schaltung 16 des Registers SL 1 ist an einem Eingang mit einem Ausgang der Auswahlschaltung 15 und an einem Ausgang mit dem entsprechenden Kontakt des Parallelausgangsanschlusses 12 des Abtastregisters 1 verbunden. Das Taktsignal Φ wird an die Master-Slave-Verriegelungsschaltung 16 geliefert. Der Ausgang des Registers SL 1 ist mit einem der Eingänge der Auswahlschal­ tung 15 des Registers SL 2 verbunden. Damit sind die Register SL 2 bis SLn in der gleichen Weise wie oben beschrieben ver­ bunden, mit der Ausnahme, daß der Ausgang des letzten Regi­ sters SLn mit dem seriellen Ausgangsanschluß 14 des Abtast­ registers 1 verbunden ist.

Nun wird der Betrieb des Abtastregisters 1 beschrieben. Das Abtastregister 1 arbeitet in einem parallelen Mode (auch Be­ triebsmode genannt) oder einem seriellen Mode (auch Verschie­ bemode genannt) in Antwort auf das Auswahlsignal Sc. Jede der Master-Slave-Verriegelungsschaltungen 16 erhält Daten von der entsprechenden Auswahlschaltung 15 in Antwort auf das auf Hochpegel befindliche Taktsignal Φ und speichert die Daten in Antwort auf das auf Niedrigpegel befindliche Taktsignal Φ.

Im Parallelmode empfängt jede Auswahlschaltung 15 wahlweise Daten, die in Antwort auf das auf Niedrigpegel liegende und den Parallelmode bestimmende Auswahlsignal Sc an den entspre­ chenden Eingang i 2 geliefert werden, und gibt die Daten an die Master-Slave-Verriegelungsschaltung 16 ab. Die Master- Slave-Verriegelungsschaltung 16 verriegelt die von der Aus­ wahlschaltung 15 abgegebenen Daten und gibt die verriegelten Daten über einen der Kontakte des Parallelausgangsanschlusses 12 ab. Damit stellen die Register SL 1 bis SLn in diesem Falle parallele Register dar, die in Antwort auf das Taktsignal Φ arbeiten.

Im seriellen Mode dagegen empfängt die Auswahlschaltung 14 des Registers SL 1 wahlweise Daten, die in Antwort auf das auf Hochpegel befindliche und den seriellen Mode bestimmende Aus­ wahlsignal Sc an den Eingang i 1 geliefert worden sind und gibt die Daten an die Master-Slave-Verriegelungsschaltung 16 ab. Die jeweiligen Register SL 2 bis SLn empfangen die Ausgangs­ signale der durch das Funktionieren der entsprechenden Aus­ wahlschaltungen an den entsprechenden Vorstufen verbundenen Master-Slave-Verriegelungsschaltungen. Dementsprechend stellen die Register SL 1 bis SLn in diesem Falle Schieberegister dar, die n seriell miteinander verbundene Master-Slave-Verriege­ lungsschaltungen aufweisen und in Antwort auf das Taktsignal Φ arbeiten.

Fig. 3 ist ein Blockdiagramm, das ein Beispiel einer zu te­ stenden Schaltung (der ersten Schaltung 2 von Fig. 1) zeigt.

Gemäß Fig. 3 weist die zu testende Schaltung 2 einen Addierer 23, ein Register 24 und einen Begrenzer 25 auf, die seriell zwischen den Paralleleingangsanschlüssen 21 und den Parallel­ ausgangsanschlüssen 22 verbunden sind.

Bei Betrieb werden in Antwort auf das Taktsignal Φ Daten über den parallelen Eingangsanschluß 21 in den Addierer 23 einge­ geben. Die durch Addition erhaltenen Daten werden an das Re­ gister 24 in Antwort auf das Taktsignal Φ gegeben, und dann erfolgt im Begrenzer 25 eine begrenzte Verarbeitung der Daten. Damit verarbeitet die zu testende Schaltung die Eingangsdaten und gibt die Daten in einem Zeitraum von zwei Takten des Takt­ signals Φ ab.

Nun wird der Testbetrieb der integrierten Schaltung i von Fig. 1 beschrieben, bei dem die Abtastregister und die zu testenden Schaltungen wie oben beschrieben verbunden sind.

Wieder gemäß Fig. 1 erzeugt der Auswahlsignalgenerator 9 ein Auswahlsignal Sc mit Niedrigpegel. Alle Abtastregister 1, 4 und 6 arbeiten im seriellen Mode in Antwort auf das Auswahl­ signal Sc. Vorbestimmte Testmusterdaten D 1 zum Testen werden an den seriellen Eingangsanschluß 83 der integrierten Schal­ tung 8 geliefert. Das erste Abtastregister 1 speichert die Musterdaten D 1 über seinen seriellen Eingangsanschluß 13 in Antwort auf das Taktsignal Φ. Dann wird ein Auswahlsignal Sc mit Hochpegel vom Generator 9 abgegeben, und alle Abtastregi­ ster 1, 4 und 6 arbeiten im Parallelmode. Das erste Abtast­ register 1 gibt die in Paralleldaten umgewandelten Testmuster­ daten vom Parallelausgangsanschluß 12 in Antwort auf das Takt­ signal Φ ab. Die erste zu testende Schaltung 2 führt nach Er­ halt der Paralleltestmusterdaten durch den Paralleleingangs­ anschluß 21 eine vorbestimmte Operation aus und gibt die ver­ arbeiteten Daten parallel vom Parallelausgangsanschluß 22 ab. Das zweite Abtastregister 4 empfängt die verarbeiteten Daten durch den Paralleleingangsanschluß 41, und dann gibt der Gene­ rator 9 ein Auswahlsignal Sc mit Niedrigpegel ab. Das zweite Abtastregister 4 wandelt die verarbeiteten Daten in Antwort auf das Signal Sc in serielle Daten um und gibt die seriellen Daten vom seriellen Ausgangsanschluß 44 ab. Das dritte Ab­ tastregister 6 empfängt die verarbeiteten seriellen Daten über den seriellen Eingangsanschluß 63 und gibt die Daten vom se­ riellen Ausgangsanschluß 64 ab. Die Daten werden vom seriellen Ausgangsanschluß 84 der integrierten Schaltung 8 abgegeben. Die an den seriellen Eingangsanschluß 83 gelieferten vorbe­ stimmten Testmusterdaten D 1 und die vom seriellen Ausgangsan­ schluß 84 ausgegebenen verarbeiteten Daten werden analysiert, so daß überprüft werden kann, ob die erste zu testende Schal­ tung 2 normal funktioniert oder nicht.

Nachdem der normale Betrieb der ersten Schaltung 2 überprüft worden ist, wird der Betrieb der zweiten Schaltung 5 in der gleichen Weise überprüft. Genauer gesagt werden vorbestimmte Testmusterdaten D 2, die über den seriellen Eingangsanschluß 83 geliefert werden, über das erste Abtastregister 1 an das zweite Abtastregister 4 geliefert. Das zweite Abtastregister 4 wandelt die Daten D 2 in parallele Daten um und liefert diese an die zweite zu testende Schaltung 5. Die von der zweiten Schaltung 5 verarbeiteten Daten werden an das Abtastregister 6 geliefert, wo sie in serielle Daten umgewandelt werden. Die so umgewandelten seriellen Daten und die vorbestimmten Test­ musterdaten D 2 werden analysiert.

Fig. 4 ist ein Flußdiagramm zum Erläutern der Betriebsproze­ duren in der integrierten Schaltung von Fig. 1. Dieses Fluß­ diagramm stellt die Operationsschritte in der integrierten Schaltung von Fig. 1 zum Überprüfen des Betriebs der ersten zu testenden Schaltung 2 und der zweiten zu testenden Schal­ tung 5 wie oben beschrieben dar. Im nachfolgenden wird ange­ nommen, daß eine Betriebsverzögerungszeit in der ersten zu testenden Schaltung 2 drei Takten entspricht und daß sie in der zweiten zu testenden Schaltung 5 vier Takten entspricht. Außerdem wird angenommen, daß alle Abtastregister 1, 4 und 6 8-Bit-Eingangs-/Ausgangs-Anschlüsse haben. Die Verzögerungs­ zeit bei jedem Betriebsschritt ist in der Abbildung rechts vom Betriebsschritt durch die Anzahl von Taktsignalen Φ ange­ geben.

Gemäß Fig. 4 werden im Schritt 201 alle Abtastregister 1, 4 und 6 auf den seriellen Mode gesetzt. (Mit anderen Worten: der Ausgangssignalgenerator 9 von Fig. 1 gibt das Auswahlsi­ gnal Sc mit Niedrigpegel ab.) Im Schritt 202 werden dann die Testmusterdaten D 1 für die erste zu testende Schaltung 2 seriell in das erste Abtastregister 1 eingegeben. Die Dauer dieses Schritts entspricht acht Takten. Im Schritt 203 werden die Abtastregister 1, 4 und 6 auf Parallelmode gesetzt. (Mit anderen Worten: das Auswahlsignal Sc wird mit Hochpegel ab­ gegeben.) Im Schritt 204 wird die erste zu testende Schaltung 2 betrieben. Dieser Schritt dauert drei Takte. Im Schritt 205 werden die Abtastregister 1, 4 und 6 auf den seriellen Mode gesetzt. (Das Auswahlsignal Sc wird mit Niedrigpegel abgege­ ben.) Im Schritt 206 werden die von der ersten zu testenden Schaltung 2 verarbeiteten Daten seriell vom Ausgangsanschluß 84 über das zweite und das dritte Abtastregister 4 bzw. 6 ab­ gegeben. Dieser Schritt dauert 15 Takte. Die Daten vom Aus­ gangsanschluß 84 und die an den Eingangsanschluß 83 geliefer­ ten Testmusterdaten D 1 werden analysiert, wodurch der Betrieb der ersten Schaltung 2 überprüft wird.

Dann werden in Schritt 207 die Testmusterdaten D 2 für die zweite zu testende Schaltung 5 über das erste Abtastregister 1 seriell in das zweite Abtastregister 4 eingegeben. Dieser Schritt dauert 16 Takte. Im Schritt 208 werden die Abtast­ register 1, 4 und 6 auf Parallelmode gesetzt. (Das Auswahl­ signal Sc wird mit Hochpegel abgegeben.) Im Schritt 209 wird die zweite zu testende Schaltung 5 betrieben. Dieser Schritt dauert vier Takte. Im Schritt 210 werden die Abtastregister 1, 4 und 6 auf seriellen Mode gesetzt. (Das Auswahlsignal Sc wird mit Niedrigpegel abgegeben.) Im Schritt 211 werden die von der zweiten zu testenden Schaltung 5 verarbeiteten Daten über das dritte Abtastregister 6 zum Ausgangsanschluß 84 ab­ gegeben. Dieser Schritt dauert sieben Takte. Die Daten vom Ausgangsanschluß 84 und die an den Eingangsanschluß 83 gelie­ ferten Testmusterdaten D 2 werden analysiert, so daß der Be­ trieb der zweiten Schaltung 5 überprüft wird.

Wie oben beschrieben ist, wird, wenn eine vorhandene inte­ grierte Schaltung zwei oder mehr zu testende Schaltungen auf­ weist, der Betrieb jeder zu testenden Schaltung, d.h., für jede der zu testenden ersten Schaltung 2 und der zu testen­ den zweiten Schaltung 5 einzeln überprüft. Im oben beschrie­ benen vorhandenen Beispiel ist für die Überprüfung des Be­ triebs der zu testenden beiden Schaltungen 2 und 5 eine 53 Takten entsprechende Gesamtdauer erforderlich. Weist eine integrierte Schaltung eine große Zahl zu testender Schaltungen auf, wird die für die Überprüfung des Betriebs erforderliche Dauer proportional zur Zahl der zu testenden Schaltungen er­ höht.

Ein Beispiel für den Stand der Technik, das für die Erfindung von besonderem Interesse ist, ist in "LSI/VS LI TESTABILITY DESIGN" (Seiten 102-109), von Frank F. Tsui, McGraw-Hill, Inc., 1987, veröffentlicht. Diese Veröffentlichung gibt hin­ sichtlich des Abtastweges (einschließlich Abtasteingabe und Abtastausgabe) Verfahren an, bei denen ein vorbestimmtes Mu­ ster in ein internes Register eines Systems eingegeben wird und bei dem dann der Inhalt des Registers durch Testen des Systems an einen äußeren Abschnitt ausgelesen wird.

Ein anderes Beispiel für den Stand der Technik von besonderem Interesse ist in "INTRODUCTION TO VLSI SYSTEMS" von Carver Mead u.a., Addison-Wesley Publishing Company, Inc., 1980, ver­ öffentlicht. Auf den Seiten 75 und 76 dieser Veröffentlichung wird die Übertragung von Daten zwischen zwei Registern über eine Leitung beschrieben, bei der im System verschiedene Da­ tensätze gleichzeitig verarbeitet werden, da die Register und kombinatorischen Logikschaltungen abwechselnd miteinander verbunden sind. Außerdem wird auf den Seiten 66 und 67 dieser Veröffentlichung der grundsätzliche Betrieb von Schieberegistern beschrieben.

Aufgabe der Erfindung ist es, ein Verfahren zum Selbsttesten einer integrierten Schaltung und eine integrierte Schaltung zum Durchführen des Verfahrens der eingangs genannten Art so weiterzubilden, daß die für das Selbsttesten benötigte Zeit reduziert wird.

Diese Aufgabe wird bei einem Verfahren nach dem Oberbegriff des Patentanspruchs 1 durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale und bei einer integrierten Schaltung nach dem Oberbegriff des Patentanspruchs 4 durch die im kennzeichnenden Teil des Patentanspruchs 4 angegebenen Merkmale gelöst.

Kurz gesagt, weist eine erfindungsgemäße Schaltungseinrichtung eine Mehrzahl von zu testenden Schaltungen einschließlich mindestens einer für eine unterschiedliche Verarbeitungszeit betriebenen Schaltung, eine Mehrzahl von in Antwort auf ein Taktsignal entweder im Parallelmode oder im seriellen Mode betriebenen Abtastregistern mit Paralleleingangsanschlüssen und seriellen Eingangsanschlüssen und Parallelausgangsanschlüssen und seriellen Ausgangsanschlüssen und eine Ausgangszeitreglerschaltung auf, die mit den zu testenden und zu verschiedenen Verarbeitungszeiten betriebenen Schaltungen verbunden ist, um die Ausgangszeiten so zu regeln, daß die von jedem aus einer zu testenden Schaltung und einem Abtastregister gebildeten Paar verarbeiteten Signale gleichzeitig abgegeben werden.

Bei Betrieb wird ein Testsignal extern an jedes der Abtastre­ gister angelegt. Alle zu testenden Schaltungen erhalten das Testsignal und arbeiten gleichzeitig. Obwohl es eine oder meh­ rere zu testende und für verschiedene Verarbeitungszeiten betriebene Schaltungen gibt, werden die verarbeiteten Test­ signale von allen Paaren durch die mit ihnen verbundene Aus­ gangszeitregelungsschaltung gleichzeitig abgegeben.

Da alle zu testenden Schaltungen gleichzeitig und parallel betrieben werden, wird für den Test erforderliche Zeit ge­ spart.

In einer bevorzugten Ausführungsform wird die Erfindung auf eine integrierte Halbleiterschaltung angewendet. Somit wird die Testzeit für die Überprüfung des Betriebs der integrierten Halbleiterschaltung reduziert.

Ein Verfahren zum Betrieb einer erfindungsgemäßen Schaltungs­ einrichtung mit einer Mehrzahl von zu testenden Schaltungen einschließlich mindestens einer für eine unterschiedliche Ver­ arbeitungszeit betriebenen Schaltung und einer Mehrzahl von Abtastregistern, die mit der Mehrzahl der zu testenden Schal­ tungen verbunden sind, um Paare zu bilden, und die entweder in einem Parallelmode oder einem seriellen Mode betrieben wer­ den, weist die Schritte Liefern eines Testsignals an jedes der Abtastregister, gleichzeitiges Betreiben der zu testenden Schaltungen in allen Paaren nach Empfang der Testsignale von den Abtastregistern und Regeln der Ausgangszeit zum Ermögli­ chen, daß die verarbeiteten Testsignale von allen Paaren gleichzeitig abgegeben werden, auf.

Bei Betrieb werden alle zu testenden Schaltungen, nachdem die Testsignale extern an alle Abtastregister angelegt sind, bei Empfang derselben betrieben. Obwohl es eine oder mehrere zu testende Schaltungen gibt, die für eine unterschiedliche Verarbeitungszeit betrieben werden, ist die Ausgangszeit so geregelt, daß die verarbeiteten Testsignale von allen Paaren gleichzeitig abgegeben werden.

Da alle zu testenden Schaltungen gleichzeitig und parallel betrieben werden, wird für den Test benötigte Zeit gespart.

In einer anderen bevorzugten Ausführungsform wird das erfin­ dungsgemäße Verfahren auf eine integrierte Halbleiterschal­ tung angewendet. Folglich wird die Testzeit für die Überprü­ fung des Betriebs der integrierten Halbleiterschaltung redu­ ziert.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das die Verbindung einer integrierten Halbleiterschaltung mit zwei zu te­ stenden Schaltungen zeigt,

Fig. 2 ein Blockschaltbild, das ein Abtastregister von Fig. 1 zeigt,

Fig. 3 ein Blockschaltbild, das ein Beispiel einer zu testenden Schaltung von Fig. 1 zeigt,

Fig. 4 ein Flußdiagramm, das die Testprozeduren in der integrierten Halbleiterschaltung von Fig. 1 zeigt,

Fig. 5 ein Blockschaltbild, das eine Verbindung einer integrierten Halbleiterschaltung mit zwei zu te­ stenden Schaltungen gemäß einer Ausführungsform der Erfindung zeigt,

Fig. 6 ein Schaltbild, das ein Beispiel eines Registers von Fig. 5 zeigt,

Fig. 7 ein Flußdiagramm gemäß einer anderen Ausführungs­ form der Erfindung, das Testprozeduren in der integrierten Halbleiterschaltung von Fig. 5 zeigt,

Fig. 8 ein Blockschaltbild, das eine vereinfachte Ver­ bindung zeigt, bei der die Erfindung allgemein auf eine integrierte Halbleiterschaltung mit mehr als zwei zu testenden Schaltungen angewendet wird.

Fig. 5 ist ein Blockdiagramm, das eine Verbindung einer inte­ grierten Halbleiterschaltung mit zwei zu testenden Schaltungen in einer erfindungsgemäßen Ausführungsform zeigt.

Gemäß Fig. 5 ist die integrierte Halbleiterschaltung 8 die gleiche wie die integrierte Schaltung von Fig. 1, mit der Aus­ nahme, daß die integrierte Halbleiterschaltung 8 von Fig. 5 ein Register 3 zum Einbringen von Verzögerung aufweist. Genauer gesagt, weist die integrierte Schaltung 8 eine erste und eine zweite zu testende Schaltung 2 bzw. 5 zum Überprüfen von deren Betrieb sowie ein erstes, ein zweites und ein drit­ tes Abtastregister 1, 4 bzw. 6 auf. Das Register 3 hat einen Paralleleingangsanschluß 31 und einen Parallelausgangsanschluß 32 und ist zwischen dem Parallelausgangsanschluß 22 der ersten zu testenden Schaltung und dem Paralleleingangsanschluß 41 des zweiten Abtastregisters 4 verbunden. Das Register 3 ist so verbunden, daß es ein Taktsignal Φ erhält.

Fig. 6 ist ein Schaltbild, das ein konkretes Beispiel für das in Fig. 5 gezeigte Register zeigt.

Gemäß Fig. 6 weist das Register 3 eine Mehrzahl von Schiebe­ registern 33 auf, die jeweils zwischen den entsprechenden Kon­ takten des parallelen Eingangsanschlusses 31 und des paral­ lelen Ausgangsanschlusses 32 verbunden sind. Jedes Schiebe­ register 33 weist eine erste Speicherschaltung mit einem Tran­ sistor 332 und zwei Invertierern 336 und 337, eine zweite Speicherschaltung mit einem Transistor 334 und zwei Invertie­ rern 338 und 339, sowie Transistoren 331 und 333 und einen Invertierer 335, der zur zeitlichen Steuerung zum Empfangen eines Taktsignals Φ verbunden ist, auf. Die Transistoren in jedem Schieberegister 33 sind durchweg N-Kanal-MOS-Transisto­ ren.

Bei Betrieb empfängt zunächst der Transistor 331 ein Eingangs­ signal von einem Kontakt des Eingangsanschlusses 31 in Ant­ wort auf das auf Hochpegel liegende Taktsignal Φ. Dann geht das Taktsignal Φ auf Niedrigpegel über. Da der Transistor 332 als Antwort auf das invertierte Taktsignal öffnet, wird das Eingangssignal in der ersten Speicherschaltung gespeichert. Gleichzeitig öffnet auch der Transistor 333, und das Eingangs­ signal wird entsprechend an den Invertierer 338 geliefert und dann durch den Invertierer 339 von einem entsprechenden Kon­ takt des Ausgangsanschlusses 32 abgegeben.

Wieder auf Fig. 5 zurückgreifend, wird der Testbetrieb für die erste und die zweite Schaltung 2 bzw. 5 beschrieben. Nach­ folgend wird in der gleichen Weise wie im Fall von Fig. 1 an­ genommen, daß eine Betriebsverzögerungszeit in der ersten zu testenden Schaltung 2 drei Takten entspricht, und daß sie in der zweiten zu testenden Schaltung 5 vier Takten entspricht. Außerdem wird angenommen, daß alle Abtastregister 1, 4 und 6 8-Bit-Eingangs- und Ausgangs-Anschlüsse aufweisen.

Zunächst gibt der Auswahlsignalgenerator 9 ein Auswahlsignal Sc mit Niedrigpegel ab, und alle Abtastregister 1, 4 und 6 werden in Antwort auf das Signal Sc im seriellen Mode betrie­ ben. Die vorbestimmten Testmusterdaten D 2 für die zweite zu testende Schaltung 5 und dann die vorbestimmten Testmuster­ daten D 1 für die erste zu testende Schaltung 2 werden nach­ einander seriell auf den seriellen Eingangsanschluß 83 der integrierten Schaltung 8 gegeben. Die Testmusterdaten D 2 wer­ den über das erste Abtastregister 1 seriell auf das zweite Abtastregister 4 übertragen und im zweiten Abtastregister 4 gespeichert. Die Testmusterdaten D 1 werden im ersten Abtast­ register 1 gespeichert. Dann wird ein Auswahlsignal Sc mit Hochpegel vom Generator 9 abgegeben, und alle Abtastregister 1, 4 und 6 werden im Parallelmode betrieben. Das Abtastregi­ ster 1 gibt parallelkonvertierte Testmusterdaten vom Parallel­ ausgangsanschluß 12 ab und liefert diese Daten der ersten zu testenden Schaltung 2. Die erste zu testende Schaltung 2 führt in Antwort auf das Taktsignal Φ die vorbestimmte Operation aus und gibt das verarbeitete Signal parallel ab. Das Regi­ ster 3 empfängt die verarbeiteten Daten durch den parallelen Eingangsanschluß 31 und speichert sie für eine vorbestimmte Dauer (in diesem Beispiel: einem Takt entsprechend) und gibt die Daten dann vom Parallelausgangsanschluß 32 parallel an das zweite Abtastregister 4 ab.

Andererseits ist die zweite zu testende Schaltung 5 zur selben Zeit in Betrieb, während die erste zu testende Schaltung 2 die vorbestimmte Operation ausführt. Genauer gesagt, empfängt die zweite zu testende Schaltung 5 die parallelkonvertierten Testmusterdaten vom zweiten Abtastregister 4 und führt in Ant­ wort auf das Taktsignal Φ die vorbestimmte Operation aus. Die von der zweiten zu testenden Schaltung 5 ausgegebenen verar­ beiteten Daten werden parallel in das dritte Abtastregister 6 eingegeben.

Nachdem die verarbeiteten Daten im zweiten und im dritten Ab­ tastregister 4 bzw. 6 gespeichert sind, gibt der Auswahlsi­ gnalgenerator 9 ein Auswahlsignal Sc mit Niedrigpegel ab. Das zweite und das dritte Abtastregister 4 bzw. 6 werden im se­ riellen Mode betrieben, so daß die gespeicherten Daten abge­ geben werden. Die im dritten Abtastregister 6 gespeicherten Daten werden seriell vom Ausgangsanschluß 84 abgegeben. Nach­ folgend werden die im zweiten Abtastregister 4 gespeicherten Daten über das dritte Abtastregister 6 vom Ausgangsanschluß 84 abgegeben. Die so seriell ausgegebenen Daten und die Test­ musterdaten D 1 und D 2 werden analysiert, wodurch überprüft wird, ob die erste und die zweite Schaltung 2 bzw. 5 normal arbeiten oder nicht.

Fig. 7 ist ein Flußdiagramm zum Erklären der Betriebsproze­ duren der integrierten Schaltung von Fig. 5. Die Verzögerungs­ zeiten der jeweiligen Schritte sind jeweils an der rechten Seite davon in der gleichen Weise wie in Fig. 4 durch die An­ zahl der Taktsignale Φ angegeben.

Gemäß Fig. 7 werden zunächst im Schritt 101 alle Abtastregi­ ster 1, 4 und 6 auf den seriellen Mode gesetzt. (Ein Auswahl­ signal Sc mit Niedrigpegel wird abgegeben.) Dann werden im Schritt 102 die Testmusterdaten D 1 und D 2 für die erste und die zweite zu testende Schaltung 2 bzw. 5 seriell eingegeben. Dieser Schritt dauert 16 Takte. Im Schritt 103 werden die Ab­ tastregister 1, 4 und 6 in den Parallelmode gesetzt. (Ein Aus­ wahlsignal Sc mit Hochpegel wird abgegeben.) Im Schritt 104 werden die erste zu testende Schaltung und die zweite zu te­ stende Schaltung 2 bzw. 5 gleichzeitig betrieben. Drei Takte werden für den Betrieb der ersten zu testenden Schaltung 2 benötigt, während vier Takte für den Betrieb der zweiten zu testenden Schaltung 5 benötigt werden. Im Schritt 105 werden die von der ersten zu testenden Schaltung 2 verarbeiteten Da­ ten im Register 3 für die Dauer eines Takts gespeichert. Dem­ zufolge dauern die Schritte 104 und 105 insgesamt vier Takte, und die in der ersten und in der zweiten Schaltung 2 bzw. 5 gleichzeitig verarbeiteten Daten werden gleichzeitig erhalten. Im Schritt 106 werden die Abtastregister 1, 4 und 6 in den seriellen Mode gesetzt. (Ein Auswahlsignal Sc mit Niedrigpegel wird abgegeben.) Im Schritt 107 werden die jeweiligen Daten vom Ausgangsanschluß 84 seriell abgegeben. Dieser Schritt dauert 15 Takte. Die jeweiligen abgegebenen Daten werden zu­ sammen mit den an den Eingangsanschluß 83 gelieferten Test­ musterdaten D 1 und D 2 analysiert. Die in all diesen Schritten erforderliche Zeit beträgt insgesamt 35 Takte, was im Ver­ gleich zu dem Fall von Fig. 4 weniger ist.

In der oben beschriebenen Ausführungsform ist die für den Test erforderliche Zeit reduziert, da die zu testende erste und die zu testende zweite Schaltung 2 bzw. 5 gleichzeitig betrie­ ben werden. Außerdem erhalten das zweite und das dritte Ab­ tastregister 4 bzw. 6 die verarbeiteten Daten durch den Be­ trieb des Registers 3 gleichzeitig, und demzufolge können diese Daten in Antwort auf das Taktsignal Φ synchron verar­ beitet und ausgegeben werden.

In der oben beschriebenen Ausführungsform ist der Fall be­ schrieben, bei dem das Register 3 zwischen der ersten zu te­ stenden Schaltung 2 und dem zweiten Abtastregister 4 verbun­ den ist. Es ist jedoch selbstverständlich, daß das Register 3 auch zwischen dem ersten Abtastregister 1 und der ersten zu testenden Schaltung 2 verbunden sein kann.

Außerdem ist die Erfindung nicht auf eine integrierte Halb­ leiterschaltung beschränkt, obwohl die oben beschriebene Aus­ führungsform sich auf eine solche bezieht. Insbesondere kann die Erfindung angewendet werden, um den Betrieb einer Mehrzahl von integrierten Halbleiterschaltungen (zum Beispiel auf einer gedruckten Schaltung) zu überprüfen.

Außerdem kann die Erfindung, obwohl der Fall von zwei zu te­ stenden Schaltungen beschrieben ist, auf Fälle angewendet wer­ den, bei denen mehr als zwei zu testende Schaltungen vorge­ sehen sind, indem die Zahl der Register 3 entsprechend erhöht wird.

Fig. 8 ist ein Blockdiagramm, das eine vereinfachte Verbindung zeigt, durch die die Erfindung allgemein auf den Fall, bei dem mehr als zwei zu testende Schaltungen in einer integrier­ ten Halbleiterschaltung verwendet werden, angewendet wird.

Gemäß Fig. 8 weist die integrierte Halbleiterschaltung 8 zu testende Schaltungen 2 A bis 2 Z mit verschiedenen Verarbei­ tungszeiten, einer Mehrzahl von damit verbundenen Abtastre­ gistern 1 a bis 1 z sowie mit den zu testenden Schaltungen ver­ bundene Register 3 A, 3 C und 3 D mit kürzeren Verarbeitungs­ zeiten (zum Beispiel die Schaltungen 2 A, 2 C und 2 Z) auf. In dieser Figur sind der parallele Eingangsanschluß und der par­ allele Ausgangsanschluß der entsprechenden Schaltungen in ver­ einfachter Weise dargestellt, und die Verbindungen für das Auswahlsignal Sc und das Taktsignal Φ sind nicht dargestellt. Aus Fig. 8 ist einfach zu verstehen, daß die Erfindung auf eine integrierte Halbleiterschaltung mit mehr als zwei zu te­ stenden Schaltungen anwendbar ist.

Außerdem kann, obwohl in der oben beschriebenen Ausführungs­ form die erste zu testende und die zweite zu testende Schal­ tung 2 bzw. 5 in Antwort auf dasselbe Taktsignal Φ betrieben werden, der gleiche Effekt durch Regulierung der Verzögerungs­ zeiten mittels der Register 3 erhalten werden, selbst wenn verschiedene Taktsignale angelegt werden.

Wie vorstehend beschrieben ist, weist eine erfindungsgemäße Schaltungseinrichtung eine Mehrzahl von zu testenden Schal­ tungen 2 bzw. 5 mit mindestens einer Schaltung 2, die für eine unterschiedliche Verarbeitungszeit betrieben wird, eine Mehr­ zahl von Abtastregistern 1 und 4 mit parallelen und seriellen Eingängen und parallelen und seriellen Ausgängen, die entweder im parallelen Mode oder im seriellen Mode arbeiten, sowie eine mit den zu testenden Schaltungen 2 bzw. 5 verbundene Ausgangs­ zeitregulierungsschaltung 3, die für verschiedene Verarbei­ tungszeiten betrieben wird, um die Abgabezeiten so zu regeln, daß die verarbeiteten Signale von den jeweils aus einer der zu testenden Schaltungen 2 bzw. 5 und einem der Abtastregister 1 bzw. 4 gebildeten Paaren gleichzeitig abgegeben werden, auf.

Bei Betrieb wird ein Testsignal extern an jedes der Abtast­ register 1 bzw. 4 angelegt. Alle zu testenden Schaltungen 2 bzw. 5 werden bei Empfang des entsprechenden Testsignals gleichzeitig betrieben. Obwohl es die für eine unterschied­ liche Verarbeitungszeit betriebene zu testende Schaltung 2 gibt, werden die verarbeiteten Testsignale von allen Paaren durch die mit diesen verbundene Ausgangszeitregelungsschaltung 3 gleichzeitig abgegeben. Da alle zu testenden Schaltungen gleichzeitig und parallel betrieben werden, wird für den Test benötigte Zeit gespart.

Das erfindungsgemäße Verfahren zum Betrieb der Schaltungsein­ richtung 8 mit einer Mehrzahl von zu testenden Schaltungen 2 bzw. 5 einschließlich der für eine unterschiedliche Verar­ beitungsdauer betriebenen Schaltung 2 und einer Mehrzahl von Abtastregistern 1 und 4, die mit den zu testenden Schaltungen 2 bzw. 5 paarbildend verbunden sind und entweder im parallelen Mode oder im seriellen Mode betrieben werden, weist die Schritte Anlegen der Testsignale an alle Abtastregister 1 und 4 (Schritte 101 und 102), gleichzeitigen Betrieb der zu testenden Schaltungen 2 bzw. 5 in allen Paaren bei Empfang der Testsignale von den Abtastregistern (Schritte 103 und 104) und Regeln der Abgabezeit derart, daß die verarbeiteten Test­ signale von allen Paaren gleichzeitig abgegeben werden (Schritt 105) auf.

Bei Betrieb werden alle zu testenden Schaltungen 2 bzw. 5, nachdem die Testsignale extern an alle Abtastregister 1 bzw. 4 angelegt sind, bei Empfang der Testsignale betrieben. Obwohl es eine Schaltung 2 gibt, die für eine unterschiedliche Ver­ arbeitungszeit betrieben wird, wird die Ausgangszeit so ge­ regelt, daß die verarbeiteten Testsignale alle gleichzeitig von den Paaren abgegeben werden. Demzufolge wird, da alle zu testenden Schaltungen gleichzeitig und parallel betrieben werden, für den Test benötigte Zeit gespart.

In der bevorzugten Ausführungsform wird die Erfindung auf eine integrierte Halbleiterschaltung als der Schaltungseinrichtung angewendet. Somit wird die für das Überprüfen des Betriebs der integrierten Halbleiterschaltung benötigte Testzeit redu­ ziert.

Claims (9)

1. Verfahren zum Selbsttesten einer integrierten Schaltung mit wenigstens zwei zu testenden Schaltungseinrichtungen (2, 5), von denen mindestens eine Schaltungseinrichtung eine Verarbeitungszeit hat, die von der Verarbeitungszeit einer anderen Schaltungseinrichtung abweicht, und mit eingangsseitig den Schaltungseinrichtungen (2, 5) zugeordneten Abtastregistereinrichtungen (1, 4), mit folgenden Verfahrensschritten:

• a) Laden von Testdaten (Schritt 102) in die zweite Abtastregistereinrichtung (4);
• b) Laden von Testdaten (Schritt 102) in die erste Abtastregistereinrichtung (1);
• c) Verarbeiten der Testdaten (Schritt 104) in der ersten Schaltungseinrichtung (2); und
• d) Verarbeiten der Testdaten (Schritt 104) in der zweiten Schaltungseinrichtung (5);

dadurch gekennzeichnet,
daß die Schritte (Schritt 104) c) und d) der Verarbeitung von Testdaten gleichzeitig ausgeführt werden, und
daß ein weiterer Schritt (105) der Steuerung der Abgabe der durch die Schaltungseinrichtungen (2, 5) verarbeiteten Testdaten in der Weise, daß deren Abgabe gleichzeitig erfolgt, ausgeführt wird.

2. Verfahren nach Anspruch 1, gekennzeichnet durch folgende Verfahrensschritte:

• - Schalten (Schritt 101) der Abtastregistereinrichtungen (1, 4) in eine serielle Betriebsart;
• - serielles Einlesen der Testdaten für die zweite zu testende Schaltungseinrichtung (5) in die erste Abtastregistereinrichtung (1);
• - serielles Übertragen dieser Testdaten für die zweite zu testende Schaltungseinrichtung (5) von der ersten Abtastregistereinrichtung (1) in die zweite Abtastregistereinrichtung (4);
• - serielles Einlesen der Testdaten für die erste zu testende Schaltungseinrichtung (2) in die erste Abtastregistereinrichtung (1);
• - paralleles Übernehmen der jeweiligen Testdaten von der ersten Abtastregistereinrichtung (1) in die erste zu testende Schaltungseinrichtung (2) und von der zweiten Abtastregistereinrichtung (4) in die zweite zu testende Schaltungseinrichtung (5);
• - gleichzeitiges Betreiben der zu testenden Schaltungen (2, 5) zum gleichzeitigen Verarbeiten der zu testenden Daten;
• - paralleles Übernehmen und Zwischenspeichern (Schritt 105) der von der (den) Schaltungseinrichtung(en) mit der (den) kürzeren Verarbeitungszeit(en) verarbeiteten Testdaten in eine Registereinrichtung (3);
• - gleichzeitiges paralleles Übernehmen der in der Registereinrichtung (3) zwischengespeicherten verarbeiteten Testdaten in die zweite Abtasteinrichtung (4) und der von der Schaltungseinrichtung (5) mit der längsten Verarbeitungszeit verarbeiteten Testdaten in eine dritte Abtasteinrichtung (6) nach Ablauf dieser längsten Verarbeitungszeit;
• - serielles Auslesen der dritten Abtastregistereinrichtung (6);
• - serielles Übertragen der in der zweiten Abtasteinrichtung (4) gespeicherten verarbeiteten Testdaten in die dritte Abtastregistereinrichtung (6); und
• - serielles Auslesen der dritten Abtastregistereinrichtung (6).

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Schritt des gleichzeitigen Betreibens der zu testenden Schaltungseinrichtungen folgende Teilschritte umfaßt:

• - Schalten (Schritt 103) der Abtastregistereinrichtungen (1, 4) in eine parallele Betriebsart, und
• - gleichzeitiges Betreiben (Schritt 104) der zu testenden Schaltungseinrichtungen (2, 5) mittels eines gemeinsamen Taktsignales.

4. Integrierte Schaltung zum Durchführen des Verfahrens nach einem der Ansprüche 1 bis 3, gekennzeichnet durch

• - wenigstens zwei zu testende Schaltungseinrichtungen (2, 5), von denen mindestens eine Schaltungseinrichtung eine Verarbeitungszeit hat, die von der Verarbeitungszeit einer der anderen Schaltungseinrichtungen abweicht;
• - Abtastregistereinrichtungen, die eingangsseitig an die Schaltungseinrichtungen (2, 5) angeschlossen sind, und
• - wenigstens eine Abgabezeitsteuerungseinrichtung, die ausgangsseitig mit wenigstens einer Schaltungseinrichtung (2) mit einer kürzeren Verarbeitungszeit verbunden ist und die die Abgabe der von dieser Schaltungseinrichtung (2) verarbeiteten Testdaten in der Weise steuert, daß diese gleichzeitig mit der Abgabe der verarbeiteten Testdaten von der Schaltungseinrichtung (5) mit der längeren Verarbeitungszeit abgegeben werden.

5. Integrierte Schaltung nach Anspruch 4, dadurch gekennzeichnet,
daß die Abtastregistereinrichtungen (1, 4) je einen Paralleleingang (11, 41), einen Parallelausgang (12, 42), einen seriellen Eingang (13, 43) und einen seriellen Ausgang (14, 44) aufweisen,
daß die Abtastregistereinrichtungen (1, 4) mit einem Taktsignal taktmäßig betrieben werden,
daß eine Einrichtung (6) zum Schalten der Abtastregistereinrichtungen (1, 4) in eine parallele Betriebsart oder in eine serielle Betriebsart vorgesehen ist,
daß die Abtastregistereinrichtungen (1, 4) an ihren Paralleleingängen (11, 41) angelegte Paralleleingangssignale in Reaktion auf ein Taktsignal speichern, wenn sie sich in einer parallelen Betriebsart befinden, und das gespeicherte Parallelsignal an den Parallelausgängen (12, 42) abgeben,
daß die Abtastregistereinrichtungen an den seriellen Eingängen (13, 43) angelegte serielle Eingangssignale in Reaktion auf das Taktsignal speichern, wenn sie sich in ihrer seriellen Betriebsart befinden, und das gespeicherte serielle Signal an ihren seriellen Ausgängen abgeben,
daß die Abtastregistereinrichtungen (1, 4), die eingangsseitig an die Schaltungseinrichtungen (2, 5) angeschlossen sind, derart verbunden sind, daß ihnen extern angelegte Testdaten zuführbar sind, und
daß die zu testenden Schaltungseinrichtungen (2, 5) derart verbunden sind, daß sie die extern angelegten Testdaten über die eingangsseitigen Abtastregistereinrichtungen (1, 4) empfangen, um die Testdaten in Reaktion auf das Taktsignal zu verarbeiten und um verarbeitete Testdaten abzugeben.

6. Integrierte Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Abgabezeitsteuerungseinrichtung eine Registereinrichtung (3) aufweist, die durch das Taktsignal getaktet wird.

7. Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Registereinrichtung (3; 3 A, 3 C, 3 Z) mit dem Ausgang einer der zu testenden Schaltungseinrichtungen (2; 2 A, 2 C, 2 Z) verbunden ist, die nicht die kürzeste Verarbeitungszeit aufweist.

8. Integrierte Schaltung nach Anspruch 6 oder 7, dadurch gekennzeichnet,
daß die Registereinrichtung (3) einen Paralleleingang (31) und einen Parallelausgang (32) aufweist, und
daß der Paralleleingang (31) der Registereinrichtung mit dem Parallelausgang (22) der zu testenden, nicht die längste Verarbeitungszeit aufweisenden Schaltungseinrichtung (2; 2 A, 2 C, 2 Z) verbunden ist.