DE3832440A1 - Testschaltungseinrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Testschaltungseinrich­ tung zum Testen von integrierten Schaltungen und insbesondere eine auf demselben Chip wie die integrierte Schaltung vorge­ sehene Testschaltungseinrichtung zum Testen von Funktions­ blöcken, die die integrierte Schaltung aufweist.

Fig. 1 ist eine schematische Darstellung einer aus einem zu­ sammengesetzten Funktionsblock mit einem RAM 10, einer Steuer­ schaltung 15 und einer Arithmetikeinheit 16 bestehenden Schal­ tung. Abtastpfade (Datenpfade) 17, 18 werden zum Vereinfachen des Testens in dieser Schaltung verwendet. Der Abtastpfad 17 ist zwischen einem Eingangsanschluß X 0 und einem Ausgangs­ anschluß Y 0 vorgesehen und wird zum Testen des RAM 10 verwen­ det. Der Abtastpfad 18 ist zwischen einem Eingangsanschluß X 1 und einem Ausgangsanschluß Y 1 vorgesehen und wird zum Testen der Steuerschaltung 15 und der Arithmetikeinheit 16 sowie des RAM 10 verwendet.

Fig. 2 zeigt Einzelheiten des Abschnittes 19 von Fig. 1. Fig. 2 zeigt eine Speicherzellenanordnung 6 mit einem Aufbau von 4 Bit × M Worten als Beispiel. Auf dem Abtastpfad 17 sind aufeinanderfolgend eine Abtastverriegelungsschaltung 1 a mit einer Mehrzahl von Verriegelungsstufen zum Halten von Zeilen­ adreßsignalen, eine Abtastverriegelungsschaltung 1 b mit zwei Verriegelungsstufen zum Halten eines -Signals (Chipfreigabe­ signal) und eines -Signals (Schreibfreigabesignal), eine Abtastverriegelungsschaltung 28 mit vier Verriegelungsstufen 1 f zum Halten von 4-Bit-Testdaten und eine Abtastverriege­ lungsschaltung 29 mit vier Verriegelungsstufen 1 f zum Halten von 4-Bit-Ausgangsdaten von der Speicherzellenanordnung 6 angeordnet. Der Adressenpuffer 2 empfängt Zeilenadreßsignale, die in die Abtastverriegelungsschaltung 1 a eingeschrieben sind. Der Zeilendecoder 3 empfängt Ausgangsdaten vom Adressen­ puffer 2. Die Ausgänge vom Zeilendecoder 3 werden in die Spei­ cherzellenanordnung 6 eingegeben.

Die Steuerschaltung 5 empfängt in die Abtastverriegelungs­ schaltung 1 b eingeschriebene Signale. Die Ausgänge der Steuer­ schaltung 5 werden in den Adressenpuffer 2, den Spaltendecoder 4 und einen Dateneingangspuffer Din 8 eingegeben. Der Datenein­ gangspuffer 8 empfängt Ausgänge von der Abtastverriegelungs­ schaltung 28. Ein Datenausgangspuffer Do 9 empfängt Leseausgänge von der Speicherzellenanordnung 6 durch einen Multiplexer 7. Die Ausgänge des Datenausgangspuffers 9 werden Bit für Bit entsprechend in die Abtastverriegelungsschaltung 29 einge­ schrieben. Die Multiplexer 7 wählt eine der Mehrzahl von Spal­ ten in der Speicherzellenanordnung 6 aufgrund des Signals vom Spaltendecoder 4 aus zum Eingeben von Testdaten aus dem Dateneingangspuffer 8 in die Speicherzellenanordnung 6 und empfängt Ausgänge von der Speicherzellenanordnung 6 zum Über­ tragen derselben an den Datenausgangspuffer 9. Ein Taktsignal 14 dient zum Entnehmen von Ausgangsdaten aus dem Datenaus­ gangspuffer 9 in einer konstanten Zeitfolge.

Im folgenden wird nun der Betrieb beschrieben. Zunächst werden Testdaten, ein -Signal, ein -Signal und ein Zeilenadres­ siersignal in dieser Reihenfolge aufeinanderfolgend vom An­ schluß X 0 her auf den Abtastpfad 17 gegeben. Nun besteht jede der Abtastverriegelungsschaltung 1 a, 1 b, 28 und 29 aus in Reihe miteinander verbundenen Abtastverriegelungsschaltungen in Verbindung mit dem Abtastpfad 17, so daß jedesmal, wenn ein Signal oder Testdaten eingegeben werden, das Signal oder die Testdaten, die bereits in irgendeiner Stufe der Verriege­ lung in jeder der Verriegelungsschaltungen 1 a, 1 b, 28 und 29 eingegeben worden sind, zur Verriegelungsschaltung in der nachfolgenden Stufe verschoben wird, und ein neues Signal oder neue Daten werden in die Verriegelungsschaltung der vor­ angehenden Stufe eingeschrieben. Wenn das Zeilenadressiersi­ gnal, das -Signal, das -Signal und 4-Bit-Testdaten (4: die Zahl der zu testenden Bits der Speicherzellenanordnung (6) eingegeben sind, ist das Schreiben abgeschlossen.

Das in die Abtastverriegelungsschaltung 1 a eingeschriebene Zeilenadressiersignal wird über den Adressenpuffer 2 dem Zei­ chendecoder 3 zugeführt. Daher wählt der Zeilendecoder 3 eine Zeile der Zeilen in der Speicherzellenanordnung 6 aus. Die beiden in die Abtastverriegelungsschaltung 1 b eingschriebe­ nen Signale, das -Signal und das -Signal, werden an die Steuerschaltung 5 angelegt. Die Steuerschaltung 5 steuert das Betreiben des Adressenpuffers 2, des Spaltendecoder 4, des Eingangspuffers 8 und des Ausgangspuffers 9. Nachdem die Auswahl der Speicherzellenanordnung 6 in dieser Art ausgeführt ist, werden die in die Abtastverriegelungsschaltung 28 einge­ schriebenen 4-Bits-Testdaten ausgelesen und über den Eingangs­ puffer 8 in der Speicherzellenanordnung 6 in die Speicherzelle in der ausgewählten Position eingeschrieben. Die in die Spei­ cherzellenanordnung 6 eingeschriebenen 4-Bit-Testdaten werden über den Multiplexer 7 und den Ausgangspuffer 9 ausgelesen und Bit für Bit entsprechend in die Abtastverriegelungsschal­ tung 29 eingeschrieben. Die auf diese Weise in die Abtastver­ riegelungsschaltungen 28 und 29 eingeschriebenen Testdaten werden eines nach dem anderen am Ausgangsanschluß Y 0 ausgele­ sen. Der Vergleich der aus den Abtastverriegelungsschaltungen 28 und 29 ausgelesenen Daten wird in einer anderen, nicht gezeigten Schaltung durchgeführt. Unterdessen werden die Aus­ gangsdaten vom Ausgangspuffer 9 unter Verwendung des Takt­ signals 14 mit einer bestimmten Zeitfolge abgetastet.

Wie weiter oben beschrieben ist, ist in vorhandenen Schaltun­ gen eine Mehrzahl von Abtastverriegelungsschaltungen zueinan­ der in Reihe angeordnet, wobei die Daten einzeln und aufein­ anderfolgend in jede der Verriegelungsschaltungen eingegeben und aus dieser ausgegeben werden. Daher müssen die Eingabe und die Ausgabe des Zeilenadressiersignals, des -Signals, des -Signals und der Testdaten, deren Zahl gleich der Bit­ zahl der zu testenden integrierten Schaltung ist, ausgeführt werden, um den Test eines Wortes zu beenden. Folglich besteht der Nachteil, daß viel Zeit zum Eingeben und Auslesen der Signale und Testdaten erforderlich ist. Außerdem sollten die Eingabe und die Ausgabe der Testdaten und deren Vergleich durch getrennte Schaltungen erfolgen, da sonst die Zeit zum Vergleichen die Zeit zum Testen weiter verlängert.

Aufgabe der Erfindung ist es daher, eine Testschaltungsein­ richtung zu schaffen, die geeignet ist, die zum Testen einer Halbleiterschaltung erforderliche Zeit wesentlich zu reduzieren.

Aufgabe der Erfindung ist es ferner, die Zahl der Bits der zum Testen eingegebenen und ausgegebenen Daten zu reduzieren.

Aufgabe der Erfindung ist es außerdem, einen Vergleich der in die Funktionsblocks eingegebenen Daten mit den von den Funktionsblocks abgegebenen Daten im Chip zu ermöglichen.

Aufgabe der Erfindung ist es weiterhin, ein Ändern der Bit­ muster der Testdaten ohne Neuschreiben der gespeicherten Test­ daten zu ermöglichen.

Aufgabe der Erfindung ist es ebenfalls, ein Ändern der Bit­ muster der Erwartungswertdaten ohne Neuschreiben der gespei­ cherten Erwartungswertdaten zu ermöglichen.

Diese Aufgabe wird gelöst durch eine Testschaltungseinrich­ tung, bei der eine Testdatenerzeugungseinrichtung und eine Erwartungswertdatenerzeugungseinrichtung unabhängig von einem Datenpfad, in den die zum Testen der Funktionsblocks erfor­ derlichen Daten eingegeben werden, vorgesehen sind, bei der die von einer Testdatenerzeugungseinrichtung erzeugten Test­ daten in den Funktionsblock eingegeben werden und bei der der Vergleich der von dem Funktionsblock abgegebenen Daten mit den von der Erwartungswertdatenerzeugungseinrichtung er­ zeugten Erwartungswertdaten durch eine auf dem Chip vorgese­ hene Bestimmungseinrichtung ausgeführt wird.

Gelöst wird diese Aufgabe ebenfalls durch eine Testschaltungs­ einrichtung, bei der das Bitmuster der von einem Datenspeicher abgegebenen Testdaten von einer Musteränderungseinrichtung geändert wird.

Die obenstehende Aufgabe wird weiterhin gelöst durch eine Testschaltungseinrichtung, bei der das Bitmuster der vom Da­ tenspeicher abgegebenen Erwartungswertdaten durch die Muster­ änderungseinrichtung geändert wird.

Gemäß der vorliegenden Erfindung besteht keine Notwendigkeit, auf die Funktionsblöcke zu gebende Testdaten in den Datenpfad einzugeben, und die Zahl der Bits der in den Datenpfad einzu­ gebenden bzw. von diesem abzugebenden Eingangs- bzw. Ausgangs­ daten kann reduziert werden, wodurch die zum Eingeben bzw. Abgeben von Daten erforderliche Zeit reduziert werden kann. Damit kann die für einen Test erforderliche Zeit reduziert werden.

Außerdem kann gemäß der vorliegenden Erfindung der Vergleich von Daten in dem Chip ausgeführt werden, ohne die in den Funk­ tionsblock eingegebenen bzw. von dem Funktionsblock abgegebe­ nen Daten extern auszugeben, wodurch die für den Vergleich der Daten erforderliche Zeit reduziert werden kann. Damit kann die für einen Test erforderliche Zeit reduziert werden.

Gemäß der vorliegenden Erfindung kann das Bitmuster der Test­ daten geändert werden, ohne die gespeicherten Testdaten neu zu schreiben, wodurch verschiedene Tests mit Testdaten eines Typs ausgeführt werden können. Damit kann das Problem des Neuschreibens von Testdaten bei jedem Wechsel des Testtyps vermieden werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 eine schematische Darstellung einer Schaltung mit einem zusammengesetzten Funktionsblock;

Fig. 2 ein Blockschaltbild, das Einzelheiten des Schalt­ ungsabschnitts 19 von Fig. 1 zeigt;

Fig. 3 ein Blockschaltbild einer Testschaltungseinrichtung in einer erfindungsgemäßen Ausführungsform;

Fig. 4 Einzelheiten des Schaltungsabschnitts 20 von Fig. 2;

Fig. 5 eine Logikschaltung, die den detaillierten Aufbau einer in Fig. 4 gezeigten Verriegelungsschaltung 23 darstellt;

Fig. 6A eine schematische Darstellung, die den Aufbau einer in jeder der Abtastverriegelungsschaltung 1 a bis 1 e von Fig. 3 enthaltenen Verriegelungsstufen zeigt;

Fig. 6B eine Logikschaltung, die den detaillierten Aufbau der Verriegelungsschaltung E von Fig. 6A zeigt; und

Fig. 7 ein Beispiel für eine Verbindung von drei Verrie­ gelungsstufen E.

Fig. 3 ist ein Blockschaltbild einer Schaltung zum Testen eines Wiedereinschreibspeichers mit 4 Bit × M Wort-Aufbau in einer erfindungsgemäßen Ausführungsform.

Der Aufbau eines mit einer gestrichelten Linie umrandeten Ab­ schnitts 20 unterscheidet sich von dem einer Schaltung nach Fig. 2. In Fig. 3 sind die den in Fig. 2 entsprechenden Ab­ schnitte mit gleichen Bezugszeichen gekennzeichnet, und deren genaue Beschreibung wird hier ausgelassen. Im folgenden wird der Aufbau des Abschnitts 20 im einzelnen beschrieben. Der in Fig. 3 gezeigte Aufbau ist auf einem Halbleiterchip ge­ bildet.

Auf dem Abtastpfad 17 sind Abtastverriegelungsschaltungen 1 c, 1 d und 1 e jeweils mit einer Verriegelungsstufe auf die Abtastverriegelungsschaltungen 1 a und 1 b folgend angeordnet. Unterdessen ist ein zwischen einem Eingangsanschluß X 1 und einem Ausgangsanschluß Y 1 vorgesehener weiterer Abtastpfad 18 zum Testen anderer Funktionsblöcke (zum Beispiel der Steuerschaltung 16 bzw. der in Fig. 1 gezeigten Arithmetik­ einheit 16) vorgesehen. Datenspeicher 13 a und 13 b sind auf einem Abschnitt des Abtastpfads 18 angeordnet. 4-Bit-Testdaten zum Testen der Speicherzellenanordnung 6 sind in die Daten­ speicher 13 a und 13 b eingeschrieben. Damit wird bei dieser Ausführungsform der Abtastpfad 18 zum Testen der Speicher­ zellenanordnung 6 mitbenutzt. Der Datengenerator 11 a erhält Ausgangsdaten von der Abtastverriegelungsschaltung 1 c und vom Datenspeicher 13 a und erzeugt 4-Bit-Testdaten, die tat­ sächlich in die Speicherzellenanordnung eingeschrieben werden sollten. Ausgangsdaten des Datengenerators 11 a werden auf den Dateneingangspuffer 8 gegeben. Der Komparator 12 erhält Ausgangsdaten von der Abtastverriegelungsschaltung 1 d, dem Datenspeicher 13 b und dem Datenausgangspuffer 9. Der Kompara­ tor 12 erzeugt die gleichen Daten wie der Datengenerator 11 a auf der Grundlage der Ausgangsdaten der Abtastverriegelungs­ schaltung 1 d und des Datenspeichers 13 b und vergleicht die Daten mit den Ausgangsdaten des Ausgangspuffers 9. Ausgangs­ daten des Komparators 12 werden über die Abtastverriegelungs­ schaltung 1 e an den Ausgangsanschluß Y 0 abgegeben.

Fig. 4 zeigt einen detaillierten Aufbau des Abschnitts 20 von Fig. 3. In Fig. 4 werden die Datenspeicher 13 a und 13 b von vier jeweils auf dem Abtastpfad 18 angeordneten Verriege­ lungsstufen 22 und 26 gebildet. Der Datengenerator 11 a wird durch vier EXKLUSIV-ODER-Gatter 21 gebildet. Ein Ausgangs­ signal der Abtastverriegelungsschaltung 1 c wird an je einen Eingang der EXKLUSIV-ODER-Gatter 21 angelegt. An den jeweili­ gen anderen Eingang jedes der EXKLUSIV-ODER-Gatter 21 werden die Ausgänge entsprechender Bits der vier Verriegelungsstufen 22 im Datenregister 13 a angelegt. Ausgangssignale der EXKLUSIV-ODER-Gatter 21 werden an den Eingangspuffer 8 ange­ legt und in die Speicherzellenanordnung 6 eingeschrieben.

Der Erwartungswertgenerator 11 b im Komparator 12 wird von vier EXKLUSIV-ODER-Gatter 25 dargestellt. Ein Ausgangssignal der Abtastverriegelungsschaltung 1 d wird gemeinsam an je einen Eingang der EXKLUSIV-ODER-Gatter 25 angelegt, und ein Ausgang des entsprechenden Bits von vier Verriegelungsstufen 26 im Datenspeicher 13 b wird an den jeweiligen anderen Eingang jedes der Gatter 25 gelegt. Die Ausgänge der EXKLUSIV-ODER- Gatter 25 werden an je einen Eingang jedes der vier EXKLUSIV- ODER-Gatter 24 gelegt. Ein Ausgang des entsprechenden Bits von vier Verriegelungsstufen 23, die Ausgänge des Ausgangs­ puffers 9 verriegeln, wird auf den jeweiligen anderen Eingang jedes der EXKLUSIV-ODER-Gatter 24 gelegt. Ausgangssignale der EXKLUSIV-ODER-Gatter 24 werden über ein ODER-Gatter 27 an die Abtastverriegelungsschaltung 1 c gelegt. Ein Taktsignal 14 wird an jede der Verriegelungsschaltungen 23 angelegt. Das Taktsignal 14 dient zum Entnehmen von Ausgangssignalen aus dem Datenausgangspuffer 9 in einer vorbestimmten Zeit­ folge.

Fig. 5 ist eine Logikschaltung, die einen detaillierten Aufbau der in Fig. 4 gezeigten Verriegelungsschaltung 23 darstellt. Wie in dieser Figur dargestellt ist, weist die Verriegelungs­ schaltung 23 Inverter 30 bis 34 und CMOS-Übertragungsgatter 35 und 36 auf. Ausgangssignale des Datenausgangspuffers 9 werden an den Eingangsanschluß D 1 gelegt, während ein Takt­ signal 14 an den Eingangsanschluß T gelegt wird. An die EXKLUSIV-ODER-Gatter 24 anzulegende Ausgangssignale werden am Ausgangsanschluß Q erhalten.

Fig. 6A zeigt einen schematischen Aufbau einer in jeder der Abtastverriegelungsschaltungen 1 a bis 1 e enthaltenen Verrie­ gelungsstufe. Wie in dieser Figur gezeigt ist, weist die Ver­ riegelungsschaltung E eine erste Logikschaltung L 1 und eine zweite Logikschaltung L 2 auf.

Fig. 6B ist eine Logikschaltung, die einen detaillierten Auf­ bau der in Fig. 6A gezeigten Verriegelungsschaltung E dar­ stellt. Wie in dieser Figur gezeigt ist, weist die erste Logikschaltung L 1 Inverter 47 und 48 sowie NICHT-UND-Gatter 37 bis 42 auf. Die zweite Logikschaltung L 2 weist NICHT-UND- Gatter 43 bis 46 auf. Die Verriegelungsschaltung E wird wahl­ weise in einer Systembetriebsart oder in einer Schiebebe­ triebsart betrieben. In der Systembetriebsart verriegelt sie die Daten durch das Taktsignal C. Arbeitet sie dagegen in der Schiebebetriebsart, verriegelt sie die Daten I durch das Taktsignal A und gibt die Daten I durch das Taktsignal B am Anschluß +L 2 ab. Die erste Logikschaltung L 1 hat die Funk­ tion des Datenhalters sowie der Auswahl der System- oder der Schiebetriebsart, und die Logikschaltung gibt ein Signal +L 1 ab. Die zweite Logikschaltung L 2 hat die Funktion des Haltens und Abgebens von Daten in der Schiebebetriebsart und gibt ein Signal +L 2 ab.

Ein Beispiel einer Verbindung von drei Verriegelungsstufen E ist in Fig. 7 gezeigt.

Im folgenden wird der Betrieb des vorstehenden Ausführungsbei­ spiels beschrieben. Der Betrieb der anderen Abschnitte als des Abschnitts 20 ist der gleiche wie bei der Schaltung von Fig. 2.

Der Wert 0 wird durch das Abtasteingangssignal vom Anschluß X 0 gemeinsam in die Abtastverriegelungsschaltungen 1 c und 1 d eingeschrieben. Unterdessen werden Testdaten für die Steuerschaltung 15 und eine Arithmetikeinheit 16 vom Eingang X 1 auf den Abtastpfad 18 eingegeben, wobei die in die Daten­ speicher 13 a und 13 b einzugebenden Daten aus den Daten zum Testen des RAM darin eingegeben sind. Damit werden die glei­ chen 4-Bit-Testdaten und 4-Bit-Erwartungswertdaten vom Anschluß X 1 über den Abtastpfad 18 in die Datenspeicher 13 a und 13 b eingegeben. Die Testdaten werden in das EXKLUSIV-ODER-Gatter 21 im Datengenerator 11 a eingegeben, was Bit für Bit enspre­ chend erfolgt. Die Daten der Abtastverriegelungsschaltung 1 c werden gemeinsam an die EXKLUSIV-ODER-Gatter 21 angelegt. Ausgangsdaten des Datengenerators 11 a werden als Testdaten über den Dateneingangspuffer 8 entsprechend Bit für Bit in die Speicherzellenanordnung 6 eingeschrieben.

Die aus der Speicherzellenanordnung 6 ausgelesenen Daten wer­ den zusammen mit den von den EXKLUSIV-ODER-Gattern 25 ausge­ gebenen Erwartungswertdaten im Erwartungswertgenerator 11 b in die EXKLUSIV-ODER-Gatter 24 in der nachfolgenden Stufe entsprechend Bit für Bit in der gleichen Weise eingegeben wie beim Eingangsdatenerzeugungsprozeß, und das Übereinstimmen oder das Nichtübereinstimmen der Werte wird bestimmt. Aus­ gangsdaten, die das Ergebnis dieser Bestimmung darstellen, werden in ein ODER-Gatter 27 eingegeben. Das ODER-Gatter 27 gibt alle Testergebnisse korrigierend ab. Genauer gesagt sind in einem neu-schreibbaren Speicher die Eingangsdaten und die Ausgangsdaten voneinander unabhängig. Wenn die Speicherzellen­ anordnung 6 ordnungsgemäß arbeitet, sind die eingegebenen Testdaten und die ausgegebenen Testdaten die gleichen, voraus­ gesetzt, daß die Testdaten während einer Reihe von Testperio­ den zur gleichen Gruppe gehören. Wenn in den ausgelesenen Testdaten ein Bit oder mehrere Bits nicht mit den Erwartungs­ wertdaten übereinstimmen, werden nicht alle Bits der Ausgangs­ daten des EXKLUSIV-ODER-Gatters 24 zu 0, so daß die ODER- Gatter 27 den Wert 1 abgeben. Wenn alle Bits der ausgelesenen Daten mit den Erwartungswertdaten übereinstimmen, gibt das ODER-Gatter 27 den Wert 0 ab. Der Vergleich der Eingangsdaten mit den Ausgangsdaten kann in dieser Weise durch das EXKLUSIV- ODER-Gatter 24 ausgeführt werden, wobei das Ergebnis des Ver­ gleiches vom EXKLUSIV-ODER-Gatter 24 zur Verfügung gestellt wird.

Durch Anordnung von vier Verriegelungsstufen 23 in bitweiser Entsprechung in der vorangehenden Stufe der EXKLUSIV-ODER- Gatter 24 und durch Eingeben eines Taktsignals 14 in die Ab­ tastverriegelungsschaltung 23 können die Ausgangsdaten von der Speicherzellenanordnung 6 in einer gewünschten Zeitfolge abgenommen werden.

Wenn in der vorliegenden Ausführungsform der Wert 0 in die Abtastverriegelungsschaltungen 1 c und 1 d, die Testdaten (0000) in jede der Verriegelungsschaltungen 22 im Datenspeicher 13 a und die Erwartungswertdaten (0000) in jede der Verriegelungs­ schaltungen 26 im Datenspeicher 13 b eingeschrieben werden, sind die Ausgangsdaten des Datengenerators 11 a und des Erwar­ tungswertgenerators 11 b beide (0000). Wird danach der in die Abtastverriegelungsschaltungen 1 c und 1 d eingeschriebe Wert 0 durch den Wert 1 ersetzt, sind die Ausgangsdaten des Daten­ generators 11 a und des Erwartungswertgenerators 11 b beide (1111), d. h. invertierte Daten. Damit können die Testdaten ohne Neuschreiben des Inhalts der Datenspeicher 13 a und 13 b geändert werden.

Obwohl die Testschaltung in der oben beschriebenen Ausfüh­ rungsform für einen wiedereinschreibbaren Speicher mit 4 Bit × M Wort-Aufbau angewendet wird, kann sie auch für andere Schreibspeicher als die vom 4-Bit-Eingabetyp verwendet werden.

Die vorliegende Erfindung wird nicht nur auf die Speicherzel­ lenanordnung, sondern auch auf die Arithmetikeinheit und Steuerschaltungen angewendet, vorausgesetzt, daß sie in inte­ grierten Halbleiterschaltungen mit Mehrbit-Funktionsschal­ tungen integriert sind. In diesem Fall sollten die erwarteten Ausgangsdaten der Arithmetikeinheit oder der Steuerschaltungen in den Komparator 13 b eingeschrieben werden.

Claims (15)

1. Testschaltungseinrichtung zum Testen von integrierten Schaltungen mit einem Funktionsblock mit N Biteingängen, wobei N eine ganze Zahl und nicht kleiner als 2 ist, einem Datenpfad (17), in den die zum Testen des Funktionsblocks erforderlichen Daten eingegeben werden, und einer Mehrzahl von Verriegelungs­ einrichtungen (1 a bis 1 e), die auf dem Datenpfad (17) zum Halten der zum Testen erforderlichen Daten kaskadenartig ver­ bunden sind, wobei die Testschaltungseinrichtung zum Testen des Funktionsblocks auf demselben Chip angeordnet ist wie die integrierte Schaltung, gekennzeichnet durch
eine Testdatenerzeugungseinrichtung (13 a, 11 a) zum Erzeugen von in den Funktionsblock einzugebenden N Bittestdaten,
eine Erwartungswertdatenerzeugungseinrichtung (13 b, 11 b) zum Erzeugen von N Bit-Erwartungswertdaten, die vom Funktionsblock entsprechend der N Bittestdaten abgegeben werden sollen, und
eine Bestimmungseinrichtung (12) zum Vergleichen jedes ent­ sprechenden Bits der vom Funktionsblock abgegebenen N Bitdaten mit den N Bit-Erwartungswertdaten zum Bestimmen von deren Übereinstimmung oder Nichtübereinstimmung.

2. Testschaltungseinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Testdatenerzeugungseinrichtung einen ersten Datenspeicher (13 a) zum Speichern der N Bittest­ daten aufweist, und
daß die Erwartungswertdatenerzeugungseinrichtung einen zweiten Datenspeicher (13 b) zum Speichern der N Bit-Erwartungswert­ daten aufweist.

3. Testschaltungseinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Testdatenerzeugungseinrichtung eine erste Musterveränderungseinrichtung (11 a) zum Verändern eines Bitmusters von Ausgangsdaten des ersten Datenspeichers (13a) aufgrund eines angelegten Logiksignals aufweist und daß die Erwartungswertdatenerzeugungseinrichtung eine zweite Musterveränderungseinrichtung (11 b) zum Verändern eines Bit­ musters von Ausgangsdaten des zweiten Datenspeichers (13 b) aufgrund eines angelegten Logiksignals aufweist.

4. Testschaltungseinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Mehrzahl von Verriegelungsein­ richtungen eine Verriegelungsschaltung (1 c) zum Speichern des an die erste Musterveränderungseinrichtung (11 a) anzu­ legenden Logiksignals und eine Verriegelungsschaltung (1 d) zum Speichern des an die zweite Musterveränderungseinrichtung (11 b) anzulegenden Logiksignals aufweist.

5. Testschaltungseinrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die erste und die zweite Muster­ veränderungseinrichtung (11 a, 11 b) eine Mehrzahl (N) von EXKLUSIV-ODER-Gattern (21 bzw. 25) jeweils für ein Bit auf­ weist.

6. Testschaltungseinrichtung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß der erste und der zweite Daten­ speicher (13 a, 13 b) auf einem von dem Datenpfad (17) verschie­ denen weiteren Datenpfad (18) vorgesehen sind.

7. Testschaltungseinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der zu testende Funktionsblock ein wiedereinschreibbarer Speicher (10) mit N Bits × M Worten (M: positive ganze Zahl) ist.

8. Testschaltungseinrichtung zum Testen von integrierten Schaltungen mit einem Funktionsblock (10, 15, 16) mit N Bit­ eingängen, wobei N eine ganze Zahl und nicht kleiner als 2 ist, einem Datenpfad (17), in den die zum Testen des Funk­ tionsblocks (10, 15, 16) erforderlichen Daten eingegeben wer­ den, und einer Mehrzahl von Verriegelungseinrichtungen (1 a bis 1 e), die auf dem Datenpfad (17) zum Halten der zum Testen erforderlichen Daten kaskadenartig verbunden sind, wobei die Testschaltungseinrichtung zum Testen des Funktionsblocks (10, 15, 16) auf demselben Chip angeordnet ist wie die integrierte Schaltung, gekennzeichnet durch eine Testdatenerzeugungseinrichtung (13 a, 11 a) zum Erzeugen von in den Funktionsblock (10, 15, 16) einzugebenden N Bit­ testdaten, wobei die Testdatenerzeugungseinrichtung einen Datenspeicher (13 a) zum Speichern der N Bittestdaten und eine Musterveränderungseinrichtung (11 a) zum Verändern eines Bit­ musters von Ausgangsdaten des Datenspeichers (13 a) aufgrund eines angelegten Logiksignals aufweist und wobei die Mehrzahl der Verriegelungseinrichtungen (1 a bis 1 e) eine Verriegelungs­ schaltung (1 c) zum Speichern des an die Musterveränderungsein­ richtung (11 a) anzulegenden Logiksignals aufweist.

9. Testschaltungseinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Musterveränderungseinrichtung (11 a) eine Mehrzahl (N) von EXKLUSIV-ODER-Gattern (21) für jedes Bit aufweist.

10. Testschaltungseinrichtung zum Testen von integrierten Schaltungen mit einem Funktionsblock (10, 15, 16) mit N Bit­ eingängen, wobei N eine ganze Zahl und nicht kleiner als 2 ist, einem Datenpfad (17) in den die zum Testen des Funktions­ blocks (10, 15, 16) erforderlichen Daten eingegeben werden, und einer Mehrzahl von Verriegelungseinrichtungen (1 a bis 1 e), die auf dem Datenpfad (17) zum Halten der zum Testen erforderlichen Daten kaskadenartig verbunden sind, wobei die Testschaltungseinrichtung zum Testen des Funktionsblocks (10, 15, 16) auf demselben Chip angeordnet ist wie die integrierte Schaltung, gekennzeichnet durch eine Erwartungswertdatenerzeugungsein­ richtung (13 b, 11 b) zum Erzeugen von N Bit-Erwartungswertdaten und
eine Bestimmungseinrichtung zum Vergleichen jedes entsprechen­ den Bits der vom Funktionsblock (10, 15, 16) abgegebenen N Bitdaten mit den N Bit-Erwartungswertdaten zum Bestimmen von deren Übereinstimmung oder Nichtübereinstimmung, wobei die Erwartungswertdatenerzeugungseinrichtung einen Datenspeicher (13 b) zum Speichern der N Bit-Erwartungswertdaten und eine Musterveränderungseinrichtung (11 b) zum Verändern eines Bit­ musters von Ausgangsdaten des Datenspeichers (13 b) aufgrund eines angelegten Logiksignals aufweist und wobei die Mehrzahl der Verriegelungseinrichtungen (1 a bis 1 e) eine Verriegelungs­ schaltung (1 c) zum Speichern des an die Musterveränderungs­ einrichtung (11 b) anzulegenden Logiksignals aufweist.

11. Testschaltungseinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Musterveränderungseinrichtung (11 b) N EXKLUSIV-ODER-Gatter (25) für jedes Bit aufweist.

12. Testschaltungseinrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Bestimmungseinrichtung (12) N EXKLUSIV-ODER-Gatter (24) für jedes Bit aufweist.

13. Testschaltungseinrichtung nach Anspruch 12, gekennzeichnet durch ein ODER-Gatter (27) zum Abgeben eines ODER-Signals aus den N EXKLUSIV-ODER-Gatter (24), die die Bestimmungseinrichtung (12) aufweist.

14. Testschaltungseinrichtung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß der Datenspeicher (13 a bzw. 13 b) auf einem von dem Datenpfad (17) verschiedenen weiteren Daten­ pfad (18) vorgesehen ist.

15. Testschaltungseinrichtung nach einem der Ansprüche 6 bis 14, dadurch gekennzeichnet, daß der weitere Datenpfad (18) ein für das Testen eines anderen Funktionsblocks vorgesehener Datenpfad ist.