JPH0764817A - 故障検出システム - Google Patents

故障検出システム

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JPH0764817A
JPH0764817A JP5214116A JP21411693A JPH0764817A JP H0764817 A JPH0764817 A JP H0764817A JP 5214116 A JP5214116 A JP 5214116A JP 21411693 A JP21411693 A JP 21411693A JP H0764817 A JPH0764817 A JP H0764817A
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JP5214116A
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Koji Goto
宏二 後藤
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 集積回路内の機能ブロック（ランダムロジッ
ク等）の故障検出を行う故障検出システムの故障検出率
を向上させる。 【構成】 ランダムロジック部２に入力される信号に対
応する入力パターン保持部４５の入力パターンを検出部
４６で検出する。検出部４６での検出した入力パターン
に対応する期待値パターンを期待値パターン保持部５２
から比較器６に伝送する。比較器６でランダムロジック
部２の出力とこの期待値パターンとを比較して、比較結
果をエラー処理回路７で処理する。エラー処理回路７
は、エラーの内容をエラーレジスタ８に記憶させ、デー
タバス３４によって故障検出回路１０１ｂの外部へ出力
可能な状態にする。 【効果】 エラーの内容を統計的に処理して、制御部４
４，５１によって入力パターン保持部４５及び期待値パ
ターン保持部５２のデータを適当に書き換えることで故
障検出率を向上できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、集積回路の故障検出
を行う故障検出システムに関し、特に集積回路に高い信
頼性が要求される場合、動的にその集積回路の故障検出
を行う故障検出システムに関する。
【０００２】
【従来の技術】通常、機器に含まれている集積回路が常
に正しい動作を行っていることを、機器自身が判断する
ことは容易ではない。つまり、機器がおかれる環境、例
えば温度、電界、磁界、電磁波、及び放射線の密度等は
動的に変化するので、常に機器が正常に動作する環境に
置かれていることを確かめることは難しく、機器の誤動
作の原因のひとつである集積回路の誤動作についても、
通常、特別の手段を設けない限り検出することは困難で
あった。そこで、故障検出システムを用いて集積回路の
故障検出を行うことが必要となり、特開平１−１９３９
４２号公報等にそのための故障検出システムが記載され
ている。
【０００３】従来の故障検出システムについて図１４乃
至図１９を用いて説明する。図１４は、集積回路を含む
機器の構成を示す図である。図１４において、１０１，
１０２はそれぞれ異なる機能を持つ集積回路を含むデバ
イス、１０３はデバイス１０１，１０２を制御する中央
処理装置（以下ＣＰＵという）、１０４はリード／ライ
ト信号やチップイネーブル信号やセルフテストイネーブ
ル信号等のコントロール信号を伝送するコントロール信
号バス、１０５はデータ信号を伝送するデータ信号バ
ス、１０６はアドレス信号を伝送するアドレス信号バス
である。
【０００４】図１４に示した機器において、デバイス１
０１，１０２は内蔵している集積回路の故障検出を行う
ための故障検出回路１０１ａ，１０２ａを備えている。
ＣＰＵ１０３は、コントロール信号バス１０４、データ
信号バス１０５及びアドレス信号バス１０６によってリ
ード／ライトあるいはセルフテストなどの制御を行う。
また、デバイス１０１，１０２は集積回路のエラーチエ
ックをセルフテストで行う。
【０００５】図１５は、例えば従来の故障検出回路１０
１ａの構成を示すブロック図である。図１５において、
１は集積回路（例えばマイクロプロセッサなど）内の一
つの機能（例えばマイクロプロセッサ内部のＡＬＵな
ど）にデータを送信するための集積回路内部の入力信号
線を示す。２は集積回路内部に設けられて、入力信号線
１から入力されたデータに対して所定の機能を実行する
ランダムロジック部、３はランダムロジック部２で行わ
れた論理演算等の結果を集積回路内の他の機能あるいは
集積回路の外部へ出力するための出力信号線を示す。入
力信号線１及び出力信号線３は、通常、信号のビット数
に対応した複数本の線路を有する。
【０００６】４はランダムロジック部２の入力に対する
出力の期待値を保持するテスト比較用ＲＯＭ、５はセル
フテスト時にテスト比較用ＲＯＭ４のアドレスを生成し
て出力するＲＯＭアドレス生成部、６はランダムロジッ
ク部２の出力とテスト比較用ＲＯＭ４のパターンを比較
し、一致しているかしていないかを示す信号を信号線１
１に出力する比較器である。
【０００７】２２は、故障検出回路１０１ａのテスト用
パターンを保持するテストパターンＲＯＭであり、ＲＯ
Ｍアドレス生成部５で発生されて信号線２４で伝えられ
るアドレス信号によって、信号線２３にテストパターン
を出力するテストパターンＲＯＭである。３０はテスト
パターンを伝える信号線２３の値及び入力信号線１の値
を入力として、信号線２８，２９から与えられるイネー
ブル信号とセルフテストイネーブル信号に応じて入力信
号線１の値または信号線２３の値をランダムロジック部
２に接続された信号線２５に出力するセレクタ、２７は
信号線２６を通してランダムロジック部２から入力され
た出力信号を出力信号線３に伝達するか否かを選択する
スイッチである。
【０００８】セレクタ３０の構成の一例を図１６に示
す。図１６において、Ｌ１は信号線２８を通して入力し
たイネーブル信号の反転論理を出力するインバータ、Ｌ
２は信号線２８，２９を通して２つの入力にそれぞれイ
ネーブル信号及びセルフテストイネーブル信号を入力す
るＯＲゲート、Ｌ３は３つの入力を有し、それぞれの入
力にインバータＬ１の出力、信号線２３を通して伝達さ
れるセルフテストのための入力パターン及びＯＲゲート
Ｌ２の出力が与えられるＡＮＤゲート、Ｌ４は２つの入
力を有し、それぞれの入力に入力信号線１にて伝達され
る入力信号及び信号線２８にて伝達されるイネーブル信
号が与えられるＡＮＤゲート、Ｌ５はＡＮＤゲートＬ
３，Ｌ４の出力の論理和を取って出力するＯＲゲートで
ある。３０ａ〜３０ｄはそれぞれ１ビット分のセレクタ
であり、入力信号線１にて伝えられる入力信号のうちの
１ビットと信号線２３にて伝えられる入力パターンのう
ちの１ビットとを選択的に出力するように、同じ回路構
成を有している。例えば、セレクタ３０ａは、ＡＮＤゲ
ートＬ３，Ｌ４とＯＲゲートＬ５で構成されている。
【０００９】セレクタ３０の動作を説明する。信号線２
８にて与えられるイネーブル信号がハイレベルの場合、
ＡＮＤゲートＬ３の入力のうち一つがローレベル、ＡＮ
ＤゲートＬ４の入力のうち一つがハイレベルとなるの
で、セレクタ３０は、常に入力信号線１の値を信号線２
５に伝える。
【００１０】イネーブル信号がローレベルの場合、信号
線２９にて与えられるセルフテストイネーブル信号がハ
イレベルの場合に信号線２３の値を信号線２５に伝え、
信号線２９がローレベルの場合は、信号線２５にローレ
ベルを出力する。
【００１１】次に、スイッチ２７の構成の一例を図１７
に示す。スイッチ２７は、信号線２８のうちの一ビット
を一方の入力に接続し、ランダムロジック部２が出力す
る信号のうちイネーブル信号に対応するビットを他方の
入力とする複数のＡＮＤゲートＬ６１〜Ｌ６４からな
る。このように信号線２６は、図１５に示したランダム
ロジック部２の出力を伝達する信号線であるが、スイッ
チ２７の入力に接続される。そして、ＡＮＤゲートＬ６
１〜Ｌ６４の出力が出力信号線３に接続されている。ス
イッチ２７は、信号線２８を通して伝えられるイネーブ
ル信号がハイレベルの場合は、ランダムロジック部の信
号線２６を出力信号線３に伝達し、信号線２８を通して
伝えられるイネーブル信号がローレベルの場合は、出力
信号線３にローレベル信号を出力する。
【００１２】次に、故障検出回路１０１ａの動作につい
て説明する。ランダムロジック部２は、入力信号線１の
信号に、ある種の処理を施して、出力信号線３にその処
理結果を出力する。この出力は、入力が決まれば一意に
決定されるものとする。そして、ランダムロジック部２
を含む集積回路は、ランダムロジック部２に入力信号線
１からあるデータを入力して処理された結果を出力信号
線３から読み出して動作する。
【００１３】集積回路は、その集積回路を内蔵している
デバイス１０１に接続されている外部のＣＰＵ１０３に
よって間欠的に使用される。その様子を図１８のタイミ
ングチャートに示す。図からわかるように、イネーブル
信号が定期的にローレベルになり、イネーブル信号がロ
ーレベルの間にセルフテストイネーブル信号がハイレベ
ルになる。ＣＰＵ１０３が集積回路を使っているとき
は、信号線２８はハイレベルとなっている。従って、セ
レクタ３０は入力信号線１の値をランダムロジック部２
に伝達し、スイッチ２７は、ランダムロジック部２の処
理結果の出力を出力信号線３に出力する。つまりこの場
合、集積回路はセルフテストを行わずに通常の動作を行
う。
【００１４】イネーブル信号がローレベルで、かつセル
フテストイネーブル信号がハイレベルの場合は、通常動
作は行わずに、セルフテストが行われる。故障検出回路
１０１ａは、ランダムロジック部２が入力に対して正し
い出力をしているかどうかテストするために、以下の処
理を行う。
【００１５】イネーブル信号がローレベルで、かつセル
フテストイネーブル信号がローレベルのとき、セレクタ
３０は信号線２５にローレベルを出力する。次に、イネ
ーブル信号がローレベルで、セルフテストイネーブル信
号がハイレベルになると、ＲＯＭアドレス生成部５は、
テスト比較用ＲＯＭ４のアドレス信号を生成して信号線
９及び信号線２４に出力する。信号線２４を通してテス
トパターンＲＯＭ２２にアドレス信号が入力されると、
テストパターンＲＯＭ２２に記憶されている一つの入力
パターンが信号線２３に出力される。同時に、テスト比
較用ＲＯＭ４は、信号線９を通して入力されたアドレス
信号に対応する、即ちテストパターンＲＯＭ２２の出力
する入力パターンに対応する期待値パターンを信号線１
０に出力する。セレクタ３０は、信号線２３の値を信号
線２５に伝達するので、ランダムロジック部２にはテス
トパターンＲＯＭ２２の出力が入力され、信号線２６に
はランダムロジック部２の処理結果が出力される。比較
器６は、ランダムロジック部２の処理結果と、期待値パ
ターンが入力され、この２つの信号の値を比較して、一
致しているか否かを信号線１１を通じて出力する。
【００１６】上記の故障検出システムにおいて、上記の
セルフテストを、集積回路にリセットがかかった直後に
行ってもよい。また、機器が集積回路を常に又は長い期
間占有して使用する場合は、集積回路内に設けられたタ
イマーによってある一定時間が経過した後に、セルフテ
スト要求信号を外部のＣＰＵに通知して、機器が周期的
に該集積回路のセルフテストを起動するようにする構成
にしてもよい。
【００１７】また、従来の故障検出システムにおいて、
ランダムロジック部２にレジスタが含まれている場合
は、セルフテストを行う直前に、レジスタのデータを一
時的に保持する記憶手段に退避して、なおかつセルフテ
スト用の値を該レジスタにロードしてセルフテストを行
った後、退避したレジスタの値を一時的なメモリからレ
ジスタに書き戻して、通常の動作に戻るような構成にし
てもよい。
【００１８】また、ランダムロジック部２がＣＰＵ１０
３の制御下でデータの処理を行っている時に、割り込み
をしてセルフテストを行う場合には、図１９に示すよう
に構成すればよい。
【００１９】図１９において、２ａはランダムロジック
部２内において論理演算を行うランダムロジック、２ｂ
は信号線２５を通してランダムロジック部２の外部から
ランダムロジック２ａに入力されるデータを一時的に保
持するレジスタ、２ｃはランダムロジック２ａで処理さ
れ信号線２６を通して出力されるデータを一時的に保持
するレジスタである。３１はレジスタ２ｂ，２ｃ及びメ
モリが出力するデータの伝達先を示すアドレス信号を伝
送するためのアドレス信号バス、３２はレジスタ２ｂ，
２ｃ及びメモリを読み出し状態にするか書き込み状態に
するかを指示するリード／ライト信号を伝送するための
リード／ライト信号バスである。
【００２０】３３はレジスタ２ｂ，２ｃに記憶されてい
るデータを、セルフテスト時に記憶しておくためのメモ
リ、３４は集積回路内に設けられ、ランダムロジック部
２内のレジスタ２ｂ，２ｃに記憶しているデータをメモ
リ３３に送るための、あるいはメモリ３３に記憶されて
いるデータをレジスタ２ｂ，２ｃに送るためのデータバ
スである。
【００２１】また、３５は集積回路内に設けられ、ラン
ダムロジック部２のセルフテストを周期的に起動するよ
うに、入力されるクロックＣＬＫをカウントして所定の
時間が経過した時点で、図１４に示したＣＰＵ１０３に
対してインタラプト信号ＩＮＴを信号線３６からコント
ロール信号バス１０４を通して出力するタイマである。
【００２２】タイマ３５は、ＲＯＭアドレス生成部５か
らテスト終了を示す信号を信号線３７を通して受け取る
と、リロードレジスタに保持されている値を読み込み、
再び、クロックＣＬＫに同期したカウントダウンを開始
する。そして、タイマ３５は所定の時間が経過すると、
図１４に示したＣＰＵ１０３に対してインタラプト信号
を信号線３６から図１４に示したコントロール信号バス
１０４を通して出力する。
【００２３】ＣＰＵ１０３は、インタラプト信号ＩＮＴ
を受け取ると、信号線２８をローレベルにしてインタラ
プト信号ＩＮＴを出力したデバイス１０１を開放する。
また、ＣＰＵ１０３は、信号線２９をハイレベルにす
る。そして、デバイス１０１は開放されている間にセル
フテストを行う。
【００２４】リード／ライト信号は、レジスタ２ｂ，２
ｃのデータをデータバス３４に出力するように切り替わ
る。従って、レジスタ２ｂ，２ｃからは、ランダムロジ
ック２ａでまだ処理されていないデータをデータバス３
４を通してメモリ３３の例えば所定のアドレス３３ａに
記憶するとともに、ランダムロジック２ａで処理された
結果のデータ、即ち集積回路の他部で処理されていない
データをデータバス３４を通してメモリ３３の例えばア
ドレス３３ｂに記憶する。
【００２５】また、同時に、信号線２８がローレベル
で、かつ信号線２９がハイレベルになると、セレクタ３
０が信号線２３と信号線２５とが接続するように切り替
わる。そして、ＲＯＭアドレス生成部５が信号線９，２
４を通してアドレス信号をテスト比較用ＲＯＭ４とテス
トパターンＲＯＭ２２とに順次出力し、そのアドレスに
対応する入力パターンを信号線２３を通してランダムロ
ジック部２に出力するとともに、期待値データを信号線
１０を通して比較器６に出力する。比較器６では、ラン
ダムロジック部２で処理されたデータと期待値データと
を比較して一致したか否かの結果を信号線１１を通して
出力する。
【００２６】セルフテストが終了すると、ＲＯＭアドレ
ス生成部５が終了を示す信号を信号線３７を通してタイ
マ３５及び図１４に示したＣＰＵ１０３に対して出力す
る。これによってタイマ３５は初期化され次のセルフテ
ストの起動のため時間の計測を始める。そして、ＣＰＵ
１０３は信号線２９をローレベルにする。
【００２７】信号線２９がローレベルとなってセルフテ
ストが終了すると、ＣＰＵ１０３は、アドレスバス３１
及びリード／ライト信号バス３２を通して、メモリ３３
に記憶されているセルフテスト前のレジスタ２ｂ，２ｃ
のデータを戻すようにアドレス信号及びリード／ライト
信号を送る。そして、ＣＰＵ１０３は、レジスタ２ｂ，
２ｃにデータが戻った状態で、イネーブル信号をハイレ
ベルにして処理を再開する。
【００２８】次に、信号線２８をハイレベルすることに
よって、セレクタ３０が入力信号線１を信号線２５と接
続するとともに、スイッチ２７がオンして、ランダムロ
ジック部２は、通常のデータ処理状態に戻る。
【００２９】
【発明が解決しようとする課題】従来の故障検出システ
ムは以上のように構成されているので、故障検出システ
ムは、テストパターンＲＯＭ２２に固定された入力パタ
ーンによって動的にエラー検出を行うため、使用状況に
よって変化する、各入力パターンのエラー発生率の変化
に対応し、エラー検出率が高いセルフテストを行うこと
ができないという問題点があった。
【００３０】また、セルフテストを行う故障検出システ
ムが誤動作をしていないかどうかを確認することができ
ないという問題点があった。
【００３１】この発明は上記の問題点を解消するために
なされたもので、集積回路自身が、動作中、または集積
回路が機器に使用されていない期間に、セルフテストを
行うことによって、集積回路が誤動作していることを検
出し、機器にエラーが発生したこと、及びどのブロック
のどのパターンによってエラーが発生したかを通知する
ことを可能にして、機器が動的にリアルタイムにエラー
の種類の統計情報を得ることができるようにし、故障検
出システムの規模をあまり拡大することなく、状況に応
じたエラー検出率の高いセルフテストを行うことができ
る故障検出システムを提供することを目的とする。
【００３２】
【課題を解決するための手段】第１の発明に係る故障検
出システムは、集積回路内の機能ブロックの故障検出を
行う故障検出システムであって、少なくとも一つの所定
の信号を記憶しておく記憶部を有し、前記機能ブロック
によって処理させるために該機能ブロックに入力される
信号を監視し、前記所定の信号いずれかが入力された場
合に特定の前記所定の信号が入力されたことを通知する
監視手段と、前記監視手段に接続され、前記所定の信号
が前記機能ブロックによって正しく処理された場合に前
記機能ブロックが出力すると期待される信号に関するデ
ータを保持しており、前記監視手段から通知された特定
の前記所定の信号に対応するデータを出力する期待値保
持手段と、前記機能ブロックの出力信号と前記期待値保
持手段の出力データとを比較して比較結果を出力する比
較手段と、前記比較手段の比較結果を入力し、該比較結
果が不一致を示す場合の前記監視手段が通知した特定の
前記所定の信号、前記機能ブロックの出力信号及び前記
期待値保持手段が出力したデータのうちの適当なものを
基に、前記監視手段が記憶している前記所定の信号及び
該所定の信号に対応する前記期待値保持手段が保持して
いるデータを書き換える処理手段とを備えて構成されて
いる。
【００３３】第２の発明に係る故障検出システムは、集
積回路内の機能ブロックの故障検出を行う故障検出シス
テムであって、前記機能ブロックによって処理させるた
めに該機能ブロックに入力される信号を監視し、所定の
信号が入力された場合に該所定の信号が入力されたこと
を通知する監視手段と、前記監視手段に接続され、前記
所定の信号が前記機能ブロックによって正しく処理され
た場合、前記機能ブロックが出力すると期待される信号
に関するデータを保持しており、前記監視手段から通知
された所定の信号に対応するデータを出力する期待値保
持手段と、前記機能ブロックの出力信号と前記期待値保
持手段の出力データとを比較して比較結果を出力する比
較手段と、前記期待値保持手段と前記比較手段との間に
設けられ、前記期待値保持手段の出力データを変更して
前記比較手段へ出力すること、あるいは前記期待値保持
手段の出力データをそのまま前記比較手段へ出力するこ
との選択可能な誤動作確認手段とを備えて構成されてい
る。
【００３４】第３の発明に係る故障検出システムは、集
積回路内の機能ブロックの故障検出を行う故障検出シス
テムであって、前記機能ブロックによって処理させるた
めに該機能ブロックに入力される信号を監視し、複数の
所定の信号のうちのいずれかが入力された場合に特定の
前記所定の信号が入力されたことを通知する監視手段
と、前記監視手段に接続され、前記所定の信号が前記機
能ブロックによって正しく処理された場合、前記機能ブ
ロックが出力すると期待される出力信号に関するデータ
を保持しており、かつ前記複数の所定の信号のうち前記
期待される出力信号が同一になるものを判別する判別手
段を有し、前記監視手段から通知された特定の前記所定
の信号に対応する前記データを出力する期待値保持手段
と、前記機能ブロックの出力信号と前記期待値保持手段
の出力データとを比較して比較結果を出力する比較手段
とを備えて構成されている。
【００３５】第４の発明に係る故障検出システムは、集
積回路内の機能ブロックの故障検出を行う故障検出シス
テムであって、前記機能ブロックによって処理させるた
めに該機能ブロックに入力される信号を監視し、所定の
信号が入力された場合に該所定の信号が入力されたこと
を通知する監視手段と、前記監視手段に接続され、前記
所定の信号が前記機能ブロックによって正しく処理され
た場合、前記機能ブロックが出力すると期待される信号
に関するデータを保持しており、前記監視手段から通知
された所定の信号に対応するデータを出力する期待値保
持手段と、前記機能ブロックの出力信号と前記期待値保
持手段の出力データとを比較して比較結果を出力する比
較手段と、前記集積回路の使用時間を示すタイマーを有
し、前記比較手段における前記比較結果が不一致を示し
た時点での前記使用時間を示すデータと、前記比較結果
が不一致を示した場合の前記監視手段が通知した前記所
定の信号、前記機能ブロックの出力信号及び前記期待値
保持手段が出力したデータのうちの適当なものとを出力
する処理手段とを備えて構成されている。
【００３６】
【作用】第１の発明における監視手段は、故障検出の対
象となる機能ブロックに入力される信号を監視して、特
定の所定の信号、つまり故障検出のための所定の信号が
入力されたとき、そのことを期待値保持手段に対して通
知する。
【００３７】期待値保持手段は、その所定の信号が機能
ブロックで処理されたとき出力される期待値に関するデ
ータを出力する。このとき、機能ブロックではその所定
の信号の処理が行われている。
【００３８】従って、比較手段には、機能ブロックが正
常に動作していれば一致するはずの、機能ブロックの出
力信号と期待値保持手段の出力データとが入力される。
そして、比較手段はこの２つを比較して一致しているか
否かを示す比較結果を出力する。
【００３９】そして、処理手段は、比較したデータが不
一致、即ち機能ブロックが正常に動作していないと考え
られる状態が発生したときに機能ブロックに入力された
所定の信号、機能ブロックの出力信号及び期待値保持手
段が出力したデータのうちの適当なものを基に、例えば
統計処理を施して、監視手段が記憶している所定の信号
及び該所定の信号に対応する期待値保持手段が保持して
いるデータを書き換える。
【００４０】つまり、リアルタイムにエラーの種類に関
する統計情報を検知することができるために、動作中
に、集積回路のセルフテストのパターンを動的に状況に
合わせてエラー発生率の高いパターンにプログラムし直
すことができる。
【００４１】第２の発明における監視手段は、故障検出
の対象となる機能ブロックに入力される信号を監視し
て、故障検出のための所定の信号が入力されたとき、そ
のことを期待値保持手段に対して通知する。期待値保持
手段は、その所定の信号が機能ブロックで処理されたと
き出力される期待値に関するデータを出力する。このと
き、機能ブロックでは所定の信号の処理が行われてい
る。
【００４２】従って、比較手段には、機能ブロックが正
常に動作していれば一致するはずの、機能ブロックの出
力信号と期待値保持手段の出力データとが入力される。
そして、比較手段はこの２つを比較して一致しているか
否かを示す比較結果を出力する。
【００４３】また、誤動作確認手段は、期待値保持手段
の出力データを変更して前記比較手段へ出力する。この
とき、集積回路及び故障検出システムが正常に動作して
いれば、比較手段において、機能ブロックの出力信号と
期待値保持手段の出力データとを比較した結果が不一致
となるはずである。もし、不一致とならなければ故障検
出システムが誤動作している可能性があると判断でき
る。
【００４４】また、期待値保持手段の出力データをその
まま比較手段へ出力することによって通常の故障検出を
行うことができる。
【００４５】第３の発明における監視手段は、故障検出
の対象となる機能ブロックに入力される信号を監視し
て、特定の所定の信号、つまり故障検出のための所定の
信号が入力されたとき、そのことを期待値保持手段に対
して通知する。期待値保持手段は、その所定の信号が機
能ブロックで処理されたとき出力される期待値に関する
データを出力する。このとき、機能ブロックではその所
定の信号の処理が行われている。
【００４６】従って、比較手段には、機能ブロックが正
常に動作していれば一致するはずの、機能ブロックの出
力信号と期待値保持手段の出力データとが入力される。
そして、比較手段はこの２つを比較して一致しているか
否かを示す比較結果を出力することによって故障検出を
行うことができる。
【００４７】ところで、期待値保持手段は、故障検出シ
ステムのセルフテストにおいて、所定の信号と期待する
データとが多対一で対応している場合、機能ブロックに
入力される可能性のある複数の所定の信号のうち期待さ
れる出力信号が同一になるものを判別する判別手段によ
って、期待値保持手段に保持する同じ期待値を縮退する
ことができ、期待値保持手段が保持しなければならない
データ数を減らすことができる。
【００４８】第４の発明における監視手段は、故障検出
の対象となる機能ブロックに入力される信号を監視し
て、故障検出のための所定の信号が入力されたとき、そ
のことを期待値保持手段に対して通知する。期待値保持
手段は、その所定の信号が機能ブロックで処理されたと
き出力される期待値に関するデータを出力する。このと
き、機能ブロックでは所定の信号の処理が行われてい
る。
【００４９】従って、比較手段には、機能ブロックが正
常に動作していれば一致するはずの、機能ブロックの出
力信号と期待値保持手段の出力データとが入力される。
そして、比較手段はこの２つを比較して一致しているか
否かを示す比較結果を出力する。
【００５０】処理手段は、集積回路の使用時間を示すタ
イマーによって、比較手段において比較結果が不一致を
示した時点での使用時間を出力するとともに、比較結果
が不一致を示した場合の監視手段が通知した所定の信
号、機能ブロックの出力信号及び期待値保持手段が出力
したデータのうちの適当なものを出力するので、データ
の不一致、つまりエラーの発生した時間とエラーを発生
した所定の信号、出力信号及び期待値保持手段が出力し
たデータのうちの適当なものとを用いてると、エラー発
生までに処理されたデータのうち正しいデータと誤った
データとの区別をつけることができる。
【００５１】
【実施例】以下、この発明の第１実施例について図を用
いて説明する。図１はこの発明の故障検出システムが使
用されている機器の構成を示すブロック図である。図に
おいて、１０１，１０２はそれぞれ異なる集積回路を含
むデバイス、１０３はデバイス１０１，１０２を制御す
るＣＰＵ、１０４はデバイス１０１，１０２及びＣＰＵ
１０３の間で、リード／ライト信号やチップイネーブル
信号やセルフテストイネーブル信号等のコントロール信
号を伝送するコントロール信号バス、１０５はデバイス
１０１，１０２及びＣＰＵ１０３の間で、データ信号を
伝送するデータ信号バス、１０６はデバイス１０１，１
０２及びＣＰＵ１０３の間で、アドレス信号を伝送する
アドレス信号バス、１０７はＣＰＵ１０３の外部に設け
られ、ＣＰＵ１０３やデバイス１０１，１０２とデータ
信号バス１０５等で接続され、ＣＰＵ１０３等で処理さ
れたデータを記憶するためのメモリ、１０８はＣＰＵ１
０３の内部に設けられ、ＣＰＵ１０３で処理されたデー
タを記憶するためのメモリである。
【００５２】図１に示した機器において、デバイス１０
１，１０２は内蔵している集積回路に故障検出を行うた
めの故障検出回路１０１ｂ，１０２ｂを備えている。Ｃ
ＰＵ１０３は、コントロール信号バス１０４、データ信
号バス１０５及びアドレス信号バス１０６によってリー
ド／ライトあるいはセルフテストなどの制御を行う。ま
た、デバイス１０１，１０２は内蔵されている故障検出
回路１０１ｂ，１０２ｂによって集積回路のエラーチエ
ックをセルフテストで行うことができる。
【００５３】図２は、この発明の第１実施例による故障
検出回路の構成を示すブロック図である。図２におい
て、４４はデータバス３４及び制御バス５６に接続さ
れ、集積回路の外部から入力される入力パターンに関す
る制御を行う制御部、４５は制御部４４によって制御さ
れ、入力パターンを保持している入力パターン保持部、
４６は入力パターン保持部４５及び入力信号線１に接続
され、ランダムロジック部２へ入力信号線１を通して伝
えられるパターンが入力パターン保持部４５のパターン
と一致するかどうかを検出する検出部、４７は検出部４
６で一致すると判断されたパターンが入力パターン保持
部４５のどのアドレスのデータかを示すコードを生成す
るエンコーダ、４８はエンコーダ４７によって符号化さ
れたデータを出力する出力線である。
【００５４】５０はエンコーダ４７の出力を受けて、入
力パターン保持部４５のどのアドレスのデータが入力パ
ターンと一致したかを示すデータを生成するデコーダ、
５１はデータバス３４及び制御バス５６に接続され、集
積回路外部から入力される期待値パターンに関する制御
を行う制御部、５２は制御部５１によって制御され、期
待値パターンを保持するための期待値パターン保持部、
５３は選択されたパターンを出力する出力信号線であ
る。６は出力信号線３と出力信号線５３とに接続され、
ランダムロジック部２の出力と期待値パターン保持部５
２の出力を比較して一致したか否かを信号線４９に出力
する比較器である。４９は比較器６の比較結果を伝送す
る信号線、７は信号線４９によってエラーの発生が伝え
られた場合、エラーレジスタ８内のエラーフラグフィー
ルド８ａ、パターンナンバーフィールド８ｂ、及びブロ
ックナンバーフィールド８ｃにエラーがどのブロックで
発生し、どの様な入出力パターンを持っているか等を書
き込むためのエラー処理回路である。
【００５５】次に、故障検出回路１０１ｂの動作を説明
する。集積回路の内部に含まれ、故障検出の対象となっ
ているランダムロジック部２は、入力信号線１を通して
入力されるデータにある種の処理を施して、出力信号線
３にその処理結果を出力する。ここでは、説明を簡単に
するために、ランダムロジック部２から出力されるデー
タは、入力データが決まれば一意に決定されるものとす
る。
【００５６】初期段階（リセット時）において、集積回
路は、エラーレジスタ８をクリアされるとともに、エラ
ー処理回路７が不能状態とされ、セルフテストを行わな
いモードにセットされる。
【００５７】次に、ＣＰＵ１０３が、制御バス５６、デ
ータバス３４を用いて、入力パターン保持部４５にテス
トしたい入力パターンを書き込む。入力パターン保持部
４５にストアされたパターンに該当する期待値を期待値
パターン保持部５２の該当するアドレスに書き込む。そ
して、ＣＰＵ１０３はエラー処理回路７をイネーブルと
し、セルフテストとを行うモードにセットする。
【００５８】ランダムロジック部２に入力信号線１を通
してデータが入力されてくると、検出部４６は、ランダ
ムロジック部２への入力データと入力パターン保持部４
５に保持されているパターンを逐一比較する。入力デー
タと入力パターン保持部４５に保持されているパターン
が一致した場合、検出部４６は入力パターン保持部４５
のどのアドレスのデータが一致したかを示す情報をエン
コーダ４７に出力する。エンコーダ４７は、その情報を
示すコードをエンコードして信号線４９に出力する。
【００５９】パターンが一致しなかった場合、検出部４
６はエンコーダ４７に対して例えば全てのビットが０の
信号を出力する。一致しなかった場合は、エンコーダ４
７によって、そのことが信号線４８を通してデコーダ５
０とエラー処理回路７とに伝達される。この時、エラー
処理回路７は比較器６の出力に対して動作をしない。
【００６０】デコーダ５０は、信号線４８を通して入力
された入力パターンの一致情報と入力パターンのアドレ
スを示すコードをデコードして、そのアドレスに該当す
る期待値パターン保持部５２のデータを選択的に出力さ
せる。これによって期待値パターン保持部５２が保持し
ている複数の期待値パターンのうちの一つが選択され、
その期待値パターンが出力信号線５３から出力されて比
較器６に入力される。比較器６は逐一ランダムロジック
部２の出力信号と期待値パターン保持部５２の出力パタ
ーンとを比較して、結果の一致不一致を信号線４９に出
力する。この一致不一致の出力はランダムロジック部２
が正常に動作しているかどうかを示す情報であり信号線
４９によってエラー処理回路７に入力される。
【００６１】エラー処理回路７は、セルフテストイネー
ブル信号がハイレベルの場合、エラーが検出されたとき
は、エラーが検出されたことを外部に示し、どのブロッ
クの入力パターン保持部４５の何番目のアドレスのパタ
ーンによってエラーが検出されたかを示すコードをエラ
ーレジスタ８のエラーフラグフィールド８ａ、パターン
ナンバーフィールド８ｂ及びブロックナンバーフィール
ド８ｃにセットする。これによって、図１に示した外部
のＣＰＵ１０３は集積回路内のどのブロックのどんな入
力パターンによってエラーが発生したのかを検知するこ
とが可能となり、リアルタイムでエラー発生に関する統
計情報が得られる。
【００６２】図６に統計情報を得るための故障検出シス
テムの動作の一例を示すフローチャートである。故障が
起こる可能性のある入力パターン及びそれに対応する期
待値パターンの数は、通常、入力パターン保持部４５及
び期待値パターン保持部５２に保持できる数よりも多
い。第１実施例による故障検出システムでは、信号を処
理しつつ統計情報を得ることも可能である。しかし、故
障検出システムは、定期的にテストするパターンを変更
し、集積回路内のブロック入力するあらゆるパターンに
ついてセルフテストを行い、考えられる全てのパターン
についてエラー発生の統計情報を得た後、入力パターン
保持部４５及び期待値パターン保持部５２に保持するパ
ターンを決めるのが望ましい。
【００６３】まず、ステップＳ１で、入力パターン保持
部４５及び期待値パターン保持部５２に入力パターン及
び期待値パターンを設定し、セルフテストを行い、エラ
ーの発生状況をモニターする。セルフテストの期間が、
所定の期間だけ経過したと判断したとき（ステップＳ
２）、入力パターン保持部４５の入力パターン及び期待
値パターン保持部５２の期待値パターンを書き換える
（ステップＳ３）。
【００６４】書換えが終了した後、セルフテストを実行
してエラーの発生状況を所定期間だけモニターする（ス
テップＳ４，Ｓ５）。この手順（ステップＳ３〜Ｓ５）
を繰り返し、全ての入力パターン及び期待値パターンに
ついて所定の期間セルフテストを行ったと判断したら
（ステップＳ６）、ステップＳ７で、セルフテストの結
果を統計処理して、その結果に基づいて、入力パターン
及び期待値パターンを選定する。例えば、所定期間内に
最もエラーの発生頻度が高いパターンを選択する。
【００６５】入力パターン保持部４５及び期待値パター
ン保持部５２に保持されているパターンを、選択された
入力パターン及び期待値パターンに書き換える（ステッ
プＳ８）。
【００６６】以上のステップを踏んだ後にシステムは、
エラー発生確率の高い入力パターンを入力パターン保持
部４５及び期待値パターン保持部５２にセットすること
によって規模の小さな故障検出回路によってエラー検出
率の高いセルフテストが可能な故障検出が実現できる。
【００６７】図３は、図２に示した制御部４４、入力パ
ターン保持部４５及び検出部４６構成を詳しく説明する
ためのブロック図である。図において、４４ａは制御部
４４に設けられ、制御バス５６から入力されるアドレス
信号を用いて入力パターン保持部４５に保持されている
入力パターンを選択するためのアドレスデコーダであ
る。また、入力パターン保持部４５への書き込み／読み
だしを可能にするイネーブル信号が信号線２８を通して
アドレスデコーダ４４ａに入力される。
【００６８】６０は一つの入力パターンを記憶しておく
ための一組の入力パターン保持レジスタである。入力パ
ターン保持部４５には入力パターン保持レジスタ６０が
複数組設けられている。そして、一つのアドレス６４〜
６６には、それぞれデータバス３４につながっているバ
ス５８と出力バス６１とに接続された入力パターン保持
レジスタ６０が一組づつ配置されている。アドレスデコ
ーダ４４ａに入力されてイネーブル信号がイネーブルの
ときに入力パターン保持レジスタ６０のうちの一つを選
択する。データバス３４に入力されたデータは、バス５
８によって入力パターン保持レジスタ６０の入力に伝達
され、選択されたアドレスの入力パターン保持レジスタ
６０に書き込まれる。
【００６９】４６ａ〜４６ｃは、検出部４６に設けら
れ、それぞれ、入力パターン保持部４５の各アドレス６
４〜６６に保持されている入力パターンと入力信号線１
を通して入力されるデータとを比較するための比較回路
である。ここでは、比較回路を３つだけ示しているが、
比較回路は入力信号のビット数に相当する数だけ設けら
れている。比較回路４６ａ〜４６ｃは、それぞれ入力信
号線１から入力されるデータの各ビットを入力する一方
の入力と、出力バス６１から入力される入力パターンの
各ビットを入力するもう一方の入力を有する排他的論理
和ゲート（以下ＥＸＯＲゲートという）Ｌ７〜Ｌ１０を
備えている。そして、ＥＸＯＲゲートＬ７〜Ｌ１０の全
ての出力の論理和を取るために、ＥＸＯＲゲートＬ７，
Ｌ８の出力は２入力ＯＲゲートＬ１１の入力にぞれぞれ
接続され、ＥＸＯＲゲートＬ９，Ｌ１０の出力は２入力
ＯＲゲートＬ１２の入力にぞれぞれ接続されるととも
に、２入力ＯＲゲートＬ１１，Ｌ１２の出力は２入力Ｏ
ＲゲートＬ１３のそれぞれの入力に接続されている。
【００７０】入力パターン保持レジスタ６０のデータは
出力バス６１を通して比較回路４６ａ〜４６ｃ等に入力
される。比較回路４６ａ〜４６ｃ等は、逐一ランダムロ
ジック部の出力信号線３と入力パターン保持レジスタ６
０の各出力を比較し、一致／不一致をエンコーダ４７に
知らせる。エンコーダ４７は、比較回路の判定結果によ
って、一致したレジスタが何番目のレジスタであるかを
示す番号を生成して信号線４８に出力する。
【００７１】図４は、図２に示した制御部５１及び期待
値パターン保持部５２の構成を詳しく説明するためのブ
ロック図である。図において、７６は一つの入力パター
ンに対応する一つの期待値パターンを保持している期待
値パターン保持レジスタである。制御部５１は、期待値
パターン保持レジスタ７６への書き込み読みだしを制御
する。期待値パターン保持部５２への書き込み／読みだ
しが可能な動作状態にするイネーブル信号を伝達する信
号線２８、セルフテストイネーブル信号を伝達する信号
線２９及び期待値パターン保持レジスタ７６のアドレス
を指定するアドレス信号を伝達するアドレス信号バス３
１がアドレスデコーダに接続される。イネーブル信号が
イネーブルのとき、アドレスデコーダ７４は入力される
アドレス信号によって期待値パターン保持レジスタ７６
のうちの一つを選択する。
【００７２】データバス３４に入力されたデータは、バ
ス７５によって期待値保持レジスタの入力に伝達され、
期待値パターン保持レジスタ７６に書き込まれる。７１
は期待値パターン保持レジスタ７６のデータを出力する
出力バスであり、比較器６に入力される期待値パターン
を伝達する。比較器６は、ランダムロジック部２の出力
と選択された期待値パターンを比較して、一致不一致を
判定し、その結果を信号線４９に出力する。
【００７３】図５は、図２に示したエラー処理回路７及
びエラーレジスタ８のさらに詳しいブロック図である。
７８は複数のランダムロジック部のうちのテスト対象の
ランダムロジック部に一対一対応する番号を保持してい
るブロックレジスタ、７９はブロックレジスタ７８に接
続されてその出力を入力し、比較器６からの判定信号が
信号線４９を通して入力するとともに、エンコーダ出力
が図２に示したランダムロジック部２での処理に応じて
逐次入力し、入力されたそれらの信号を組み合わせて出
力するマルチプレクサである。また、マルチプレクサ７
９には信号線２８を通してイネーブル信号が入力されて
おり、マルチプレクサ７９はイネーブル信号がハイレベ
ルのときに動作可能となる。
【００７４】エラー処理回路７は、ブロックレジスタ７
８とマルチプレクサ７９とを備えて構成されており、比
較器６の判定結果がエラーを示し、かつ外部から制御さ
れるイネーブル信号がイネーブルのときに、エラーフラ
グ、ランダムロジック部の番号、及び何番目のパターン
でエラーが発生したかを示す番号を組み合わせてバス５
７に出力する。
【００７５】出力された結果は、エラーレジスタ８に入
力される。エラーレジスタ８において、エラーの有無を
示すエラーフラグ、何番目のパターンかを示すパターン
ナンバー、及びどの機能ブロックのランダムロジック部
でエラーが発生したかを示すブロックナンバーが、それ
ぞれエラーレジスタ８内のエラーフラグフィールド８
ａ、パターンナンバーフィールド８ｂ及びブロックナン
バーフィールド８ｃに書き込まれる。機能ブロックが複
数あるため、エラーレジスタ８内に、エラーフラグフィ
ールド８ａ、パターンナンバーフィールド８ｂ及びブロ
ックナンバーフィールド８ｃの組が複数組設けられてい
る。
【００７６】また、エラーフラグフィールド８ａのデー
タは、それぞれＯＲゲートＬ１４の入力となり、それら
の論理和をとった結果がレジスタ７７に対して出力され
る。レジスタ７７はインタラプト信号ＩＮＴに係るデー
タを保持している。そして、何処かのエラーフラグフィ
ールド８ａにエラーフラグが立ってＯＲゲートＬ１４を
介してエラーが発生したことを通知されると、レジスタ
７７はインタラプト信号ＩＮＴを出力する。
【００７７】以上の処理によって、図１に示したＣＰＵ
１０３は、図２に示した随時エラーレジスタ８をモニタ
ーすることができ、または、別に設けられたエラーが発
生したことを外部に知らせるインタラプト信号ＩＮＴに
よってエラーが発生したことを知った場合に、エラーレ
ジスタ８の内容を調べることによって、どの機能ブロッ
クに、入力パターン保持部４５の何番目のパターンに対
応した信号が入力されたことよってエラーが発生したの
かを知ることができるので、逐一エラーの情報を集める
ことができ、入力パターン別のエラー発生確率がわかる
だけでなく、エラー発生確率の高い入力パターンを優先
的にセルフテストするように、故障検出回路１０１ａ等
をプログラムし直すことによって、少ないテスト回路の
ハードウエアでも故障検出率の高い効率的で動的な故障
検出を実現することが可能である。
【００７８】また、図７に示すようにセルフテストを行
うためのテストイネーブル信号の代りに、信号線２８を
通して伝達されるイネーブル信号の反転信号を使用し
て、セルフテストイネーブル信号を不用として、集積回
路への入力ピン数を減らした構成とすることも可能であ
る。なお、図７において、Ｌ２０，Ｌ２１はそれぞれ制
御部４４，５１にイネーブル信号の反転論理を入力する
ためのインバータである。
【００７９】第１実施例においては、故障検出システム
が行うセルフテストによって、集積回路内の機能ブロッ
クが正しく動作しているかどうかを動作中に、または、
機器が集積回路を使用していない期間中に検出すること
ができることを示した。ところが、第１実施例に示した
故障検出システムや従来の故障検出システムは、セルフ
テストを行う故障検出回路そのものが故障していないと
いう条件のもとではじめて正しい故障検出が行えること
が保証される。従って、故障検出回路中に、故意に誤っ
たテスト期待値とランダムロジックの処理結果を比較し
て、故障検出回路が誤りが発生したことを検出できるこ
とを確かめることによって、故障検出システムそのもの
の信頼性を高めることができる。
【００８０】この発明の第２実施例による故障検出シス
テムについて図８を用いて説明する。図８は、故障検出
回路そのものが正しく動作しているかどうかを判定する
ための回路を備える、第２実施例による故障検出システ
ムの一部を示すブロック図である。
【００８１】ここで、図２に示した第１実施例の故障検
出回路あるいは図１５に示した従来の故障検出回路と同
一符号は同一の機能または相当部分を示す。８１は、セ
ルフテスト回路自体が正しい誤り検出を行っているかど
うかをテストするためにわざと誤った期待値を与えるか
どうかを選択する信号線である。信号線８１がハイレベ
ルのとき、テスト比較用ＲＯＭ４の出力はそのまま誤動
作確認用ブロック８０を通過して比較器６に伝達され
る。この場合はランダムロジック部２が正しく動作して
いることが確かめられる。
【００８２】次に、信号線８１がローレベルのとき、テ
スト比較用ＲＯＭの出力は誤動作確認用ブロック８０に
よって反転され、比較器６に伝達される。この場合は、
必ず誤った期待値が与えられるのでセルフテストが正し
く行われていればエラーが検出されるはずである。エラ
ー処理回路７は、比較器６の判定結果と信号線８１から
比較器エラーを通知することを期待するので、この時点
で比較器６がエラーを通知せず、なおかつ通常のテスト
モードにおいてもエラーを通知しなかった場合は、ラン
ダムロジック部２または、故障検出回路そのものが誤動
作していると判断し、エラーフラグをエラーレジスタに
セットして、セルフテストそのものが故障している可能
性があるということを示すコードをエラーレジスタ８に
書き込む。またこのときエラーが発生したことをインタ
ラプト信号ＩＮＴを用いて、図１に示した外部のＣＰＵ
１０３に通知してもよい。
【００８３】次に、図９は、図８の誤動作確認用ブロッ
ク８０の構成の一例を示すブロック図である。図９にお
いて、Ｌ１５は図７のテスト比較用ＲＯＭ４の出力、Ｌ
１５は信号線８１に接続された入力を有し、信号線８１
を通して伝達される信号の反転論理を出力するインバー
タである。１０は比較器６に接続された誤動作確認用ブ
ロック８０の出力を伝達する信号線である。Ｌ１６〜Ｌ
１９は一方の入力にテスト比較用ＲＯＭの出力が信号線
８３を通して与えられ、もう一方の入力にインバータＬ
１５の出力が与えられるＥＸＯＲゲートである。ＥＸＯ
Ｒゲートの数は信号線８３によって与えられる信号のビ
ット数と同じである。信号線８１がローレベルのとき
は、入力信号バス８３は反転されて、信号線１０に出力
され逆に、信号線８１がハイレベルのときは、信号線８
３を通して与えられたテスト比較用ＲＯＭの出力は、そ
のまま信号線１０に出力される。
【００８４】次に、この発明の第３実施例を図１０を用
いて説明する。第２実施例のテスト比較用ＲＯＭ４にお
いては、セルフテストのために用意したデータ、また
は、入力されたデータに対するランダムロジック部２の
処理結果の出力が同じ値を持つ場合がある。つまり入力
パターンに対する期待値のパターンが多対一である場合
がある。このような場合、同じ期待値パターンを複数有
するテスト比較用ＲＯＭ４のデータは、同じ値を縮退す
ることが可能である。縮退することによりテスト比較用
ＲＯＭ４のデータ量を削減することが可能である。
【００８５】図１０において、１は入力信号線、４は期
待値パターンを保持するテスト比較用ＲＯＭ、５ｂは入
力信号線１から入力される信号に対応するテスト比較用
ＲＯＭ４のアドレスを指示するアドレス信号を出力する
ＲＯＭアドレス生成部である。８５は入力信号線１を通
して入力されるデータから信号線８６のうちの一本をハ
イにするデコーダである。デコーダの出力は入力パター
ンに対して一意に決定され、なおかつ一対一対応であ
る。８７ないし８９はデコーダ８５の出力のうち、該入
力パターンに対応する期待値が等しい値を持つ信号の組
みである。９０ないし９１はデコーダ８５の出力のう
ち、該入力パターンに対応する期待値が等しくない値を
持つ信号である。８７ないし８９はＯＲゲート９２に入
力され、どれか一つの信号がハイレベルになった場合、
信号線９２にハイレベル信号が出力される。９３は信号
線９２、９０、９１の値に応じてテスト比較用ＲＯＭの
期待値の一つを選択するＲＯＭのアドレスを出力するア
ドレス生成部である。
【００８６】このように同じ期待値を持つ入力パターン
に対して期待値を一つだけ用意する構成にすることによ
って、期待値パターンを保持するテスト比較用ＲＯＭ４
のデータ量を削減でき、故障検出回路のトランジスタ数
を削減することが可能である。
【００８７】次に、この発明の第４実施例について図１
１を用いて説明する。図１１は、この発明の第４実施例
による故障検出システムを示すブロック図である。図に
おいて、図２あるいは図１５に示した符号と同一符号
は、図２に示した第１実施例の故障検出回路あるいは図
１５に示した従来の故障検出回路と同等又はそれに相当
する部分を示している。５ａは入力信号線１を通して入
力信号を入力し、入力信号に対応するテスト比較用ＲＯ
Ｍ４のアドレスを指示するアドレス信号を生成して出力
するＲＯＭアドレス生成部、９５は、集積回路内に設け
られたタイマーであり、システムの現在の時刻を表す値
を保持する。このタイマー９５は、エラー処理回路７ａ
に接続され、エラー処理回路に現在の時刻を通知する。
【００８８】図１２は、図１１のエラー処理回路７ａ及
びエラーレジスタ８の更に詳しいブロック図である。エ
ラー処理回路７ａは、比較器６からの判定信号及びタイ
マー９５の出力（時刻を示す）８９が入力され、比較器
６の判定結果がエラーを検出されたときに、エラーフラ
グ、このテスト対象のランダムロジック部の一意な番号
を保持するブロックレジスタ７８の番号及び、タイマー
９５の出力信号８９をマルチプレクッスしてバス１２に
出力する。出力された結果は、エラーレジスタ８に入力
され、エラーの有無を示すエラーフラグ、どの機能ブロ
ックでエラーが発生したかを示すブロックナンバー、及
びエラーの発生した時刻を示すコードが、それぞれエラ
ーレジスタのエラーフラグフィールド８ａ、ブロックナ
ンバーフィールド８ｃに、時刻フィールド８ｄに書き込
まれる次に、故障検出回路の動作を図１１を用いて説明
する。集積回路の内部に含まれたランダムロジック部の
一つである、ランダムロジック部２は、入力信号線１に
よって入力される信号にある種の処理を施して、出力信
号線３にその処理結果を出力する。説明を簡単にするた
めに、ランダムロジック部２の出力は、入力が決まれば
一意に決定されるものとする。集積回路は、入力信号線
１を通してランダムロジック部２にデータを入力して、
ランダムロジック部２で処理された結果を出力信号線３
から読み出して動作する。
【００８９】ランダムロジック部２が入力に対して正し
い出力をしているかどうかテストするために、以下の処
理を行う。
【００９０】故障検出回路は、エラーの検出に関して
は、第１実施例に示した故障検出回路と同様の処理を行
う。
【００９１】ランダムロジック部２へ入力信号線１から
信号が入力された場合、ランダムロジック部２の出力
と、ＲＯＭアドレス生成部５ａの出力したアドレスに対
応するテスト比較用ＲＯＭ４の期待値パターンを比較器
６で比較して、エラーの有無をエラー処理回路７ａに信
号線１１によって通知する。
【００９２】エラー処理回路７ａは、信号線１１の結果
から、エラー発生の有無を判断してエラーが起こってい
なければ何もしない。エラーが起こっていると判断した
場合は以下の処理を行う。
【００９３】タイマー９５の示す現在の時刻を読み、エ
ラーレジスタ８にエラーフラグとエラーの内容及びエラ
ーの発生した時刻をコード化したエラーコードを書き込
む。図１１におけるエラー処理回路は、エラーが起きた
ときはそのことを知らせるために図２の１４の記憶手段
にエラーフラグを立てる、またエラーの内容及びエラー
の発生した時刻を元にエラーコードを生成して、図２の
エラーレジスタ８にエラーコードを書き込む。エラーレ
ジスタ８の内容は集積回路に接続された、図１に示す外
部のＣＰＵ１０３によって読まれ、またクリアすること
が可能である。またエラー処理回路７ａは、エラーが発
生した場合に該集積回路に接続された外部のＣＰＵにイ
ンタラプト信号を用いて割り込みをかけることを可能な
ように構成してもよい。またエラーレジスタは複数個存
在してよく、該ランダムロジック部以外のブロックに対
する同様のテスト結果を保持する手段であってもよい。
またセルフテストの期待値として、出現頻度の高いパタ
ーンを選択して用意して、誤動作検出能力を高くするよ
うにできる。
【００９４】以上の処理により、故障検出回路を含む集
積回路を用いて構成された機器は、たとえ該集積回路が
誤動作をしても、直ちにそのエラーを検出し、エラー内
容及びエラーの発生した時刻を調べることによって、機
器がエラーの内容とエラーの発生した時刻を正確に認識
してエラー処理を行うことができるので、機器全体が誤
った動作をすることを未然に防ぐことが可能である。
【００９５】また、故障検出システムにおいては、集積
回路が機器の動作中に破損した場合のみならず、機器
が、誤動作を引き起こしやすい過酷な条件下（温度、電
場、磁場、電磁波、放射線等による）で動作している場
合、一時的に、集積回路が誤動作した場合においてもリ
アルタイムに誤動作の検出が行えるので、機器は、該集
積回路が誤動作している期間のみ、該集積回路の提供す
る手段の代替手段を用いることによって、機器の動作を
続行することが可能である。
【００９６】なお、上記各実施例を複合的に用いた故障
検出システムを構築して故障検出率を高めるように構成
できる。
【００９７】また、上記各実施例の故障検出システム
は、図１９に示したようなタイマーによってデバイス１
０１，１０２等がセルフテストを行うように構成しても
よく、あるいは図１３に示すようなデバイス１０１の外
部から入力されるリセット信号によってラッチ９７から
セルフテストイネーブル信号を信号線２９を通して故障
検出回路１０１ａに伝送し、故障検出回路１０１ａにセ
ルフテストを行わせるよう構成してもよい。図１３
（ｂ）に示すように、リセット信号は時刻ｔ0 に立ち上
がる。ラッチ９７は時刻ｔ1 にセルフテストイネーブル
信号をハイレベルにする。そして、故障検出回路１０１
ａは、時刻ｔ1 からセルフテスト動作に入り、時刻ｔ2
に終了する。セルフテストが終了すると、故障検出回路
１０１ａは、リセット信号９８をラッチ９７に送り、セ
ルフテストイネーブル信号をローレベルにする。
【００９８】
【発明の効果】以上のように請求項１記載の発明の故障
検出システムによれば、比較手段の比較結果を入力し、
比較結果が不一致を示す場合の監視手段が通知した特定
の所定の信号、機能ブロックの出力信号及び期待値保持
手段が出力したデータのうちの適当なものを基に、監視
手段が記憶している所定の信号及び該所定の信号に対応
する期待値保持手段が保持しているデータを書き換える
処理手段を備えているので、例えば動的にエラーの種類
の統計情報を得ることが可能となり、監視手段が記憶し
ている所定の信号及び期待値保持手段が保持しているデ
ータを、状況に応じて比較手段における不一致の発生す
る確率の高いものとすることができ、故障検出システム
の規模をあまり大きくすることなく、エラー検出率の高
い故障検出システムが得られるという効果がある。
【００９９】請求項２記載の発明の故障検出システムに
よれば、期待値保持手段と比較手段との間に設けられ、
期待値保持手段の出力データを変更して比較手段へ出力
すること、あるいは期待値保持手段の出力データをその
まま比較手段へ出力することの選択可能な誤動作確認手
段を備えて構成されているので、故障検出システムが正
常に動作しているか否かの確認ができ、信頼性の高い故
障検出システムが得られるという効果がある。
【０１００】請求項３記載の発明の故障検出システムに
よれば、監視手段に接続され、所定の信号が機能ブロッ
クによって正しく処理された場合、機能ブロックが出力
すると期待される出力信号に関するデータを保持してお
り、かつ複数の所定の信号のうち期待される出力信号が
同一になるものを判別する判別手段を有し、監視手段か
ら通知された特定の所定の信号に対応するデータを出力
する期待値保持手段を備えて構成されているので、期待
値保持手段において保持するデータのうち、複数の所定
の信号に対応するデータを一つに縮退でき、期待値保持
手段においてデータの保持に必要な構成を簡略化するこ
とができる。
【０１０１】請求項４記載の発明の故障検出システムに
よれば、集積回路の使用時間を示すタイマーを有し、比
較手段における比較結果が不一致を示した時点での使用
時間を示すデータと、比較結果が不一致を示した場合の
監視手段が通知した所定の信号、機能ブロックの出力信
号及び期待値保持手段が出力したデータのうちの適当な
ものとを出力する処理手段を備えて構成されているの
で、集積回路において、故障が発生するまでに処理され
たデータを判別することができるので、故障発生後の復
旧を容易にすることができるという効果がある。
【図面の簡単な説明】
【図１】この発明の故障検出システムの概要を示すブロ
ック図である。
【図２】この発明の第１実施例による故障検出回路の構
成を示すブロック図である。
【図３】この発明の第１実施例による故障検出回路の制
御部、入力パターン保持部と検出部を詳細に説明するた
めの図である。
【図４】この発明の第１実施例による故障検出回路の制
御部と期待値パターン保持部を詳細に説明するための図
である。
【図５】この発明の第１実施例による故障検出回路のエ
ラー処理回路を詳細に説明するための図である。
【図６】この発明の第１実施例による故障検出システム
の動作を説明するためのフローチャートである。
【図７】この発明の第１実施例による故障検出回路の他
の構成を示すブロック図である。
【図８】この発明の第２実施例による故障検出回路の構
成を示すブロック図である。
【図９】この発明の第２実施例による誤動作確認用ブロ
ックの構成を示す論理回路図である。
【図１０】この発明の第３実施例によるＲＯＭアドレス
生成部の構成を示すブロック図である。
【図１１】この発明の第４実施例による故障検出回路の
構成を示すブロック図である。
【図１２】この発明の第４実施例によるエラー処理回路
の構成を示すブロック図である。
【図１３】この発明の故障検出システムに用いられるデ
バイスの構成を説明するための図である。
【図１４】従来の故障検出システムの構成を示すブロッ
ク図である。
【図１５】従来の故障検出回路の構成を示すブロック図
である。
【図１６】従来の故障検出回路のセレクタの構成を示す
論理回路図である。
【図１７】従来の故障検出回路のスイッチの構成を示す
論理回路図である。
【図１８】従来の故障検出回路を制御するための信号及
び故障検出回路の出力を説明するためのタイミングチャ
ートである。
【図１９】従来の故障検出回路の他の構成を示すブロッ
ク図である。
【符号の説明】
１０１，１０２ デバイス １０１ａ，１０１ｂ，１０２ａ 故障検出回路 １０３ ＣＰＵ ２ ランダムロジック部 ４ テスト比較用ＲＯＭ ５，，５ａ，５ｂ ＲＯＭアドレス生成部 ６ 比較器 ７，７ａ エラー処理回路 ８ エラーレジスタ ２２ テストパターンＲＯＭ ４５ 入力パターン保持部 ５２ 期待値パターン保持部 ８０ 誤動作確認用ブロック ９５ タイマー

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 集積回路内の機能ブロックの故障検出を
    行う故障検出システムにおいて、 少なくとも一つの所定の信号を記憶しておく記憶部を有
    し、前記機能ブロックによって処理させるために該機能
    ブロックに入力される信号を監視し、前記所定の信号い
    ずれかが入力された場合に特定の前記所定の信号が入力
    されたことを通知する監視手段と、 前記監視手段に接続され、前記所定の信号が前記機能ブ
    ロックによって正しく処理された場合に前記機能ブロッ
    クが出力すると期待される信号に関するデータを保持し
    ており、前記監視手段から通知された特定の前記所定の
    信号に対応するデータを出力する期待値保持手段と、 前記機能ブロックの出力信号と前記期待値保持手段の出
    力データとを比較して比較結果を出力する比較手段と、 前記比較手段の比較結果を入力し、該比較結果が不一致
    を示す場合の前記監視手段が通知した特定の前記所定の
    信号、前記機能ブロックの出力信号及び前記期待値保持
    手段が出力したデータのうちの適当なものを基に、前記
    監視手段が記憶している前記所定の信号及び該所定の信
    号に対応する前記期待値保持手段が保持しているデータ
    を書き換える処理手段とを備える、故障検出システム。
  2. 【請求項２】 集積回路内の機能ブロックの故障検出を
    行う故障検出システムにおいて、 前記機能ブロックによって処理させるために該機能ブロ
    ックに入力される信号を監視し、所定の信号が入力され
    た場合に該所定の信号が入力されたことを通知する監視
    手段と、 前記監視手段に接続され、前記所定の信号が前記機能ブ
    ロックによって正しく処理された場合、前記機能ブロッ
    クが出力すると期待される信号に関するデータを保持し
    ており、前記監視手段から通知された所定の信号に対応
    するデータを出力する期待値保持手段と、 前記機能ブロックの出力信号と前記期待値保持手段の出
    力データとを比較して比較結果を出力する比較手段と、 前記期待値保持手段と前記比較手段との間に設けられ、
    前記期待値保持手段の出力データを変更して前記比較手
    段へ出力すること、あるいは前記期待値保持手段の出力
    データをそのまま前記比較手段へ出力することの選択可
    能な誤動作確認手段とを備える、故障検出システム。
  3. 【請求項３】 集積回路内の機能ブロックの故障検出を
    行う故障検出システムにおいて、 前記機能ブロックによって処理させるために該機能ブロ
    ックに入力される信号を監視し、複数の所定の信号のう
    ちのいずれかが入力された場合に特定の前記所定の信号
    が入力されたことを通知する監視手段と、 前記監視手段に接続され、前記所定の信号が前記機能ブ
    ロックによって正しく処理された場合、前記機能ブロッ
    クが出力すると期待される出力信号に関するデータを保
    持しており、かつ前記複数の所定の信号のうち前記期待
    される出力信号が同一になるものを判別する判別手段を
    有し、前記監視手段から通知された特定の前記所定の信
    号に対応する前記データを出力する期待値保持手段と、 前記機能ブロックの出力信号と前記期待値保持手段の出
    力データとを比較して比較結果を出力する比較手段とを
    備える、故障検出システム。
  4. 【請求項４】 集積回路内の機能ブロックの故障検出を
    行う故障検出システムにおいて、 前記機能ブロックによって処理させるために該機能ブロ
    ックに入力される信号を監視し、所定の信号が入力され
    た場合に該所定の信号が入力されたことを通知する監視
    手段と、 前記監視手段に接続され、前記所定の信号が前記機能ブ
    ロックによって正しく処理された場合、前記機能ブロッ
    クが出力すると期待される信号に関するデータを保持し
    ており、前記監視手段から通知された所定の信号に対応
    するデータを出力する期待値保持手段と、 前記機能ブロックの出力信号と前記期待値保持手段の出
    力データとを比較して比較結果を出力する比較手段と、 前記集積回路の使用時間を示すタイマーを有し、前記比
    較手段における前記比較結果が不一致を示した時点での
    前記使用時間を示すデータと、前記比較結果が不一致を
    示した場合の前記監視手段が通知した前記所定の信号、
    前記機能ブロックの出力信号及び前記期待値保持手段が
    出力したデータのうちの適当なものとを出力する処理手
    段とを備える、故障検出システム。
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