JP2644798B2 - 信号処理回路の自己診断方式 - Google Patents
信号処理回路の自己診断方式Info
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- JP2644798B2 JP2644798B2 JP63017042A JP1704288A JP2644798B2 JP 2644798 B2 JP2644798 B2 JP 2644798B2 JP 63017042 A JP63017042 A JP 63017042A JP 1704288 A JP1704288 A JP 1704288A JP 2644798 B2 JP2644798 B2 JP 2644798B2
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- Japan
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- circuit
- signal
- signal processing
- control
- self
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号処理回路の不良箇所や不良機能の検出
を行なう自己診断方式に係り、特にビルドインテストに
好適な信号処理回路の自己診断方式に関するものであ
る。
を行なう自己診断方式に係り、特にビルドインテストに
好適な信号処理回路の自己診断方式に関するものであ
る。
ディジタル処理装置は一般にマイクロプロセッサなど
の導入によって、その処理形態がソフトウエア化される
傾向にあるが、高速処理が要求される場合にはその処理
は依然としてハードウエアで処理されている。すなわ
ち、複雑な論理構成の回路が複数のICの組合せとして、
あるいはLSI化されたものとして構成される。
の導入によって、その処理形態がソフトウエア化される
傾向にあるが、高速処理が要求される場合にはその処理
は依然としてハードウエアで処理されている。すなわ
ち、複雑な論理構成の回路が複数のICの組合せとして、
あるいはLSI化されたものとして構成される。
ところで、以上のようにして構成された回路での部品
故障や機能障害は、これまでにあっては第８図に示すよ
うにしてその検出が行なわれる。
故障や機能障害は、これまでにあっては第８図に示すよ
うにしてその検出が行なわれる。
即ち、ランダムロジックとして構成される信号処理回
路101自体は制御回路と機能回路が区別なく一体として
構成されるか、あるいは制御回路部分はマイクロプロセ
サと制御プログラムより構成される。通常にあっては入
力信号は切替スイッチ103を介し信号処理回路101にて処
理され、処理結果は出力信号として得られるようになっ
ている。しかしながら、信号処理回路101に何等かの故
障や機能障害が生じているか否かを診断するに際して
は、比較を許容するためのテストモード信号が発生さ
れ、信号処理回路101には切替スイッチ103を介しテスト
データ発生回路102より既知のテストデータが与えられ
る一方、そのテストデータに対する処理結果は比較回路
105にて照合用基準データ発生回路104からの照合用基準
データと位相同期されつつ比較される。
路101自体は制御回路と機能回路が区別なく一体として
構成されるか、あるいは制御回路部分はマイクロプロセ
サと制御プログラムより構成される。通常にあっては入
力信号は切替スイッチ103を介し信号処理回路101にて処
理され、処理結果は出力信号として得られるようになっ
ている。しかしながら、信号処理回路101に何等かの故
障や機能障害が生じているか否かを診断するに際して
は、比較を許容するためのテストモード信号が発生さ
れ、信号処理回路101には切替スイッチ103を介しテスト
データ発生回路102より既知のテストデータが与えられ
る一方、そのテストデータに対する処理結果は比較回路
105にて照合用基準データ発生回路104からの照合用基準
データと位相同期されつつ比較される。
なお、この種技術に関するものとしては、例えば特公
昭61−56539号公報が挙げられる。
昭61−56539号公報が挙げられる。
これまでにあっては以上のように、テストデータの
他、照合用基準データを信号処理回路外部でテストデー
タ、あるいはその処理結果に対し所定の位相で発生させ
る必要があるなど、自己診断用の回路が多く要されるば
かりか、照合用基準データの発生タイミングなどの同期
調整のためその制御も複雑なものとなっていた。自己診
断用に回路が多く要されるということは、また同時にそ
の回路自体についての障害検出が考慮されなければなら
ないという問題が新たに生じることになる。
他、照合用基準データを信号処理回路外部でテストデー
タ、あるいはその処理結果に対し所定の位相で発生させ
る必要があるなど、自己診断用の回路が多く要されるば
かりか、照合用基準データの発生タイミングなどの同期
調整のためその制御も複雑なものとなっていた。自己診
断用に回路が多く要されるということは、また同時にそ
の回路自体についての障害検出が考慮されなければなら
ないという問題が新たに生じることになる。
本発明の目的は、自己診断のための回路を少なくし
て、しかも簡単容易、経済的に処理回路を自己診断し得
る自己診断方式を提供することにある。
て、しかも簡単容易、経済的に処理回路を自己診断し得
る自己診断方式を提供することにある。
上記課題は信号処理回路中の制御部にある制御信号格
納用ROMに照合用基準データも格納し、診断時には制御
信号呼出すとともにこの照合用基準データも呼出し、こ
れを信号処理を経たテストデータと比較することにより
達成される。
納用ROMに照合用基準データも格納し、診断時には制御
信号呼出すとともにこの照合用基準データも呼出し、こ
れを信号処理を経たテストデータと比較することにより
達成される。
上記課題は又、信号処理回路中の制御部にある制御信
号格納用ROMにテストデータおよび照合用基準データの
両方を格納し、制御信号呼出しとともにこれらのテスト
データおよび照合用基準データを呼出し診断時にはこの
テストデータを信号処理回路に入力の上信号処理し、こ
の処理結果と照合用基準データとを比較することにより
達成される。
号格納用ROMにテストデータおよび照合用基準データの
両方を格納し、制御信号呼出しとともにこれらのテスト
データおよび照合用基準データを呼出し診断時にはこの
テストデータを信号処理回路に入力の上信号処理し、こ
の処理結果と照合用基準データとを比較することにより
達成される。
制御部のROMから、制御信号と照合用基準データとを
同一のタイミングで出力する結果、信号処理されたテス
トデータと照合用基準データとのタイミング及び位相同
期をとる手間が不用となる。
同一のタイミングで出力する結果、信号処理されたテス
トデータと照合用基準データとのタイミング及び位相同
期をとる手間が不用となる。
又、制御部のROMに照合用基準データを格納しておく
結果、診断時に必要であった照合用基準データ発生回路
は省略でき付加回路が少なくて済む。
結果、診断時に必要であった照合用基準データ発生回路
は省略でき付加回路が少なくて済む。
更に制御部のROMに照合用基準データのみならず、テ
ストデータをも格納する場合には、照合用基準データ発
生回路のみならずテストデータ発生回路も付加する必要
が無く、自己診断回路を自から有する信号処理回路とな
る。
ストデータをも格納する場合には、照合用基準データ発
生回路のみならずテストデータ発生回路も付加する必要
が無く、自己診断回路を自から有する信号処理回路とな
る。
本発明の実施例を説明する前に、本発明の母体となる
第８図に示した信号処理回路の構成と動作について第９
図，第10図および第11図を用いて説明する。
第８図に示した信号処理回路の構成と動作について第９
図，第10図および第11図を用いて説明する。
第９図は前記第８図に示した、処理回路101の詳細な
構成を示す図で、図示のとうり信号処理回路は制御回路
１と機能回路２とに大別できる。
構成を示す図で、図示のとうり信号処理回路は制御回路
１と機能回路２とに大別できる。
制御回路１に於ては、制御のためのクロック、即ち、
最小のクロック周期に同期して、アドレスカウンタ16に
よりROM17のアドレスが順次更新され、そのアドレスが
示すROM17の並列出力がラッチ18でラッチされ制御信号S
1〜Snが出力されるよう構成される。この制御信号は機
能回路２の各ゲート開閉信号又は、フリップフロップの
トリガ信号に割当てられるものである。即ち、制御回路
１はゲートレベルで機能回路２を制御する信号を生成す
る回路である。機能回路２は、入力信号を所定のアルゴ
リズムにより、別の形に交換するように組まれた論理回
路で、制御回路１からの制御信号S1〜Snにより、ゲート
レベルで制御される。
最小のクロック周期に同期して、アドレスカウンタ16に
よりROM17のアドレスが順次更新され、そのアドレスが
示すROM17の並列出力がラッチ18でラッチされ制御信号S
1〜Snが出力されるよう構成される。この制御信号は機
能回路２の各ゲート開閉信号又は、フリップフロップの
トリガ信号に割当てられるものである。即ち、制御回路
１はゲートレベルで機能回路２を制御する信号を生成す
る回路である。機能回路２は、入力信号を所定のアルゴ
リズムにより、別の形に交換するように組まれた論理回
路で、制御回路１からの制御信号S1〜Snにより、ゲート
レベルで制御される。
制御回路１中のROM17には、第10図に示す如くゲート
レベルの制御信号S1〜Snの原データが格納されている。
アドレスを時間軸上の時間変化に対応させて、０番地か
ら順次ROM17を読出し、これをラッチ18でラッチした信
号が制御信号S1〜Snとなる。
レベルの制御信号S1〜Snの原データが格納されている。
アドレスを時間軸上の時間変化に対応させて、０番地か
ら順次ROM17を読出し、これをラッチ18でラッチした信
号が制御信号S1〜Snとなる。
第11図のタイムチャートを参照しつつより詳細に説明
すれば以下のようになる。
すれば以下のようになる。
まず、処理を開始する際には、先ず制御回路１および
機能回路２はリセット信号によって初期化される。この
後外部より制御スタート信号が制御回路１に入力され
る。制御スタート信号の入力によってRSフリップフロッ
プ11がセット状態におかれ、その後は、クロックφ1,φ
０によってＤ型フリップフロップ12,14が順次セット状
態におかれる。Ｄ型フリップフロップ12の出力とクロッ
クφ０からはアンドゲート13によってラッチ18へのラッ
チ信号が、また、Ｄ型フリップフロップ14の出力とクロ
ックφ１からはアンドゲート15によってアドレス更新の
ためのクロック信号が得られる。このクロック信号によ
って、初期状態にあるアドレスカウンタ16が順次インク
リメントされ、その出力をアドレスとするROM17からは
そのアドレス対応の制御信号S1〜Snがラッチ18を介し時
系列に読み出される。この制御信号S1〜Snは機能回路２
に入力され、それに従って機能回路２は入力信号を所定
に処理したうえ処理結果を出力信号として出力すること
になる。
機能回路２はリセット信号によって初期化される。この
後外部より制御スタート信号が制御回路１に入力され
る。制御スタート信号の入力によってRSフリップフロッ
プ11がセット状態におかれ、その後は、クロックφ1,φ
０によってＤ型フリップフロップ12,14が順次セット状
態におかれる。Ｄ型フリップフロップ12の出力とクロッ
クφ０からはアンドゲート13によってラッチ18へのラッ
チ信号が、また、Ｄ型フリップフロップ14の出力とクロ
ックφ１からはアンドゲート15によってアドレス更新の
ためのクロック信号が得られる。このクロック信号によ
って、初期状態にあるアドレスカウンタ16が順次インク
リメントされ、その出力をアドレスとするROM17からは
そのアドレス対応の制御信号S1〜Snがラッチ18を介し時
系列に読み出される。この制御信号S1〜Snは機能回路２
に入力され、それに従って機能回路２は入力信号を所定
に処理したうえ処理結果を出力信号として出力すること
になる。
なお以上の説明からも分かるように、第10図のROMの
メモリマップを横とし、アドレス０から順次各ビット毎
にROMの内容をつなげると第11図のラッチ18の出力S1〜S
nのタイムチャートになる。
メモリマップを横とし、アドレス０から順次各ビット毎
にROMの内容をつなげると第11図のラッチ18の出力S1〜S
nのタイムチャートになる。
このような信号処理回路において、自己診断機能を付
加した本発明の実施例を以下説明する。
加した本発明の実施例を以下説明する。
第１図は本発明の実施例の要部構成を示したものであ
る。図示の如く第８図の場合と同様テストデータ発生回
路３からのテストデータは自己診断時切替スイッチ４を
介し機能回路（処理回路）２に入力されるが、従来の技
術と大きく異なるところは、制御回路１内のROM17には
制御信号S1〜Snの原信号とともに比較（照合用）基準デ
ータが予め格納されている点である。
る。図示の如く第８図の場合と同様テストデータ発生回
路３からのテストデータは自己診断時切替スイッチ４を
介し機能回路（処理回路）２に入力されるが、従来の技
術と大きく異なるところは、制御回路１内のROM17には
制御信号S1〜Snの原信号とともに比較（照合用）基準デ
ータが予め格納されている点である。
第２図はそのROM17内の格納データフォーマットの一
例を示したものである。図示のようにゲート制御信号や
フリップフロップのトリガ信号などを発生させるための
ゲートレベルの各種タイミング制御信号S1〜Snの他に、
比較基準データやウインドウ信号Ｘがそれらタイミング
制御信号S1〜Snに対になる形で格納されている。本例で
は、タイミング制御信号S1〜Snとともに読み出される比
較基準データはラッチ18を介し比較回路５で機能回路２
からの処理結果と常時比較される。この比較結果はテス
トモード信号Ｙ、更にはウインドウ信号Ｘが存在する場
合のみ外部に表示されるようになっている。この場合ウ
インドウ信号Ｘはテストモード中での特定範囲について
のみ比較照合を行なうための制御信号として機能する。
例を示したものである。図示のようにゲート制御信号や
フリップフロップのトリガ信号などを発生させるための
ゲートレベルの各種タイミング制御信号S1〜Snの他に、
比較基準データやウインドウ信号Ｘがそれらタイミング
制御信号S1〜Snに対になる形で格納されている。本例で
は、タイミング制御信号S1〜Snとともに読み出される比
較基準データはラッチ18を介し比較回路５で機能回路２
からの処理結果と常時比較される。この比較結果はテス
トモード信号Ｙ、更にはウインドウ信号Ｘが存在する場
合のみ外部に表示されるようになっている。この場合ウ
インドウ信号Ｘはテストモード中での特定範囲について
のみ比較照合を行なうための制御信号として機能する。
ここで、本実施例に係る自己診断の動作について第３
図を参照しつつより詳細に説明すれば以下のようであ
る。
図を参照しつつより詳細に説明すれば以下のようであ
る。
即ち、信号処理回路の信号処理動作は第９図乃至第11
図を用いて説明したが本実施例でもその点は全く同じよ
うに動作する。本実施例に於てROM17に格納されるデー
タは従来の制御信号S1〜Snの他に、比較基準データとウ
インドウ信号Ｘが増えている。従って動作の異なる所
は、ラッチ18に制御信号S1〜Snの他に比較基準データと
ウインドウ信号Ｘが出力されることである。
図を用いて説明したが本実施例でもその点は全く同じよ
うに動作する。本実施例に於てROM17に格納されるデー
タは従来の制御信号S1〜Snの他に、比較基準データとウ
インドウ信号Ｘが増えている。従って動作の異なる所
は、ラッチ18に制御信号S1〜Snの他に比較基準データと
ウインドウ信号Ｘが出力されることである。
第３図は本実施例の動作を示すタイムチャートであっ
て、比較基準データ以下の信号が自己診断として機能し
ていることを示している。
て、比較基準データ以下の信号が自己診断として機能し
ていることを示している。
すなわち、ラッチ18から出力される比較基準データは
比較回路５内で機能回路２からの処理結果と排他的論理
和ゲート51によって比較され、比較結果はテストモード
信号Ｙおよびウインドウ信号Ｘをゲート制御信号として
アンドゲート52を介しＤ型フリップフロップ53に格納さ
れるようになっている。
比較回路５内で機能回路２からの処理結果と排他的論理
和ゲート51によって比較され、比較結果はテストモード
信号Ｙおよびウインドウ信号Ｘをゲート制御信号として
アンドゲート52を介しＤ型フリップフロップ53に格納さ
れるようになっている。
以上の説明から判るように、実施例では制御回路１が
最小クロックサイクルで、機能回路２を制御しているた
め、この制御サイクルで比較基準データを出力すること
ができる。これにより、従来技術では必要であったタイ
ミングや位相合せ等の複雑な回路が必要なくなり、また
出力信号全ての照合や、ウインドウ信号Ｘによって、特
定の範囲のみ限定して比較照合することも極めて容易に
できることになる。
最小クロックサイクルで、機能回路２を制御しているた
め、この制御サイクルで比較基準データを出力すること
ができる。これにより、従来技術では必要であったタイ
ミングや位相合せ等の複雑な回路が必要なくなり、また
出力信号全ての照合や、ウインドウ信号Ｘによって、特
定の範囲のみ限定して比較照合することも極めて容易に
できることになる。
本発明の他の実施例では自己診断に際して、テストデ
ータ発生回路から発生するテストデータをも制御回路１
で作ることにより、さらに経済性を良くした自己診断回
路及びその方式とすることができる。以下本発明の第２
の実施例を第４図，第５図及び第６図を用いて説明す
る。
ータ発生回路から発生するテストデータをも制御回路１
で作ることにより、さらに経済性を良くした自己診断回
路及びその方式とすることができる。以下本発明の第２
の実施例を第４図，第５図及び第６図を用いて説明す
る。
第４図に示すように、第１図で説明した実施例では存
在したテストデータ発生回路３は本実施例では不要のた
め、図示されていない。この実施例ではテストデータは
制御回路１の出力として出力され、スイッチ４を経て機
能回路２に入力されている。テストデータは前述の実施
例とは異なり、ROM17に格納された上読出され、ラッチ1
8でラッチされて出力される。第５図は本実施例のROMの
メモリマップを示すもので、その左端に上記テストデー
タのビットが割当てられている。
在したテストデータ発生回路３は本実施例では不要のた
め、図示されていない。この実施例ではテストデータは
制御回路１の出力として出力され、スイッチ４を経て機
能回路２に入力されている。テストデータは前述の実施
例とは異なり、ROM17に格納された上読出され、ラッチ1
8でラッチされて出力される。第５図は本実施例のROMの
メモリマップを示すもので、その左端に上記テストデー
タのビットが割当てられている。
第６図はこの実施例の動作を示すタイムチャートであ
る。図に示すように、ラッチ18出力として制御信号S1〜
Sn及び比較基準データ，ウインドウＸに加えて、更にテ
ストデータも発生される。この結果本実施例ではスイッ
チ104と比較回路５のみの追加で自己診断機能を有する
信号処理回路が構成され、追加する回路が極めて少なく
てすむ。タイミング等も、すなわち自己診断のための回
路設計という意識をもたずに、自己診断機能を有する信
号処理回路が設計できるという利点をもっている。
る。図に示すように、ラッチ18出力として制御信号S1〜
Sn及び比較基準データ，ウインドウＸに加えて、更にテ
ストデータも発生される。この結果本実施例ではスイッ
チ104と比較回路５のみの追加で自己診断機能を有する
信号処理回路が構成され、追加する回路が極めて少なく
てすむ。タイミング等も、すなわち自己診断のための回
路設計という意識をもたずに、自己診断機能を有する信
号処理回路が設計できるという利点をもっている。
最後に複数の信号処理回路を含む場合での本発明の適
用について説明すれば、第７図に示すようである。
用について説明すれば、第７図に示すようである。
この実施例は先に説明した第１の実施例を適用したも
のでテストデータは初段の信号処理回路81,83に対して
のみテストデータ発生回路61,62より切替スイッチ71,72
を介し供給されるだけである。すなわち、前段信号処理
回路からの処理結果をテストデータとすることで、信号
処理回路82,84に対するテストデータの発生は不要とさ
れる。前段信号処理回路出力が次段のテストデータとな
るため、前段に障害があれば、前段が誤り表示となる。
また、後段のみ誤り表示があれば、前段出力は正常なテ
ストデータであり、後段に障害ありと判別することがで
きる。
のでテストデータは初段の信号処理回路81,83に対して
のみテストデータ発生回路61,62より切替スイッチ71,72
を介し供給されるだけである。すなわち、前段信号処理
回路からの処理結果をテストデータとすることで、信号
処理回路82,84に対するテストデータの発生は不要とさ
れる。前段信号処理回路出力が次段のテストデータとな
るため、前段に障害があれば、前段が誤り表示となる。
また、後段のみ誤り表示があれば、前段出力は正常なテ
ストデータであり、後段に障害ありと判別することがで
きる。
本実施例によれば信号処理回路81〜84各々には比較回
路91〜94が要されるにしても、比較回路91〜94は前述の
とうり単純な構成ですみ特に不具合は生じないことにな
る。複数の信号処理回路を含む処理システムであって
も、テストデータの発生回路を少なく抑えつつ各信号処
理回路対応にテスト結果が得られることから、容易に部
品故障や機能障害を検出し得る。更に当然のことなが
ら、前記の第２の実施例を複数の信号処理回路に応用す
れば、テストデータ発生回路61及び62は信号処理回路81
及び82の中で発生し、スイッチ71及び72を介して、信号
処理回路81及び82に入力されることになり、さらに簡単
化されることは明らかである。
路91〜94が要されるにしても、比較回路91〜94は前述の
とうり単純な構成ですみ特に不具合は生じないことにな
る。複数の信号処理回路を含む処理システムであって
も、テストデータの発生回路を少なく抑えつつ各信号処
理回路対応にテスト結果が得られることから、容易に部
品故障や機能障害を検出し得る。更に当然のことなが
ら、前記の第２の実施例を複数の信号処理回路に応用す
れば、テストデータ発生回路61及び62は信号処理回路81
及び82の中で発生し、スイッチ71及び72を介して、信号
処理回路81及び82に入力されることになり、さらに簡単
化されることは明らかである。
以上説明したように本発明による場合は、自己診断の
ための回路を少なくして、簡単容易に、しかも経済的に
信号処理回路を自己診断し得るという効果がある。
ための回路を少なくして、簡単容易に、しかも経済的に
信号処理回路を自己診断し得るという効果がある。
第１図は本発明の実施例を示す回路図、第２図は第１図
に示した実施例中で使用されるROMの格納データを示す
メモリマップ、第３図は実施例の動作を説明するための
タイムチャート、第４図は本発明の他の実施例を示す回
路図、第５図は他の実施例で使用されるROMの格納デー
タを示すメモリマップ、第６図は他の実施例の動作を説
明するためのタイムチャート、第７図は複数の信号処理
回路を含む処理システムに本発明が適用される場合を示
すブロック図、第８図は従来技術による自己診断方式を
説明するためのブロック図、第９図は本発明が適用され
る信号処理回路を説明するための回路図、第10図は第９
図の信号処理回路中のROMの格納データを示すメモリマ
ップ、第11図は信号処理回路の動作を説明するためのタ
イムチャートである。 １……制御回路 ２……機能（処理）回路 ３……テストデータ発生回路 ４……切替スイッチ ５……比較回路 17……ROM 18……ラッチ
に示した実施例中で使用されるROMの格納データを示す
メモリマップ、第３図は実施例の動作を説明するための
タイムチャート、第４図は本発明の他の実施例を示す回
路図、第５図は他の実施例で使用されるROMの格納デー
タを示すメモリマップ、第６図は他の実施例の動作を説
明するためのタイムチャート、第７図は複数の信号処理
回路を含む処理システムに本発明が適用される場合を示
すブロック図、第８図は従来技術による自己診断方式を
説明するためのブロック図、第９図は本発明が適用され
る信号処理回路を説明するための回路図、第10図は第９
図の信号処理回路中のROMの格納データを示すメモリマ
ップ、第11図は信号処理回路の動作を説明するためのタ
イムチャートである。 １……制御回路 ２……機能（処理）回路 ３……テストデータ発生回路 ４……切替スイッチ ５……比較回路 17……ROM 18……ラッチ
Claims (1)
- 【請求項１】ゲートタイミング制御信号（Ｓ）を格納し
たROMを有する制御回路（１）と、信号処理されたテス
トデータを出力する機能回路（２）とからなり、前記前
記制御回路のROMから制御信号を読み出して前記機能回
路を制御するように構成された信号処理回路の自己診断
方式であって、前記ROMに該制御信号に対応して比較基
準データ及びウインドウ信号を格納し、信号処理回路の
診断時、前記制御回路から該ゲートタイミング制御信号
と共に該基準データを同一タイミングで読み出し、該デ
ータと前記機能回路の信号処理テストデータとを比較回
路（５）にて比較し、該比較回路はテストモード信号
（Ｙ）、前記ウインドウ信号（Ｘ）が存在する場合のみ
その比較結果を出力し、前記制御信号と前記比較基準デ
ータとを同一タイミング及び位相同期をとってなること
を特徴とする信号処理回路の自己診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017042A JP2644798B2 (ja) | 1988-01-29 | 1988-01-29 | 信号処理回路の自己診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017042A JP2644798B2 (ja) | 1988-01-29 | 1988-01-29 | 信号処理回路の自己診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01193942A JPH01193942A (ja) | 1989-08-03 |
| JP2644798B2 true JP2644798B2 (ja) | 1997-08-25 |
Family
ID=11932942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017042A Expired - Lifetime JP2644798B2 (ja) | 1988-01-29 | 1988-01-29 | 信号処理回路の自己診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644798B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0764817A (ja) * | 1993-08-30 | 1995-03-10 | Mitsubishi Electric Corp | 故障検出システム |
| US7444568B2 (en) * | 2006-02-16 | 2008-10-28 | Freescale Semiconductor, Inc. | Method and apparatus for testing a data processing system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810853A (ja) * | 1981-07-13 | 1983-01-21 | Nec Corp | 集積回路 |
| JPS59214929A (ja) * | 1983-05-20 | 1984-12-04 | Hitachi Ltd | 診断機能を持つ入出力制御装置 |
| JPS62100848A (ja) * | 1985-10-28 | 1987-05-11 | Nec Corp | シグナルプロセツサ |
-
1988
- 1988-01-29 JP JP63017042A patent/JP2644798B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01193942A (ja) | 1989-08-03 |
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