JPH11328237A - 順序回路の形式的検証装置および方法 - Google Patents
順序回路の形式的検証装置および方法Info
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- JPH11328237A JPH11328237A JP10129077A JP12907798A JPH11328237A JP H11328237 A JPH11328237 A JP H11328237A JP 10129077 A JP10129077 A JP 10129077A JP 12907798 A JP12907798 A JP 12907798A JP H11328237 A JPH11328237 A JP H11328237A
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Abstract
(57)【要約】
【課題】 ユーザーが記述しやすいネットリストやハー
ドウェア記述言語で記述して、メモリ消費を少なく抑え
る。 【解決手段】 検証しようとする検証対象回路を読み込
み、論理表現に変換して内部データベースに格納する検
証対象回路読み込み部と、検証対象回路を検証する検証
回路を読み込み、論理表現に変換して内部データベース
に格納した検証対象回路にマージする検証回路合成部
と、検証対象回路の検証を行い検証回路の出力によりエ
ラーの有無を確認し、エラーがある場合には、そのテス
トパターンを出力装置に出力し、エラーがない場合に
は、エラーなし情報を出力装置にする検出回路出力値チ
ェック部とを具備し、簡単な入力方法で、順序回路の形
式的検証機能を実現する。
ドウェア記述言語で記述して、メモリ消費を少なく抑え
る。 【解決手段】 検証しようとする検証対象回路を読み込
み、論理表現に変換して内部データベースに格納する検
証対象回路読み込み部と、検証対象回路を検証する検証
回路を読み込み、論理表現に変換して内部データベース
に格納した検証対象回路にマージする検証回路合成部
と、検証対象回路の検証を行い検証回路の出力によりエ
ラーの有無を確認し、エラーがある場合には、そのテス
トパターンを出力装置に出力し、エラーがない場合に
は、エラーなし情報を出力装置にする検出回路出力値チ
ェック部とを具備し、簡単な入力方法で、順序回路の形
式的検証機能を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、順序回路を含むハ
ードウェアの動作が、仕様に対して正しいかどうかを確
認する順序回路の形式的検証方法に関する。
ードウェアの動作が、仕様に対して正しいかどうかを確
認する順序回路の形式的検証方法に関する。
【０００２】
【従来の技術】従来の機能設計支援装置としては、特開
平７−２２５７８３号公報に記載されているものがあ
る。このものにおいては、ＣＲＴモニタ画面上に表示さ
れた図形、表や文字を用いて、機能図エディタ部により
論理回路の動作を表現する機能図がＣＲＴモニタの画面
上において作成される。作成された機能図は、その矛盾
の有無を機能図チェック部により検証され、機能図に矛
盾がない場合には、このう機能図に対して、機能シミュ
レーション部により機能検証を行い、機能検証の結果、
回路動作に誤りがない場合には、機能記述言語変換部に
より機能図から機能記述言語が生成され、論理合成部に
より機能記述言語からネットリスト情報が生成されるも
のである。
平７−２２５７８３号公報に記載されているものがあ
る。このものにおいては、ＣＲＴモニタ画面上に表示さ
れた図形、表や文字を用いて、機能図エディタ部により
論理回路の動作を表現する機能図がＣＲＴモニタの画面
上において作成される。作成された機能図は、その矛盾
の有無を機能図チェック部により検証され、機能図に矛
盾がない場合には、このう機能図に対して、機能シミュ
レーション部により機能検証を行い、機能検証の結果、
回路動作に誤りがない場合には、機能記述言語変換部に
より機能図から機能記述言語が生成され、論理合成部に
より機能記述言語からネットリスト情報が生成されるも
のである。
【０００３】
【発明が解決しようとする課題】特開平７−２２５７８
３号公報に記載されているものは、テストベクタを入力
し、機能図に対してシミュレーションを行っているが、
シミュレーションの内容は、いわゆる時刻前進、時刻後
進と呼ばれる遅延テストだけである。しかも、論理回路
の制御を状態遷移図で記載し、論理回路の組み合わせ回
路を真理値や論理式テーブルの形で記述しているため、
多量のメモリを必要とする。
３号公報に記載されているものは、テストベクタを入力
し、機能図に対してシミュレーションを行っているが、
シミュレーションの内容は、いわゆる時刻前進、時刻後
進と呼ばれる遅延テストだけである。しかも、論理回路
の制御を状態遷移図で記載し、論理回路の組み合わせ回
路を真理値や論理式テーブルの形で記述しているため、
多量のメモリを必要とする。
【０００４】一般に、従来においては、検証すべき仕様
を、ポピュラーなＨＤＬやＶerilogＨＤＬ言語でなく、
ＣＴＬという習得している技術者が少ない特殊な言語で
記述する必要がある。
を、ポピュラーなＨＤＬやＶerilogＨＤＬ言語でなく、
ＣＴＬという習得している技術者が少ない特殊な言語で
記述する必要がある。
【０００５】さらに、順序回路を有限状態マシーンとし
て表現し、検証すべき仕様を時相論理に基づいた言語で
記述する方法をとっていた。例えば、フリップフロップ
（以下、ＦＦと略す）を状態遷移図で簡略的に表すと、
Ｉｎｐｕｔ４０，Ｈｏｌｄ４１，Ｏｕｔｐｕｔ４２の３
つの状態を持つ図１２のようになる。通常、ＦＦはクロ
ックに同期して動作し、クロックが入力すると、入力し
たデータをそのまま、あるいは反転して出力する。図１
２において、Ｉｎｐｕｔ状態４０で、次に入力したクロ
ックがＬＯＷレベル（ｃｌｋ０）のときは、Ｈｏｌｄ状
態４１に移行して入力したデータを保持し、ＨＩＧＨレ
ベル（ｃｌｋ１）のときは、Ｏｕｔｐｕｔ状態４２に移
行して入力したデータを出力する。しかし、状態遷移を
表す論理式は非常に複雑になるので、メモリを非常に多
く必要とするいう問題点があった。
て表現し、検証すべき仕様を時相論理に基づいた言語で
記述する方法をとっていた。例えば、フリップフロップ
（以下、ＦＦと略す）を状態遷移図で簡略的に表すと、
Ｉｎｐｕｔ４０，Ｈｏｌｄ４１，Ｏｕｔｐｕｔ４２の３
つの状態を持つ図１２のようになる。通常、ＦＦはクロ
ックに同期して動作し、クロックが入力すると、入力し
たデータをそのまま、あるいは反転して出力する。図１
２において、Ｉｎｐｕｔ状態４０で、次に入力したクロ
ックがＬＯＷレベル（ｃｌｋ０）のときは、Ｈｏｌｄ状
態４１に移行して入力したデータを保持し、ＨＩＧＨレ
ベル（ｃｌｋ１）のときは、Ｏｕｔｐｕｔ状態４２に移
行して入力したデータを出力する。しかし、状態遷移を
表す論理式は非常に複雑になるので、メモリを非常に多
く必要とするいう問題点があった。
【０００６】本発明は上述したような従来の技術が有す
る問題点に鑑みなされたものであって、ユーザーが記述
しやすいネットリストやハードウェア記述言語で記述し
て、メモリ消費を少なく抑えることを目的とする。
る問題点に鑑みなされたものであって、ユーザーが記述
しやすいネットリストやハードウェア記述言語で記述し
て、メモリ消費を少なく抑えることを目的とする。
【０００７】
【課題を解決するための手段】上記の問題点を解決する
ため、検証しようとする検証対象回路を読み込み、論理
表現に変換して内部データベースに格納する検証対象回
路読み込み部と、検証対象回路を検証する検証回路を読
み込み、論理表現に変換して内部データベースに格納し
た検証対象回路にマージする検証回路合成部と、検証対
象回路の検証を行い検証回路の出力によりエラーの有無
を確認し、エラーがある場合には、そのテストパターン
を出力装置に出力し、エラーがない場合には、エラーな
し情報を出力装置にする検出回路出力値チェック部とを
具備することを特徴とする。
ため、検証しようとする検証対象回路を読み込み、論理
表現に変換して内部データベースに格納する検証対象回
路読み込み部と、検証対象回路を検証する検証回路を読
み込み、論理表現に変換して内部データベースに格納し
た検証対象回路にマージする検証回路合成部と、検証対
象回路の検証を行い検証回路の出力によりエラーの有無
を確認し、エラーがある場合には、そのテストパターン
を出力装置に出力し、エラーがない場合には、エラーな
し情報を出力装置にする検出回路出力値チェック部とを
具備することを特徴とする。
【０００８】また、検証対象回路は１つの入出力とクロ
ック入力と有し、入力に第１のポートが接続され、クロ
ック入力にクロックが入力すると入力からテストパター
ンを入力し、次のクロックが入力すると出力からテスト
パターンを出力する第１のフリップフロップと、１つの
入出力とクロック入力とを有し、入力に第１の入力ポー
トが接続され、クロック入力にクロックが入力すると入
力からテストパターンを入力し、次のクロックが入力す
ると出力からテストパターンを出力する第２のフリップ
フロップと、２つの入力と１つの出力とを有し、第１の
入力に第２のフリップフロップの出力が接続され、第２
の入力に第２の入力ポートが接続され、第１および第２
の入力から入力したテストパターンの論理積をとる第１
の論理素子と、１つの入出力とクロック入力とを有し、
入力に第２の論理素子の出力が接続され、クロック入力
にクロックが入力すると入力からテストパターンを入力
し、次のクロックが入力すると出力からテストパターン
を出力する第３のフリップフロップと、２つの入力と１
つの出力とを有し、第１の入力に第１のフリップフロッ
プの出力が接続され、第２の入力に第３のフリップフロ
ップの出力が接続され、第１および第２の入力から入力
したテストパターンの論理和をとる第２の論理素子と、
を具備することを特徴とする。
ック入力と有し、入力に第１のポートが接続され、クロ
ック入力にクロックが入力すると入力からテストパター
ンを入力し、次のクロックが入力すると出力からテスト
パターンを出力する第１のフリップフロップと、１つの
入出力とクロック入力とを有し、入力に第１の入力ポー
トが接続され、クロック入力にクロックが入力すると入
力からテストパターンを入力し、次のクロックが入力す
ると出力からテストパターンを出力する第２のフリップ
フロップと、２つの入力と１つの出力とを有し、第１の
入力に第２のフリップフロップの出力が接続され、第２
の入力に第２の入力ポートが接続され、第１および第２
の入力から入力したテストパターンの論理積をとる第１
の論理素子と、１つの入出力とクロック入力とを有し、
入力に第２の論理素子の出力が接続され、クロック入力
にクロックが入力すると入力からテストパターンを入力
し、次のクロックが入力すると出力からテストパターン
を出力する第３のフリップフロップと、２つの入力と１
つの出力とを有し、第１の入力に第１のフリップフロッ
プの出力が接続され、第２の入力に第３のフリップフロ
ップの出力が接続され、第１および第２の入力から入力
したテストパターンの論理和をとる第２の論理素子と、
を具備することを特徴とする。
【０００９】また、検証回路は検証しようとする検証対
象回路に対して常にＬＯＷレベルを出力するように構成
されており、２つの入力と１つの出力とを有し、第１の
入力に第２の入力ポートが接続され、第２の入力に第１
のフリップフロップの出力が接続され、第１と第２の入
力の論理積をとる第３の論理素子と、１つの入出力とク
ロック入力とを有し、入力に第１の論理素子の出力が接
続され、クロック入力に最初のクロックが入力すると入
力からテストパターンを入力し、次のクロックが入力す
ると出力からテストパターンを出力する第４のフリップ
フロップと、２つの入力と１つの出力とを有し、第１の
入力に第４のフリップフロップの出力が接続され、第２
の入力に第３のフリップフロップの出力が接続され、第
１と第２の入力から入力したテストパターンを比較し、
第１と第２の入力が等しくないときのみＨＩＧＨレベル
を出力し、等しいときＬＯＷレベルを出力する第４の論
理素子と、を具備することを特徴とする。
象回路に対して常にＬＯＷレベルを出力するように構成
されており、２つの入力と１つの出力とを有し、第１の
入力に第２の入力ポートが接続され、第２の入力に第１
のフリップフロップの出力が接続され、第１と第２の入
力の論理積をとる第３の論理素子と、１つの入出力とク
ロック入力とを有し、入力に第１の論理素子の出力が接
続され、クロック入力に最初のクロックが入力すると入
力からテストパターンを入力し、次のクロックが入力す
ると出力からテストパターンを出力する第４のフリップ
フロップと、２つの入力と１つの出力とを有し、第１の
入力に第４のフリップフロップの出力が接続され、第２
の入力に第３のフリップフロップの出力が接続され、第
１と第２の入力から入力したテストパターンを比較し、
第１と第２の入力が等しくないときのみＨＩＧＨレベル
を出力し、等しいときＬＯＷレベルを出力する第４の論
理素子と、を具備することを特徴とする。
【００１０】また、検証しようとする検証対象回路を読
み込み、論理表現に変換して内部データベースに格納す
る検証対象回路読み込み部と、検証対象回路を検証する
検証回路を読み込み、論理表現に変換して内部データベ
ースに格納した検証対象回路にマージする検証回路合成
部と、検証対象回路の検証を行い検証回路の出力を確認
し、エラーがある場合には、そのテストパターンを出力
装置に出力し、エラーがない場合には、エラーなし情報
を出力装置にする検出回路出力値チェック部とを具備す
る順序回路の形式的検証方法であって、対象回路読み込
み部から検証しようとする検証対象回路を読み込む第１
のステップと、第１のステップで読み込んだ検証対象回
路を論理表現に変換して内部データベースに格納する第
２のステップと、検証回路合成部から検証対象回路を検
証する検証回路を読み込む第３のステップと、第２のス
テップで格納した検証対象回路に第３のステップで読み
込んだ検証回路をマージする第４のステップと、テスト
パターンを生成して、検証回路の出力を確認する第５の
ステップと、第５のステップでエラーがあることが確認
された場合には、エラーが検出されたテストパターンを
出力装置に出力する第６のステップと、第５のステップ
でエラーがないことが確認された場合には、出力装置に
エラーなし検証結果を出力する第７のステップと、を含
むことを特徴とする。
み込み、論理表現に変換して内部データベースに格納す
る検証対象回路読み込み部と、検証対象回路を検証する
検証回路を読み込み、論理表現に変換して内部データベ
ースに格納した検証対象回路にマージする検証回路合成
部と、検証対象回路の検証を行い検証回路の出力を確認
し、エラーがある場合には、そのテストパターンを出力
装置に出力し、エラーがない場合には、エラーなし情報
を出力装置にする検出回路出力値チェック部とを具備す
る順序回路の形式的検証方法であって、対象回路読み込
み部から検証しようとする検証対象回路を読み込む第１
のステップと、第１のステップで読み込んだ検証対象回
路を論理表現に変換して内部データベースに格納する第
２のステップと、検証回路合成部から検証対象回路を検
証する検証回路を読み込む第３のステップと、第２のス
テップで格納した検証対象回路に第３のステップで読み
込んだ検証回路をマージする第４のステップと、テスト
パターンを生成して、検証回路の出力を確認する第５の
ステップと、第５のステップでエラーがあることが確認
された場合には、エラーが検出されたテストパターンを
出力装置に出力する第６のステップと、第５のステップ
でエラーがないことが確認された場合には、出力装置に
エラーなし検証結果を出力する第７のステップと、を含
むことを特徴とする。
【００１１】また、検証しようとする検証対象回路を読
み込み、論理表現に変換して内部データベースに格納す
る検証対象回路読み込み部と、検証対象回路を検証する
検証回路を読み込み、論理表現に変換して内部データベ
ースに格納した検証対象回路にマージする検証回路合成
部と、検証対象回路の検証を行い検証回路の出力を確認
し、エラーがある場合には、そのテストパターンを出力
装置に出力し、エラーがない場合には、エラーなし情報
を前記出力装置にする検出回路出力値チェック部と、を
具備し、検証対象回路は１つの入出力とクロック入力と
有し、入力に第１のポートが接続され、クロック入力に
クロックが入力すると入力からテストパターンを生成
し、次のクロックが入力すると出力からテストパターン
を出力する第１のフリップフロップと、１つの入出力と
クロック入力とを有し、入力に第１の入力ポートが接続
され、クロック入力にクロックが入力すると入力からテ
ストパターンを入力し、次のクロックが入力すると出力
からテストパターンを出力する第２のフリップフロップ
と、２つの入力と１つの出力とを有し、第１の入力に第
２のフリップフロップの出力が接続され、第２の入力に
第２の入力ポートが接続され、第１および第２の入力か
ら入力したテストパターンの論理積をとる第１の論理素
子と、１つの入出力とクロック入力とを有し、入力に第
２の論理素子の出力が接続され、クロック入力にクロッ
クが入力すると入力からテストパターンを入力し、次の
クロックが入力すると出力からテストパターンを出力す
る第３のフリップフロップと、２つの入力と１つの出力
とを有し、第１の入力に第１のフリップフロップの出力
が接続され、第２の入力に第３のフリップフロップの出
力が接続され、第１および第２の入力から入力したテス
トパターンの論理和をとる第２の論理素子と、を具備す
る順序回路の形式的検証方法であって、第３の論理素子
へのクロック入力がＨＩＧＨレベルであれば、第１のフ
リップフロップの内容と第２の入力から入力したテスト
パターンの論理積をとって第４のフリップフロップに入
力し、前記入力したクロックがＨＩＧＨレベルでなけれ
ば、前記第３の論理素子からしたテストパターンを第４
のフリップフロップに保持する第１のステップと、第４
のフリップフロップの出力と第３のフリップフロップの
出力とを第４の論理素子で比較し、等しくなければＨＩ
ＧＨレベルを出力する第２のステップと、を含むことを
特徴とする。
み込み、論理表現に変換して内部データベースに格納す
る検証対象回路読み込み部と、検証対象回路を検証する
検証回路を読み込み、論理表現に変換して内部データベ
ースに格納した検証対象回路にマージする検証回路合成
部と、検証対象回路の検証を行い検証回路の出力を確認
し、エラーがある場合には、そのテストパターンを出力
装置に出力し、エラーがない場合には、エラーなし情報
を前記出力装置にする検出回路出力値チェック部と、を
具備し、検証対象回路は１つの入出力とクロック入力と
有し、入力に第１のポートが接続され、クロック入力に
クロックが入力すると入力からテストパターンを生成
し、次のクロックが入力すると出力からテストパターン
を出力する第１のフリップフロップと、１つの入出力と
クロック入力とを有し、入力に第１の入力ポートが接続
され、クロック入力にクロックが入力すると入力からテ
ストパターンを入力し、次のクロックが入力すると出力
からテストパターンを出力する第２のフリップフロップ
と、２つの入力と１つの出力とを有し、第１の入力に第
２のフリップフロップの出力が接続され、第２の入力に
第２の入力ポートが接続され、第１および第２の入力か
ら入力したテストパターンの論理積をとる第１の論理素
子と、１つの入出力とクロック入力とを有し、入力に第
２の論理素子の出力が接続され、クロック入力にクロッ
クが入力すると入力からテストパターンを入力し、次の
クロックが入力すると出力からテストパターンを出力す
る第３のフリップフロップと、２つの入力と１つの出力
とを有し、第１の入力に第１のフリップフロップの出力
が接続され、第２の入力に第３のフリップフロップの出
力が接続され、第１および第２の入力から入力したテス
トパターンの論理和をとる第２の論理素子と、を具備す
る順序回路の形式的検証方法であって、第３の論理素子
へのクロック入力がＨＩＧＨレベルであれば、第１のフ
リップフロップの内容と第２の入力から入力したテスト
パターンの論理積をとって第４のフリップフロップに入
力し、前記入力したクロックがＨＩＧＨレベルでなけれ
ば、前記第３の論理素子からしたテストパターンを第４
のフリップフロップに保持する第１のステップと、第４
のフリップフロップの出力と第３のフリップフロップの
出力とを第４の論理素子で比較し、等しくなければＨＩ
ＧＨレベルを出力する第２のステップと、を含むことを
特徴とする。
【００１２】また、検証回路は、検証しようとする検証
対象回路に対して常にＨＩＧＨレベルを出力するように
構成されており、検証回路は２つの入力と１つの出力と
を有し、第１の入力に前記第２の入力ポートが接続さ
れ、第２の入力に第１のフリップフロップの出力が接続
され、第１と第２の入力の論理積をとる第３の論理素子
と、１つの入出力とクロック入力とを有し、入力に第１
の論理素子の出力が接続され、クロック入力に最初のク
ロックが入力すると入力からテストパターンを入力し、
次のクロックが入力すると出力からテストパターンを出
力する第４のフリップフロップと、２つの入力と１つの
出力とを有し、第１の入力に第４のフリップフロップの
出力が接続され、第２の入力に第３のフリップフロップ
の出力が接続され、第１と第２の入力から入力したテス
トパターンを比較し、第１と第２の入力が等しくときの
みＨＩＧＨレベルを出力する第５の論理素子と、を具備
することを特徴とする。
対象回路に対して常にＨＩＧＨレベルを出力するように
構成されており、検証回路は２つの入力と１つの出力と
を有し、第１の入力に前記第２の入力ポートが接続さ
れ、第２の入力に第１のフリップフロップの出力が接続
され、第１と第２の入力の論理積をとる第３の論理素子
と、１つの入出力とクロック入力とを有し、入力に第１
の論理素子の出力が接続され、クロック入力に最初のク
ロックが入力すると入力からテストパターンを入力し、
次のクロックが入力すると出力からテストパターンを出
力する第４のフリップフロップと、２つの入力と１つの
出力とを有し、第１の入力に第４のフリップフロップの
出力が接続され、第２の入力に第３のフリップフロップ
の出力が接続され、第１と第２の入力から入力したテス
トパターンを比較し、第１と第２の入力が等しくときの
みＨＩＧＨレベルを出力する第５の論理素子と、を具備
することを特徴とする。
【００１３】また、検証しようとする検証対象回路を読
み込み、論理表現に変換して内部データベースに格納す
る検証対象回路読み込み部と、検証対象回路を検証する
検証回路を読み込み、論理表現に変換して内部データベ
ースに格納した検証対象回路にマージする検証回路合成
部と、検証対象回路の検証を行い検証回路の出力を確認
し、エラーがある場合には、そのテストパターンを出力
装置に出力し、エラーがない場合には、エラーなし情報
を出力装置にする検出回路出力値チェック部と、を具備
し、検証回路は２つの入力と１つの出力とを有し、第１
の入力に第２の入力ポートが接続され、第２の入力に第
１のフリップフロップの出力が接続され、第１と第２の
入力の論理積をとる第３の論理素子と、１つの入出力と
クロック入力とを有し、入力に第１の論理素子の出力が
接続され、クロック入力に最初のクロックが入力すると
入力からテストパターンを入力し、次のクロックが入力
すると出力からテストパターンを出力する第４のフリッ
プフロップと、２つの入力と１つの出力とを有し、第１
の入力に第４のフリップフロップの出力が接続され、第
２の入力に第３のフリップフロップの出力が接続され、
第１と第２の入力から入力したテストパターンを比較
し、第１と第２の入力が等しくときのみＨＩＧＨレベル
を出力する第５の論理素子と、を具備する順序回路の形
式的検証方法であって、第３の論理素子へのクロック入
力がＨＩＧＨレベルであれば、第１のフリップフロップ
の内容と第２の入力から入力したテストパターンの論理
積をとって第４のフリップフロップに入力し、入力した
クロックがＨＩＧＨレベルでなければ、第３の論理素子
から入力したテストパターンを第４のフリップフロップ
に保持する第１のステップと、第４のフリップフロップ
の出力と第３のフリップフロップの出力とを第５の論理
素子で比較し、等しければＨＩＧＨレベルを出力する第
２のステップと、を含むことを特徴とする。
み込み、論理表現に変換して内部データベースに格納す
る検証対象回路読み込み部と、検証対象回路を検証する
検証回路を読み込み、論理表現に変換して内部データベ
ースに格納した検証対象回路にマージする検証回路合成
部と、検証対象回路の検証を行い検証回路の出力を確認
し、エラーがある場合には、そのテストパターンを出力
装置に出力し、エラーがない場合には、エラーなし情報
を出力装置にする検出回路出力値チェック部と、を具備
し、検証回路は２つの入力と１つの出力とを有し、第１
の入力に第２の入力ポートが接続され、第２の入力に第
１のフリップフロップの出力が接続され、第１と第２の
入力の論理積をとる第３の論理素子と、１つの入出力と
クロック入力とを有し、入力に第１の論理素子の出力が
接続され、クロック入力に最初のクロックが入力すると
入力からテストパターンを入力し、次のクロックが入力
すると出力からテストパターンを出力する第４のフリッ
プフロップと、２つの入力と１つの出力とを有し、第１
の入力に第４のフリップフロップの出力が接続され、第
２の入力に第３のフリップフロップの出力が接続され、
第１と第２の入力から入力したテストパターンを比較
し、第１と第２の入力が等しくときのみＨＩＧＨレベル
を出力する第５の論理素子と、を具備する順序回路の形
式的検証方法であって、第３の論理素子へのクロック入
力がＨＩＧＨレベルであれば、第１のフリップフロップ
の内容と第２の入力から入力したテストパターンの論理
積をとって第４のフリップフロップに入力し、入力した
クロックがＨＩＧＨレベルでなければ、第３の論理素子
から入力したテストパターンを第４のフリップフロップ
に保持する第１のステップと、第４のフリップフロップ
の出力と第３のフリップフロップの出力とを第５の論理
素子で比較し、等しければＨＩＧＨレベルを出力する第
２のステップと、を含むことを特徴とする。
【００１４】上記のような構成をとることにより、本発
明において、内部データベース中に論理変換して、マー
ジされた検証回路を用いて検証回路の出力を網羅的に確
認することにより、設計した論理回路が正常に動作する
かどうかを試作段階へ移る前に、簡単な方法で多くのメ
モリを必要とすることなく、完全に確認することができ
る。
明において、内部データベース中に論理変換して、マー
ジされた検証回路を用いて検証回路の出力を網羅的に確
認することにより、設計した論理回路が正常に動作する
かどうかを試作段階へ移る前に、簡単な方法で多くのメ
モリを必要とすることなく、完全に確認することができ
る。
【００１５】
【発明の実施の形態】本発明の実施例を図面を参照して
説明する。
説明する。
【００１６】図１は、本発明の第１実施例のブロック図
を示す図である。
を示す図である。
【００１７】本実施例は、設計した検証対象回路５が正
しく動作するかどうか検証回路６を用いてシミュレーシ
ョンを行い、動作を確認するものである。本実施例で
は、検証対象回路５の動作をチェックして、マージした
検証回路６の出力が"１"であるか否かにより正常性が判
断される。"１"が出力されればエラーが発生したかどう
かが順序回路のテストパターン発生手法を用いて探索さ
れる。
しく動作するかどうか検証回路６を用いてシミュレーシ
ョンを行い、動作を確認するものである。本実施例で
は、検証対象回路５の動作をチェックして、マージした
検証回路６の出力が"１"であるか否かにより正常性が判
断される。"１"が出力されればエラーが発生したかどう
かが順序回路のテストパターン発生手法を用いて探索さ
れる。
【００１８】なお、テストパターンとは、設計した検証
対象回路に順に入力して実際の試作段階に移る前に、検
証対象回路の動作確認に用いるパターンである。
対象回路に順に入力して実際の試作段階に移る前に、検
証対象回路の動作確認に用いるパターンである。
【００１９】図１に示すように、本発明の第１の実施例
は、内部データベース８と、検証しようとする検証対象
回路情報５を読み込み、論理表現に変換して内部データ
ベース８に格納する検証対象回路読み込み部１と、検証
対象回路を検証する検証回路情報６を読み込み、論理表
現に変換して内部データベース８に格納した検証対象回
路５にマージする検証回路合成部２と、検証対象回路の
検証を行い検証回路の出力を確認し、エラーがある場合
には、そのテストパターンを出力装置７に出力し、エラ
ーがない場合には、エラーなし情報を出力装置７にする
検出回路出力値チェック部３とから構成される。
は、内部データベース８と、検証しようとする検証対象
回路情報５を読み込み、論理表現に変換して内部データ
ベース８に格納する検証対象回路読み込み部１と、検証
対象回路を検証する検証回路情報６を読み込み、論理表
現に変換して内部データベース８に格納した検証対象回
路５にマージする検証回路合成部２と、検証対象回路の
検証を行い検証回路の出力を確認し、エラーがある場合
には、そのテストパターンを出力装置７に出力し、エラ
ーがない場合には、エラーなし情報を出力装置７にする
検出回路出力値チェック部３とから構成される。
【００２０】上記の構成要素のうち、図１中で、一点鎖
線で囲んだ検証対象回路読み込み部１と、検証回路合成
部２と、検証回路出力値チェック部３がプログラム制御
により動作するデータ処理装置９である。
線で囲んだ検証対象回路読み込み部１と、検証回路合成
部２と、検証回路出力値チェック部３がプログラム制御
により動作するデータ処理装置９である。
【００２１】現在、検証しようとしている検証対象回路
は、レジスタトランスファレベル（ＲＴＬ：Register
Transfer Level）、ネットリストまたはハードウェア
設計言語（ＨＤＬ：Hardware Description Languag
e）の形で記録されている。ＨＤＬ記述以外にもＶＨＤ
ＬやVerilogＨＤＬあるいはネットリストをそのまま使
用することも可能である。論理設計の記述レベルには、
大きくわけて論理レベル、ＲＴＬ、ビヘビアレベルの３
つのレベルがあり、ＲＴＬはこれらのうち中間に位置す
るレベルである。ＲＴＬではレジスタ（ＦＦやラッチ
等）と、その間に介在する論理回路を定義する。
は、レジスタトランスファレベル（ＲＴＬ：Register
Transfer Level）、ネットリストまたはハードウェア
設計言語（ＨＤＬ：Hardware Description Languag
e）の形で記録されている。ＨＤＬ記述以外にもＶＨＤ
ＬやVerilogＨＤＬあるいはネットリストをそのまま使
用することも可能である。論理設計の記述レベルには、
大きくわけて論理レベル、ＲＴＬ、ビヘビアレベルの３
つのレベルがあり、ＲＴＬはこれらのうち中間に位置す
るレベルである。ＲＴＬではレジスタ（ＦＦやラッチ
等）と、その間に介在する論理回路を定義する。
【００２２】また、内部データベース８は、ＨＤＬ記述
をこれに等価な論理表現に変換された検証対象回路５と
検証回路６とをデータ処理装置９が処理しやすい形で記
憶している。
をこれに等価な論理表現に変換された検証対象回路５と
検証回路６とをデータ処理装置９が処理しやすい形で記
憶している。
【００２３】図２は、本実施例の検証対象回路情報５の
ＨＤＬ記述例を示す図である。
ＨＤＬ記述例を示す図である。
【００２４】図３は、図２のＨＤＬ記述を変換した論理
表現例を示す図である。図３のように、この回路は、３
つのＦＦ１１ａ〜１１ｃとＡＮＤ回路１２ａおよびＯＲ
回路１２ｂとから構成される。
表現例を示す図である。図３のように、この回路は、３
つのＦＦ１１ａ〜１１ｃとＡＮＤ回路１２ａおよびＯＲ
回路１２ｂとから構成される。
【００２５】ここで、図２のＨＤＬ記述の内容について
簡単に説明する。とは、クロック１０ｃ、入力ポー
ト１０ａ，１０ｂと出力ポートＸ１２ｃの定義である。
は、ＦＦ１１ａに１０ｃから入力するクロックがＨＩ
ＧＨレベルかどうか判断し、ＨＩＧＨレベルであれば、
入力ポート１０ａからＦＦ１１ａにテストパターンを入
力し、ＨＩＧＨレベルでなければ、入力したテストパタ
ーンをＦＦ１１ａに保持する。は、ＦＦ１１ｂに入力
したクロックがＨＩＧＨレベルかどうか判断し、ＨＩＧ
Ｈレベルであれば、入力ポート１０ａからデータを入力
し、ＨＩＧＨレベルでなければ、入力したデータをＦＦ
１１ｂに保持する。は、ＦＦ１１ｃに入力したクロッ
クがＨＩＧＨレベルかどうか判断し、ＨＩＧＨレベルで
あれば、ＦＦ１１ｂと入力ポート１０ｂから入力したデ
ータの論理積をとった値をＦＦ１１ｃに入力し、ＨＩＧ
Ｈレベルでなければ、入力したデータをＦＦ１１ｃに保
持する。この部分の論理積をとるＨＤＬ記述が図３のＡ
ＮＤ回路１２ａに相当する。は、ＦＦ１１ａとＦＦ１
１ｃの内容の論理和をとった値を出力ポートＸ１２ｃか
ら出力する。この部分の論理和をとるＨＤＬ記述が図３
のＯＲ回路１２ｂに相当する。
簡単に説明する。とは、クロック１０ｃ、入力ポー
ト１０ａ，１０ｂと出力ポートＸ１２ｃの定義である。
は、ＦＦ１１ａに１０ｃから入力するクロックがＨＩ
ＧＨレベルかどうか判断し、ＨＩＧＨレベルであれば、
入力ポート１０ａからＦＦ１１ａにテストパターンを入
力し、ＨＩＧＨレベルでなければ、入力したテストパタ
ーンをＦＦ１１ａに保持する。は、ＦＦ１１ｂに入力
したクロックがＨＩＧＨレベルかどうか判断し、ＨＩＧ
Ｈレベルであれば、入力ポート１０ａからデータを入力
し、ＨＩＧＨレベルでなければ、入力したデータをＦＦ
１１ｂに保持する。は、ＦＦ１１ｃに入力したクロッ
クがＨＩＧＨレベルかどうか判断し、ＨＩＧＨレベルで
あれば、ＦＦ１１ｂと入力ポート１０ｂから入力したデ
ータの論理積をとった値をＦＦ１１ｃに入力し、ＨＩＧ
Ｈレベルでなければ、入力したデータをＦＦ１１ｃに保
持する。この部分の論理積をとるＨＤＬ記述が図３のＡ
ＮＤ回路１２ａに相当する。は、ＦＦ１１ａとＦＦ１
１ｃの内容の論理和をとった値を出力ポートＸ１２ｃか
ら出力する。この部分の論理和をとるＨＤＬ記述が図３
のＯＲ回路１２ｂに相当する。
【００２６】なお、ここでは、検証対象回路５'のＦＦ
１１ａ〜１１ｃは、例えば、入力したデータをクロック
に同期してそのまま出力するＤ−ＦＦを用いているが、
その他のＦＦ（例えば、Ｔ−ＦＦ）を用いてもよい。
１１ａ〜１１ｃは、例えば、入力したデータをクロック
に同期してそのまま出力するＤ−ＦＦを用いているが、
その他のＦＦ（例えば、Ｔ−ＦＦ）を用いてもよい。
【００２７】図４は、検証動作時に入力するテストパタ
ーン例を示す図である。図４で、下線を引いた１２ビッ
トのＤがテストパターンである。
ーン例を示す図である。図４で、下線を引いた１２ビッ
トのＤがテストパターンである。
【００２８】図５は、図３の検証回路情報６のＨＤＬ記
述を示す図である。図６は、図５のＨＤＬ記述を変換し
た論理表現を示す図である。図５のように、検証回路
６'はＡＮＤ回路１４ａとＦＦ１３ａおよび比較回路１
４ｂから構成される。
述を示す図である。図６は、図５のＨＤＬ記述を変換し
た論理表現を示す図である。図５のように、検証回路
６'はＡＮＤ回路１４ａとＦＦ１３ａおよび比較回路１
４ｂから構成される。
【００２９】図３に示す検証対象回路５と図６に示す検
証回路６'は、図７と図８に示すように、内部データベ
ース８内でマージされる。図７と図８のように、検証回
路６'は検証対象回路５'の出力部にマージされ、検証対
象回路５'の出力をチェックして動作を確認する。
証回路６'は、図７と図８に示すように、内部データベ
ース８内でマージされる。図７と図８のように、検証回
路６'は検証対象回路５'の出力部にマージされ、検証対
象回路５'の出力をチェックして動作を確認する。
【００３０】図５に戻り、図５の検証回路情報６のＨＤ
Ｌ記述を簡単に説明する。
Ｌ記述を簡単に説明する。
【００３１】は、出力ポートｃｈｅｃｋ１１４ｃの定
義である。は、ＦＦ１３ａに１０ｃから入力するクロ
ックがＨＩＧＨレベルであるかどうか判断し、ＨＩＧＨ
レベルであれば、ＦＦ１１ａの内容と入力ポート１０ｂ
から入力したデータの論理積をとった値をＦＦ１１ａに
入力し、ＨＩＧＨレベルでなければ、入力したデータを
ＦＦ１３ａに保持する。は、ＦＦ１３ａとＦＦ１１ｃ
の内容を比較し、等しくなければ、ｃｈｅｃｋ１１４ｃ
にＨＩＧＨレベルを出力し、等しければ、ＬＯＷレベル
を出力する。この部分の比較をするＨＤＬ記述が、図６
の比較回路１４ｂに相当する。
義である。は、ＦＦ１３ａに１０ｃから入力するクロ
ックがＨＩＧＨレベルであるかどうか判断し、ＨＩＧＨ
レベルであれば、ＦＦ１１ａの内容と入力ポート１０ｂ
から入力したデータの論理積をとった値をＦＦ１１ａに
入力し、ＨＩＧＨレベルでなければ、入力したデータを
ＦＦ１３ａに保持する。は、ＦＦ１３ａとＦＦ１１ｃ
の内容を比較し、等しくなければ、ｃｈｅｃｋ１１４ｃ
にＨＩＧＨレベルを出力し、等しければ、ＬＯＷレベル
を出力する。この部分の比較をするＨＤＬ記述が、図６
の比較回路１４ｂに相当する。
【００３２】検証対象回路５'と検証回路６'をマージし
た後、テストパターンを生成して検証対象回路５'をチ
ェックする。検証回路出力値チェック部３で、内部デー
タベース８中の検証回路６'の出力に１が出力されるか
どうかを順序回路のテストパターン生成手法を用いて網
羅的に探索し、このパターンが存在すればそのパターン
列を、存在しなければ検証対象回路５'に誤りがないと
いうメッセージを検証結果として出力装置７に出力す
る。
た後、テストパターンを生成して検証対象回路５'をチ
ェックする。検証回路出力値チェック部３で、内部デー
タベース８中の検証回路６'の出力に１が出力されるか
どうかを順序回路のテストパターン生成手法を用いて網
羅的に探索し、このパターンが存在すればそのパターン
列を、存在しなければ検証対象回路５'に誤りがないと
いうメッセージを検証結果として出力装置７に出力す
る。
【００３３】検証動作の詳細な説明に入る前に、テスト
パターン生成手法について少し述べておく。
パターン生成手法について少し述べておく。
【００３４】本実施例に示される回路では、図６の出力
ポートｃｈｅｃｋ１１４ｃの出力が必ず０になるはずな
ので、ｃｈｅｃｋ１１４ｃの出力が１になるテストパタ
ーンを探すということになる。もし、そのようなテスト
パターンが存在しなければ、１になるパターンは存在し
ないということになる。
ポートｃｈｅｃｋ１１４ｃの出力が必ず０になるはずな
ので、ｃｈｅｃｋ１１４ｃの出力が１になるテストパタ
ーンを探すということになる。もし、そのようなテスト
パターンが存在しなければ、１になるパターンは存在し
ないということになる。
【００３５】そこで、ここで、出力ポートｃｈｅｃｋ１
１４ｃが０に縮退した場合の故障パターンを自動的に生
成できるかどうか回路を逆に辿って、ｃｈｅｃｋ１１４
ｃに絶対に１が出力されないことを確認してみる。
１４ｃが０に縮退した場合の故障パターンを自動的に生
成できるかどうか回路を逆に辿って、ｃｈｅｃｋ１１４
ｃに絶対に１が出力されないことを確認してみる。
【００３６】ｃｈｅｃｋ１１４ｃが縮退した故障を検出
するには、比較回路１４ｂの出力が１になる必要があ
る。比較回路１４ｂの出力が１になるには、ＦＦ１３ａ
とＦＦ１１ｃの入力が等しくないときなので、この比較
回路１４ｂへの入力はＦＦ１３ａへの入力が、 （ＦＦ
１３ａ＝１，ＦＦ１１ｃ＝０）または（ＦＦ１３ａ＝
０，ＦＦ１１ｃ＝１）のいずれかの組み合わせになる必
要がある。これらの条件を、条件１（１，０）と条件２
（０，１）とする。
するには、比較回路１４ｂの出力が１になる必要があ
る。比較回路１４ｂの出力が１になるには、ＦＦ１３ａ
とＦＦ１１ｃの入力が等しくないときなので、この比較
回路１４ｂへの入力はＦＦ１３ａへの入力が、 （ＦＦ
１３ａ＝１，ＦＦ１１ｃ＝０）または（ＦＦ１３ａ＝
０，ＦＦ１１ｃ＝１）のいずれかの組み合わせになる必
要がある。これらの条件を、条件１（１，０）と条件２
（０，１）とする。
【００３７】それでは、最初の条件１を探索してみる。
【００３８】ここで、ＦＦ１３ａ，ＦＦ１１ｃは、ＨＩ
ＧＨレベルのクロックが入力して始めて出力される順序
回路なので、この値が確定するには、１クロック前に溯
る必要がある。まず、ＦＦ１３ａの出力が１となるに
は、ＦＦ１３ａに入力するＡＮＤ回路１４ａの出力が１
になる必要がある。１４ａはＡＮＤ回路なので、１にな
るには、条件３（１０ｂ＝１，ＦＦ１１ａ＝１）になら
なければならない。一方、ＦＦ１１ｃの出力が０になる
には、その前段のＡＮＤ回路１２ａの出力が０にならな
ければならない。そのため、条件４（ＦＦ１１ａ＝０，
ＦＦ１１ｂ＝０）、条件５（ＦＦ１１ａ＝０，ＦＦ１１
ｂ＝１）、条件６（ＦＦ１１ａ＝１，ＦＦ１１ｂ＝０）
のいずれかが成り立つ必要がある。ここで、条件３と同
様に条件４，５，６のいずれかが同じクロックサイクル
で成立するテストパターンを探したいのであるが、その
ようなテストパターンは存在しえない。
ＧＨレベルのクロックが入力して始めて出力される順序
回路なので、この値が確定するには、１クロック前に溯
る必要がある。まず、ＦＦ１３ａの出力が１となるに
は、ＦＦ１３ａに入力するＡＮＤ回路１４ａの出力が１
になる必要がある。１４ａはＡＮＤ回路なので、１にな
るには、条件３（１０ｂ＝１，ＦＦ１１ａ＝１）になら
なければならない。一方、ＦＦ１１ｃの出力が０になる
には、その前段のＡＮＤ回路１２ａの出力が０にならな
ければならない。そのため、条件４（ＦＦ１１ａ＝０，
ＦＦ１１ｂ＝０）、条件５（ＦＦ１１ａ＝０，ＦＦ１１
ｂ＝１）、条件６（ＦＦ１１ａ＝１，ＦＦ１１ｂ＝０）
のいずれかが成り立つ必要がある。ここで、条件３と同
様に条件４，５，６のいずれかが同じクロックサイクル
で成立するテストパターンを探したいのであるが、その
ようなテストパターンは存在しえない。
【００３９】もう１つの条件２の場合もやはり探してい
たテストパターンは見つからず、ｃｈｅｃｋ１１４ｃに
は必ず"０"が出力される。
たテストパターンは見つからず、ｃｈｅｃｋ１１４ｃに
は必ず"０"が出力される。
【００４０】図９は、本実施例の検証動作を示す図であ
る。
る。
【００４１】それでは、本発明の第１の実施例の検証動
作を図１、図３、図６および図９を参照して詳細に説明
する。
作を図１、図３、図６および図９を参照して詳細に説明
する。
【００４２】検証しようとするＨＤＬで記述された検証
対象回路情報５を検証対象回路読み込み部１から読み込
む（ステップ１００）。ステップＳ１００で読み込んだ
検証対象回路情報５をこれと等価な論理表現に変換し
て、内部データベース８に格納する（ステップＳ１０
１）。検証回路合成部２から検証対象回路５'のチェッ
クをする検証回路６'を読み込む（ステップＳ１０
２）。ステップＳ１０２で内部データベース８に格納さ
れた検証対象回路５'にステップＳ１０２で読み込んだ
検証回路６'をマージして、内部データベース８に格納
する（ステップＳ１０３）。テストパターンを生成して
検証対象回路５'をチェックする（ステップＳ１０
４）。検証回路出力値チェック部３で検証回路６'の出
力を確認する（ステップＳ１０５）。ステップＳ１０４
で出力を確認した結果、エラーがない場合には、出力装
置７にエラーなしの検証結果を出力する（ステップＳ１
０６）。エラーがある場合には、エラーのあるテストパ
ターンを出力装置７に出力する（ステップＳ１０７）。
対象回路情報５を検証対象回路読み込み部１から読み込
む（ステップ１００）。ステップＳ１００で読み込んだ
検証対象回路情報５をこれと等価な論理表現に変換し
て、内部データベース８に格納する（ステップＳ１０
１）。検証回路合成部２から検証対象回路５'のチェッ
クをする検証回路６'を読み込む（ステップＳ１０
２）。ステップＳ１０２で内部データベース８に格納さ
れた検証対象回路５'にステップＳ１０２で読み込んだ
検証回路６'をマージして、内部データベース８に格納
する（ステップＳ１０３）。テストパターンを生成して
検証対象回路５'をチェックする（ステップＳ１０
４）。検証回路出力値チェック部３で検証回路６'の出
力を確認する（ステップＳ１０５）。ステップＳ１０４
で出力を確認した結果、エラーがない場合には、出力装
置７にエラーなしの検証結果を出力する（ステップＳ１
０６）。エラーがある場合には、エラーのあるテストパ
ターンを出力装置７に出力する（ステップＳ１０７）。
【００４３】なお、本実施例では、図５と図６に示すよ
うに、検出回路６'のｃｈｅｃｋ１１４ｃからは必ず"
０"が出力される回路構成をとっているが、必ずしもこ
れに限定される必要はなく、例えば、図１０と図１１に
示すように、出力ポートｃｈｅｃｋ２１５ｃから必ず"
１"が出力される検証回路６''回路構成にしてもよい。
このとき、回路構成は比較回路１５ｂを除き、図６と同
一である。
うに、検出回路６'のｃｈｅｃｋ１１４ｃからは必ず"
０"が出力される回路構成をとっているが、必ずしもこ
れに限定される必要はなく、例えば、図１０と図１１に
示すように、出力ポートｃｈｅｃｋ２１５ｃから必ず"
１"が出力される検証回路６''回路構成にしてもよい。
このとき、回路構成は比較回路１５ｂを除き、図６と同
一である。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
以下に記すような顕著な効果を奏する。
以下に記すような顕著な効果を奏する。
【００４５】（１）従来のネットリストやハードウェア
記述言語で検証回路の記述できるので、ユーザーが記述
しやすい。
記述言語で検証回路の記述できるので、ユーザーが記述
しやすい。
【００４６】（２）形式的検証をある出力が"１"になる
かどうかという問題に置き換えたことにより、順序回路
のテストパターン作成方法を仕様のチェックに使用でき
るので、従来に手法に比較してメモリを消費しない。
かどうかという問題に置き換えたことにより、順序回路
のテストパターン作成方法を仕様のチェックに使用でき
るので、従来に手法に比較してメモリを消費しない。
【図１】本発明の実施例の全体構成を示す図である。
【図２】本発明の検証対象回路のＨＤＬ記述例を示す図
である。
である。
【図３】図２のＨＤＬ記述を変換した論理表現を示す図
である。
である。
【図４】検証動作時に入力するテストパターン例を示す
図である。
図である。
【図５】検証回路のＨＤＬ記述を示す図である。
【図６】図５のＨＤＬ記述を変換した論理表現を示す図
である。
である。
【図７】検証対象回路と検証回路のマージの示す概念図
である。
である。
【図８】検証対象回路と検証回路のマージを示す図であ
る。
る。
【図９】本発明の実施例の検証動作を示す図である。
【図１０】ＦＦの状態を示す状態遷移図である。
【図１１】本発明の別の検証回路のＨＤＬ記述を示す図
である。
である。
【図１２】図１１のＨＤＬ記述を変換した論理表現を示
す図である。
す図である。
１ 検証対象回路読み込み部 ２ 検証回路合成部 ３ 検証回路出力値チェック部 ４ 入力装置 ５，５' 検証対象回路情報 ６，６'，６'' 検証回路情報 ７ 出力装置 ８ 内部データベース ９ データ処理装置 １０ テストパターン １０ａ，１０ｂ，１０ｃ 入力ポート １２ａ，１２ａ，１２ｂ 出力ポート １１ａ，１１ｂ，１１ｃ，１３ａ ＦＦ １２ａ，１４ａ ＡＮＤ回路 １２ｂ ＯＲ回路 １４ｂ，１５ｂ 比較回路 ４０ Ｉｕｐｕｔ状態 ４１ Ｈｏｌｄ状態 ４２ Ｏｕｔｐｕｔ状態
Claims (7)
- 【請求項１】 検証しようとする検証対象回路を読み込
み、論理表現に変換して内部データベースに格納する検
証対象回路読み込み部と、 前記検証対象回路を検証する検証回路を読み込み、論理
表現に変換して前記内部データベースに格納した前記検
証対象回路にマージする検証回路合成部と、 前記検証対象回路の検証を行い前記検証回路の出力によ
りエラーの有無を確認し、エラーがある場合には、その
テストパターンを出力装置に出力し、エラーがない場合
には、エラーなし情報を前記出力装置にする検出回路出
力値チェック部と、を具備することを特徴とする順序回
路の形式的検証装置。 - 【請求項２】 請求項１記載の順序回路の形式的検証装
置において、 前記検証対象回路は１つの入出力とクロック入力と有
し、前記入力に第１のポートが接続され、前記クロック
入力にクロックが入力すると前記入力からテストパター
ンを入力し、次のクロックが入力すると前記出力からテ
ストパターンを出力する第１のフリップフロップと、 １つの入出力とクロック入力とを有し、前記入力に前記
第１の入力ポートが接続され、前記クロック入力にクロ
ックが入力すると前記入力からテストパターンを入力
し、次のクロックが入力すると前記出力からテストパタ
ーンを出力する第２のフリップフロップと、 ２つの入力と１つの出力とを有し、前記第１の入力に前
記第２のフリップフロップの出力が接続され、前記第２
の入力に第２の入力ポートが接続され、前記第１および
第２の入力から入力したテストパターンの論理積をとる
第１の論理素子と、 １つの入出力とクロック入力とを有し、前記入力に前記
第２の論理素子の出力が接続され、前記クロック入力に
クロックが入力すると前記入力からテストパターンを入
力し、次のクロックが入力すると前記出力からテストパ
ターンを出力する第３のフリップフロップと、 ２つの入力と１つの出力とを有し、前記第１の入力に前
記第１のフリップフロップの出力が接続され、前記第２
の入力に前記第３のフリップフロップの出力が接続さ
れ、前記第１および第２の入力から入力したテストパタ
ーンの論理和をとる第２の論理素子と、を具備すること
を特徴とする順序回路の形式的検証装置。 - 【請求項３】 請求項１記載の順序回路の形式的検証装
置において、 前記検証回路は検証しようとする検証対象回路に対して
常にＬＯＷレベルを出力するように構成されており、２
つの入力と１つの出力とを有し、前記第１の入力に前記
第２の入力ポートが接続され、前記第２の入力に前記第
１のフリップフロップの出力が接続され、前記第１と第
２の入力の論理積をとる第３の論理素子と、 １つの入出力とクロック入力とを有し、前記入力に前記
第１の論理素子の出力が接続され、前記クロック入力に
最初のクロックが入力すると前記入力からテストパター
ンを入力し、次のクロックが入力すると前記出力からテ
ストパターンを出力する第４のフリップフロップと、 ２つの入力と１つの出力とを有し、前記第１の入力に前
記第４のフリップフロップの出力が接続され、前記第２
の入力に前記第３のフリップフロップの出力が接続さ
れ、前記第１と第２の入力から入力したテストパターン
を比較し、前記第１と第２の入力が等しくないときのみ
ＨＩＧＨレベルを出力し、等しいときＬＯＷレベルを出
力する第４の論理素子と、を具備することを特徴とする
順序回路の形式的検証装置。 - 【請求項４】 検証しようとする検証対象回路を読み込
み、論理表現に変換して内部データベースに格納する検
証対象回路読み込み部と、 前記検証対象回路を検証する検証回路を読み込み、論理
表現に変換して前記内部データベースに格納した前記検
証対象回路にマージする検証回路合成部と、 前記検証対象回路の検証を行い前記検証回路の出力を確
認し、エラーがある場合には、そのテストパターンを出
力装置に出力し、エラーがない場合には、エラーなし情
報を前記出力装置にする検出回路出力値チェック部とを
具備する順序回路の形式的検証方法であって、 前記対象回路読み込み部から検証しようとする検証対象
回路を読み込む第１のステップと、 前記第１のステップで読み込んだ検証対象回路を論理表
現に変換して内部データベースに格納する第２のステッ
プと、 前記検証回路合成部から前記検証対象回路を検証する検
証回路を読み込む第３のステップと、 前記第２のステップで格納した検証対象回路に前記第３
のステップで読み込んだ検証回路をマージする第４のス
テップと、 テストパターンを生成して、前記検証回路の出力を確認
する第５のステップと、 前記第５のステップでエラーがあることが確認された場
合には、エラーが検出されたテストパターンを前記出力
装置に出力する第６のステップと、 前記第５のステップでエラーがないことが確認された場
合には、前記出力装置にエラーなし検証結果を出力する
第７のステップと、を含むことを特徴とする順序回路の
形式的検証方法。 - 【請求項５】 検証しようとする検証対象回路を読み込
み、論理表現に変換して内部データベースに格納する検
証対象回路読み込み部と、前記検証対象回路を検証する
検証回路を読み込み、論理表現に変換して前記内部デー
タベースに格納した前記検証対象回路にマージする検証
回路合成部と、前記検証対象回路の検証を行い前記検証
回路の出力を確認し、エラーがある場合には、そのテス
トパターンを出力装置に出力し、エラーがない場合に
は、エラーなし情報を前記出力装置にする検出回路出力
値チェック部と、を具備し、 前記検証対象回路は１つの入出力とクロック入力と有
し、前記入力に第１のポートが接続され、前記クロック
入力にクロックが入力すると前記入力からテストパター
ンを入力し、次のクロックが入力すると前記出力からテ
ストパターンを出力する第１のフリップフロップと、１
つの入出力とクロック入力とを有し、前記入力に前記第
１の入力ポートが接続され、前記クロック入力にクロッ
クが入力すると前記入力からテストパターンを入力し、
次のクロックが入力すると前記出力からテストパターン
を出力する第２のフリップフロップと、２つの入力と１
つの出力とを有し、前記第１の入力に前記第２のフリッ
プフロップの出力が接続され、前記第２の入力に第２の
入力ポートが接続され、前記第１および第２の入力から
入力したテストパターンの論理積をとる第１の論理素子
と、１つの入出力とクロック入力とを有し、前記入力に
前記第２の論理素子の出力が接続され、前記クロック入
力にクロックが入力すると前記入力からテストパターン
を入力し、次のクロックが入力すると前記出力からテス
トパターンを出力する第３のフリップフロップと、２つ
の入力と１つの出力とを有し、前記第１の入力に前記第
１のフリップフロップの出力が接続され、前記第２の入
力に前記第３のフリップフロップの出力が接続され、前
記第１および第２の入力から入力したテストパターンの
論理和をとる第２の論理素子と、を具備する順序回路の
形式的検証方法であって、 前記第３の論理素子へのクロック入力がＨＩＧＨレベル
であれば、前記第１のフリップフロップの内容と前記第
２の入力から入力したテストパターンの論理積をとって
前記第４のフリップフロップに入力し、前記入力したク
ロックがＨＩＧＨレベルでなければ、前記第３の論理素
子から入力したテストパターンを前記第４のフリップフ
ロップに保持する第１のステップと、 前記第４のフリップフロップの出力と前記第３のフリッ
プフロップの出力とを前記第４の論理素子で比較し、等
しくなければＨＩＧＨレベルを出力する第２のステップ
と 、を含むことを特徴とする順序回路の形式的検証方
法。 - 【請求項６】 請求項１記載の順序回路の形式的検証装
置において、 前記検証回路は、検証しようとする検証対象回路に対し
て常にＨＩＧＨレベルを出力するように構成されてお
り、前記検証回路は２つの入力と１つの出力とを有し、
前記第１の入力に前記第２の入力ポートが接続され、前
記第２の入力に前記第１のフリップフロップの出力が接
続され、前記第１と第２の入力の論理積をとる第３の論
理素子と、 １つの入出力とクロック入力とを有し、前記入力に前記
第１の論理素子の出力が接続され、前記クロック入力に
最初のクロックが入力すると前記入力からテストパター
ンを入力し、次のクロックが入力すると前記出力からテ
ストパターンを出力する第４のフリップフロップと、 ２つの入力と１つの出力とを有し、前記第１の入力に前
記第４のフリップフロップの出力が接続され、前記第２
の入力に前記第３のフリップフロップの出力が接続さ
れ、前記第１と第２の入力から入力したテストパターン
を比較し、前記第１と第２の入力が等しくときのみＨＩ
ＧＨレベルを出力する第５の論理素子と、を具備するこ
とを特徴とする順序回路の形式的検証装置。 - 【請求項７】 検証しようとする検証対象回路を読み込
み、論理表現に変換して内部データベースに格納する検
証対象回路読み込み部と、前記検証対象回路を検証する
検証回路を読み込み、論理表現に変換して前記内部デー
タベースに格納した前記検証対象回路にマージする検証
回路合成部と、前記検証対象回路の検証を行い前記検証
回路の出力を確認し、エラーがある場合には、そのテス
トパターンを出力装置に出力し、エラーがない場合に
は、エラーなし情報を前記出力装置にする検出回路出力
値チェック部と、を具備し、 前記検証回路は２つの入力と１つの出力とを有し、前記
第１の入力に前記第２の入力ポートが接続され、前記第
２の入力に前記第１のフリップフロップの出力が接続さ
れ、前記第１と第２の入力の論理積をとる第３の論理素
子と、１つの入出力とクロック入力とを有し、前記入力
に前記第１の論理素子の出力が接続され、前記クロック
入力に最初のクロックが入力すると前記入力からテスト
パターンを入力し、次のクロックが入力すると前記出力
からテストパターンを出力する第４のフリップフロップ
と、２つの入力と１つの出力とを有し、前記第１の入力
に前記第４のフリップフロップの出力が接続され、前記
第２の入力に前記第３のフリップフロップの出力が接続
され、前記第１と第２の入力から入力したテストパター
ンを比較し、前記第１と第２の入力が等しくときのみＨ
ＩＧＨレベルを出力する第５の論理素子と、を具備する
順序回路の形式的検証方法であって、 前記第３の論理素子へのクロック入力がＨＩＧＨレベル
であれば、前記第１のフリップフロップの内容と前記第
２の入力から入力したテストパターンの論理積をとって
前記第４のフリップフロップに入力し、前記入力したク
ロックがＨＩＧＨレベルでなければ、前記第３の論理素
子から入力したテストパターンを前記第４のフリップフ
ロップに保持する第１のステップと、 前記第４のフリップフロップの出力と前記第３のフリッ
プフロップの出力とを前記第５の論理素子で比較し、等
しければＨＩＧＨレベルを出力する第２のステップと
、を含むことを特徴とする順序回路の形式的検証方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129077A JPH11328237A (ja) | 1998-05-12 | 1998-05-12 | 順序回路の形式的検証装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129077A JPH11328237A (ja) | 1998-05-12 | 1998-05-12 | 順序回路の形式的検証装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328237A true JPH11328237A (ja) | 1999-11-30 |
Family
ID=15000515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10129077A Pending JPH11328237A (ja) | 1998-05-12 | 1998-05-12 | 順序回路の形式的検証装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11328237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100365638C (zh) * | 2004-09-03 | 2008-01-30 | 华为技术有限公司 | 一种电路原理图标准化分析方法及装置 |
-
1998
- 1998-05-12 JP JP10129077A patent/JPH11328237A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100365638C (zh) * | 2004-09-03 | 2008-01-30 | 华为技术有限公司 | 一种电路原理图标准化分析方法及装置 |
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