JPH0916334A - ディジタル／アナログ変換装置 - Google Patents
ディジタル／アナログ変換装置Info
- Publication number
- JPH0916334A JPH0916334A JP16502295A JP16502295A JPH0916334A JP H0916334 A JPH0916334 A JP H0916334A JP 16502295 A JP16502295 A JP 16502295A JP 16502295 A JP16502295 A JP 16502295A JP H0916334 A JPH0916334 A JP H0916334A
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- Japan
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- digital data
- digital
- data
- cpu
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Abstract
(57)【要約】
【目的】 ＣＰＵのソフトウェア処理によりディジタル
データを生成してＤ／Ａ変換する場合、ＣＰＵの誤動作
により生じるディジタルデータの誤りに起因する誤アナ
ログ出力を防止する。 【構成】 ＣＰＵ１の２つの出力ポート２，３からは、
ＣＰＵ正常時には同一データが、異常時には異なるデー
タが夫々生成される様にＣＰＵ１を予め構成しておく。
比較器４で両データａ，ｂが一致したときのみデータａ
をラッチ５でラッチしてＤ／Ａ変換器６でアナログ化す
る。ＣＰＵ１の異常時には、データａ，ｂは異なるの
で、ラッチされることなくよって誤ったアナログ出力も
得られない。
データを生成してＤ／Ａ変換する場合、ＣＰＵの誤動作
により生じるディジタルデータの誤りに起因する誤アナ
ログ出力を防止する。 【構成】 ＣＰＵ１の２つの出力ポート２，３からは、
ＣＰＵ正常時には同一データが、異常時には異なるデー
タが夫々生成される様にＣＰＵ１を予め構成しておく。
比較器４で両データａ，ｂが一致したときのみデータａ
をラッチ５でラッチしてＤ／Ａ変換器６でアナログ化す
る。ＣＰＵ１の異常時には、データａ，ｂは異なるの
で、ラッチされることなくよって誤ったアナログ出力も
得られない。
Description
【０００１】
【産業上の利用分野】本発明はディジタル／アナログ変
換装置に関し、特に被監視装置からの監視情報等の外部
事象を取込んでソフトウェア処理にてディジタルデータ
を生成しこのディジタルデータをアナログ信号に変換す
るようにしたディジタル／アナログ（Ｄ／Ａ）変換装置
に関するものである。
換装置に関し、特に被監視装置からの監視情報等の外部
事象を取込んでソフトウェア処理にてディジタルデータ
を生成しこのディジタルデータをアナログ信号に変換す
るようにしたディジタル／アナログ（Ｄ／Ａ）変換装置
に関するものである。
【０００２】
【従来の技術】従来のこの種のＤ／Ａ変換装置の概略を
図７に示す。図７において、ＣＰＵ１は図示せぬ被監視
装置からの監視情報を取込んで出力ポート２からその監
視情報に対応したディジタルデータを生成して出力する
機能を有している。この機能実現のために、監視情報か
らディジタルデータを生成する処理用ソフトウェアを有
し、このソフトウェアによりＣＰＵ１は動作することに
なる。
図７に示す。図７において、ＣＰＵ１は図示せぬ被監視
装置からの監視情報を取込んで出力ポート２からその監
視情報に対応したディジタルデータを生成して出力する
機能を有している。この機能実現のために、監視情報か
らディジタルデータを生成する処理用ソフトウェアを有
し、このソフトウェアによりＣＰＵ１は動作することに
なる。
【０００３】こうして生成されたディジタルデータはＤ
／Ａ変換器６によりアナログ信号に変換されて外部へ出
力されて被監視装置の各種制御が行われるようになって
いる。
／Ａ変換器６によりアナログ信号に変換されて外部へ出
力されて被監視装置の各種制御が行われるようになって
いる。
【０００４】
【発明が解決しようとする課題】この様なソフトウェア
で動作するＣＰＵを用いたＤ／Ａ変換装置においては、
ＣＰＵの暴走等によるソフトウェアの異常時には、異常
アナログ出力信号が外部へ導出され、被監視装置の制御
が正しく行われないという問題がある。
で動作するＣＰＵを用いたＤ／Ａ変換装置においては、
ＣＰＵの暴走等によるソフトウェアの異常時には、異常
アナログ出力信号が外部へ導出され、被監視装置の制御
が正しく行われないという問題がある。
【０００５】本発明の目的は、ＣＰＵの誤動作や暴走に
起因するＣＰＵの出力ポートからのディジタルデータの
異常出力を防止して、Ｄ／Ａ変換部からの異常アナログ
信号が出力されるのをなくすことができるＤ／Ａ変換装
置を提供することである。
起因するＣＰＵの出力ポートからのディジタルデータの
異常出力を防止して、Ｄ／Ａ変換部からの異常アナログ
信号が出力されるのをなくすことができるＤ／Ａ変換装
置を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、ソフト
ウェア処理により決定されるディジタルデータ出力をア
ナログ信号に変換するようにしたディジタル／アナログ
変換装置であって、ある外部事象を取込みつつ動作して
そのときの外部事象に夫々対応したディジタルデータを
生成してこのディジタルデータに基づき一対の第１及び
第２のディジタルデータを生成するディジタルデータ生
成手段と、前記一対の第１及び第２のディジタルテータ
が互いに一致した時のみいずれか一方を取込む保持手段
と、この保持出力をアナログ信号に変換する変換手段と
を含むことを特徴とするディジタル／アナログ変換装置
が得られる。
ウェア処理により決定されるディジタルデータ出力をア
ナログ信号に変換するようにしたディジタル／アナログ
変換装置であって、ある外部事象を取込みつつ動作して
そのときの外部事象に夫々対応したディジタルデータを
生成してこのディジタルデータに基づき一対の第１及び
第２のディジタルデータを生成するディジタルデータ生
成手段と、前記一対の第１及び第２のディジタルテータ
が互いに一致した時のみいずれか一方を取込む保持手段
と、この保持出力をアナログ信号に変換する変換手段と
を含むことを特徴とするディジタル／アナログ変換装置
が得られる。
【０００７】
【作用】被監視装置からの監視情報等の外部事象に基づ
いてソフトウェア処理にてディジタルデータを生成する
場合、同一の一対のディジタルデータを並列に生成する
様にしておき、ＣＰＵの正常時にはこれ等一対のディジ
タルデータは同一となるが、異常時には互いに異なるデ
ータとなることを利用して、両データが一致したときの
み一方のデータをラッチしてこれをＤ／Ａ変換するよう
にしている。
いてソフトウェア処理にてディジタルデータを生成する
場合、同一の一対のディジタルデータを並列に生成する
様にしておき、ＣＰＵの正常時にはこれ等一対のディジ
タルデータは同一となるが、異常時には互いに異なるデ
ータとなることを利用して、両データが一致したときの
み一方のデータをラッチしてこれをＤ／Ａ変換するよう
にしている。
【０００８】
【実施例】以下に本発明の実施例について図面を用いて
説明する。
説明する。
【０００９】図１は本発明の実施例のブロック図であ
る。ＣＰＵ１は２つの出力ポート２，３を有しており、
監視情報等の外部事象（図示せず）を入力としてこの外
部事象に基づいてソフトウェア処理にてディジタルデー
タａ，ｂを生成して２つの出力ポート２，３へ夫々出力
するものである。この場合、ＣＰＵ１が正常であれば、
２つのポート２，３へ夫々出力されるデータａ，ｂは同
一ディジタルデータであるが、ＣＰＵの異常時には互い
に異なるディジタルデータとなる様なディジタルデータ
生成機能を有するものとする。
る。ＣＰＵ１は２つの出力ポート２，３を有しており、
監視情報等の外部事象（図示せず）を入力としてこの外
部事象に基づいてソフトウェア処理にてディジタルデー
タａ，ｂを生成して２つの出力ポート２，３へ夫々出力
するものである。この場合、ＣＰＵ１が正常であれば、
２つのポート２，３へ夫々出力されるデータａ，ｂは同
一ディジタルデータであるが、ＣＰＵの異常時には互い
に異なるディジタルデータとなる様なディジタルデータ
生成機能を有するものとする。
【００１０】具体的には、例えば図２に示す処理フロー
チャートに従って生成されるディジタルデータａ，ｂが
用いられる。図２を参照すると、被監視装置からある監
視情報が入力されると（ステップ２１）、予め定められ
た処理手順に従ってディジタルデータが生成される（ス
テップ２２）。
チャートに従って生成されるディジタルデータａ，ｂが
用いられる。図２を参照すると、被監視装置からある監
視情報が入力されると（ステップ２１）、予め定められ
た処理手順に従ってディジタルデータが生成される（ス
テップ２２）。
【００１１】こうして生成されたディジタルデータはメ
モリ（図示せず）内の互いに異なる２つの領域（アドレ
ス）へ格納される（ステップ２３）。しかる後に、この
メモリから夫々ディジタルデータが読出され（ステップ
２４）、図１のＣＰＵ１の出力ポート２，３へ夫々出力
される。
モリ（図示せず）内の互いに異なる２つの領域（アドレ
ス）へ格納される（ステップ２３）。しかる後に、この
メモリから夫々ディジタルデータが読出され（ステップ
２４）、図１のＣＰＵ１の出力ポート２，３へ夫々出力
される。
【００１２】各出力ポート２，３からの各ディジタルデ
ータａ，ｂは比較器４へ入力されて一致不一致が判断さ
れる。一致したときには一致信号ｃが生成されＤ−Ｆ／
Ｆ（Ｄフリップフロップ）回路５のクロックＣＬＫ入力
とされる。
ータａ，ｂは比較器４へ入力されて一致不一致が判断さ
れる。一致したときには一致信号ｃが生成されＤ−Ｆ／
Ｆ（Ｄフリップフロップ）回路５のクロックＣＬＫ入力
とされる。
【００１３】このＤ−Ｆ／Ｆ回路５は、このクロックＣ
ＬＫのタイミングにて、出力ポートからのディジタルデ
ータａがラッチされる。このラッチ出力ｄはＤ／Ａ変換
器６にてアナログ信号となって出力される。
ＬＫのタイミングにて、出力ポートからのディジタルデ
ータａがラッチされる。このラッチ出力ｄはＤ／Ａ変換
器６にてアナログ信号となって出力される。
【００１４】図３は図１のブロックの動作手順を示す処
理フローチャートであり、ＣＰＵ１が正常の場合には図
４のタイムチャートに従って動作する。すなわち、ＣＰ
Ｕが正常に動作していれば、図２に示した処理フローか
らも明らかな如く、メモリからの２つの読出しデータ
ａ，ｂは共に等しいはずである。
理フローチャートであり、ＣＰＵ１が正常の場合には図
４のタイムチャートに従って動作する。すなわち、ＣＰ
Ｕが正常に動作していれば、図２に示した処理フローか
らも明らかな如く、メモリからの２つの読出しデータ
ａ，ｂは共に等しいはずである。
【００１５】従って、両出力ポートからの出力データ
ａ，ｂの一致が時刻ｔ２，ｔ４，ｔ６で夫々検出されて
出力ポート２の各データｘ，ｙ，ｚが順次ｔ２，ｔ４，
ｔ６の各一致タイミングでＤ−Ｆ／Ｆ回路５へラッチさ
れることになる（ステップ３１〜３５）。そして、これ
等ラッチ出力はＤ／Ａ変換器６へ夫々入力されてアナロ
グ信号に順次変換されるのである（ステップ３６）。
ａ，ｂの一致が時刻ｔ２，ｔ４，ｔ６で夫々検出されて
出力ポート２の各データｘ，ｙ，ｚが順次ｔ２，ｔ４，
ｔ６の各一致タイミングでＤ−Ｆ／Ｆ回路５へラッチさ
れることになる（ステップ３１〜３５）。そして、これ
等ラッチ出力はＤ／Ａ変換器６へ夫々入力されてアナロ
グ信号に順次変換されるのである（ステップ３６）。
【００１６】図５はＣＰＵ１が異常の場合の各部の動作
タイミングチャートであり、図５の時刻ｔ２〜ｔ３の間
でＣＰＵ１が異常になったとする。すると、図２のフロ
ーチャートからも明らかな如く、出力ポート２，３から
出力されるディジタルデータａ，ｂの間の同一性は保証
されなくなる。
タイミングチャートであり、図５の時刻ｔ２〜ｔ３の間
でＣＰＵ１が異常になったとする。すると、図２のフロ
ーチャートからも明らかな如く、出力ポート２，３から
出力されるディジタルデータａ，ｂの間の同一性は保証
されなくなる。
【００１７】なぜなら、図２のフローチャートを制御す
るソフトウェアが正常に実行されなくなるために、ステ
ップ２３やステップ２４におけるメモリへの書込み読出
しの制御（アドレス等の制御）が異常となり、メモリか
らは夫々全く異なるアトランダムな２つのデータが読出
されることになり、両データが一致する確率は極めて小
となる（図３のステップ３４）。
るソフトウェアが正常に実行されなくなるために、ステ
ップ２３やステップ２４におけるメモリへの書込み読出
しの制御（アドレス等の制御）が異常となり、メモリか
らは夫々全く異なるアトランダムな２つのデータが読出
されることになり、両データが一致する確率は極めて小
となる（図３のステップ３４）。
【００１８】この状態が図５のデータＡ及びＢとして示
されており、よって時刻ｔ２，ｔ３では比較器４から一
致信号ｃは出力されることはなく、その結果、図５の期
間Ｔの間は前のデータＷがＤ−Ｆ／Ｆ回路５にそのまま
保持されることになり、誤ったデータはラッチされない
のである（ステップ３７）。
されており、よって時刻ｔ２，ｔ３では比較器４から一
致信号ｃは出力されることはなく、その結果、図５の期
間Ｔの間は前のデータＷがＤ−Ｆ／Ｆ回路５にそのまま
保持されることになり、誤ったデータはラッチされない
のである（ステップ３７）。
【００１９】図６は図１のＣＰＵ１の機能の他の例を示
す処理フローであり、図２の例では単一のソフトウェア
を動作させているが、この例では、同一のソフトウェア
を並列に動作させて２つのディジタルデータａ，ｂを得
るものである。
す処理フローであり、図２の例では単一のソフトウェア
を動作させているが、この例では、同一のソフトウェア
を並列に動作させて２つのディジタルデータａ，ｂを得
るものである。
【００２０】図６を参照すると、監視情報の入力に応答
して（ステップ６１）、２つのソフトウェアの各ディジ
タルデータ生成ステップ６２，６３にて夫々独立にディ
ジタルデータを生成する様にしておく。そして、各ディ
ジタルデータはメモリ（同一のメモリでも異なるメモリ
でも良い）へ夫々書込まれ（ステップ６４，６５）、し
かる後にこれ等メモリから夫々データが読出されること
により、出力ポート１，２へ供給される（ステップ６
６，６７）。
して（ステップ６１）、２つのソフトウェアの各ディジ
タルデータ生成ステップ６２，６３にて夫々独立にディ
ジタルデータを生成する様にしておく。そして、各ディ
ジタルデータはメモリ（同一のメモリでも異なるメモリ
でも良い）へ夫々書込まれ（ステップ６４，６５）、し
かる後にこれ等メモリから夫々データが読出されること
により、出力ポート１，２へ供給される（ステップ６
６，６７）。
【００２１】この例でも、ＣＰＵ１への誤動作により、
ステップ６２，６３や、ステップ６４、６５やステップ
６６、６７等において、互いに同一処理が行われなくな
り、出力ポートには異なるデータａ，ｂが出力される確
率は極めて高くなることは明白である。
ステップ６２，６３や、ステップ６４、６５やステップ
６６、６７等において、互いに同一処理が行われなくな
り、出力ポートには異なるデータａ，ｂが出力される確
率は極めて高くなることは明白である。
【００２２】
【発明の効果】叙上の如く、本発明によれば、ＣＰＵの
誤動作によるディジタルデータの異常を検出してその時
のディジタルデータをＡ／Ｄ変換部へ供給しない様にし
ているので、異常アナログの出力を防止できるという効
果がある。
誤動作によるディジタルデータの異常を検出してその時
のディジタルデータをＡ／Ｄ変換部へ供給しない様にし
ているので、異常アナログの出力を防止できるという効
果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のＣＰＵ１の動作処理フローの一例を示す
図である。
図である。
【図３】図１の実施例の動作を示すフローチャートであ
る。
る。
【図４】ＣＰＵ正常時の図１の各部動作を示すタイミン
グチャートである。
グチャートである。
【図５】ＣＰＵ異常時の図１の各部動作を示すタイミン
グチャートである。
グチャートである。
【図６】図１のＣＰＵ１の動作処理フローの他の例を示
す図である。
す図である。
【図７】従来のＤ／Ａ変換装置の概略ブロック図であ
る。
る。
１ ＣＰＵ ２，３ 出力ポート ４ 比較器 ５ Ｄ−Ｆ／Ｆ回路 ６ Ｄ／Ａ変換器
Claims (4)
- 【請求項１】 ソフトウェア処理により決定されるディ
ジタルデータ出力をアナログ信号に変換するようにした
ディジタル／アナログ変換装置であって、ある外部事象
を取込みつつ動作してそのときの外部事象に夫々対応し
たディジタルデータを生成してこのディジタルデータに
基づき一対の第１及び第２のディジタルデータを生成す
るディジタルデータ生成手段と、前記一対の第１及び第
２のディジタルテータが互いに一致した時のみいずれか
一方を取込む保持手段と、この保持出力をアナログ信号
に変換する変換手段とを含むことを特徴とするディジタ
ル／アナログ変換装置。 - 【請求項２】 前記ディジタルデータ生成手段は、前記
外部事象に対応したデイジタルデータを生成する手段
と、このディジタルデータをメモリの互いに異なる第１
及び第２の領域に夫々書込む手段と、このメモリ内の前
記第１及び第２の領域からディジタルデータを夫々読出
して前記第１及び第２のディジタルデータとして出力す
る手段と、これ等各手段を制御するソフトウェア制御手
段とを有することを特徴とする請求項１記載のディジタ
ル／アナログ変換装置。 - 【請求項３】 前記ディジタルデータ生成手段は、前記
外部事象を夫々入力として互いに並列動作しつつ同一手
順で前記第１及び第２のディジタルデータを生成する第
１及び第２のソフトウェア制御手段を有することを特徴
とする請求項１記載のディジタル／アナログ変換装置。 - 【請求項４】 前記保持手段は、前記第１及び第２のデ
ィジタルデータを比較する比較器と、この比較出力が一
致を示したときに前記第１及び第２のディジタルデータ
の一方をラッチするラッチ回路とを有することを特徴と
する請求項１〜３いずれか記載のディジタル／アナログ
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16502295A JPH0916334A (ja) | 1995-06-30 | 1995-06-30 | ディジタル／アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16502295A JPH0916334A (ja) | 1995-06-30 | 1995-06-30 | ディジタル／アナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916334A true JPH0916334A (ja) | 1997-01-17 |
Family
ID=15804363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16502295A Withdrawn JPH0916334A (ja) | 1995-06-30 | 1995-06-30 | ディジタル／アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0916334A (ja) |
-
1995
- 1995-06-30 JP JP16502295A patent/JPH0916334A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |