JP3137089B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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Description
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特にリセット解除時のクロック端子のレベル
に応じて２種類のテストモードを実行可能なマイクロコ
ンピュータに関する。
タに関し、特にリセット解除時のクロック端子のレベル
に応じて２種類のテストモードを実行可能なマイクロコ
ンピュータに関する。
【０００２】
【従来の技術】従来の少数ピンパッケージのマイクロコ
ンピュータにあっては、その機能を確認するためにテス
トモードが必要となり、そのためにテスト専用端子およ
びリセット端子が付加されていた。従来技術にかかる構
成例には図７に示すようなものがある。マイクロコンピ
ュータ１は、テスト専用端子１０と、リセット端子１２
と、１本以上の命令挿入端子１３と、この命令挿入端子
１３のデータをＣＰＵのバス幅の命令コードに変換する
第２の制御回路２６と、ＣＰＵ２１と、セレクタ２５
と、メモリ２３と、第１の制御回路２４を内蔵してい
る。
ンピュータにあっては、その機能を確認するためにテス
トモードが必要となり、そのためにテスト専用端子およ
びリセット端子が付加されていた。従来技術にかかる構
成例には図７に示すようなものがある。マイクロコンピ
ュータ１は、テスト専用端子１０と、リセット端子１２
と、１本以上の命令挿入端子１３と、この命令挿入端子
１３のデータをＣＰＵのバス幅の命令コードに変換する
第２の制御回路２６と、ＣＰＵ２１と、セレクタ２５
と、メモリ２３と、第１の制御回路２４を内蔵してい
る。
【０００３】この場合の第１の制御回路２４は、テスト
専用端子１０およびリセット端子１２を入力として、テ
ストモード信号１９を出力する。第１の制御回路２４の
構成例を図８に即して説明する。この第１の制御回路２
４は、データ入力をテスト専用端子１０に、クロックを
リセット端子１２に、それぞれ入力することにより、テ
ストモード信号１９を出力するゲーテッドラッチ２０に
よって構成される。
専用端子１０およびリセット端子１２を入力として、テ
ストモード信号１９を出力する。第１の制御回路２４の
構成例を図８に即して説明する。この第１の制御回路２
４は、データ入力をテスト専用端子１０に、クロックを
リセット端子１２に、それぞれ入力することにより、テ
ストモード信号１９を出力するゲーテッドラッチ２０に
よって構成される。
【０００４】図９は、かかる構成による第１の制御回路
２４のタイミングチャートを示すものである。テストモ
ード信号１９には、リセット解除時のテスト専用端子の
レベルが保持される。このような従来のマイクロコンピ
ュータは以下の問題点を含んでいた。一般的に、マイク
ロコンピュータはテスト時間短縮およびテストパターン
の自由度を高めるために、外部から命令コードを入力し
てテストが行われる。一般に、数１００本も端子を具備
する大規模のマイクロコンピュータの場合は、この命令
挿入用の端子はテスト専用として割り当てられる。しか
し、１００ピン以下程度の少数ピンのマイクロコンピュ
ータにおいては、ユーザ機能端子と兼用するのが一般的
である。上述した従来のマイクロコンピュータにあって
は、ユーザ機能端子と兼用している１本以上の命令挿入
端子に対する命令挿入によってはテストすることができ
ず、予め内部メモリに格納されたテストパターンしか実
行できないという問題点を有していた。
２４のタイミングチャートを示すものである。テストモ
ード信号１９には、リセット解除時のテスト専用端子の
レベルが保持される。このような従来のマイクロコンピ
ュータは以下の問題点を含んでいた。一般的に、マイク
ロコンピュータはテスト時間短縮およびテストパターン
の自由度を高めるために、外部から命令コードを入力し
てテストが行われる。一般に、数１００本も端子を具備
する大規模のマイクロコンピュータの場合は、この命令
挿入用の端子はテスト専用として割り当てられる。しか
し、１００ピン以下程度の少数ピンのマイクロコンピュ
ータにおいては、ユーザ機能端子と兼用するのが一般的
である。上述した従来のマイクロコンピュータにあって
は、ユーザ機能端子と兼用している１本以上の命令挿入
端子に対する命令挿入によってはテストすることができ
ず、予め内部メモリに格納されたテストパターンしか実
行できないという問題点を有していた。
【０００５】また、テストピンを設けることなしに、既
存のクリア端子とクロック端子のみを用いるテスト回路
が開示されている（特開平３−１５４８８２号公報）。
しかし、このようなテスト回路の構成には多くの要素を
必要とする。
存のクリア端子とクロック端子のみを用いるテスト回路
が開示されている（特開平３−１５４８８２号公報）。
しかし、このようなテスト回路の構成には多くの要素を
必要とする。
【０００６】
【発明が解決しようとする課題】本発明は、以上のよう
な従来技術の問題点を解決し、簡潔な構成でありながら
クロック端子のレベルに応じて２種類のテストモードが
可能であるマイクロコンピュータを提供することを課題
とする。
な従来技術の問題点を解決し、簡潔な構成でありながら
クロック端子のレベルに応じて２種類のテストモードが
可能であるマイクロコンピュータを提供することを課題
とする。
【０００７】
【課題を解決するための手段】本発明の課題は、テスト
専用端子と、リセット端子と、クロック端子と、を具備
するマイクロコンピュータであって、リセット解除時に
前記テスト専用端子がアクティブレベルの場合は、前記
クロック端子のレベルにより、第１のテストモード信号
または第２のテストモード信号のいずれか一方がアクテ
ィブとなり、リセット解除時に前記テスト専用端子がイ
ンアクティブの場合には、第１のテストモード信号およ
び第２のテストモード信号のいずれをもインアクティブ
とするテストモード制御回路を内蔵する、マイクロコン
ピュータによって解決される。
専用端子と、リセット端子と、クロック端子と、を具備
するマイクロコンピュータであって、リセット解除時に
前記テスト専用端子がアクティブレベルの場合は、前記
クロック端子のレベルにより、第１のテストモード信号
または第２のテストモード信号のいずれか一方がアクテ
ィブとなり、リセット解除時に前記テスト専用端子がイ
ンアクティブの場合には、第１のテストモード信号およ
び第２のテストモード信号のいずれをもインアクティブ
とするテストモード制御回路を内蔵する、マイクロコン
ピュータによって解決される。
【０００８】また、この場合の前記テストモード制御回
路は、前記リセット端子がアクティブである時のテスト
専用端子のレベルを保持する第１の記憶手段と、テスト
専用端子がアクティブである時のクロック端子の信号を
出力するか否かを制御する第１の制御回路と、前記リセ
ット端子がアクティブである場合の前記第１の制御回路
の出力レベルを保持する第２の記憶手段と、前記第１の
記憶手段の出力がアクティブである場合に前記第２の記
憶手段により第１のテストモード信号または第２のテス
トモード信号のいずれかをアクティブにするセレクタ
と、により構成することができる。
路は、前記リセット端子がアクティブである時のテスト
専用端子のレベルを保持する第１の記憶手段と、テスト
専用端子がアクティブである時のクロック端子の信号を
出力するか否かを制御する第１の制御回路と、前記リセ
ット端子がアクティブである場合の前記第１の制御回路
の出力レベルを保持する第２の記憶手段と、前記第１の
記憶手段の出力がアクティブである場合に前記第２の記
憶手段により第１のテストモード信号または第２のテス
トモード信号のいずれかをアクティブにするセレクタ
と、により構成することができる。
【０００９】さらに、前記テストモード制御回路は、前
記リセット端子がアクティブである場合のテスト専用端
子のレベルを保持する第１の記憶手段と、前記テスト専
用端子がアクティブである場合に前記クロック端子の信
号を出力制御する第１の制御回路と、前記リセット端子
がアクティブである場合に前記第１の制御回路の出力レ
ベルを保持する第２の記憶手段と、前記第１の記憶手段
の出力がアクティブである場合に前記テスト専用端子の
レベルを出力する第２の制御回路と、前記第２の制御回
路の出力がアクティブである場合に前記第２の記憶手段
により第１のテストモード信号または第２のテストモー
ド信号のいずれかをアクティブにするセレクタと、によ
り構成することができる。
記リセット端子がアクティブである場合のテスト専用端
子のレベルを保持する第１の記憶手段と、前記テスト専
用端子がアクティブである場合に前記クロック端子の信
号を出力制御する第１の制御回路と、前記リセット端子
がアクティブである場合に前記第１の制御回路の出力レ
ベルを保持する第２の記憶手段と、前記第１の記憶手段
の出力がアクティブである場合に前記テスト専用端子の
レベルを出力する第２の制御回路と、前記第２の制御回
路の出力がアクティブである場合に前記第２の記憶手段
により第１のテストモード信号または第２のテストモー
ド信号のいずれかをアクティブにするセレクタと、によ
り構成することができる。
【００１０】本発明の課題は、また、ＣＰＵと、メモリ
と、テスト時に命令を挿入する少なくとも１本以上の端
子を２系統備え、該２系統の端子から挿入される各々の
命令コード、または前記メモリからの命令コードの三者
の中のいずれを実行すべきかを、第１のテストモード信
号および第２のテストモード信号に応じて選択するセレ
クタと、を内蔵するマイクロコンピュータによって有利
に解決することができる。
と、テスト時に命令を挿入する少なくとも１本以上の端
子を２系統備え、該２系統の端子から挿入される各々の
命令コード、または前記メモリからの命令コードの三者
の中のいずれを実行すべきかを、第１のテストモード信
号および第２のテストモード信号に応じて選択するセレ
クタと、を内蔵するマイクロコンピュータによって有利
に解決することができる。
【００１１】本発明にかかるマイクロコンピュータは、
テスト用のモード設定にクロック端子のレベルを用い、
リセット解除時のクロック端子のレベルにより２種類の
テストモードを内蔵することを特徴とする。マイクロコ
ンピュータのテストは、端子から命令を挿入しテストを
行うことが一般的である。この命令を挿入する端子がユ
ーザ機能と兼用である場合、命令挿入用端子の命令挿入
テストはできない欠点があった。
テスト用のモード設定にクロック端子のレベルを用い、
リセット解除時のクロック端子のレベルにより２種類の
テストモードを内蔵することを特徴とする。マイクロコ
ンピュータのテストは、端子から命令を挿入しテストを
行うことが一般的である。この命令を挿入する端子がユ
ーザ機能と兼用である場合、命令挿入用端子の命令挿入
テストはできない欠点があった。
【００１２】本発明のマイクロコンピュータは、従来か
らマイクロコンピュータに内蔵される１本のテスト専用
端子とクロック端子とリセット端子を用いることによ
り、第１のテストモード信号および第２のテストモード
信号を生成することが可能である。また、上記第１のテ
ストモード信号および第２のテストモード信号によりテ
スト時に１本以上の命令挿入端子から挿入されるデータ
をＣＰＵのバス幅の命令コードに変換する第２の制御回
路の出力、または１本以上の第２の命令挿入端子から挿
入されるデータをＣＰＵのバス幅の命令コードに変換す
る第３の制御回路の出力、またはメモリのいずれの命令
を実行するかを選択することが可能である。このため命
令挿入端子をユーザ機能と兼用している場合でも、２系
統の命令挿入端子をテスト毎に切り替えることによりす
べてのユーザ機能端子の命令挿入テストが可能であるこ
とを特徴とする。
らマイクロコンピュータに内蔵される１本のテスト専用
端子とクロック端子とリセット端子を用いることによ
り、第１のテストモード信号および第２のテストモード
信号を生成することが可能である。また、上記第１のテ
ストモード信号および第２のテストモード信号によりテ
スト時に１本以上の命令挿入端子から挿入されるデータ
をＣＰＵのバス幅の命令コードに変換する第２の制御回
路の出力、または１本以上の第２の命令挿入端子から挿
入されるデータをＣＰＵのバス幅の命令コードに変換す
る第３の制御回路の出力、またはメモリのいずれの命令
を実行するかを選択することが可能である。このため命
令挿入端子をユーザ機能と兼用している場合でも、２系
統の命令挿入端子をテスト毎に切り替えることによりす
べてのユーザ機能端子の命令挿入テストが可能であるこ
とを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の第１の実施例を図
１に即して説明する。本発明の実施例はＣＰＵ２１とメ
モリ２３と、テスト専用端子１０と、リセット端子１２
と、クロック端子１１と、１本以上の第１の命令挿入端
子１３と、１本以上の第２の命令挿入端子１４と、上記
１本以上の命令挿入端子１３を入力としその入力データ
をＣＰＵのバス幅の命令コードに変換する第２の制御回
路２６と、上記１本以上の命令挿入端子１４を入力とし
その入力データをＣＰＵのバス幅の命令コードに変換す
る第３の制御回路２７と、上記テスト専用端子１０、ク
ロック端子１１およびリセット端子１２を入力とし、第
１のテストモード信号１５および第２のテストモード信
号１６を出力する第１の制御回路２０と、上記第１のテ
ストモード信号１５および第２のテストモード信号１６
の値によりＣＰＵ２１に対する命令を、メモリ２３、第
２の制御回路２６の出力コードまたは第３の制御回路２
７の出力コードの三者のいずれから入力するかを選択す
るセレクタ２２とを内蔵する。
１に即して説明する。本発明の実施例はＣＰＵ２１とメ
モリ２３と、テスト専用端子１０と、リセット端子１２
と、クロック端子１１と、１本以上の第１の命令挿入端
子１３と、１本以上の第２の命令挿入端子１４と、上記
１本以上の命令挿入端子１３を入力としその入力データ
をＣＰＵのバス幅の命令コードに変換する第２の制御回
路２６と、上記１本以上の命令挿入端子１４を入力とし
その入力データをＣＰＵのバス幅の命令コードに変換す
る第３の制御回路２７と、上記テスト専用端子１０、ク
ロック端子１１およびリセット端子１２を入力とし、第
１のテストモード信号１５および第２のテストモード信
号１６を出力する第１の制御回路２０と、上記第１のテ
ストモード信号１５および第２のテストモード信号１６
の値によりＣＰＵ２１に対する命令を、メモリ２３、第
２の制御回路２６の出力コードまたは第３の制御回路２
７の出力コードの三者のいずれから入力するかを選択す
るセレクタ２２とを内蔵する。
【００１４】図２は、上述の第１の制御回路２０の構成
例を示すものである。クロックをリセット端子１２に、
そしてデータをテスト専用端子１０に入力する第１のゲ
ーテッドラッチ３０と、テスト専用端子１０とクロック
端子１１を入力とする第１のＡＮＤ回路３２と、データ
を第１ＡＮＤ回路３２の出力、クロックをリセット端子
１２とする第２のゲーテッドラッチ３１と、第１のゲー
テッドラッチ３０と第２のゲーテッドラッチ３１の出力
を入力とする第２のＡＮＤ回路と、第１のゲーテッドラ
ッチ３０と第２のゲーテッドラッチ３１の反転出力を入
力とする第３のＡＮＤ回路と、により構成される。かか
る構成において、第２のＡＮＤ回路３３の出力を第１の
テストモード信号１５、第３のＡＮＤ回路３４の出力を
第２のテストモード信号１６とする。
例を示すものである。クロックをリセット端子１２に、
そしてデータをテスト専用端子１０に入力する第１のゲ
ーテッドラッチ３０と、テスト専用端子１０とクロック
端子１１を入力とする第１のＡＮＤ回路３２と、データ
を第１ＡＮＤ回路３２の出力、クロックをリセット端子
１２とする第２のゲーテッドラッチ３１と、第１のゲー
テッドラッチ３０と第２のゲーテッドラッチ３１の出力
を入力とする第２のＡＮＤ回路と、第１のゲーテッドラ
ッチ３０と第２のゲーテッドラッチ３１の反転出力を入
力とする第３のＡＮＤ回路と、により構成される。かか
る構成において、第２のＡＮＤ回路３３の出力を第１の
テストモード信号１５、第３のＡＮＤ回路３４の出力を
第２のテストモード信号１６とする。
【００１５】このような構成を有する本発明のマイクロ
コンピュータは、従来からマイクロコンピュータに内蔵
される１本のテスト専用端子とクロック端子とリセット
端子を用いることにより、第１のテストモード信号１５
および第２のテストモード信号１６を生成することが可
能である。図３は、セレクタ２２の構成を示すものであ
る。このセレクタ２２は、第１のテストモード信号１５
と第２のテストモード信号１６を入力とするＮＯＲ回路
３６と、第１のテストモード信号１５がアクティブであ
る場合にはＣＰＵ２１に対して第２の制御回路２６の出
力信号を命令として挿入する第１のスイッチ３７と、第
２のテストモード信号１６がアクティブな場合にはＣＰ
Ｕ２１に対して第３の制御回路２７の出力信号を命令と
して挿入する第２のスイッチ３９と、第１のテストモー
ド信号および第２のテストモード信号がいずれもインア
クティブな場合にはメモリ２３からの信号を命令として
挿入する第３のスイッチ３８により構成される。
コンピュータは、従来からマイクロコンピュータに内蔵
される１本のテスト専用端子とクロック端子とリセット
端子を用いることにより、第１のテストモード信号１５
および第２のテストモード信号１６を生成することが可
能である。図３は、セレクタ２２の構成を示すものであ
る。このセレクタ２２は、第１のテストモード信号１５
と第２のテストモード信号１６を入力とするＮＯＲ回路
３６と、第１のテストモード信号１５がアクティブであ
る場合にはＣＰＵ２１に対して第２の制御回路２６の出
力信号を命令として挿入する第１のスイッチ３７と、第
２のテストモード信号１６がアクティブな場合にはＣＰ
Ｕ２１に対して第３の制御回路２７の出力信号を命令と
して挿入する第２のスイッチ３９と、第１のテストモー
ド信号および第２のテストモード信号がいずれもインア
クティブな場合にはメモリ２３からの信号を命令として
挿入する第３のスイッチ３８により構成される。
【００１６】また、図３に示すように上記第１のテスト
モード信号１５および第２のテストモード信号１６によ
りテスト時に１本以上の命令挿入端子１３から挿入され
るデータをＣＰＵのバス幅の命令コードに変換する第２
の制御回路２６の出力、または１本以上の第２の命令挿
入端子１４から挿入されるデータをＣＰＵのバス幅の命
令コードに変換する第３の制御回路２７の出力、または
メモリのいずれの命令を実行するかを選択することが可
能である。このため命令挿入端子をユーザ機能と兼用し
ている場合でも、２系統の命令挿入端子をテスト毎に切
り替えることによりすべてのユーザ機能端子の命令挿入
テストが可能であることを特徴とする。
モード信号１５および第２のテストモード信号１６によ
りテスト時に１本以上の命令挿入端子１３から挿入され
るデータをＣＰＵのバス幅の命令コードに変換する第２
の制御回路２６の出力、または１本以上の第２の命令挿
入端子１４から挿入されるデータをＣＰＵのバス幅の命
令コードに変換する第３の制御回路２７の出力、または
メモリのいずれの命令を実行するかを選択することが可
能である。このため命令挿入端子をユーザ機能と兼用し
ている場合でも、２系統の命令挿入端子をテスト毎に切
り替えることによりすべてのユーザ機能端子の命令挿入
テストが可能であることを特徴とする。
【００１７】次に本発明の実施例の動作を、図４のタイ
ミングチャートを用いて説明する。第１のケースとし
て、リセット端子１２がアクティブでテスト専用端子１
０がアクティブな時にクロック端子１１が“Ｈ" レベル
であるものとする。この場合は、リセット端子１２がイ
ンアクティブになったとしても第１のテストモード信号
１５はアクティブレベルを保持し、第２のテストモード
信号１６はインアクティブレベルを保持する。これによ
り、ＣＰＵ２１は次にＲＥＳＥＴ入力があるまで、１本
以上の第１の命令挿入端子１３から挿入される命令を実
行する。
ミングチャートを用いて説明する。第１のケースとし
て、リセット端子１２がアクティブでテスト専用端子１
０がアクティブな時にクロック端子１１が“Ｈ" レベル
であるものとする。この場合は、リセット端子１２がイ
ンアクティブになったとしても第１のテストモード信号
１５はアクティブレベルを保持し、第２のテストモード
信号１６はインアクティブレベルを保持する。これによ
り、ＣＰＵ２１は次にＲＥＳＥＴ入力があるまで、１本
以上の第１の命令挿入端子１３から挿入される命令を実
行する。
【００１８】第２のケースとして、リセット端子１２が
アクティブでテスト専用端子１０がアクティブな時にク
ロック端子１１が“Ｌ" レベルであるものとする。この
場合は、リセット端子１２がインアクティブになっても
第１のテストモード信号１５はインアクティブレベルを
保持し、第２のテストモード信号１６はアクティブレベ
ルを保持する。これにより、ＣＰＵ２１は次にＲＥＳＥ
Ｔ入力があるまで、１本以上の第２の命令挿入端子１４
から挿入される命令を実行する。
アクティブでテスト専用端子１０がアクティブな時にク
ロック端子１１が“Ｌ" レベルであるものとする。この
場合は、リセット端子１２がインアクティブになっても
第１のテストモード信号１５はインアクティブレベルを
保持し、第２のテストモード信号１６はアクティブレベ
ルを保持する。これにより、ＣＰＵ２１は次にＲＥＳＥ
Ｔ入力があるまで、１本以上の第２の命令挿入端子１４
から挿入される命令を実行する。
【００１９】第３のケースとして、リセット端子１２が
アクティブでテスト専用端子１０がインアクティブであ
るものとする。この場合は、リセット端子１２がインア
クティブになっても第１のテストモード信号および第２
のテストモード信号は、共にインアクティブレベルを保
持する。これにより、ＣＰＵ２１は次にＲＥＳＥＴ入力
があるまでメモリ２３から挿入される命令を実行する。
アクティブでテスト専用端子１０がインアクティブであ
るものとする。この場合は、リセット端子１２がインア
クティブになっても第１のテストモード信号および第２
のテストモード信号は、共にインアクティブレベルを保
持する。これにより、ＣＰＵ２１は次にＲＥＳＥＴ入力
があるまでメモリ２３から挿入される命令を実行する。
【００２０】このように、本発明の第１の実施例ではリ
セット解除時のテスト専用端子１０およびクロック端子
１１のレベルにより２種類のテストモードとユーザモー
ドに対応が可能である。図５は、本発明の第２の実施例
を示すものである。図５は、第１の実施例を示した図１
のマイクロコンピュータの制御回路２０の構成例であ
る。ここでは、第２のＡＮＤ回路３３、第３のＡＮＤ回
路３４と第１のゲーテッドラッチ３０の間に第１のゲー
テッドラッチ３０の出力とテスト専用端子１０の信号と
を入力とする第４のＡＮＤ回路３５が設けられている。
セット解除時のテスト専用端子１０およびクロック端子
１１のレベルにより２種類のテストモードとユーザモー
ドに対応が可能である。図５は、本発明の第２の実施例
を示すものである。図５は、第１の実施例を示した図１
のマイクロコンピュータの制御回路２０の構成例であ
る。ここでは、第２のＡＮＤ回路３３、第３のＡＮＤ回
路３４と第１のゲーテッドラッチ３０の間に第１のゲー
テッドラッチ３０の出力とテスト専用端子１０の信号と
を入力とする第４のＡＮＤ回路３５が設けられている。
【００２１】この第４のＡＮＤ回路３５によりユーザモ
ードにおいてノイズ等により第１のゲーテッドラッチ３
０の値が反転した場合においても、第４のＡＮＤ回路３
５のテスト専用端子入力は“Ｌ" レベルであるためテス
トモードに入ることはない。
ードにおいてノイズ等により第１のゲーテッドラッチ３
０の値が反転した場合においても、第４のＡＮＤ回路３
５のテスト専用端子入力は“Ｌ" レベルであるためテス
トモードに入ることはない。
【００２２】
【発明の効果】以上説明したように、本発明のこの実施
例では１本のテスト専用端子１０とユーザモードと兼用
のクロック端子１１およびリセット端子１２により第１
および第２の２種類のテストモードを内蔵することが可
能である。ユーザモードと兼用の１本以上のテスト用命
令挿入端子を２系統内蔵し、この２種類のテストモード
で２系統のうちどちらの端子を使って命令挿入によるテ
ストを行うかを切り替えることができ、少数ピンのマイ
クロコンピュータにおいてもすべてのユーザ機能が命令
挿入により、フレキシブルなテストが可能となる。ま
た、本発明は３つのＡＮＤ回路、１つのインバータ回
路、１つのゲーテッドラッチのような簡単な回路要素の
追加によって実施が可能である。
例では１本のテスト専用端子１０とユーザモードと兼用
のクロック端子１１およびリセット端子１２により第１
および第２の２種類のテストモードを内蔵することが可
能である。ユーザモードと兼用の１本以上のテスト用命
令挿入端子を２系統内蔵し、この２種類のテストモード
で２系統のうちどちらの端子を使って命令挿入によるテ
ストを行うかを切り替えることができ、少数ピンのマイ
クロコンピュータにおいてもすべてのユーザ機能が命令
挿入により、フレキシブルなテストが可能となる。ま
た、本発明は３つのＡＮＤ回路、１つのインバータ回
路、１つのゲーテッドラッチのような簡単な回路要素の
追加によって実施が可能である。
【００２３】この第２の実施例によれば、ユーザモード
において不所望なテストモードに入ることを防止すると
いう新たな効果が得られる。
において不所望なテストモードに入ることを防止すると
いう新たな効果が得られる。
【図１】本発明にかかるマイクロコンピュータの第１実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図２】本発明にかかるマイクロコンピュータの第１実
施例の制御回路の構成を示すブロック図である。
施例の制御回路の構成を示すブロック図である。
【図３】本発明にかかるマイクロコンピュータの第１実
施例のセレクタの構成を示すブロック図である。
施例のセレクタの構成を示すブロック図である。
【図４】本発明にかかるマイクロコンピュータの第１実
施例の動作タイミングチャートである。
施例の動作タイミングチャートである。
【図５】本発明にかかるマイクロコンピュータの第２実
施例の制御回路の構成を示すブロック図である。
施例の制御回路の構成を示すブロック図である。
【図６】本発明にかかるマイクロコンピュータの第２実
施例の動作タイミングチャートである。
施例の動作タイミングチャートである。
【図７】従来技術にかかるマイクロコンピュータの構成
例を示すブロック図である。
例を示すブロック図である。
【図８】従来技術にかかるマイクロコンピュータの制御
回路の構成例を示すブロック図である。
回路の構成例を示すブロック図である。
【図９】従来技術にかかるマイクロコンピュータの動作
タイミングチャートである。
タイミングチャートである。
１ マイクロコンピュータ １０ テスト専用端子 １１ クロック端子 １２ リセット端子 １３ 第１の命令挿入端子 １４ 第２の命令挿入端子 １５、１７ 第１のテストモード信号 １６、１８ 第２のテストモード信号 １９ テストモード信号 ２０、２４、２６、２７ 制御回路 ２１ ＣＰＵ ２２、２５ セレクタ ２３ メモリ ３０、３１ ゲーテッドラッチ ３２、３３、３４、３５ ＡＮＤ回路 ３６ ＮＯＲ回路 ３７、３８、３９ スイッチ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 G06F 15/78 G01R 31/28 - 31/30
Claims (6)
- 【請求項１】 テスト専用端子と、リセット端子と、ク
ロック端子と、を具備するマイクロコンピュータであっ
て、リセット解除時に前記テスト専用端子がアクティブ
レベルの場合は、前記クロック端子のレベルにより、第
１のテストモード信号または第２のテストモード信号の
いずれか一方がアクティブとなり、リセット解除時に前
記テスト専用端子がインアクティブの場合には、第１の
テストモード信号および第２のテストモード信号のいず
れをもインアクティブとするテストモード制御回路を内
蔵すること、を特徴とするマイクロコンピュータ。 - 【請求項２】 前記テストモード制御回路は、前記リセ
ット端子がアクティブである場合のテスト専用端子のレ
ベルを保持する第１の記憶手段と、テスト専用端子がア
クティブである場合にクロック端子の信号を出力するか
否かを制御する第１の制御回路と、前記リセット端子が
アクティブである場合の前記第１の制御回路の出力レベ
ルを保持する第２の記憶手段と、前記第１の記憶手段の
出力がアクティブである場合に前記第２の記憶手段によ
り第１のテストモード信号または第２のテストモード信
号のいずれかをアクティブにするセレクタと、により構
成されること、を特徴とする請求項１記載のマイクロコ
ンピュータ。 - 【請求項３】 前記テストモード制御回路は、前記リセ
ット端子がアクティブである場合のテスト専用端子のレ
ベルを保持する第１の記憶手段と、前記テスト専用端子
がアクティブである場合に前記クロック端子の信号を出
力制御する第１の制御回路と、前記リセット端子がアク
ティブである場合に前記第１の制御回路の出力レベルを
保持する第２の記憶手段と、前記第１の記憶手段の出力
がアクティブである場合に前記テスト専用端子のレベル
を出力する第２の制御回路と、前記第２の制御回路の出
力がアクティブである場合に前記第２の記憶手段により
第１のテストモード信号または第２のテストモード信号
のいずれかをアクティブにするセレクタと、により構成
されること、を特徴とする請求項１記載のマイクロコン
ピュータ。 - 【請求項４】 ＣＰＵと、メモリと、テスト時に命令を
挿入する少なくとも１本以上の端子を２系統を備え、前
記２系統の端子から入力される各々の命令コード、また
は前記メモリからの命令コードの三者の中のいずれを実
行すべきかを、前記第１のテストモード信号および第２
のテストモード信号に応じて選択するセレクタと、を内
蔵すること、を特徴とする請求項１記載のマイクロコン
ピュータ。 - 【請求項５】 前記テストモード制御回路における第１
の記憶手段に対して、ユーザモードの間にノイズ等不所
望入力が生じた際に、テストモードに入る事態を回避す
るための回路要素を付加したこと、を特徴とする、請求
項１ないし５のいずれかに記載のマイクロコンピュー
タ。 - 【請求項６】 前記テストモード制御回路における第１
の記憶手段に対して付加される回路要素が、該第１の記
憶手段の第１の入力と出力との論理積を出力する回路で
ある請求項５記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10273319A JP3137089B2 (ja) | 1998-09-28 | 1998-09-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10273319A JP3137089B2 (ja) | 1998-09-28 | 1998-09-28 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000099362A JP2000099362A (ja) | 2000-04-07 |
| JP3137089B2 true JP3137089B2 (ja) | 2001-02-19 |
Family
ID=17526236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10273319A Expired - Fee Related JP3137089B2 (ja) | 1998-09-28 | 1998-09-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137089B2 (ja) |
-
1998
- 1998-09-28 JP JP10273319A patent/JP3137089B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000099362A (ja) | 2000-04-07 |
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