JPH06245098A - フィールド決定回路 - Google Patents
フィールド決定回路Info
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- JPH06245098A JPH06245098A JP50A JP2701393A JPH06245098A JP H06245098 A JPH06245098 A JP H06245098A JP 50 A JP50 A JP 50A JP 2701393 A JP2701393 A JP 2701393A JP H06245098 A JPH06245098 A JP H06245098A
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- field
- circuit
- field information
- information
- flip
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/66—Transforming electric information into light information
- H04N5/70—Circuit details for electroluminescent devices
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【構成】 フィールド決定回路１は、特定の信号を受け
取り、第１のフィールド情報を生成するための生成手段
３、外部回路から入力される第２のフィールド情報及び
その第１のフィールド情報を受け取り、その第１のフィ
ールド情報及びその第２のフィールド情報の比較を行
い、その比較によって得られる比較結果を出力するため
の比較手段４、複数の比較結果の内、予め決められた数
の比較結果を記憶するための記憶手段５、その予め決め
られた数の比較結果を受け取り、それらが予め決められ
た関係を満たすか否かの評価を行い、その評価の結果を
出力するための評価手段６、及びその評価の結果に応じ
て、その特定の信号を生成手段３に与えるための修正手
段７を備えている。 【効果】 フィールド決定回路に必要とされる素子の数
を大幅に削減することが可能になる。
取り、第１のフィールド情報を生成するための生成手段
３、外部回路から入力される第２のフィールド情報及び
その第１のフィールド情報を受け取り、その第１のフィ
ールド情報及びその第２のフィールド情報の比較を行
い、その比較によって得られる比較結果を出力するため
の比較手段４、複数の比較結果の内、予め決められた数
の比較結果を記憶するための記憶手段５、その予め決め
られた数の比較結果を受け取り、それらが予め決められ
た関係を満たすか否かの評価を行い、その評価の結果を
出力するための評価手段６、及びその評価の結果に応じ
て、その特定の信号を生成手段３に与えるための修正手
段７を備えている。 【効果】 フィールド決定回路に必要とされる素子の数
を大幅に削減することが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、１画面（１フレーム）
を表わす映像情報が複数のフィールドからなる場合に、
その映像情報を処理するための回路において用いられる
フィールド決定回路に関する。
を表わす映像情報が複数のフィールドからなる場合に、
その映像情報を処理するための回路において用いられる
フィールド決定回路に関する。
【０００２】
【従来の技術】ＮＴＳＣやＰＡＬ等の規格は、１画面
（１フレーム）が複数のフィールドからなる映像信号に
関する。このような規格の映像信号を処理するために
は、複数のフィールドの内、現在処理中のフィールドが
いずれであるかを特定するためのフィールド判定回路が
必要とされる場合がある。しかし、雑音や同期信号の揺
らぎ等の理由で、フィールド判定回路の誤動作を完全に
防止することは困難である。また、最近発達してきた平
面型表示装置、特に液晶表示装置を駆動する場合には、
フィールドを誤りなく判定することが非常に重要であ
る。なぜなら、フィールドの判定結果は、表示パネル上
に再現すべき映像情報の位置を決定するための情報とし
て用いられるのみならず、絵素に印加される電圧を交流
化するための情報として不可欠だからである。
（１フレーム）が複数のフィールドからなる映像信号に
関する。このような規格の映像信号を処理するために
は、複数のフィールドの内、現在処理中のフィールドが
いずれであるかを特定するためのフィールド判定回路が
必要とされる場合がある。しかし、雑音や同期信号の揺
らぎ等の理由で、フィールド判定回路の誤動作を完全に
防止することは困難である。また、最近発達してきた平
面型表示装置、特に液晶表示装置を駆動する場合には、
フィールドを誤りなく判定することが非常に重要であ
る。なぜなら、フィールドの判定結果は、表示パネル上
に再現すべき映像情報の位置を決定するための情報とし
て用いられるのみならず、絵素に印加される電圧を交流
化するための情報として不可欠だからである。
【０００３】フィールド判定回路が誤動作した場合に、
その誤動作によるフィールド判定結果を正しく修正する
ことにより、誤りのないフィールド情報を提供するフィ
ールド決定回路が知られている（特開平４−１３８７７
５号公報）。
その誤動作によるフィールド判定結果を正しく修正する
ことにより、誤りのないフィールド情報を提供するフィ
ールド決定回路が知られている（特開平４−１３８７７
５号公報）。
【０００４】図４は、そのフィールド決定回路の回路構
成を示す。そのフィールド決定回路は、フィールド判定
回路の出力結果を予め決められた複数のフィールドにわ
たって記憶するための第１の記憶装置４１、フィールド
決定回路の出力結果を予め決められた複数のフィールド
にわたって記憶するための第２の記憶装置４２、及び第
１の記憶装置及び第２の記憶装置に記憶された内容をそ
れぞれ比較するための比較回路４３を備えている。
成を示す。そのフィールド決定回路は、フィールド判定
回路の出力結果を予め決められた複数のフィールドにわ
たって記憶するための第１の記憶装置４１、フィールド
決定回路の出力結果を予め決められた複数のフィールド
にわたって記憶するための第２の記憶装置４２、及び第
１の記憶装置及び第２の記憶装置に記憶された内容をそ
れぞれ比較するための比較回路４３を備えている。
【０００５】
【発明が解決しようとする課題】上述のフィールド決定
回路を単独で、若しくは、そのフィールド決定回路をフ
ィールド判定回路のみと組み合わせてＬＳＩ化する場合
には、回路全体のゲート数はそれほど大きなものにはな
らない。しかし、フィールド決定回路が映像信号処理回
路の一部として使用され、映像信号処理回路用の１個の
ＬＳＩに実装される場合には、回路全体のゲート数は大
きくなる。その結果、フィールド決定回路のゲート数が
映像信号処理回路用のＬＳＩのコストに影響を与える要
因となる可能性がある。その影響は、映像信号処理回路
用のＬＳＩとしてゲートアレイが使用される場合には特
に顕著となる。例えば、映像信号処理回路用のＬＳＩと
して１０００ゲートのゲートアレイが使用される場合を
考える。この場合、素子の配置及び配線上の制約から実
際に使用可能なゲート数は９００ゲート程度である。通
常、使用可能なゲート数の上限に近い数のゲートが使用
されるので、そのゲートアレイに多数のゲートを必要と
する回路を追加することは困難な場合が多い。すなわ
ち、フィールド決定回路が多数のゲートを必要とする場
合には、必要とされるゲート数がゲートアレイ全体で１
０００ゲートを超過する可能性がある。必要とされるゲ
ート数がゲートアレイ全体で１０００ゲートを超過する
こととなった場合には、何らかの対策を講じることが必
要とされる。以下に、考えられる２つの対策を示す。第
１の対策は、ゲートアレイ全体のゲート数を抑えるため
に、フィールド決定回路において記憶すべきフィールド
の数を減らすことである。これにより、フリップフロッ
プ等の記憶素子の数を削減することができる。それらの
記憶素子はかなりのゲート数を必要とする素子であるか
ら、記憶素子数の削減によるゲート数の削減効果は大き
い。しかし、その対策は、フィールド決定回路の信頼性
を低下させるという問題点を有している。第２の対策
は、映像信号処理回路用のＬＳＩとして１ランク上のゲ
ートアレイ、例えば、２０００ゲートのゲートアレイを
使用することである。しかし、その対策は、ＬＳＩのコ
ストを上昇させるという問題点を有している。
回路を単独で、若しくは、そのフィールド決定回路をフ
ィールド判定回路のみと組み合わせてＬＳＩ化する場合
には、回路全体のゲート数はそれほど大きなものにはな
らない。しかし、フィールド決定回路が映像信号処理回
路の一部として使用され、映像信号処理回路用の１個の
ＬＳＩに実装される場合には、回路全体のゲート数は大
きくなる。その結果、フィールド決定回路のゲート数が
映像信号処理回路用のＬＳＩのコストに影響を与える要
因となる可能性がある。その影響は、映像信号処理回路
用のＬＳＩとしてゲートアレイが使用される場合には特
に顕著となる。例えば、映像信号処理回路用のＬＳＩと
して１０００ゲートのゲートアレイが使用される場合を
考える。この場合、素子の配置及び配線上の制約から実
際に使用可能なゲート数は９００ゲート程度である。通
常、使用可能なゲート数の上限に近い数のゲートが使用
されるので、そのゲートアレイに多数のゲートを必要と
する回路を追加することは困難な場合が多い。すなわ
ち、フィールド決定回路が多数のゲートを必要とする場
合には、必要とされるゲート数がゲートアレイ全体で１
０００ゲートを超過する可能性がある。必要とされるゲ
ート数がゲートアレイ全体で１０００ゲートを超過する
こととなった場合には、何らかの対策を講じることが必
要とされる。以下に、考えられる２つの対策を示す。第
１の対策は、ゲートアレイ全体のゲート数を抑えるため
に、フィールド決定回路において記憶すべきフィールド
の数を減らすことである。これにより、フリップフロッ
プ等の記憶素子の数を削減することができる。それらの
記憶素子はかなりのゲート数を必要とする素子であるか
ら、記憶素子数の削減によるゲート数の削減効果は大き
い。しかし、その対策は、フィールド決定回路の信頼性
を低下させるという問題点を有している。第２の対策
は、映像信号処理回路用のＬＳＩとして１ランク上のゲ
ートアレイ、例えば、２０００ゲートのゲートアレイを
使用することである。しかし、その対策は、ＬＳＩのコ
ストを上昇させるという問題点を有している。
【０００６】本発明は、上述した問題点を解決するため
になされたものであり、その信頼性を低下させることな
く、そのゲート数を大幅に削減したフィールド決定回路
を提供することを目的とする。
になされたものであり、その信頼性を低下させることな
く、そのゲート数を大幅に削減したフィールド決定回路
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のフィールド決定
回路は、複数の信号のうちの１つを第１のフィールド情
報として出力するためのフィールド情報生成手段であっ
て、特定の信号を受け取り、該特定の信号に応答して該
複数の信号のうちの他の１つを第１のフィールド情報と
して出力する、フィールド情報生成手段、外部回路から
入力される第２のフィールド情報及び該フィールド情報
生成手段によって生成された該第１のフィールド情報を
受け取り、該第１のフィールド情報及び該第２のフィー
ルド情報の比較を行い、該比較によって得られる比較結
果を出力するための比較手段、該比較手段によって出力
される複数の比較結果の内、予め決められた数の比較結
果を記憶するための記憶手段、該記憶手段に記憶された
該予め決められた数の比較結果を受け取り、それらが予
め決められた関係を満たすか否かの評価を行い、該評価
の結果を出力するための評価手段、及び該評価の結果に
応じて、該特定の信号を該フィールド情報生成手段に与
えるための修正手段を備えており、それにより、上記目
的が達成される。
回路は、複数の信号のうちの１つを第１のフィールド情
報として出力するためのフィールド情報生成手段であっ
て、特定の信号を受け取り、該特定の信号に応答して該
複数の信号のうちの他の１つを第１のフィールド情報と
して出力する、フィールド情報生成手段、外部回路から
入力される第２のフィールド情報及び該フィールド情報
生成手段によって生成された該第１のフィールド情報を
受け取り、該第１のフィールド情報及び該第２のフィー
ルド情報の比較を行い、該比較によって得られる比較結
果を出力するための比較手段、該比較手段によって出力
される複数の比較結果の内、予め決められた数の比較結
果を記憶するための記憶手段、該記憶手段に記憶された
該予め決められた数の比較結果を受け取り、それらが予
め決められた関係を満たすか否かの評価を行い、該評価
の結果を出力するための評価手段、及び該評価の結果に
応じて、該特定の信号を該フィールド情報生成手段に与
えるための修正手段を備えており、それにより、上記目
的が達成される。
【０００８】前記予め決められた数の比較結果は、最も
最近の比較結果を含む連続した比較結果であることが好
ましい。
最近の比較結果を含む連続した比較結果であることが好
ましい。
【０００９】前記予め決められた関係は、前記記憶手段
に記憶される前記予め決められた数の比較結果がすべて
不一致であることが好ましい。
に記憶される前記予め決められた数の比較結果がすべて
不一致であることが好ましい。
【００１０】前記外部回路は、前記第２のフィールド情
報を生成するためのフィールド判定回路を備えているこ
とが好ましい。
報を生成するためのフィールド判定回路を備えているこ
とが好ましい。
【００１１】
【実施例】図面を参照しながら、本発明を実施例につい
て説明する。
て説明する。
【００１２】図１は、本発明の一実施例であるフィール
ド決定回路１の機能構成を示す。フィールド決定回路１
は、フィールド判定回路２の出力に接続される。フィー
ルド判定回路２は、垂直同期信号Ｖsyn及び水平同期信
号Ｈsynに基づいてフィールド情報を出力する回路であ
る。ここで、フィールド情報とは、複数のフィールドの
内、現在処理中のフィールドがいずれであるかを特定す
るため情報である。
ド決定回路１の機能構成を示す。フィールド決定回路１
は、フィールド判定回路２の出力に接続される。フィー
ルド判定回路２は、垂直同期信号Ｖsyn及び水平同期信
号Ｈsynに基づいてフィールド情報を出力する回路であ
る。ここで、フィールド情報とは、複数のフィールドの
内、現在処理中のフィールドがいずれであるかを特定す
るため情報である。
【００１３】フィールド決定回路１は、フィールド情報
ＦＤを生成するためのフィールド情報生成回路３、フィ
ールド判定回路２から入力されるフィールド情報ＪＦＤ
及びフィールド情報生成回路３によって生成されたフィ
ールド情報ＦＤを受け取り、そのフィールド情報ＦＤ及
びフィールド情報ＪＦＤを比較するための比較回路４、
比較回路４によって得られる複数の比較結果の内、予め
決められた数の比較結果を記憶するための記憶装置５、
記憶装置５に記憶された比較結果を評価するための評価
回路６、評価回路６によって得られる評価結果に応じ
て、フィールド情報生成回路３によって生成されるフィ
ールド情報ＦＤを修正ための修正回路７を備えている。
ＦＤを生成するためのフィールド情報生成回路３、フィ
ールド判定回路２から入力されるフィールド情報ＪＦＤ
及びフィールド情報生成回路３によって生成されたフィ
ールド情報ＦＤを受け取り、そのフィールド情報ＦＤ及
びフィールド情報ＪＦＤを比較するための比較回路４、
比較回路４によって得られる複数の比較結果の内、予め
決められた数の比較結果を記憶するための記憶装置５、
記憶装置５に記憶された比較結果を評価するための評価
回路６、評価回路６によって得られる評価結果に応じ
て、フィールド情報生成回路３によって生成されるフィ
ールド情報ＦＤを修正ための修正回路７を備えている。
【００１４】フィールド判定回路２は、フィールド情報
を生成する他の外部回路に置き換えられてもよい。
を生成する他の外部回路に置き換えられてもよい。
【００１５】次に、フィールド決定回路１の動作を説明
する。
する。
【００１６】フィールド情報生成回路３は、複数の信号
のうちの１つをフィールド情報ＦＤとして巡回的に出力
するための回路である。フィールド情報生成回路３は、
後述されるパルス信号ＶＣＫを受け取り、そのパルス信
号ＶＣＫに応答して、その複数の信号のうちの他の１つ
をフィールド情報ＦＤとして出力する。他方、フィール
ド情報生成回路３は、パルス信号ＶＣＫを受け取らない
限り、同一の信号をフィールド情報ＦＤとして出力する
ことを継続する。例えば、１フレームが奇数フィール
ド、偶数フィールドの２つのフィールドからなる場合に
は、フィールド情報生成回路３は、奇数フィールドを表
す１、又は偶数フィールドを表す０を、パルス信号ＶＣ
Ｋに応答して交互にフィールド情報ＦＤとして出力す
る。すなわち、フィールド情報生成回路３が、フィール
ド情報ＦＤとして０を出力している場合であって、パル
ス信号ＶＣＫを受け取った場合には、フィールド情報生
成回路３は、そのパルス信号ＶＣＫに応答して、フィー
ルド情報ＦＤとして１を出力するようになる。逆に、フ
ィールド情報生成回路３が、フィールド情報として１を
出力している場合であって、パルス信号ＶＣＫを受け取
った場合には、フィールド情報生成回路３は、そのパル
ス信号ＶＣＫに応答して、フィールド情報ＦＤとして０
を出力するようになる。このフィールド情報ＦＤは、フ
ィールド決定回路１の出力として出力される。
のうちの１つをフィールド情報ＦＤとして巡回的に出力
するための回路である。フィールド情報生成回路３は、
後述されるパルス信号ＶＣＫを受け取り、そのパルス信
号ＶＣＫに応答して、その複数の信号のうちの他の１つ
をフィールド情報ＦＤとして出力する。他方、フィール
ド情報生成回路３は、パルス信号ＶＣＫを受け取らない
限り、同一の信号をフィールド情報ＦＤとして出力する
ことを継続する。例えば、１フレームが奇数フィール
ド、偶数フィールドの２つのフィールドからなる場合に
は、フィールド情報生成回路３は、奇数フィールドを表
す１、又は偶数フィールドを表す０を、パルス信号ＶＣ
Ｋに応答して交互にフィールド情報ＦＤとして出力す
る。すなわち、フィールド情報生成回路３が、フィール
ド情報ＦＤとして０を出力している場合であって、パル
ス信号ＶＣＫを受け取った場合には、フィールド情報生
成回路３は、そのパルス信号ＶＣＫに応答して、フィー
ルド情報ＦＤとして１を出力するようになる。逆に、フ
ィールド情報生成回路３が、フィールド情報として１を
出力している場合であって、パルス信号ＶＣＫを受け取
った場合には、フィールド情報生成回路３は、そのパル
ス信号ＶＣＫに応答して、フィールド情報ＦＤとして０
を出力するようになる。このフィールド情報ＦＤは、フ
ィールド決定回路１の出力として出力される。
【００１７】比較回路４は、フィールド判定回路２から
入力されるフィールド情報ＪＦＤ及びフィールド情報生
成回路３によって生成されるフィールド情報ＦＤを比較
する。もし、フィールド情報ＪＦＤとフィールド情報Ｆ
Ｄとが一致するならば、比較回路４は０を出力する。も
し、フィールド情報ＪＦＤとフィールド情報ＦＤとが一
致しないならば、比較回路４は１を出力する。比較回路
４による比較結果（０：一致、又は、１：不一致）は、
順次、記憶装置５に送られる。
入力されるフィールド情報ＪＦＤ及びフィールド情報生
成回路３によって生成されるフィールド情報ＦＤを比較
する。もし、フィールド情報ＪＦＤとフィールド情報Ｆ
Ｄとが一致するならば、比較回路４は０を出力する。も
し、フィールド情報ＪＦＤとフィールド情報ＦＤとが一
致しないならば、比較回路４は１を出力する。比較回路
４による比較結果（０：一致、又は、１：不一致）は、
順次、記憶装置５に送られる。
【００１８】記憶装置５は、予め決められた数の比較結
果を記憶する。その予め決められた数の比較結果は、最
も最近の比較結果を含み、連続するフィールド情報に対
応している。
果を記憶する。その予め決められた数の比較結果は、最
も最近の比較結果を含み、連続するフィールド情報に対
応している。
【００１９】評価回路６は、記憶装置５に記憶されたす
べての比較結果が１（不一致）である場合にのみ０（非
能動）を出力し、それ以外の場合に１（能動）を出力す
る。
べての比較結果が１（不一致）である場合にのみ０（非
能動）を出力し、それ以外の場合に１（能動）を出力す
る。
【００２０】修正回路７は、入力端子Ｖ及び入力端子Ｃ
を有する。修正回路７は、入力端子Ｃに入力される信号
が１（能動）の場合には入力端子Ｖに入力される信号を
通過させ、入力端子Ｃに入力される信号が０（非能動）
の場合には入力端子Ｖに入力される信号を阻止する機能
を有する。修正回路７の入力端子Ｃには、評価回路６の
出力ＮＥＱバーが供給される。ここで、本明細書では、
「ＮＥＱバー」という表記は、記号ＮＥＱの上方に横線
を付した記号を示すものとする。修正回路７の入力端子
Ｖには、垂直同期信号Ｖsynが供給される。あるいは、
修正回路７の入力端子Ｖには、垂直同期信号Ｖsynに同
期した適当なパルスが供給されてもよい。従って、修正
回路７は、評価回路６の出力ＮＥＱバーが１（能動）の
場合のみ、パルス信号ＶＣＫを発生させる。
を有する。修正回路７は、入力端子Ｃに入力される信号
が１（能動）の場合には入力端子Ｖに入力される信号を
通過させ、入力端子Ｃに入力される信号が０（非能動）
の場合には入力端子Ｖに入力される信号を阻止する機能
を有する。修正回路７の入力端子Ｃには、評価回路６の
出力ＮＥＱバーが供給される。ここで、本明細書では、
「ＮＥＱバー」という表記は、記号ＮＥＱの上方に横線
を付した記号を示すものとする。修正回路７の入力端子
Ｖには、垂直同期信号Ｖsynが供給される。あるいは、
修正回路７の入力端子Ｖには、垂直同期信号Ｖsynに同
期した適当なパルスが供給されてもよい。従って、修正
回路７は、評価回路６の出力ＮＥＱバーが１（能動）の
場合のみ、パルス信号ＶＣＫを発生させる。
【００２１】このようにして、予め決められた数のフィ
ールドについて、フィールド判定回路２から入力される
フィールド情報ＪＦＤとフィールド情報生成回路３によ
って生成されるフィールド情報ＦＤとの比較結果がすべ
て不一致の場合には、修正回路７は、パルス信号ＶＣＫ
を発生させない。その結果、フィールド情報生成回路３
は、その次のフィールドではフィールド情報ＦＤを変化
させないので、そのフィールド情報ＦＤは、フィールド
判定回路２から入力されるフィールド情報ＪＦＤに一致
するようになる。従って、これ以降、フィールド判定回
路２が誤動作しない限り、フィールド判定回路２から出
力されるフィールド情報ＪＦＤとフィールド決定回路１
から出力されるフィールド情報ＦＤとが一致する状態が
継続する。
ールドについて、フィールド判定回路２から入力される
フィールド情報ＪＦＤとフィールド情報生成回路３によ
って生成されるフィールド情報ＦＤとの比較結果がすべ
て不一致の場合には、修正回路７は、パルス信号ＶＣＫ
を発生させない。その結果、フィールド情報生成回路３
は、その次のフィールドではフィールド情報ＦＤを変化
させないので、そのフィールド情報ＦＤは、フィールド
判定回路２から入力されるフィールド情報ＪＦＤに一致
するようになる。従って、これ以降、フィールド判定回
路２が誤動作しない限り、フィールド判定回路２から出
力されるフィールド情報ＪＦＤとフィールド決定回路１
から出力されるフィールド情報ＦＤとが一致する状態が
継続する。
【００２２】図２は、本実施例のフィールド決定回路１
のより具体的な構成の一例を示す。以下、１フレームの
映像信号は、奇数フィールド、偶数フィールドの２つの
フィールドからなると仮定する。この仮定は、説明上の
便宜のためであり、本発明は、１フレームの映像信号が
３以上のフィールドからなる場合にも、適用可能であ
る。
のより具体的な構成の一例を示す。以下、１フレームの
映像信号は、奇数フィールド、偶数フィールドの２つの
フィールドからなると仮定する。この仮定は、説明上の
便宜のためであり、本発明は、１フレームの映像信号が
３以上のフィールドからなる場合にも、適用可能であ
る。
【００２３】この例では、図１のフィールド情報生成回
路３は、Ｄフリップフロップ２８によって実現されてい
る。Ｄフリップフロップ２８は、奇数フィールドに対応
するフィールド情報として１（Ｈｉｇｈ）を出力し、偶
数フィールドに対応するフィールド情報として０（Ｌｏ
ｗ）を出力すると仮定する。Ｄフリップフロップ２８
は、Ｄ入力端子、ＣＫ入力端子、Ｑ出力端子、及びＱバ
ー出力端子を有している。ここで、本明細書では、「Ｑ
バー」という表記は、記号Ｑの上方に横線を付した記号
を示すものとする。Ｄフリップフロップ２８のＣＫ入力
端子には、パルス信号ＶＣＫが供給される。Ｄフリップ
フロップ２８は、ＣＫ入力端子に入力されるパルスに応
答して、Ｄ入力端子に入力される信号を受け取り、次の
パルスを受け取るまでその信号を保持する。Ｄフリップ
フロップ２８は、その次のパルスに応答して、保持され
た信号をＱ出力端子から出力するとともに、その保持さ
れた信号を反転させた信号をＱバー出力端子から出力す
る。Ｄフリップフロップ２８のＱバー出力端子は、それ
のＤ入力端子に接続されている。その結果、Ｄフリップ
フロップ２８は、ＣＫ入力端子に入力されるパルスに応
答して、Ｑ出力端子から出力される信号を反転させる機
能を有する。例えば、ある入力パルスに応答して、Ｄフ
リップフロップ２８がその出力を０から１に反転させた
とすると、次の入力パルスに応答して、Ｄフリップフロ
ップ２８はその出力を１から０に反転させる。これ以降
の入力パルスについても同様である。すなわち、Ｄフリ
ップフロップ２８は、入力パルスに応答して、その出力
の反転を繰り返す。なお、上述のような機能を果たす素
子がＤフリップフロップの他に存在すれば、Ｄフリップ
フロップは、その素子に置き換えられ得る。
路３は、Ｄフリップフロップ２８によって実現されてい
る。Ｄフリップフロップ２８は、奇数フィールドに対応
するフィールド情報として１（Ｈｉｇｈ）を出力し、偶
数フィールドに対応するフィールド情報として０（Ｌｏ
ｗ）を出力すると仮定する。Ｄフリップフロップ２８
は、Ｄ入力端子、ＣＫ入力端子、Ｑ出力端子、及びＱバ
ー出力端子を有している。ここで、本明細書では、「Ｑ
バー」という表記は、記号Ｑの上方に横線を付した記号
を示すものとする。Ｄフリップフロップ２８のＣＫ入力
端子には、パルス信号ＶＣＫが供給される。Ｄフリップ
フロップ２８は、ＣＫ入力端子に入力されるパルスに応
答して、Ｄ入力端子に入力される信号を受け取り、次の
パルスを受け取るまでその信号を保持する。Ｄフリップ
フロップ２８は、その次のパルスに応答して、保持され
た信号をＱ出力端子から出力するとともに、その保持さ
れた信号を反転させた信号をＱバー出力端子から出力す
る。Ｄフリップフロップ２８のＱバー出力端子は、それ
のＤ入力端子に接続されている。その結果、Ｄフリップ
フロップ２８は、ＣＫ入力端子に入力されるパルスに応
答して、Ｑ出力端子から出力される信号を反転させる機
能を有する。例えば、ある入力パルスに応答して、Ｄフ
リップフロップ２８がその出力を０から１に反転させた
とすると、次の入力パルスに応答して、Ｄフリップフロ
ップ２８はその出力を１から０に反転させる。これ以降
の入力パルスについても同様である。すなわち、Ｄフリ
ップフロップ２８は、入力パルスに応答して、その出力
の反転を繰り返す。なお、上述のような機能を果たす素
子がＤフリップフロップの他に存在すれば、Ｄフリップ
フロップは、その素子に置き換えられ得る。
【００２４】もし、１画面（１フレーム）を表わす映像
信号が複数のフィールドからなる場合には、フィールド
情報生成回路３が入力パルスに応答して複数の異なる値
を巡回して出力するように、フィールド情報生成回路３
を改変すればよい。例えば、１画面（１フレーム）を表
わす映像信号が４フィールドからなる場合には、フィー
ルド情報生成回路３が入力パルスに応答して０、１、
２、３の値を巡回して出力するようにすればよい。
信号が複数のフィールドからなる場合には、フィールド
情報生成回路３が入力パルスに応答して複数の異なる値
を巡回して出力するように、フィールド情報生成回路３
を改変すればよい。例えば、１画面（１フレーム）を表
わす映像信号が４フィールドからなる場合には、フィー
ルド情報生成回路３が入力パルスに応答して０、１、
２、３の値を巡回して出力するようにすればよい。
【００２５】図１の比較回路４は、排他的論理和素子２
１によって実現されている。排他的論理和素子２１は、
外部回路から入力される信号ＪＦＤ及びフリップフロッ
プ２８から出力される信号ＦＤを受け取り、それらに対
して排他的論理和の演算を行った結果を出力する。
１によって実現されている。排他的論理和素子２１は、
外部回路から入力される信号ＪＦＤ及びフリップフロッ
プ２８から出力される信号ＦＤを受け取り、それらに対
して排他的論理和の演算を行った結果を出力する。
【００２６】図１の記憶装置５は、４個のＤフリップフ
ロップ２２〜２５を有するシフトレジスタによって構成
されている。詳しく言うと、Ｄフリップフロップ２２の
Ｑ出力端子は、Ｄフリップフロップ２３のＤ入力端子に
接続され、Ｄフリップフロップ２３のＱ出力端子は、Ｄ
フリップフロップ２４のＤ入力端子に接続され、Ｄフリ
ップフロップ２４のＱ出力端子は、Ｄフリップフロップ
２５のＤ入力端子に接続され、Ｄフリップフロップ２２
〜２５のそれぞれのＣＫ入力端子には、そのシフトレジ
スタのクロックとして、信号ＴＭ１が供給されている。
また、Ｄフリップフロップ２２のＤ入力端子は、排他的
論理和素子２１の出力に接続される。信号ＴＭ１は、垂
直同期信号Ｖsynに同期し、かつ、垂直同期信号Ｖsynの
位相と異なる位相を有するパルス信号である。Ｄフリッ
プフロップ２２〜２５のそれぞれは、論理−０又は論理
−１のいづれかの値を保持する。信号ＴＭ１の立ち上が
りに応答して、Ｄフリップフロップ２２に保持された値
はＤフリップフロップ２３に送られる。同様にして、信
号ＴＭ１の立ち上がりに応答して、Ｄフリップフロップ
２３に保持された値はＤフリップフロップ２４に送ら
れ、Ｄフリップフロップ２４に保持された値はＤフリッ
プフロップ２５に送られる。また、フリップフロップ２
２には、信号ＴＭ１の立ち上がりに応答して、排他的論
理和素子２１の出力（すなわち、フィールド判定回路２
から入力されるフィールド情報ＪＦＤとフィールド情報
生成回路３によって生成されるフィールド情報ＦＤとの
比較結果）が送られる。このようにして、Ｄフリップフ
ロップ２２〜２５は、最も最近の比較結果を含めて連続
する４フィールド分の比較結果を保持する。
ロップ２２〜２５を有するシフトレジスタによって構成
されている。詳しく言うと、Ｄフリップフロップ２２の
Ｑ出力端子は、Ｄフリップフロップ２３のＤ入力端子に
接続され、Ｄフリップフロップ２３のＱ出力端子は、Ｄ
フリップフロップ２４のＤ入力端子に接続され、Ｄフリ
ップフロップ２４のＱ出力端子は、Ｄフリップフロップ
２５のＤ入力端子に接続され、Ｄフリップフロップ２２
〜２５のそれぞれのＣＫ入力端子には、そのシフトレジ
スタのクロックとして、信号ＴＭ１が供給されている。
また、Ｄフリップフロップ２２のＤ入力端子は、排他的
論理和素子２１の出力に接続される。信号ＴＭ１は、垂
直同期信号Ｖsynに同期し、かつ、垂直同期信号Ｖsynの
位相と異なる位相を有するパルス信号である。Ｄフリッ
プフロップ２２〜２５のそれぞれは、論理−０又は論理
−１のいづれかの値を保持する。信号ＴＭ１の立ち上が
りに応答して、Ｄフリップフロップ２２に保持された値
はＤフリップフロップ２３に送られる。同様にして、信
号ＴＭ１の立ち上がりに応答して、Ｄフリップフロップ
２３に保持された値はＤフリップフロップ２４に送ら
れ、Ｄフリップフロップ２４に保持された値はＤフリッ
プフロップ２５に送られる。また、フリップフロップ２
２には、信号ＴＭ１の立ち上がりに応答して、排他的論
理和素子２１の出力（すなわち、フィールド判定回路２
から入力されるフィールド情報ＪＦＤとフィールド情報
生成回路３によって生成されるフィールド情報ＦＤとの
比較結果）が送られる。このようにして、Ｄフリップフ
ロップ２２〜２５は、最も最近の比較結果を含めて連続
する４フィールド分の比較結果を保持する。
【００２７】図１の評価回路６は、４入力の否定論理積
素子２６によって実現されている。否定論理積素子２６
の４入力は、Ｄフリップフロップ２２〜２５のＱ出力端
子にそれぞれ接続される。否定論理積素子２６は、Ｄフ
リップフロップ２２〜２５のＱ出力端子からそれぞれ出
力される信号を受け取り、それらに対して否定論理積の
演算を行った結果を出力する。
素子２６によって実現されている。否定論理積素子２６
の４入力は、Ｄフリップフロップ２２〜２５のＱ出力端
子にそれぞれ接続される。否定論理積素子２６は、Ｄフ
リップフロップ２２〜２５のＱ出力端子からそれぞれ出
力される信号を受け取り、それらに対して否定論理積の
演算を行った結果を出力する。
【００２８】図１の修正回路７は、論理積素子２７によ
って実現されている。論理積素子２７は、垂直同期信号
Ｖsyn及び否定論理積素子２６の出力を受け取り、それ
らに対して論理積の演算を行った結果をパルス信号ＶＣ
Ｋとして出力する。
って実現されている。論理積素子２７は、垂直同期信号
Ｖsyn及び否定論理積素子２６の出力を受け取り、それ
らに対して論理積の演算を行った結果をパルス信号ＶＣ
Ｋとして出力する。
【００２９】なお、記憶装置５に記憶される比較結果の
数は、４個に限定されない。記憶装置５をＮ個のＤフリ
ップフロップを有するシフトレジスタによって構成する
ことにより、記憶手段５にＮ個の比較結果を記憶するこ
とが可能である。この場合、評価回路６は、Ｎ入力の否
定論理積素子によって実現されることができる。
数は、４個に限定されない。記憶装置５をＮ個のＤフリ
ップフロップを有するシフトレジスタによって構成する
ことにより、記憶手段５にＮ個の比較結果を記憶するこ
とが可能である。この場合、評価回路６は、Ｎ入力の否
定論理積素子によって実現されることができる。
【００３０】図３は、フィールド決定回路１において使
用される信号の波形を示す。図３は、期間Ｔ-3〜期間Ｔ
0の連続する４フィールドの間、フィールド判定回路２
から入力されるフィールド情報ＪＦＤとフィールド情報
生成回路３によって生成されるフィールド情報ＦＤとが
一致していない場合を示している。この場合、上述した
ように、修正回路７は、パルスＶＣＫを発生させない。
その結果、次の期間Ｔ1において、フィールド情報生成
回路３は、その出力ＦＤを反転させない。従って、図３
に示されるように、期間Ｔ1以降、フィールド判定回路
２から入力されるフィールド情報ＪＦＤとフィールド情
報生成回路３によって生成されるフィールド情報ＦＤと
は一致することとなる。
用される信号の波形を示す。図３は、期間Ｔ-3〜期間Ｔ
0の連続する４フィールドの間、フィールド判定回路２
から入力されるフィールド情報ＪＦＤとフィールド情報
生成回路３によって生成されるフィールド情報ＦＤとが
一致していない場合を示している。この場合、上述した
ように、修正回路７は、パルスＶＣＫを発生させない。
その結果、次の期間Ｔ1において、フィールド情報生成
回路３は、その出力ＦＤを反転させない。従って、図３
に示されるように、期間Ｔ1以降、フィールド判定回路
２から入力されるフィールド情報ＪＦＤとフィールド情
報生成回路３によって生成されるフィールド情報ＦＤと
は一致することとなる。
【００３１】
【発明の効果】本発明によれば、従来のフィールド決定
回路に比べて、必要とされる素子の数を大幅に削減する
ことが可能になる。例えば、上述した図４に示される従
来のフィールド決定回路と図２に示される本発明に係る
フィールド決定回路とを比較した場合、後者の記憶装置
５に必要とされる記憶素子の数は、前者の記憶装置４１
及び４２に必要とされる記憶素子の数の半分である。さ
らに、前者の比較回路４３において必要とされる４個の
排他的論理和素子は、後者の評価回路６においては不要
となる。従って、仮に、記憶装置に記憶すべきフィール
ド情報の数が増加したしても、後者の評価回路６におい
て必要とされる排他的論理和素子の数はゼロのままであ
る。これに対し、前者の比較回路４３において必要とさ
れる排他的論理和素子の数は、記憶装置に記憶すべきフ
ィールド情報の数に応じて増加する。
回路に比べて、必要とされる素子の数を大幅に削減する
ことが可能になる。例えば、上述した図４に示される従
来のフィールド決定回路と図２に示される本発明に係る
フィールド決定回路とを比較した場合、後者の記憶装置
５に必要とされる記憶素子の数は、前者の記憶装置４１
及び４２に必要とされる記憶素子の数の半分である。さ
らに、前者の比較回路４３において必要とされる４個の
排他的論理和素子は、後者の評価回路６においては不要
となる。従って、仮に、記憶装置に記憶すべきフィール
ド情報の数が増加したしても、後者の評価回路６におい
て必要とされる排他的論理和素子の数はゼロのままであ
る。これに対し、前者の比較回路４３において必要とさ
れる排他的論理和素子の数は、記憶装置に記憶すべきフ
ィールド情報の数に応じて増加する。
【００３２】また、本発明によれば、必要とされる素子
の数を削減することにより、ゲートアレイを用いてフィ
ールド決定回路をＬＳＩ化する場合に必要とされるゲー
ト数を削減することが可能となる。例えば、記憶素子と
して使用され得るＤフリップフロップ、排他的論理和素
子、及び４入力の否定論理積素子は、それぞれ７ゲー
ト、３ゲート、及び２ゲートで構成され得る。従って、
記憶装置に記憶すべきフィールド情報の数が４個の場
合、本発明によるゲート数の削減効果は、（７×４）＋
（３×３）＝３７ゲートとなる。記憶装置に記憶すべき
フィールド情報の数が８個の場合、本発明によるゲート
数の削減効果は、（７×８）＋（３×７）＝７７ゲート
となる。
の数を削減することにより、ゲートアレイを用いてフィ
ールド決定回路をＬＳＩ化する場合に必要とされるゲー
ト数を削減することが可能となる。例えば、記憶素子と
して使用され得るＤフリップフロップ、排他的論理和素
子、及び４入力の否定論理積素子は、それぞれ７ゲー
ト、３ゲート、及び２ゲートで構成され得る。従って、
記憶装置に記憶すべきフィールド情報の数が４個の場
合、本発明によるゲート数の削減効果は、（７×４）＋
（３×３）＝３７ゲートとなる。記憶装置に記憶すべき
フィールド情報の数が８個の場合、本発明によるゲート
数の削減効果は、（７×８）＋（３×７）＝７７ゲート
となる。
【図１】本発明の一実施例のフィールド決定回路の機能
構成を示す図である。
構成を示す図である。
【図２】本発明の一実施例のフィールド決定回路の具体
的な回路構成を示す図である。
的な回路構成を示す図である。
【図３】本発明の一実施例のフィールド決定回路におい
て使用される信号間の関係を示すタイミングチャートで
ある。
て使用される信号間の関係を示すタイミングチャートで
ある。
【図４】従来のフィールド決定回路の回路構成を示す図
である。
である。
１ フィールド決定回路 ２ フィールド判定回路 ３ フィールド情報生成回路 ４ 比較回路 ５ 記憶装置 ６ 評価回路 ７ 修正回路
Claims (4)
- 【請求項１】 複数の信号のうちの１つを第１のフィー
ルド情報として出力するためのフィールド情報生成手段
であって、特定の信号を受け取り、該特定の信号に応答
して該複数の信号のうちの他の１つを第１のフィールド
情報として出力する、フィールド情報生成手段、 外部回路から入力される第２のフィールド情報及び該フ
ィールド情報生成手段によって生成された該第１のフィ
ールド情報を受け取り、該第１のフィールド情報及び該
第２のフィールド情報の比較を行い、該比較によって得
られる比較結果を出力するための比較手段、 該比較手段によって出力される複数の比較結果の内、予
め決められた数の比較結果を記憶するための記憶手段、 該記憶手段に記憶された該予め決められた数の比較結果
を受け取り、それらが予め決められた関係を満たすか否
かの評価を行い、該評価の結果を出力するための評価手
段、及び該評価の結果に応じて、該特定の信号を該フィ
ールド情報生成手段に与えるための修正手段を備えてい
るフィールド決定回路。 - 【請求項２】 前記予め決められた数の比較結果は、最
も最近の比較結果を含む連続した比較結果である、請求
項１に記載のフィールド決定回路。 - 【請求項３】 前記予め決められた関係は、前記記憶手
段に記憶される前記予め決められた数の比較結果がすべ
て不一致である、請求項１に記載のフィールド決定回
路。 - 【請求項４】 前記外部回路は、前記第２のフィールド
情報を生成するためのフィールド判定回路を備えてい
る、請求項１に記載のフィールド決定回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06245098A (ja) | 1993-02-16 | 1993-02-16 | フィールド決定回路 |
| US08/197,179 US5473387A (en) | 1993-02-16 | 1994-02-16 | Field decision circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06245098A (ja) | 1993-02-16 | 1993-02-16 | フィールド決定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06245098A true JPH06245098A (ja) | 1994-09-02 |
Family
ID=12209220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06245098A (ja) | 1993-02-16 | 1993-02-16 | フィールド決定回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5473387A (ja) |
| JP (1) | JPH06245098A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2716765B1 (fr) * | 1994-02-28 | 1996-05-31 | Sgs Thomson Microelectronics | Procédé de reconnaisance de standard vidéo, et circuit mettant en Óoeuvre ce procédé. |
| US5608461A (en) * | 1995-03-29 | 1997-03-04 | Silicon Graphics, Inc. | Programmable video frame detector |
| KR0170730B1 (ko) * | 1996-01-12 | 1999-03-20 | 김광호 | 필드 동기신호 검출회로 및 그 방법 |
| JP3638762B2 (ja) * | 1997-09-03 | 2005-04-13 | 株式会社ルネサステクノロジ | 同期信号生成装置およびそれを用いたフィールド判定装置 |
| FR2831755A1 (fr) * | 2001-10-30 | 2003-05-02 | St Microelectronics Sa | Procede et dispositif de detection de la parite des trames successives d'un signal video entrelace |
| US7283176B2 (en) * | 2004-03-12 | 2007-10-16 | Broadcom Corporation | Method and system for detecting field ID |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0309610B1 (de) * | 1987-10-02 | 1993-01-07 | Deutsche ITT Industries GmbH | Digitale Erzeugung von Vertikalsynchron- und Halbbild-Identifikationssignalen |
| JP2794727B2 (ja) * | 1988-10-28 | 1998-09-10 | 松下電器産業株式会社 | フィールド判別回路 |
| US5025496A (en) * | 1990-05-07 | 1991-06-18 | Rca Licensing Corporation | Odd/even field detector for video signals |
| JPH0453365A (ja) * | 1990-06-21 | 1992-02-20 | Matsushita Electric Ind Co Ltd | フィールド判定補正装置 |
| JP2746741B2 (ja) * | 1990-09-28 | 1998-05-06 | シャープ株式会社 | フィールド決定回路 |
| KR950005054B1 (ko) * | 1991-12-31 | 1995-05-17 | 삼성전자주식회사 | 기수/우수의 필드 검출장치 |
-
1993
- 1993-02-16 JP JP50A patent/JPH06245098A/ja active Pending
-
1994
- 1994-02-16 US US08/197,179 patent/US5473387A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5473387A (en) | 1995-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991220 |