JP2001022554A - 表示制御方法及び装置 - Google Patents
表示制御方法及び装置Info
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Abstract
(57)【要約】
【課題】 データの誤りによる影響が大きいアドレスデ
ータにおける誤りを検知して、誤った描画処理を防止す
る。 【解決手段】 複数回連続して送られてくる画像データ
の表示部における表示位置に係るアドレスデータを入力
するとフリップフロップ３１にラッチし、そのフリップ
フロップ３１の出力と、次に入力されるアドレスデータ
とをＥＸＯＲゲート４１により比較する。これらが完全
に一致していないときは、ＡＮＤゲート４２を介してハ
イレベルの信号が出力され、これによりエラー信号４４
がハイレベルになる。このエラー信号４４が制御部に返
送されると、制御部はそのアドレスデータを再送する。
これによりアドレスデータのエラーによる画像の乱れを
防止できる。
ータにおける誤りを検知して、誤った描画処理を防止す
る。 【解決手段】 複数回連続して送られてくる画像データ
の表示部における表示位置に係るアドレスデータを入力
するとフリップフロップ３１にラッチし、そのフリップ
フロップ３１の出力と、次に入力されるアドレスデータ
とをＥＸＯＲゲート４１により比較する。これらが完全
に一致していないときは、ＡＮＤゲート４２を介してハ
イレベルの信号が出力され、これによりエラー信号４４
がハイレベルになる。このエラー信号４４が制御部に返
送されると、制御部はそのアドレスデータを再送する。
これによりアドレスデータのエラーによる画像の乱れを
防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、画像信号を表示装
置に出力して画像を表示する表示制御方法及び装置に関
するものである。
置に出力して画像を表示する表示制御方法及び装置に関
するものである。
【０００２】
【従来の技術】強誘電性液晶を用いた液晶表示器（以降
ＦＬＣＤ）が実用化されている。このＦＬＣＤは、一旦
描画された画像の内容を保持し続けるというメモリ効果
を有しているため、通常のＣＲＴディスプレイやＴＦＴ
ディスプレイのように、絶えず描画動作を繰り返すリフ
レッシュが不要になっている。従って、表示画像を更新
する際には、前画面（前フレーム）の内の画像が変化し
た部分の画像データのみをＦＬＣＤに伝送し、その部分
の画像データだけを更新して描画し直し、前画面から変
化していない画像データ部分は更新することなくそのま
ま同じ画像を表示し続ける、所謂「部分書き換え」動作
を行っている。
ＦＬＣＤ）が実用化されている。このＦＬＣＤは、一旦
描画された画像の内容を保持し続けるというメモリ効果
を有しているため、通常のＣＲＴディスプレイやＴＦＴ
ディスプレイのように、絶えず描画動作を繰り返すリフ
レッシュが不要になっている。従って、表示画像を更新
する際には、前画面（前フレーム）の内の画像が変化し
た部分の画像データのみをＦＬＣＤに伝送し、その部分
の画像データだけを更新して描画し直し、前画面から変
化していない画像データ部分は更新することなくそのま
ま同じ画像を表示し続ける、所謂「部分書き換え」動作
を行っている。
【０００３】このため、通常のＣＲＴやＴＦＴディスプ
レイ等に描画する際には、水平、垂直同期信号と、それ
に続けて各画素に対応した画素データをホストコンピュ
ータからディスプレイに繰り返し送信するのに対し、Ｆ
ＬＣＤに描画する際には、何番目の水平走査線であるか
を示すラインアドレスデータと、このアドレスデータに
続けて、その１水平走査線分の画像データを、画面が更
新された場合にのみ送信している。
レイ等に描画する際には、水平、垂直同期信号と、それ
に続けて各画素に対応した画素データをホストコンピュ
ータからディスプレイに繰り返し送信するのに対し、Ｆ
ＬＣＤに描画する際には、何番目の水平走査線であるか
を示すラインアドレスデータと、このアドレスデータに
続けて、その１水平走査線分の画像データを、画面が更
新された場合にのみ送信している。
【０００４】
【発明が解決しようとする課題】このような従来のＦＬ
ＣＤにおける画像データの送信方法では、ＦＬＣＤが受
信したデータに誤りがあったとしても、これを検知した
り訂正する機能は無い。そして画像データに誤りがあっ
たとしても、その誤りによる画像の乱れなどはあまり目
立たないため許容出来る。しかしながら、表示画像の更
新位置を示すラインアドレスに誤りが発生した場合に
は、新たに伝送された画像データが全く無関係の部分に
描画されてしまう。更には、その誤って画像データが書
込まれたラインには、そのラインに対して新たな書き換
え動作が生じない限り、誤って書込まれた無関係な画像
が表示し続けられることになり、このようなエラーによ
る表示の乱れはかなり目立つこととなる。
ＣＤにおける画像データの送信方法では、ＦＬＣＤが受
信したデータに誤りがあったとしても、これを検知した
り訂正する機能は無い。そして画像データに誤りがあっ
たとしても、その誤りによる画像の乱れなどはあまり目
立たないため許容出来る。しかしながら、表示画像の更
新位置を示すラインアドレスに誤りが発生した場合に
は、新たに伝送された画像データが全く無関係の部分に
描画されてしまう。更には、その誤って画像データが書
込まれたラインには、そのラインに対して新たな書き換
え動作が生じない限り、誤って書込まれた無関係な画像
が表示し続けられることになり、このようなエラーによ
る表示の乱れはかなり目立つこととなる。
【０００５】本発明は上記従来例に鑑みてなされたもの
で、データの誤りによる影響が大きいアドレスデータに
おける誤りを検知して、誤った描画処理を防止する表示
制御方法及び装置を提供することを目的とする。
で、データの誤りによる影響が大きいアドレスデータに
おける誤りを検知して、誤った描画処理を防止する表示
制御方法及び装置を提供することを目的とする。
【０００６】また本発明の目的は、複数回連続して送信
されるアドレスデータを受信し、それら複数回のアドレ
スデータの多数決を基に画像データを書込むためのアド
レスを決定することにより、アドレスデータにおける伝
送エラーの影響を抑えて表示画像の乱れを防止する表示
制御方法及び装置を提供することにある。
されるアドレスデータを受信し、それら複数回のアドレ
スデータの多数決を基に画像データを書込むためのアド
レスを決定することにより、アドレスデータにおける伝
送エラーの影響を抑えて表示画像の乱れを防止する表示
制御方法及び装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明の表示制御装置は以下のような構成を備える。
即ち、画像データに係る画像を表示部に表示するように
制御する表示制御装置であって、前記画像データと、複
数回連続して送られてくる前記画像データの前記表示部
における表示位置に係るアドレスデータとを入力する入
力手段と、前記入力手段より入力された複数のアドレス
データ同士を比較する比較手段と、前記比較手段による
比較結果に基づいて、前記アドレスデータの再送を要求
する制御信号を出力する出力手段と、前記入力手段によ
り入力された画像データを前記アドレスデータで指示さ
れるアドレスに書込んで前記表示部に表示するように制
御する制御手段とを有することを特徴とする。
に本発明の表示制御装置は以下のような構成を備える。
即ち、画像データに係る画像を表示部に表示するように
制御する表示制御装置であって、前記画像データと、複
数回連続して送られてくる前記画像データの前記表示部
における表示位置に係るアドレスデータとを入力する入
力手段と、前記入力手段より入力された複数のアドレス
データ同士を比較する比較手段と、前記比較手段による
比較結果に基づいて、前記アドレスデータの再送を要求
する制御信号を出力する出力手段と、前記入力手段によ
り入力された画像データを前記アドレスデータで指示さ
れるアドレスに書込んで前記表示部に表示するように制
御する制御手段とを有することを特徴とする。
【０００８】また上記目的を達成するために本発明の表
示制御装置は以下のような構成を備える。即ち、画像デ
ータに係る画像を表示部に表示するように制御する表示
制御装置であって、前記画像データと、複数回連続して
送られてくる前記画像データの前記表示部における表示
位置に係るアドレスデータとを入力する入力手段と、前
記入力手段より入力された複数のアドレスデータから多
数決をとったアドレスデータを出力するデータ補正手段
と、前記入力手段により入力された画像データを前記デ
ータ補正手段から出力されるアドレスデータで指示され
るアドレスに書込んで前記表示部に表示するように制御
する制御手段とを有することを特徴とする。
示制御装置は以下のような構成を備える。即ち、画像デ
ータに係る画像を表示部に表示するように制御する表示
制御装置であって、前記画像データと、複数回連続して
送られてくる前記画像データの前記表示部における表示
位置に係るアドレスデータとを入力する入力手段と、前
記入力手段より入力された複数のアドレスデータから多
数決をとったアドレスデータを出力するデータ補正手段
と、前記入力手段により入力された画像データを前記デ
ータ補正手段から出力されるアドレスデータで指示され
るアドレスに書込んで前記表示部に表示するように制御
する制御手段とを有することを特徴とする。
【０００９】上記目的を達成するために本発明の表示制
御方法は以下のような工程を備える。即ち、画像データ
に係る画像を表示部に表示するように制御する表示制御
方法であって、前記画像データと、複数回連続して送ら
れてくる前記画像データの前記表示部における表示位置
に係るアドレスデータとを入力する入力工程と、前記入
力工程で入力された複数のアドレスデータ同士を比較す
る比較工程と、前記比較工程による比較結果に基づいて
前記アドレスデータの再送を要求する制御信号を出力す
る出力工程と、前記入力工程で入力された画像データを
前記アドレスデータで指示されるアドレスに書込んで前
記表示部に表示するように制御する制御工程とを有する
ことを特徴とする。
御方法は以下のような工程を備える。即ち、画像データ
に係る画像を表示部に表示するように制御する表示制御
方法であって、前記画像データと、複数回連続して送ら
れてくる前記画像データの前記表示部における表示位置
に係るアドレスデータとを入力する入力工程と、前記入
力工程で入力された複数のアドレスデータ同士を比較す
る比較工程と、前記比較工程による比較結果に基づいて
前記アドレスデータの再送を要求する制御信号を出力す
る出力工程と、前記入力工程で入力された画像データを
前記アドレスデータで指示されるアドレスに書込んで前
記表示部に表示するように制御する制御工程とを有する
ことを特徴とする。
【００１０】また上記目的を達成するために本発明の表
示制御方法は以下のような工程を備える。即ち、画像デ
ータに係る画像を表示部に表示するように制御する表示
制御方法であって、前記画像データと、複数回連続して
送られてくる前記画像データの前記表示部における表示
位置に係るアドレスデータとを入力する入力工程と、前
記入力工程で入力された複数のアドレスデータから多数
決をとったアドレスデータを出力するデータ補正工程
と、前記入力工程で入力された画像データを前記データ
補正工程で出力されるアドレスデータで指示されるアド
レスに書込んで前記表示部に表示するように制御する制
御工程とを有することを特徴とする。
示制御方法は以下のような工程を備える。即ち、画像デ
ータに係る画像を表示部に表示するように制御する表示
制御方法であって、前記画像データと、複数回連続して
送られてくる前記画像データの前記表示部における表示
位置に係るアドレスデータとを入力する入力工程と、前
記入力工程で入力された複数のアドレスデータから多数
決をとったアドレスデータを出力するデータ補正工程
と、前記入力工程で入力された画像データを前記データ
補正工程で出力されるアドレスデータで指示されるアド
レスに書込んで前記表示部に表示するように制御する制
御工程とを有することを特徴とする。
【００１１】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。
の好適な実施の形態を詳細に説明する。
【００１２】図１は本発明の実施の形態に係る表示装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【００１３】図１において、１０１は制御部で、例えば
ＣＰＵ、ＣＰＵにより実行されるプログラムや各種デー
タを記憶するメモリ等を備え、強誘電性液晶表示器（Ｆ
ＬＣＤ）１０２に画像を表示するように制御している。
この制御部１０１とＦＬＣＤ１０２とはケーブルを介し
て接続されており、このケーブルには、制御部１０１か
らＦＬＣＤ１０２に送られる信号を含む信号線１１と、
ＦＬＣＤ１０２から制御部１０１に送られる信号を含む
信号線１２が含まれている。このうち信号線１１には、
データに同期したクロック信号（ＦＣＬＫ）、アドレス
データを示すＡＨＤＬ信号、及び１６ビットデータ（Ｄ
ＡＴＡ０〜ＤＡＴＡ１５）等が含まれている。
ＣＰＵ、ＣＰＵにより実行されるプログラムや各種デー
タを記憶するメモリ等を備え、強誘電性液晶表示器（Ｆ
ＬＣＤ）１０２に画像を表示するように制御している。
この制御部１０１とＦＬＣＤ１０２とはケーブルを介し
て接続されており、このケーブルには、制御部１０１か
らＦＬＣＤ１０２に送られる信号を含む信号線１１と、
ＦＬＣＤ１０２から制御部１０１に送られる信号を含む
信号線１２が含まれている。このうち信号線１１には、
データに同期したクロック信号（ＦＣＬＫ）、アドレス
データを示すＡＨＤＬ信号、及び１６ビットデータ（Ｄ
ＡＴＡ０〜ＤＡＴＡ１５）等が含まれている。
【００１４】以上の構成に基づく本発明の実施の形態１
について以下に説明する。
について以下に説明する。
【００１５】［実施の形態１］図２は、本発明の実施の
形態１に係るＦＬＣＤ１０２のデータ受信部の機能構成
を示すブロック図、図３は本実施の形態１においてＦＬ
ＣＤ１０２が受信する１６ビットデータとクロック（Ｆ
ＣＬＫ）及びＡＤＨＬ信号のタイミングを説明する図で
ある。
形態１に係るＦＬＣＤ１０２のデータ受信部の機能構成
を示すブロック図、図３は本実施の形態１においてＦＬ
ＣＤ１０２が受信する１６ビットデータとクロック（Ｆ
ＣＬＫ）及びＡＤＨＬ信号のタイミングを説明する図で
ある。
【００１６】図２において、１１，１２は前述したＦＬ
ＣＤ用の画像データ通信用Ｉ／Ｆケーブルである。２１
は差動信号レシーバ、２２は差動信号トランスミッタ、
３１及び３３はＤタイプのフリップフロップ（以降Ｄ−
Ｆ／Ｆ）である。４１は排他論理和ゲート（ＥＸＯ
Ｒ）、４２はＡＮＤゲート、４３はＯＲゲート、６０は
描画データ処理ブロックである。
ＣＤ用の画像データ通信用Ｉ／Ｆケーブルである。２１
は差動信号レシーバ、２２は差動信号トランスミッタ、
３１及び３３はＤタイプのフリップフロップ（以降Ｄ−
Ｆ／Ｆ）である。４１は排他論理和ゲート（ＥＸＯ
Ｒ）、４２はＡＮＤゲート、４３はＯＲゲート、６０は
描画データ処理ブロックである。
【００１７】いま、制御部１０１が、ＦＬＣＤ１０２に
表示される画像データのある部分を変更する場合を考え
る。この場合、図３に示すように、最初に、（ＤＡＴＡ
０〜ＤＡＴＡ１５）に１６ビットのラインアドレスデー
タが送られてきて、それ以降に１６ビットの画像データ
がパラレルで出力される。
表示される画像データのある部分を変更する場合を考え
る。この場合、図３に示すように、最初に、（ＤＡＴＡ
０〜ＤＡＴＡ１５）に１６ビットのラインアドレスデー
タが送られてきて、それ以降に１６ビットの画像データ
がパラレルで出力される。
【００１８】ここで、制御部１０１から出力される画像
データとラインアドレスデータについて説明する。
データとラインアドレスデータについて説明する。
【００１９】図３において、ＤＡＴＡ０〜ＤＡＴＡ１５
が１６ビットのデータ線であり、これとクロックＦＬＣ
Ｋ、及び判別信号ＡＨＤＬの合計１８本の信号線がケー
ブル１１に含まれている。ここで信号ＡＨＤＬは、アド
レスデータの先頭を示す信号であり、通常はロウレベル
で、１６ビットのアドレスデータの先頭でのみハイレベ
ルとなる。そして、この判別信号ＡＤＨＬがハイレベル
となった後、その直後にＤＡＴＡ０〜ＤＡＴＡ１５を介
して同じアドレスデータが連続して２回出力される。図
３でハッチがかかった部分３００がこれに相当してい
る。
が１６ビットのデータ線であり、これとクロックＦＬＣ
Ｋ、及び判別信号ＡＨＤＬの合計１８本の信号線がケー
ブル１１に含まれている。ここで信号ＡＨＤＬは、アド
レスデータの先頭を示す信号であり、通常はロウレベル
で、１６ビットのアドレスデータの先頭でのみハイレベ
ルとなる。そして、この判別信号ＡＤＨＬがハイレベル
となった後、その直後にＤＡＴＡ０〜ＤＡＴＡ１５を介
して同じアドレスデータが連続して２回出力される。図
３でハッチがかかった部分３００がこれに相当してい
る。
【００２０】このアドレスデータに続いて複数の画像デ
ータ３０１が送られ、これら複数の画像データが１水平
走査分の画像データに相当している。
ータ３０１が送られ、これら複数の画像データが１水平
走査分の画像データに相当している。
【００２１】尚、図２において、Ｄ−Ｆ／Ｆ３１、ＥＸ
−ＯＲゲート４１、ＡＮＤゲート４２はそれぞれ１個ず
つで記されているが、ＤＡＴＡ０〜ＤＡＴＡ１５の１６
本の信号線に対応して、それぞれ１６個ずつ設けられて
おり、ＯＲゲート４３は、これら１６個のＡＮＤゲート
４２の全ての出力の論理和をとっている。
−ＯＲゲート４１、ＡＮＤゲート４２はそれぞれ１個ず
つで記されているが、ＤＡＴＡ０〜ＤＡＴＡ１５の１６
本の信号線に対応して、それぞれ１６個ずつ設けられて
おり、ＯＲゲート４３は、これら１６個のＡＮＤゲート
４２の全ての出力の論理和をとっている。
【００２２】レシーバ２１で受信されたＤＡＴＡ０〜Ｄ
ＡＴＡ１５は、直接ＥＸＯＲ４１に入力されるととも
に、Ｄ−Ｆ／Ｆ３１で、クロックＦＣＬＫの１クロック
分遅延された後、ＥＸＯＲ４１のもう一方の入力端子に
入力されている。これにより、ＥＸＯＲ４１は、ＦＬＣ
Ｋに同期して時系列的に連続した２つのアドレスデータ
（ＤＡＴＡ０〜ＤＡＴＡ１５）同士の排他論理和をとる
ことになる。このＥＸＯＲ４１の出力は、ＡＮＤゲート
４２により、Ｄ−Ｆ／Ｆ３２で１クロック分遅延させら
れた信号ＡＨＤＬでゲートされる。即ち、信号ＡＨＤＬ
がハイレベルで受信されると、ＦＣＬＫの次のクロック
のタイミングでＡＮＤゲート４２を開くように、ハイレ
ベルの信号をＡＮＤゲート４２の一方の入力端子に出力
する。
ＡＴＡ１５は、直接ＥＸＯＲ４１に入力されるととも
に、Ｄ−Ｆ／Ｆ３１で、クロックＦＣＬＫの１クロック
分遅延された後、ＥＸＯＲ４１のもう一方の入力端子に
入力されている。これにより、ＥＸＯＲ４１は、ＦＬＣ
Ｋに同期して時系列的に連続した２つのアドレスデータ
（ＤＡＴＡ０〜ＤＡＴＡ１５）同士の排他論理和をとる
ことになる。このＥＸＯＲ４１の出力は、ＡＮＤゲート
４２により、Ｄ−Ｆ／Ｆ３２で１クロック分遅延させら
れた信号ＡＨＤＬでゲートされる。即ち、信号ＡＨＤＬ
がハイレベルで受信されると、ＦＣＬＫの次のクロック
のタイミングでＡＮＤゲート４２を開くように、ハイレ
ベルの信号をＡＮＤゲート４２の一方の入力端子に出力
する。
【００２３】このようにしてＥＸＯＲ４１には、１回目
のラインアドレスデータと２回目のラインアドレスデー
タとが入力され、両者が完全に一致しなければハイレベ
ルの信号をＡＮＤゲート４２の他方の入力端子に出力す
る。上述のように、この時、ＡＮＤゲート４２の一方の
端子には、信号ＡＨＬＤが遅延されたハイレベルの信号
が入力されているため、このタイミングでＥＸＯＲ４１
の出力が次のＯＲゲート４３に出力される。ここでＯＲ
ゲート４３は、１６本の入力端子の内、いずれか１つで
もハイレベルになっていれば、言い換えれば、ＤＡＴＡ
０〜ＤＡＴＡ１５のいずれか一つにおいても、１回目と
２回目のラインアドレスが異なれば、ラインアドレスデ
ータエラーを検知したことになり、エラー信号４４をハ
イレベルにして出力する。このエラー信号４４は描画デ
ータ処理ブロック６０に伝えられると共に、トランスミ
ッタ２２を介して制御部１０１にも送られる。こうして
制御部１０１は、Ｉ／Ｆケーブル１２を介して送られて
くる、このエラー信号４４を受取ると、再度、ラインア
ドレスデータ（ＤＡＴＡ０〜ＤＡＴＡ１５）と信号ＡＨ
ＤＬの送信をやり直す。
のラインアドレスデータと２回目のラインアドレスデー
タとが入力され、両者が完全に一致しなければハイレベ
ルの信号をＡＮＤゲート４２の他方の入力端子に出力す
る。上述のように、この時、ＡＮＤゲート４２の一方の
端子には、信号ＡＨＬＤが遅延されたハイレベルの信号
が入力されているため、このタイミングでＥＸＯＲ４１
の出力が次のＯＲゲート４３に出力される。ここでＯＲ
ゲート４３は、１６本の入力端子の内、いずれか１つで
もハイレベルになっていれば、言い換えれば、ＤＡＴＡ
０〜ＤＡＴＡ１５のいずれか一つにおいても、１回目と
２回目のラインアドレスが異なれば、ラインアドレスデ
ータエラーを検知したことになり、エラー信号４４をハ
イレベルにして出力する。このエラー信号４４は描画デ
ータ処理ブロック６０に伝えられると共に、トランスミ
ッタ２２を介して制御部１０１にも送られる。こうして
制御部１０１は、Ｉ／Ｆケーブル１２を介して送られて
くる、このエラー信号４４を受取ると、再度、ラインア
ドレスデータ（ＤＡＴＡ０〜ＤＡＴＡ１５）と信号ＡＨ
ＤＬの送信をやり直す。
【００２４】図４は、本実施の形態に係る制御部１０１
における制御処理を示すフローチャートで、この処理を
実行するプログラムは、制御部１０１の不図示のメモリ
に格納されている。
における制御処理を示すフローチャートで、この処理を
実行するプログラムは、制御部１０１の不図示のメモリ
に格納されている。
【００２５】この処理は例えば、ＦＬＣＤ１０２に表示
されている画像の一部分だけを書き換える「部分書き換
え」要求が発生することにより開始され、まずステップ
Ｓ１で、判別信号ＡＤＨＬをハイレベルにする。次にス
テップＳ２に進み、その部分書き換えを行うアドレス
（１６ビット）を出力する。次にステップＳ３で、クロ
ックＦＬＣＫの次のクロックタイミングになったかどう
かを調べ、次のクロックのタイミングになるとステップ
Ｓ４に進み、ステップＳ２で出力したのと同じアドレス
を再度出力する。そしてステップＳ５に進み、エラー信
号４４がハイレベルで入力されるかどうかを調べ、エラ
ー信号４４がハイレベルでなければ、即ち、２回連続し
て出力した同じアドレスが、ＦＬＣＤ１０２で２回とも
同じであると確認されていれば、その出力したアドレス
はＦＬＣＤ１０２で正常に受信されていると判断してス
テップＳ６に進み、クロックＦＬＣＫに同期して、その
アドレスに表示する画像データを出力する。
されている画像の一部分だけを書き換える「部分書き換
え」要求が発生することにより開始され、まずステップ
Ｓ１で、判別信号ＡＤＨＬをハイレベルにする。次にス
テップＳ２に進み、その部分書き換えを行うアドレス
（１６ビット）を出力する。次にステップＳ３で、クロ
ックＦＬＣＫの次のクロックタイミングになったかどう
かを調べ、次のクロックのタイミングになるとステップ
Ｓ４に進み、ステップＳ２で出力したのと同じアドレス
を再度出力する。そしてステップＳ５に進み、エラー信
号４４がハイレベルで入力されるかどうかを調べ、エラ
ー信号４４がハイレベルでなければ、即ち、２回連続し
て出力した同じアドレスが、ＦＬＣＤ１０２で２回とも
同じであると確認されていれば、その出力したアドレス
はＦＬＣＤ１０２で正常に受信されていると判断してス
テップＳ６に進み、クロックＦＬＣＫに同期して、その
アドレスに表示する画像データを出力する。
【００２６】一方、ステップＳ５でエラー信号４４がハ
イレベルであればステップＳ７に進み、そのエラー信号
が４４がＮ回連続して発生したかを調べる。Ｎ回連続し
て発生していなければステップＳ１に戻り、前述の処理
を繰り返し実行する。ここでもし、Ｎ回連続して発生し
た場合には、例えばハードウェアによる欠陥等が考えら
れるため、ステップＳ８に進み、エラーの発生を表示部
等を使用してユーザに報知するなどのエラー処理を行
う。
イレベルであればステップＳ７に進み、そのエラー信号
が４４がＮ回連続して発生したかを調べる。Ｎ回連続し
て発生していなければステップＳ１に戻り、前述の処理
を繰り返し実行する。ここでもし、Ｎ回連続して発生し
た場合には、例えばハードウェアによる欠陥等が考えら
れるため、ステップＳ８に進み、エラーの発生を表示部
等を使用してユーザに報知するなどのエラー処理を行
う。
【００２７】［実施の形態２］図５及び図６は、本発明
の実施の形態２に係るＦＬＣＤ１０２のデータ受信部の
機能構成を示すブロック図で、前述の図２と共通する部
分は同じ番号で示し、それらの説明を省略する。
の実施の形態２に係るＦＬＣＤ１０２のデータ受信部の
機能構成を示すブロック図で、前述の図２と共通する部
分は同じ番号で示し、それらの説明を省略する。
【００２８】なお、ここではＤ−Ｆ／Ｆ３２は１６ビッ
トの信号をラッチするフリップフロップで、Ｄ−Ｆ／Ｆ
３１とシリアルに接続されており、データ信号（ＤＡＴ
Ａ０〜１５）をクロックＦＣＬＫの２クロック分遅延さ
せている。５はアドレスデータ補正ブロックで、ＤＡＴ
Ａ０〜ＤＡＴＡ１５の１６ビット分の回路を有してい
る。このアドレスデータ補正ブロック５は、２つのＡＮ
Ｄゲート５１，５３と、２つのＥＸＯＲゲート５２，５
４を有しており、３つの入力端子ａ，ｂ，ｃから入力さ
れる信号に対応して信号４５を生成して出力している。
トの信号をラッチするフリップフロップで、Ｄ−Ｆ／Ｆ
３１とシリアルに接続されており、データ信号（ＤＡＴ
Ａ０〜１５）をクロックＦＣＬＫの２クロック分遅延さ
せている。５はアドレスデータ補正ブロックで、ＤＡＴ
Ａ０〜ＤＡＴＡ１５の１６ビット分の回路を有してい
る。このアドレスデータ補正ブロック５は、２つのＡＮ
Ｄゲート５１，５３と、２つのＥＸＯＲゲート５２，５
４を有しており、３つの入力端子ａ，ｂ，ｃから入力さ
れる信号に対応して信号４５を生成して出力している。
【００２９】尚、これら入力端子ａ，ｂ，ｃの信号の論
理値と、各ゲートから出力される論理値との関係を図７
に示す。
理値と、各ゲートから出力される論理値との関係を図７
に示す。
【００３０】図７において、ａ，ｂ，ｃの３入力のうち
２つ以上“０”があればＥＸＯＲゲート５４の出力が
“０”となり、ａ，ｂ，ｃの３入力のうち２つ以上
“１”があればＥＸＯＲゲート５４の出力が“１”とな
って信号４５として出力されている。即ち、信号４５
は、３入力の多数決を取った１６ビットのデータ信号と
なっている。
２つ以上“０”があればＥＸＯＲゲート５４の出力が
“０”となり、ａ，ｂ，ｃの３入力のうち２つ以上
“１”があればＥＸＯＲゲート５４の出力が“１”とな
って信号４５として出力されている。即ち、信号４５
は、３入力の多数決を取った１６ビットのデータ信号と
なっている。
【００３１】図６は、この実施の形態２に係る信号のタ
イミングを説明するタイミング図である。
イミングを説明するタイミング図である。
【００３２】図６に示すように、信号ＡＨＤＬがハイレ
ベルになった時点から、３クロック分続けてラインアド
レスデータが送信される。この３回連続したラインアド
レスデータは、Ｄ−Ｆ／Ｆ３１，３２により、それぞれ
ＦＣＬＫの１クロック分、２クロック分遅延され、これ
ら遅延された信号のそれぞれは入力端子ｂ，ｃに入力さ
れ、入力端子ａから入力される遅延されていないデータ
とともに、アドレスデータ補正ブロック５に入力され
る。
ベルになった時点から、３クロック分続けてラインアド
レスデータが送信される。この３回連続したラインアド
レスデータは、Ｄ−Ｆ／Ｆ３１，３２により、それぞれ
ＦＣＬＫの１クロック分、２クロック分遅延され、これ
ら遅延された信号のそれぞれは入力端子ｂ，ｃに入力さ
れ、入力端子ａから入力される遅延されていないデータ
とともに、アドレスデータ補正ブロック５に入力され
る。
【００３３】ここで、図７に示すように、時系列に３回
連続したラインアドレスデータのうち、いずれか１回分
のアドレスデータにエラーが発生したとしても、残りの
２回分のアドレスデータが正常に受信されていれば、そ
の正常に受信されたラインアドレスデータがアドレスデ
ータ補正ブロック５から出力される。
連続したラインアドレスデータのうち、いずれか１回分
のアドレスデータにエラーが発生したとしても、残りの
２回分のアドレスデータが正常に受信されていれば、そ
の正常に受信されたラインアドレスデータがアドレスデ
ータ補正ブロック５から出力される。
【００３４】こうして描画データ処理ブロック６０は、
信号ＡＨＤＬを受け取ってから，ＦＣＬＫの２クロック
後に、アドレスデータ補正ブロック５からラインアドレ
スデータを受け取ることになる。
信号ＡＨＤＬを受け取ってから，ＦＣＬＫの２クロック
後に、アドレスデータ補正ブロック５からラインアドレ
スデータを受け取ることになる。
【００３５】このように本実施の形態２によれば、制御
部から同じアドレスデータを３回連続して出力し、その
アドレスデータを受信して、その受信した回数の多い方
のデータを正常なデータと判断することにより、より正
確なアドレスデータを受信できる確率を高めることがで
きる。
部から同じアドレスデータを３回連続して出力し、その
アドレスデータを受信して、その受信した回数の多い方
のデータを正常なデータと判断することにより、より正
確なアドレスデータを受信できる確率を高めることがで
きる。
【００３６】［その他の実施の形態］尚、前述の実施の
形態１及び２において、ラインアドレスのエラー検知又
はエラー補正をロジック回路を用いたハードウェアにて
処理しているが、これをＣＰＵ等に取込んでソフトウェ
アにより処理しても同等の効果が得られることは言うま
でもない。
形態１及び２において、ラインアドレスのエラー検知又
はエラー補正をロジック回路を用いたハードウェアにて
処理しているが、これをＣＰＵ等に取込んでソフトウェ
アにより処理しても同等の効果が得られることは言うま
でもない。
【００３７】また、前述の実施の形態１では、２回のラ
インアドレスデータを比較してエラーを検知していた
が、更に回数を増やして、２回以上のデータを比較する
ことも可能である。
インアドレスデータを比較してエラーを検知していた
が、更に回数を増やして、２回以上のデータを比較する
ことも可能である。
【００３８】同様に、前述の実施の形態２では、３回の
ラインアドレスデータから多数決をとることによりエラ
ー補正を行っていたが、これもこの回数に限定されるも
のでなく、３回以上の奇数回に対して多数決を取っても
良い。
ラインアドレスデータから多数決をとることによりエラ
ー補正を行っていたが、これもこの回数に限定されるも
のでなく、３回以上の奇数回に対して多数決を取っても
良い。
【００３９】また前述の実施の形態２では、各ビット毎
に多数決をとっているが、全ビット一括して、或はバイ
ト単位で処理しても良い。また、その時、いずれもライ
ンアドレスデータが異なり、多数決の結果が得られない
場合には、前述の実施の形態１の様に、制御部（或はホ
ストコンピュータ）側に再送信を要求する方法も考えら
れる。
に多数決をとっているが、全ビット一括して、或はバイ
ト単位で処理しても良い。また、その時、いずれもライ
ンアドレスデータが異なり、多数決の結果が得られない
場合には、前述の実施の形態１の様に、制御部（或はホ
ストコンピュータ）側に再送信を要求する方法も考えら
れる。
【００４０】なお、本発明は、複数の機器（例えばホス
トコンピュータ、インタフェイス機器、リーダ、プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機、ファクシミリ装置
など）に適用してもよい。
トコンピュータ、インタフェイス機器、リーダ、プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機、ファクシミリ装置
など）に適用してもよい。
【００４１】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても達成され
る。この場合、記憶媒体から読み出されたプログラムコ
ード自体が前述した実施形態の機能を実現することにな
り、そのプログラムコードを記憶した記憶媒体は本発明
を構成することになる。また、コンピュータが読み出し
たプログラムコードを実行することにより、前述した実
施形態の機能が実現されるだけでなく、そのプログラム
コードの指示に基づき、コンピュータ上で稼働している
オペレーティングシステム(OS)などが実際の処理の一部
または全部を行い、その処理によって前述した実施形態
の機能が実現される場合も含まれる。
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体（または記録媒体）を、システムあるい
は装置に供給し、そのシステムあるいは装置のコンピュ
ータ（またはCPUやMPU）が記憶媒体に格納されたプログ
ラムコードを読み出し実行することによっても達成され
る。この場合、記憶媒体から読み出されたプログラムコ
ード自体が前述した実施形態の機能を実現することにな
り、そのプログラムコードを記憶した記憶媒体は本発明
を構成することになる。また、コンピュータが読み出し
たプログラムコードを実行することにより、前述した実
施形態の機能が実現されるだけでなく、そのプログラム
コードの指示に基づき、コンピュータ上で稼働している
オペレーティングシステム(OS)などが実際の処理の一部
または全部を行い、その処理によって前述した実施形態
の機能が実現される場合も含まれる。
【００４２】更に、記憶媒体から読み出されたプログラ
ムコードが、コンピュータに挿入された機能拡張カード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張カードや機能拡張ユニットに備わ
るCPUなどが実際の処理の一部または全部を行い、その
処理によって前述した実施形態の機能が実現される場合
も含まれる。
ムコードが、コンピュータに挿入された機能拡張カード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張カードや機能拡張ユニットに備わ
るCPUなどが実際の処理の一部または全部を行い、その
処理によって前述した実施形態の機能が実現される場合
も含まれる。
【００４３】以上説明したように本実施の形態によれ
ば、ラインアドレスデータを２回以上送信し、これを受
信したＦＬＣＤ側はラインアドレスデータを比較し、も
しいずれか一つでも一致しない場合には、送信側に再送
信を要求することにより、表示画面上での目立ち易い、
誤った描画の発生を大幅に軽減できる。
ば、ラインアドレスデータを２回以上送信し、これを受
信したＦＬＣＤ側はラインアドレスデータを比較し、も
しいずれか一つでも一致しない場合には、送信側に再送
信を要求することにより、表示画面上での目立ち易い、
誤った描画の発生を大幅に軽減できる。
【００４４】また、ラインアドレスデータのみを奇数
（２ｎ＋１）回以上送信し、これを受信したＦＬＣＤ側
では、ラインアドレスデータの多数決処理によりアドｒ
スデータを決定することにより、表示画面上での目立ち
易い誤った描画の発生を大幅に軽減できる。
（２ｎ＋１）回以上送信し、これを受信したＦＬＣＤ側
では、ラインアドレスデータの多数決処理によりアドｒ
スデータを決定することにより、表示画面上での目立ち
易い誤った描画の発生を大幅に軽減できる。
【００４５】
【発明の効果】以上説明したように本発明によれば、デ
ータの誤りによる影響が大きいアドレスデータにおける
誤りを検知して、誤った描画処理を防止することができ
る。
ータの誤りによる影響が大きいアドレスデータにおける
誤りを検知して、誤った描画処理を防止することができ
る。
【００４６】また本発明によれば、複数回連続して送信
されるアドレスデータを受信し、それら複数回のアドレ
スデータの多数決を基に画像データを書込むためのアド
レスを決定することにより、アドレスデータにおける伝
送エラーの影響を抑えて表示画像の乱れを防止すること
ができるという効果がある。
されるアドレスデータを受信し、それら複数回のアドレ
スデータの多数決を基に画像データを書込むためのアド
レスを決定することにより、アドレスデータにおける伝
送エラーの影響を抑えて表示画像の乱れを防止すること
ができるという効果がある。
【図１】本発明の実施の形態に係る表示装置の構成を示
すブロック図である。
すブロック図である。
【図２】本発明の実施の形態１に係るＦＬＣＤのデータ
受信部の機能ブロック図である。
受信部の機能ブロック図である。
【図３】本発明の実施の形態１に係るアドレスデータの
出力タイミングを説明する図である。
出力タイミングを説明する図である。
【図４】本発明の実施の形態１に係る制御部の動作を示
すフローチャートである。
すフローチャートである。
【図５】本発明の実施の形態２に係るＦＬＣＤのデータ
受信部の機能ブロック図である。
受信部の機能ブロック図である。
【図６】本発明の実施の形態２に係るアドレスデータの
出力タイミングを説明する図である。
出力タイミングを説明する図である。
【図７】本発明の実施の形態２に係るアドレスデータ補
正ブロックにおける入力データと出力データとの関係を
説明する図である。
正ブロックにおける入力データと出力データとの関係を
説明する図である。
Claims (14)
- 【請求項１】 画像データに係る画像を表示部に表示す
るように制御する表示制御装置であって、 前記画像データと、複数回連続して送られてくる前記画
像データの前記表示部における表示位置に係るアドレス
データとを入力する入力手段と、 前記入力手段より入力された複数のアドレスデータ同士
を比較する比較手段と、 前記比較手段による比較結果に基づいて、前記アドレス
データの再送を要求する制御信号を出力する出力手段
と、 前記入力手段により入力された画像データを前記アドレ
スデータで指示されるアドレスに書込んで前記表示部に
表示するように制御する制御手段と、を有することを特
徴とする表示制御装置。 - 【請求項２】 前記画像データと前記アドレスデータは
同じデータ信号線を介して入力され、前記アドレスデー
タであることを示す制御信号が伝送される制御信号線を
更に有することを特徴とする請求項１に記載の表示制御
装置。 - 【請求項３】 前記画像データと前記アドレスデータに
同期するクロック信号を更に有し、 前記比較手段は、 前記クロック信号に同期して前記入力手段により入力さ
れるアドレスデータをラッチするラッチ手段と、 前記ラッチ手段の出力と、次に入力されるアドレスデー
タとの排他的論理を取るゲート手段とを有することを特
徴とする請求項１又は２に記載の表示制御装置。 - 【請求項４】 画像データに係る画像を表示部に表示す
るように制御する表示制御装置であって、 前記画像データと、複数回連続して送られてくる前記画
像データの前記表示部における表示位置に係るアドレス
データとを入力する入力手段と、 前記入力手段より入力された複数のアドレスデータから
多数決をとったアドレスデータを出力するデータ補正手
段と、 前記入力手段により入力された画像データを前記データ
補正手段から出力されるアドレスデータで指示されるア
ドレスに書込んで前記表示部に表示するように制御する
制御手段と、を有することを特徴とする表示制御装置。 - 【請求項５】 前記画像データと前記アドレスデータは
同じデータ信号線を介して入力され、前記アドレスデー
タであることを示す制御信号が伝送される制御信号線を
更に有することを特徴とする請求項４に記載の表示制御
装置。 - 【請求項６】 前記複数回は奇数回であることを特徴と
する請求項４又は５に記載の表示制御装置。 - 【請求項７】 前記アドレスデータは複数ビットを含
み、 前記データ補正手段は、１ビットずつの多数決を取って
出力することを特徴とする請求項４乃至６のいずれか１
項に記載の表示制御装置。 - 【請求項８】 画像データに係る画像を表示部に表示す
るように制御する表示制御方法であって、 前記画像データと、複数回連続して送られてくる前記画
像データの前記表示部における表示位置に係るアドレス
データとを入力する入力工程と、 前記入力工程で入力された複数のアドレスデータ同士を
比較する比較工程と、 前記比較工程による比較結果に基づいて前記アドレスデ
ータの再送を要求する制御信号を出力する出力工程と、 前記入力工程で入力された画像データを前記アドレスデ
ータで指示されるアドレスに書込んで前記表示部に表示
するように制御する制御工程と、を有することを特徴と
する表示制御方法。 - 【請求項９】 前記画像データと前記アドレスデータは
同じデータ信号線を介して入力され、前記アドレスデー
タであることを示す制御信号が別の制御信号線を介して
入力されることを特徴とする請求項８に記載の表示制御
方法。 - 【請求項１０】 前記画像データと前記アドレスデータ
に同期するクロック信号を更に有し、 前記比較工程では、 前記クロック信号に同期して前記入力手段により入力さ
れるアドレスデータをラッチし、そのラッチ出力と、次
に入力されるアドレスデータとの排他的論理を取ること
を特徴とする請求項８又は９に記載の表示制御方法。 - 【請求項１１】 画像データに係る画像を表示部に表示
するように制御する表示制御方法であって、 前記画像データと、複数回連続して送られてくる前記画
像データの前記表示部における表示位置に係るアドレス
データとを入力する入力工程と、 前記入力工程で入力された複数のアドレスデータから多
数決をとったアドレスデータを出力するデータ補正工程
と、 前記入力工程で入力された画像データを前記データ補正
工程で出力されるアドレスデータで指示されるアドレス
に書込んで前記表示部に表示するように制御する制御工
程と、を有することを特徴とする表示制御方法。 - 【請求項１２】 前記画像データと前記アドレスデータ
は同じデータ信号線を介して入力され、前記アドレスデ
ータであることを示す制御信号が別の制御信号線を介し
て伝送されることを特徴とする請求項１１に記載の表示
制御方法。 - 【請求項１３】 前記複数回は奇数回であることを特徴
とする請求項１１又は１２に記載の表示制御方法。 - 【請求項１４】 前記アドレスデータは複数ビットを含
み、 前記データ補正工程では１ビットずつの多数決を取って
出力することを特徴とする請求項１１乃至１３のいずれ
か１項に記載の表示制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11196495A JP2001022554A (ja) | 1999-07-09 | 1999-07-09 | 表示制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11196495A JP2001022554A (ja) | 1999-07-09 | 1999-07-09 | 表示制御方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001022554A true JP2001022554A (ja) | 2001-01-26 |
Family
ID=16358730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11196495A Withdrawn JP2001022554A (ja) | 1999-07-09 | 1999-07-09 | 表示制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001022554A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079788A (ja) * | 2003-08-29 | 2005-03-24 | Hitachi Kokusai Electric Inc | 光デジタル伝送装置 |
| WO2005088601A1 (ja) * | 2004-03-12 | 2005-09-22 | Sony Corporation | 画像処理装置および方法、表示装置および方法、並びに電子装置 |
-
1999
- 1999-07-09 JP JP11196495A patent/JP2001022554A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079788A (ja) * | 2003-08-29 | 2005-03-24 | Hitachi Kokusai Electric Inc | 光デジタル伝送装置 |
| WO2005088601A1 (ja) * | 2004-03-12 | 2005-09-22 | Sony Corporation | 画像処理装置および方法、表示装置および方法、並びに電子装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |