JPS6391688A - 画像メモリ−装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像メモリー装置に関し、更に詳しくは、Ｃ
ＲＴ、ＬＣＤ、ＦＤＰ等のディスプレイ装置に表示する
画像データを記憶する画像メモリー装置に関する。

従来技術 、　　第３図に従来の画像メモリー装置の一例を示す。

この画像メモリー装置５１は、ホストＣＰＵで作成され
た画像をＣＲＴディスプレイ装置で表示するために、両
者の間に設けられるものである。

各画素の表示データはフレームメモリー５２に記憶され
ており、例えば８ビツトずつパラレルにシフトレジスタ
５３に読み込まれ、そのシフトレジスタ５３でシリアル
データに変換されてＣＲＴディスプレイ装置に送出され
る。

コントローラ５４は、ＣＲＴディスプレイ装置のスキャ
ニングのタイミングを制御すると共に、そのスキャニン
グのタイミングと同期して前記シフトレジスタ５３にパ
ラレルセント信号とクロック信号を供給し、また、アド
レスカウンタ５５にリフレッシュ信号を送っている。

アドレスカウンタ５５は、リフレッシュ信号により順次
アドレスを発生するもので、そのアドレスは、ＣＲＴデ
ィスプレイ装置において表示する画素の表示データを読
み出すためのアドレスである。

コントローラ５４から出力されるセレクト信号は、通常
はアドレスセレクタ５６でＢボートを選択しており、こ
のためアドレスカウンタ５５の出力するアドレスがフレ
ームメモリー５２に入力される。

また、コントローラ５４の書込み読出し信号は、通常は
読出し状態となっているので、フレームメモリー５２か
ら表示データが読み出される。

さて、ホストＣＰＵがフレームメモリー５２の表示デー
タを更新したいときは、コントローラ５４からレディ信
号が出力されている時に、更新データと更新アドレスと
ライト信号を出力する。

コントローラ５４がレディ信号を出力している時は、セ
レクト信号によってアドレスセレクタ５６でＡボートが
選択されており、書込み読出し信号はライト信号によっ
て書込み状態になっている。

そこで、ホストＣＰＵからの更新データがフレームメモ
リー５２の更新アドレス部分に書き込まれる。

また、ホストＣＰＵがフレームメモリー５２の表示デー
タを読出したいときは、コントローラ５４からレディ信
号が出力されている時に、アドレスとリード信号を出力
する。

コントローラ５４がレディ信号を出力している時は、セ
レクト信号によってアドレスセレクタ５６でＡボートが
選択されており、書込み読出し信号は読出し状態になっ
ている。

そこで、所望のアドレスのフレームメモリー５２のデー
タが出力されるので、ホストＣＰＵはそれを読み取るこ
とが出来る。

コントローラ５４がレディ信号を出力するタイミングは
、フレームメモリー５２から表示データの読出しを行わ
ない期間すなわちＣＲＴディスプレイ装置における帰線
期間であるのが一般的である。

なお、ホストＣＰＵからのフレームメモリーへのアクセ
スを優先し、そのアクセス期間中は表示データの読出し
をスキップするような制御がなされる場合もある。特に
、ＬＣＤディスプレイ装置のような場合には帰線期間が
ないので、このようなホストＣＰＵ１ｊｌ、光制御がな
されることが多い。

従来技術の問題点 上記画像メモリー装置５１の如き従来装置では、ホスト
ＣＰＵがフレームメモリー５２の内容にアクセスできる
のは、レディ信号が出力されている期限に限られていて
随時にはアクセスできない。

このためウェイティング時間を生じ、ホストｃＰＵのス
ループットの低下を招く問題点がある。

一方、ホストＣＰＵによるフレームメモリーへのアクセ
スを優先する制御方式では、そのアクセス期間中にディ
スプレイ装置における表示が乱れる等の問題点がある。

発明の目的 本発明の目的とするところは、ホストｃＰＵによるフレ
ームメモリーへのアクセスを随時に行うことができ、且
つ、ディスプレイ装置において画像の乱れやちらつきを
生じさせない画像メモリー装置を提供することにある。

発明の構成 本発明の画像メモリー装置は、各画素の表示データを記
憶するフレームメモリー、所定の取り出し周期でトリガ
信号を出力するトリガ信号発生手段、前記トリガ信号よ
り所定時間前に取り出しアドレスを発生する取り出しア
ドレス発生手段、前記フレームメモリーの前記取り出し
アドレスから出力される表示データを前記トリガ信号に
より一時記憶するデータバッファ手段、データバッファ
手段に一時記憶した表示データを所定の形式に変換して
ディスプレイ装置へ送出するデータ送出手段、ホストＣ
ＰＵから入力されるライトタイミング信号またはリード
タイミング信号のいずれかにより、ホストＣＰＵから入
力されるアドレスを一時記憶するアドレスストレージ手
段、前記ライトタイミング信号により、ホストＣＰＵが
ら入力される更新データを一時記憶する更新データスト
レージ手段、前記ライトタイミング信号が入力された後
の最初のトリガ信号と次のトリガ信号毎間の所定期間に
、前記一時記憶した更新データをフレームメモリーの前
記一時記憶したアドレスに書き込ませる更新コントロー
ラ、および前記リードタイミング信号により、記憶して
いるデータをホストＣＰＵへ向けて出力すると共に、そ
のリードタイミング信号が入力された後の最初のトリガ
信号と次のトリガ信号の間の所定期間に、前記一時記憶
したアドレスのフレームメモリーのデータを読出して一
時記憶する読出しデータストレージ手段を具備し、且つ
、前記データバッファ手段にトリガ信号毎に一時記憶す
る表示データのビット数が、前記トリガ信号の周期をフ
レームメモリーのリードサイクルとライトサイクルの和
またはリードサイクルの２倍のいずれよりも大としうる
と共に前記ライトタイミング信号またはリードタイミン
グ信号が入力される周期の最少値よりも小としうるよう
なビット数であることを構成上の特徴とするものである
。

実施例 以下、図に示す実施例に基づいて本発明を更に詳しく説
明する。ここに第１図は本発明の一実施例の画像メモリ
ー装置のブロック図、第２図は第１図に示す実施例装置
の各部の信号のデータ更新時のタイムチャート、第３図
は第１図に示す実施例装置の各部の信号のデータ読出し
時のタイムチャートである。なお、図に示す実施例によ
り本発明が限定されるものではない。

第り図に示す画像メモリー装置ｉ！１において、ＣＲＴ
ディスプレイ装置で表示される画像の各画素の表示デー
タは、フレームメモリー２に記憶されている。

一つの画素の表示データを白又は黒の２値だけとすると
、一つの画素について１ビツトが対応している。

そして、フレームメモリー２の一つのアドレスに対して
ｎビットが対応しているので、換言すればｎ個の画素の
データが一つのアドレスに対応している。

一つのアドレスによりフレームメモリー２から出力され
るｎビットの表示データは、シフトレジスタ３にパラレ
ルにセントされ、ＣＲＴディスプレイ装置にシリアルに
送出される。

表示データをシフトレジスタ３にパラレルにセットする
のは、コントローラ４のパラレルセント信号のタイミン
グで行われ、表示データをシリアルに送出するのは、コ
ントローラ４から出力されるクロツタ信号のタイミング
で行われる。

クロック信号はディスプレイ装置におけるスキャニング
と同期しており、その周期τは、例えばＣＲＴディスプ
レイ装置で、を効走査線長が５３μｓｅｃで、水平方向
のドツト数が４００とすれば、１３２．５　ｎ５ｅｃと
なる。つまり、１３２．５　ｎ５ｅｃで１ビツトが送出
される。

そこで、ｎビットを送出する毎に新たな表示データを取
り込むためのパラレルセット信号の周期は、クロック信
号の周期のｎ倍のｎτとなり、例えばて−１３２，５ｎ
５ｅｃ　、　　ｎ＝　８とすると、１．０６μｓｅｃと
なる。

コントローラ４は、パラレルセント信号を出力すると同
時に、リフレッシュ信号をアドレスカウンタ５に出力し
、アドレスカウンタ５は次に読み出すべき表示データの
アドレスを発生する。

コントローラ４は通常はセレクタ信号によりアドレスセ
レクタ６でＢボートを選択しており、これによりアドレ
スカウンタ５の発生するアドレスがフレームメモリー２
に入力される。

次にホストＣＰＵからのアクセスについて説明する。

まず、データの更新の場合、ホストＣＰＵから更新デー
タ、更新アドレスおよびライト信号が入力される。それ
ら更新データ、更新アドレスは、それぞれデータラッチ
７およびアドレスラッチ８に入力され、一方、ライト信
号は、オアゲート９を介して前記ラッチ７．８のランチ
信号として入力されると共に、コントローラ４に入力さ
れている。

データラッチ７は３ステートの出力を有し、その出力端
子はフレームメモリー２のデータバスに接続されている
０通常はフローティング状態であり、コントローラ４か
ら書込み信号が入力された時のみランチした更新データ
を出力する。

アドレスラッチ８は、ラッチした更新アドレスをアドレ
スセレクタ６のＡボー雫に入力している。

コントローラー４のセレクト信号によりアドレスセレク
タ６がＡポートを選択すると、フレームメモリー２に更
新アドレスが入力される。

さて、ホストＣＰＵがデータの更新を行う最少サイクル
をＴ、とするとき、次の関係が成立している。

ｎτくＴｋ　　　　　・・・■ 一方、フレームメモリー２のリードサイクルをτ１．ラ
イトサイクルをτいとするとき、τ１本τイくｎτ　　
…■ が成立している。

上記０１０式より次の０式が導かれる。

（τ、＋τ＝）／τ＜ｎ＜Ｔ、／τ・・・■そこで、ホ
ストＣＰＵがデータの更新を行う最少サイクルＴ、を例
えば３μｓｅｃとし、フレームメモリー２のリードサイ
クルτ、とライトサイクルτ１の和を例えば７５０　ｎ
５ｅｃとし、ＣＲＴディスプレイ装置により決まるクロ
ック信号の周期を例えば１３２．５　ｎ５ｅｃとすれば
、５．７＜ｎ＜２２　　　　・・・■′ となり、例えばｎ＝３を選ぶことができる。この場合、
フレームメモリー２で入出力するデータは、８ピット単
位となる。

そこで、ｎ＝８としたときの詳細なタイムチャートを第
２１！Ｉに示し、これを参照して更に説明する。

コントローラ４は、通常、セレクト信号によりアドレス
セレクタ６のＢポートを選択し、また、読出し状態で書
込み読出し信号をフレームメモリー２に入力している。

そこで、アドレスカウンタ５の出力するＢアドレスがフ
レームメモリー２に入力され、そのアドレスのデータが
読出しデータとして出力されている。例えば、アドレス
Ｂ０に対してデータＤ０が出力されている。

このとき、コントローラ４から書込み信号は出力されず
、データラッチ７の出力はフローティング状態になって
いる。

パラレルセット信号がコントローラ４から出力されると
、フレームメモリー２から出力されている読出しデータ
がシフトレジスタ３にセットされる。

シフトレジスタ３にセットされた読出しデータは、クロ
ック信号により順次ＣＲＴディスプレイ装五へシリアル
に送出される。

コントローラ４は、パラレルセット信号を出力した後、
リフレッシェ信号を出力し、これによりアドレスカウン
タ５は、次に表示すべきデータのアドレスを発生する。

そこで、同様の読出しと送出とが繰り返される。

ホストＣＰＵがデータの更新を行いたいときは、ホスト
ＣＰＵより更新データと更新アドレスとライト信号が入
力される。たとえば更新データｄ。

、更新アドレスＡＩ＋　ライト信号Ｗ１である。

ライト信号ＷＩによって、更新データｄ、及び更新アド
レスＡ、はデークラッチ７とアドレスラッチ８にそれぞ
れラッチされる。

コントローラ４は、ホストＣＰＵからのライト信号が入
力された後の最初のパラレルセット信号の出力後、セレ
クト信号によりアドレスセレクタ６のＡボートを選択し
、書込み状態の害込み読出し信号をフレームメモリー２
に入力する。また、書込み信号をデータラッチ７に出力
する。

すると、フレームメモリー２には更新アドレスであるＡ
アドレスが入力され、デークラッチ７は更新データであ
る書込みデータを出力し、書込み読出し信号が書込み状
態であるから、フレームメモリー２はその書込みデータ
をＡアドレスに記憶する。かくしてデータの更新がなさ
れる。

コントローラ４は、更新データをフレームメモリー２に
書き込む最小限の時間すなわちライトサイクルτ、を保
証する時間の後、セレクト信号によりアドレスセレクタ
６のＢボートを選択し、読出し状態の書込み読出し信号
をフレームメモリー２に出力する。かくして再びアドレ
スカウンタ５０発生するＢアドレスがフレームメモリー
２に入力されるので、そのＢアドレスの表示データが読
出しデータとして出力される。

パラレルセント信号の周期はｎτであり、ｎτ〉τ、＋
τ、であるから、フレームメモリー２から読み出すため
の最小限の時間すなわちリードサイクルで１も保証され
、確定した読出しデータがシフトレジスタ３にセントさ
れる。

更新データｄＩ、更新アドレスＡ、に続き更新データｄ
り、更新アドレスＡ、がホストＣＰＵから入力されてい
るように、データの更新が連続的になされても、その最
少サイクルＴ−はパラレルセント信号の周期ｎτより大
きいから、ランチ７．８にランチした内容が読み出され
る前に後からラッチされる内容で破壊されることはなく
、従って、ホストＣＰＵはまったく随時にデータの更新
を行うことができる。

次にホストＣＰＵからデータを読み出す場合について説
明する。

第１図において、ホストＣＰＵは、読み出したいフレー
ムメモリー２のアドレスとリード信号を入力する。その
アドレスはアドレスラッチ８に入力され、一方、リード
信号はオアゲート９を介してラッチ８のラッチ信号とし
て入力されると共にコントローラ４に入力されている。

リード信号はオアゲート９を介してランチ７にも入力さ
れているが、ここでは意味を持っておらず、データラッ
チ７の出力はフローティング状態のままである。

アドレスラッチ８は、ランチしたアドレスをアドレスセ
レクタ６のＡボートに入力している。コントローラ４の
セレクト信号によりアドレスセレクタ６がＡボートを選
択すると、Ａアドレスがフレームメモリー２に入力され
る。

そこで、フレームメモリー２は、そのＡアドレスのデー
タを出力する。

そのデータは、データランチｌＯに入力されており、コ
ントローラ４は、ランチ信号をデータランチ１０に与え
るので、前記データがデータラッチ１０にラッチされる
。

次いでコントローラ４はセレクト信号によりアドレスセ
レクタ６のＢボートを選択し、Ｂアドレスをフレームメ
モリー２に与えて次の表示データを出力させる。その表
示データは、次のパラレルセット信号によりシフトレジ
スタ３にセットされる。以下、前述と同様に送出が行わ
れる。

ホストＣＰＵが次にアドレスとリード信号とを入力する
と、前述のようにそのアドレスはアドレスラフチ８にラ
ッチされるが、それと共に、データランチ１０からデー
タが出力されるので、これにより先に与えておいたアド
レスのデータを読み取ることができる。

つまり、ホストＣＰＵは、読込み処理を２回行う必要が
あるが、ウェイティングの必要なく、随時にフレームメ
モリー２のデータを読み込むことができる。また、２回
の読込み処理も、データを続けて読み込むのが普通なの
で、読込み処理の回数が２倍になるわけではな（、単に
１回増えるだけであり、実質的に何ら問題とならない。

さて、ホストＣＰＵがデータの読込みを行う最少サイク
ルをＴｙとするとき、次の関係が成立している。

ｎτ〈Ｔｙ　　　　　・・・■ 一方、フレームメモリー２のリードサイクルをτ、とす
るとき、 ２τ、＜ｎτ　　　　−１・■ が成立している。

上記■、■式より次の０式が導かれる。

２τｒ／τ＜ｎ＜Ｔｙ／τ・・・■ そこで、ホストＣＰＵがデータの読込みを行う最少サイ
クルＴｙを例えば３μｓｅｃとし、フレームメモリー２
のリードサイクルτ、の２倍を例えば９　Ｑ　Ｑ　ｎ５
ｅｃとし、ＣＲＴディスプレイ装五により決まるクロッ
ク信号の周期τを例えば１３２゜５ｎｓｅｃとすれば、 ６、８　＜　ｎ　＜　２２　　　　・・・■′となり、
例えばｎ＝８を選ぶことができる。

そこで、ｎ−８として詳細に示した第３ＴＩ！Ｊのタイ
ムチャートを参照して更に説明する。

表示データの読み出しと送出は、前述と同様に行われ、
例えば、アドレスＢ、に対してデータＤ９が出力され、
それがシフトレジスタ３にセントされ、クロック信号に
より順次ＣＲＴディスプレイ装置へシリアルに送出され
る。

ホストＣＰＵがデータの読出しを行いたいときは、ホス
トＣＰＵより読み出したいアドレスとリード信号が入力
される。たとえばアドレスＡ４゜リード信号Ｒ８である
。

リード信号Ｒ１によって、アドレスＡ◆はアドレスラッ
チ８にラッチされる。

コントローラ４は、リード信号Ｒ１に合わせて読出し信
号ＹＩをデータラッチ１０に与え、ランチしていたデー
タｄ０を出力させる。

そこで、与えたアドレスにかかわらず、データラッチ１
０のデータをホストＣＰＵは読み込むこととなる。この
ため最初の１回目の読込みデータは意味を持っていない
。

ホストＣＰＵからのリード信号が入力された後の最初の
パラレルセント信号の出力後、セレクト信号によりアド
レスセレクタ６のＡボートを選択する。

すると、フレームメモリー２にはＡアドレスが入力され
、読み出したいアドレスのデータが出力される。

コントローラ４は、フレームメモリー２のデータ出力の
タイミングに合わせてランチ信号をデータラッチ１０に
出力するので、前記読み出したいアドレスのデータがラ
ッチされる０例えば、ラッチ信号ＬｌによりアドレスＡ
１のデータｄ、がラッチされる。

コントローラ４は、データをフレームメモリー２から読
み出す最小限の時間すなわちリードサイクルτ、を保証
する時間の後、セレクト信号によりアドレスセレクタ６
のＢボートを選択する。かくして再びアドレスカウンタ
５の発生するＢアドレスがフレームメモリー２に入力さ
れるので、そのＢアドレスの表示データが読出しデータ
として出力される。

パラレルセント信号の周期はｎτであり、ｎτ〉２τ、
であるから、ホストＣＰＩＪ用のデータを読み出した後
、表示データを読み出すための時間も保証され、確定し
た読出しデータがシフトレジスタ３にセットされる。

ホストＣＰＵが第２回目の読み出しを行うと、そのリー
ド信号たとえばＲ２によって読出し信号たとえばＹ２が
発生し、先にデータラッチ１０にラッチされていたデー
タが出力される。そこで、ホストＣＰＵは、第１回目の
アドレスのデータを読み込むことが出来る。また、この
第２回目のアドレスのデータは、第３回目の読出しで読
み込むことが出来る。かくして、ｍ＋１回の読出し処理
を行うことによってｍ回の実際のデータの読み出しを行
える。

ホストＣＰＵによりデータの読出しが連続的になされて
も、その最少サイクルＴＶはパラレルセット信号の周期
ｎτより大きいから、ウェイティング時間はなく、ホス
トＣＰＵはまったく随時にデータの読み出しを行うこと
ができる。

以上の説明から理解されるように、この画像メモリー装
置によれば、レディ信号を待ってからアクセスを行う場
合に比べ、ホストＣＰＵにおける処理ステップ数、処理
時間を著しく軽減でき、スルーブツトを向上できる。そ
して、画像メモリー装置１からＣＲＴディスプレイ装置
への表示データの送出は途切れることなく行われるから
、表示画像に全く乱れを生じさせることはない。

発明の効果 本発明によれば、各画素の表示データを記憶するフレー
ムメモリー、所定の取り出し周期でトリガ信号を出力す
るトリガ信号発生手段、前記トリガ信号より所定時間前
に取り出しアドレスを発生する取り出しアドレス発生手
段、前記フレームメモリーの前記取り出しアドレスから
出力される表示データを前記トリガ信号により一時記憶
するデータバッファ手段、データバッファ手段に一時記
憶した表示データを所定の形式に変換してディスプレイ
装置へ送出するデータ送出手段、ホストＣＰＵから入力
されるライトタイミング信号またはリードタイミング信
号のいずれかにより、ホストＣＰＵから入力されるアド
レスを一時記憶するアドレスストレージ手段、前記ライ
トタイミング信号により、ホストＣＰＵから入力される
更新データを一時記憶する更新データストレージ手段、
前記ライトタイミング信号が入力された後の最初のトリ
ガ信号と次のトリガ信号の間の所定期間に、前記一時記
憶した更新データをフレームメモリーの前記一時記憶し
たアドレスに書き込ませる更新コントローラ、および前
記リードタイミング信号により、記憶しているデータを
ホストＣＰＵへ向けて出力すると共に、そのリードタイ
ミング信号が入力された後の最初のトリガ信号と次のト
リガ信号の間の所定期間に、前記一時記憶したアドレス
のフレームメモリーのデータを読出して一時記憶する読
出しデータストレージ手段を具備し、且つ、前記データ
バッファ手段にトリガ信号毎に一時記憶する表示データ
のビット数が、前記トリガ信号の周期をフレームメモリ
ーのリードサイクルとライトサイクルの和またはリード
サイクルの２倍のいずれよりも大としうると共に前記ラ
イトタイミング信号またはリードタイミング信号が入力
される周期の最少値よりも小としうるようなビット数で
あることを特徴とする画像メモリー装置が提供され、こ
れによりホストＣＰＵは随時に一方的に表示データを更
新したり、読み出したりすることができるようになり、
また、ディスプレイ装２１１’ｌで表示される画像には
、ホストＣＰＵがフレームメモリーにアクセスしたこと
による乱れが全く発生しなくなる。

【図面の簡単な説明】

第１図は本発明の一実施例の画像メモリー装置のブロッ
ク図、第２図は第１図に示す実施例装置の各部の信号の
データ更新時のタイムチャート、第３図は第１図に示す
実施例装置の各部の信号のデータ読出し時のタイムチャ
ート、第４図は従来の画像メモリー装置の一例のブロッ
ク図である。 （符号の説明） １・・・画像メモリー装置 ２・・・フレームメモリー ３・・・シフトレジスタ　　４・・・コントローラ５・
・・アドレスカウンタ　６・・・アドレスセレクタ７・
・・データラッチ　　　８・・・アドレスラッチ。

Claims (1)

1. 【特許請求の範囲】 １、（ａ）各画素の表示データを記憶するフレームメモ
   リー、 （ｂ）所定の取出し周期でトリガ信号を出力するトリガ
   信号発生手段、 （ｃ）前記トリガ信号より所定時間前に取出しアドレス
   を発生する取出しアドレス発生手 段、 （ｄ）前記フレームメモリーの前記取出しアドレスから
   出力される表示データを前記トリ ガ信号により一時記憶するデータバッファ 手段、 （ｅ）データバッファ手段に一時記憶した表示データを
   所定の形式に変換してディスプレ イ装置へ送出するデータ送出手段、 （ｆ）ホストＣＰＵから入力されるライトタイミング信
   号またはリードタイミング信号の いずれかにより、ホストＣＰＵから入力さ れるアドレスを一時記憶するアドレススト レージ手段、 （ｇ）前記ライトタイミング信号により、ホストＣＰＵ
   から入力される更新データを一時 記憶する更新データストレージ手段、 （ｈ）前記ライトタイミング信号が入力された後の最初
   のトリガ信号と次のトリガ信号の 間の所定期間に、前記一時記憶した更新デ ータをフレームメモリーの前記一時記憶し たアドレスに書き込ませる更新コントロー ラ、および （ｉ）前記リードタイミング信号により、記憶している
   データをホストＣＰＵへ向けて出 力すると共に、そのリードタイミング信号 が入力された後の最初のトリガ信号と次の トリガ信号の間の所定期間に、前記一時記 憶したアドレスのフレームメモリーのデー タを読出して一時記憶する読出しデータス トレージ手段、 を具備し、且つ、前記データバッファ手段にトリガ信号
   毎に一時記憶する表示データのビット数が、前記トリガ
   信号の周期をフレームメモリーのリードサイクルとライ
   トサイクルの和またはリードサイクルの２倍のいずれよ
   りも大としうると共に前記ライトタイミング信号または
   リードタイミング信号が入力される周期の最少値よりも
   小としうるようなビット数であることを特徴とする画像
   メモリー装置。