JP3046093B2 - 画像処理装置におけるヒストグラム加算装置 - Google Patents
画像処理装置におけるヒストグラム加算装置Info
- Publication number
- JP3046093B2 JP3046093B2 JP3135727A JP13572791A JP3046093B2 JP 3046093 B2 JP3046093 B2 JP 3046093B2 JP 3135727 A JP3135727 A JP 3135727A JP 13572791 A JP13572791 A JP 13572791A JP 3046093 B2 JP3046093 B2 JP 3046093B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- pixel
- stored
- output
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/18—Complex mathematical operations for evaluating statistical data, e.g. average values, frequency distributions, probability functions, regression analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Physics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Algebra (AREA)
- Operations Research (AREA)
- Probability & Statistics with Applications (AREA)
- Bioinformatics & Cheminformatics (AREA)
- Bioinformatics & Computational Biology (AREA)
- Evolutionary Biology (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Life Sciences & Earth Sciences (AREA)
- Image Analysis (AREA)
- Image Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、画像処理装置における
ヒストグラム処理装置に関する。
ヒストグラム処理装置に関する。
【０００２】
【従来の技術】画像処理におけるヒストグラム処理で
は、特定の明るさの画素がいくつあるかカウントする処
理がある。このカウント処理は従来図４に示す構成によ
って行われている。図４において、３０は画像を記憶す
るフレームメモリ、３１はカウントデータ記録用メモ
リ、３２は加算器である。フレームメモリ３０の各画素
を走査し、各画素のデータ、すなわち画素が記憶する明
るさの度合いのデータをカウントデータ記録用メモリ３
１のアドレス値として出力する。例えば、各画素を８ビ
ットで構成した場合２５６階調データが得られ、カウン
トデータ記録用メモリ３１は２５６のアドレスを有して
いる。そして、画素データがアドレスとしてカウントデ
ータ記録用メモリ３１に入力されると、そのアドレスに
記憶するデータを読みだし、加算器３２はこの読み出し
た値にインクリメント値、例えば「１」を加算し、加算
結果をアドレスに書き込む。この処理を順次各画素に対
して行なうことにより、カウントデータ記録用メモリ３
１には同一データ（階調）の画素数が各データ（階調）
毎に集計されることになる。
は、特定の明るさの画素がいくつあるかカウントする処
理がある。このカウント処理は従来図４に示す構成によ
って行われている。図４において、３０は画像を記憶す
るフレームメモリ、３１はカウントデータ記録用メモ
リ、３２は加算器である。フレームメモリ３０の各画素
を走査し、各画素のデータ、すなわち画素が記憶する明
るさの度合いのデータをカウントデータ記録用メモリ３
１のアドレス値として出力する。例えば、各画素を８ビ
ットで構成した場合２５６階調データが得られ、カウン
トデータ記録用メモリ３１は２５６のアドレスを有して
いる。そして、画素データがアドレスとしてカウントデ
ータ記録用メモリ３１に入力されると、そのアドレスに
記憶するデータを読みだし、加算器３２はこの読み出し
た値にインクリメント値、例えば「１」を加算し、加算
結果をアドレスに書き込む。この処理を順次各画素に対
して行なうことにより、カウントデータ記録用メモリ３
１には同一データ（階調）の画素数が各データ（階調）
毎に集計されることになる。
【０００３】
【発明が解決しようとする課題】上述した従来のヒスト
グラム処理では、１画素処理のために、カウントデータ
記録用メモリ３１からのデータの読みだし、読み出した
データに対してインクリメント値の加算、加算結果のカ
ウントデータ記録用メモリ３１への書き込み、を１サイ
クルとして行なう。そのため１サイクルの処理に対して
時間がかかり、ヒストグラム処理に時間を要するという
欠点がある。また、この処理を高速で行なうとすると、
高速なメモリ、高速な加算器を必要とし、高価なものに
なってしまう。
グラム処理では、１画素処理のために、カウントデータ
記録用メモリ３１からのデータの読みだし、読み出した
データに対してインクリメント値の加算、加算結果のカ
ウントデータ記録用メモリ３１への書き込み、を１サイ
クルとして行なう。そのため１サイクルの処理に対して
時間がかかり、ヒストグラム処理に時間を要するという
欠点がある。また、この処理を高速で行なうとすると、
高速なメモリ、高速な加算器を必要とし、高価なものに
なってしまう。
【０００４】そこで本発明の目的は、安価でヒストグラ
ム処理のデータカウント処理を短時間で行なうヒストグ
ラム加算装置を提供することにある。
ム処理のデータカウント処理を短時間で行なうヒストグ
ラム加算装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、アドレス比較
器により、順次読み出される画素データを一つ前のデー
タと比較し連続して同一の場合には「２」を記憶し、他
の場合には「１」を順次記憶し、演算結果記憶メモリの
各画素データに対応するアドレスからデータを読みだ
し、読み出した値に上記記憶した値を加算し、その結果
を演算結果記憶メモリの上記アドレスに書き込み、該デ
ータの読みだしと書き込みの間に、一つ前の画素に対す
る加算結果を書き込み、かつ、一つ後の画素に対するデ
ータを読み出すようにした。
器により、順次読み出される画素データを一つ前のデー
タと比較し連続して同一の場合には「２」を記憶し、他
の場合には「１」を順次記憶し、演算結果記憶メモリの
各画素データに対応するアドレスからデータを読みだ
し、読み出した値に上記記憶した値を加算し、その結果
を演算結果記憶メモリの上記アドレスに書き込み、該デ
ータの読みだしと書き込みの間に、一つ前の画素に対す
る加算結果を書き込み、かつ、一つ後の画素に対するデ
ータを読み出すようにした。
【０００６】
【作用】読み出した画素データが一つ前のデータと同一
であれば「２」を記憶し、異なれば「１」を順次記憶す
る。一方読みだし画素データをアドレスとして演算結果
記憶メモリから、そのデータと同一データの発生回数を
記憶するデータを読みだし、上記記憶した「１」若しく
は「２」を加算し、加算結果をそのアドレスに記憶させ
る。
であれば「２」を記憶し、異なれば「１」を順次記憶す
る。一方読みだし画素データをアドレスとして演算結果
記憶メモリから、そのデータと同一データの発生回数を
記憶するデータを読みだし、上記記憶した「１」若しく
は「２」を加算し、加算結果をそのアドレスに記憶させ
る。
【０００７】また、演算結果記憶メモリからデータを読
み出し、加算結果を書き込む間に１前の画素データに対
する加算結果を書き込み、一つ後の画素データに対する
データを読み出す。以下この処理を繰り返すことによっ
て画素の各明るさのデータの発生個数を演算結果記憶メ
モリに記憶する。この場合、一つ前の画素に対する加算
結果が演算結果記憶メモリに書き込まれる前に次の画素
に対するデータが読み出されるので、画素データが同一
であるときには、加算結果が書き込まれた後のデータを
読みだし、次にまた加算されるべにもかかわらず、加算
結果が書き込まれる前に読み出されるから、一つ加算さ
れなくなるので、本発明では、画素データが同一のもの
が連続したとき「２」を加算してその結果を演算結果記
憶メモリに書き込むようにする。
み出し、加算結果を書き込む間に１前の画素データに対
する加算結果を書き込み、一つ後の画素データに対する
データを読み出す。以下この処理を繰り返すことによっ
て画素の各明るさのデータの発生個数を演算結果記憶メ
モリに記憶する。この場合、一つ前の画素に対する加算
結果が演算結果記憶メモリに書き込まれる前に次の画素
に対するデータが読み出されるので、画素データが同一
であるときには、加算結果が書き込まれた後のデータを
読みだし、次にまた加算されるべにもかかわらず、加算
結果が書き込まれる前に読み出されるから、一つ加算さ
れなくなるので、本発明では、画素データが同一のもの
が連続したとき「２」を加算してその結果を演算結果記
憶メモリに書き込むようにする。
【０００８】
【実施例】図３は本発明を実施する画像処理装置の一実
施例のブロック図である。図中、１はホストプロセッサ
でＲＯＭ４に記憶されたプログラムにしたがってこの画
像処理装置を制御するものである。２はこの画像処理装
置が取り付けられたロボット等に接続され、通信を行な
う通信インターフェイス、３はプロセッサ１が行なう各
種演算や各種データを記憶するＲＡＭ、５は検出対象物
を撮影するカメラ８で撮影した画像を記憶するフレーム
メモリ、６はヒストグラム処理で画素データの頻度を記
憶する演算結果記憶用ＲＡＭ、７はヒストグラム処理用
のヒストグラム処理器である。また、９はＣＲＴ表示装
置である。上記画像処理装置の構成は従来の画像処理装
置の構成とほぼ同一であり、相違する点は、構成７のヒ
ストグラム処理器の構成である。
施例のブロック図である。図中、１はホストプロセッサ
でＲＯＭ４に記憶されたプログラムにしたがってこの画
像処理装置を制御するものである。２はこの画像処理装
置が取り付けられたロボット等に接続され、通信を行な
う通信インターフェイス、３はプロセッサ１が行なう各
種演算や各種データを記憶するＲＡＭ、５は検出対象物
を撮影するカメラ８で撮影した画像を記憶するフレーム
メモリ、６はヒストグラム処理で画素データの頻度を記
憶する演算結果記憶用ＲＡＭ、７はヒストグラム処理用
のヒストグラム処理器である。また、９はＣＲＴ表示装
置である。上記画像処理装置の構成は従来の画像処理装
置の構成とほぼ同一であり、相違する点は、構成７のヒ
ストグラム処理器の構成である。
【０００９】図１は上記ヒストグラム処理器７の具体的
構成のブロック図で、該ヒストグラム処理器７はアドレ
ス比較器１１、加算器１２、クロック発生器１３および
ラッチＲ１〜Ｒ５で構成されている。また、アドレス比
較器１１はラッチＲ０、イクスクルシブノアＥＸＮ０〜
ＥＸＮ７、ナンド回路１４、インバータ１５等で構成さ
れている。また、５はフレームメモリで６は演算結果記
憶用のＲＡＭである。
構成のブロック図で、該ヒストグラム処理器７はアドレ
ス比較器１１、加算器１２、クロック発生器１３および
ラッチＲ１〜Ｒ５で構成されている。また、アドレス比
較器１１はラッチＲ０、イクスクルシブノアＥＸＮ０〜
ＥＸＮ７、ナンド回路１４、インバータ１５等で構成さ
れている。また、５はフレームメモリで６は演算結果記
憶用のＲＡＭである。
【００１０】カメラ８で撮影され、得られた画像はフレ
ームメモリ５に記憶され、該フレームメモリ５に設けら
れた各画素は、本実施例においては８ビットで構成さ
れ、画像の明るさを各画素２５６階調で記憶するように
なっている。このフレームメモリ５からの各画素のデー
タ出力はラッチＲ０，Ｒ２，Ｒ３に入力されるようにな
っており、ラッチＲ２，Ｒ３の出力は演算結果記憶用Ｒ
ＡＭ６のアドレスとして利用される。ラッチＲ０の各ビ
ット（０〜７）の出力はそれぞれイクスクルシブノアＥ
ＸＮ０〜ＥＸＮ７に出力され、フレームメモリ５からの
出力の対応する各ビット出力と比較されるようになって
いる。イクスクルシブノアＥＸＮ０〜ＥＸＮ７の出力は
ナンド回路１４に入力され、該ナンド回路１４の出力は
ラッチＲ１の「０」ビット目に出力されると共に、イン
バータ１５を介して「１」ビット目に出力されている。
また、ラッチＲ１の他のビット「２」〜「７」には
「０」が入力されている。ラッチＲ４は演算結果記憶用
ＲＡＭ６から出力されるデータをラッチし加算器１２に
出力し、加算器１２はラッチＲ１からのデータとラッチ
Ｒ４からのデータを加算し、ラッチＲ５に出力し、ラッ
チＲ５の出力は演算結果記憶用ＲＡＭ６に格納されるよ
うになっている。
ームメモリ５に記憶され、該フレームメモリ５に設けら
れた各画素は、本実施例においては８ビットで構成さ
れ、画像の明るさを各画素２５６階調で記憶するように
なっている。このフレームメモリ５からの各画素のデー
タ出力はラッチＲ０，Ｒ２，Ｒ３に入力されるようにな
っており、ラッチＲ２，Ｒ３の出力は演算結果記憶用Ｒ
ＡＭ６のアドレスとして利用される。ラッチＲ０の各ビ
ット（０〜７）の出力はそれぞれイクスクルシブノアＥ
ＸＮ０〜ＥＸＮ７に出力され、フレームメモリ５からの
出力の対応する各ビット出力と比較されるようになって
いる。イクスクルシブノアＥＸＮ０〜ＥＸＮ７の出力は
ナンド回路１４に入力され、該ナンド回路１４の出力は
ラッチＲ１の「０」ビット目に出力されると共に、イン
バータ１５を介して「１」ビット目に出力されている。
また、ラッチＲ１の他のビット「２」〜「７」には
「０」が入力されている。ラッチＲ４は演算結果記憶用
ＲＡＭ６から出力されるデータをラッチし加算器１２に
出力し、加算器１２はラッチＲ１からのデータとラッチ
Ｒ４からのデータを加算し、ラッチＲ５に出力し、ラッ
チＲ５の出力は演算結果記憶用ＲＡＭ６に格納されるよ
うになっている。
【００１１】次に、このヒストグラム処理器７の動作を
図２に示すタイミングチャートと共に説明する。クロッ
ク発生器１３は図２ａ〜ｇに示すように基本クロックＣ
１と、この基本クロックＣ１を反転したクロックＣ２、
基本クロック１周期毎反転するクロックＣ３、該クロッ
クＣ３を反転したクロックＣ４、クロックＣ４より基本
クロック半周期送れたクロックＣ５、該クロックＣ５を
反転したクロックＣ６を出力し、基本クロックＣ１はラ
ッチＲ０，Ｒ１，Ｒ４，Ｒ５のクロック端子Ｃに入力さ
れ、クロックＣ２はラッチＲ５のアウトプット・イネー
ブル端子Ｅに入力されている。また、クロックＣ３はラ
ッチＲ２のアウトプット・イネーブル端子Ｅに、クロッ
クＣ４はラッチＲ３のアウトプット・イネーブル端子Ｅ
に入力され、クロックＣ５はラッチＲ２のクロック端子
Ｃに、クロックＣ６はラッチＲ３のクロック端子Ｃに入
力されている。また、ラッチＲ０，Ｒ１，Ｒ４のアウト
プット・イネーブル端子Ｅには、ローレベルの信号が入
力されている。そして、各ラッチＲ０〜Ｒ７は入力され
る各クロックの立ち上がりで入力されているデータをラ
ッチし、アウトプット・イネーブル端子Ｅにローレベル
の信号が入力されている時に出力を出すようになってい
る。
図２に示すタイミングチャートと共に説明する。クロッ
ク発生器１３は図２ａ〜ｇに示すように基本クロックＣ
１と、この基本クロックＣ１を反転したクロックＣ２、
基本クロック１周期毎反転するクロックＣ３、該クロッ
クＣ３を反転したクロックＣ４、クロックＣ４より基本
クロック半周期送れたクロックＣ５、該クロックＣ５を
反転したクロックＣ６を出力し、基本クロックＣ１はラ
ッチＲ０，Ｒ１，Ｒ４，Ｒ５のクロック端子Ｃに入力さ
れ、クロックＣ２はラッチＲ５のアウトプット・イネー
ブル端子Ｅに入力されている。また、クロックＣ３はラ
ッチＲ２のアウトプット・イネーブル端子Ｅに、クロッ
クＣ４はラッチＲ３のアウトプット・イネーブル端子Ｅ
に入力され、クロックＣ５はラッチＲ２のクロック端子
Ｃに、クロックＣ６はラッチＲ３のクロック端子Ｃに入
力されている。また、ラッチＲ０，Ｒ１，Ｒ４のアウト
プット・イネーブル端子Ｅには、ローレベルの信号が入
力されている。そして、各ラッチＲ０〜Ｒ７は入力され
る各クロックの立ち上がりで入力されているデータをラ
ッチし、アウトプット・イネーブル端子Ｅにローレベル
の信号が入力されている時に出力を出すようになってい
る。
【００１２】まず、アドレス比較器１１の動作から説明
する。フレームメモリ５からは基本クロックＣ１周期毎
各画素が順次走査され、画素データを出力する。今、第
ｎ番目の画素のデータを出力しているとする。ラッチＲ
０にラッチされているｎ−１番目の画素データの０ビッ
ト〜７ビットとフレームメモリから出力されている対応
する各ビットの値がイクスクルシブノアＥＸＮ０〜ＥＸ
Ｎ７でそれぞれ比較され、各イクスクルシブノアＥＸＮ
０〜ＥＸＮ７は入力された二つの値が異なる時ローレベ
ル（以下ローレベルをＬ、ハイレベルをＨと記す）の信
号を出力する。すなわち、入力が「１，１」若しくは
「０，０」のときには「Ｈ」、「１，０」若しくは
「０，１」のときには「Ｌ」の信号を出力する。その結
果、ナンド回路１４からは、ラッチＲ０に記憶する１基
本クロック前の画素データ（画素ｎ−１のデータ）と当
該周期のフレームメモリの出力（画素ｎのデータ）の各
ビットの値が同一のとき、すなわち、データが同一のと
きには各イクスクルシブノアＥＸＮ０〜ＥＸＮ７から
「Ｈ」信号が出力され、ナンド回路１４からは「Ｌ」信
号が出力され、インバータ１５を介してラッチＲ１の
「１」ビット目に「１」が記憶される。すなわち、ラッ
チＲ１には１０進法で「２」が記憶されることになる。
また、画素ｎ−１のデータと画素ｎのデータが一致せ
ず、イクスクルシブノアＥＸＮ０〜ＥＸＮ７の一つから
でも「Ｌ」信号が出力されると、ナンド回路１４からは
「Ｈ」信号が出力されてラッチＲ１の「０」ビット目に
「１」が記憶され１０進法で「１」が記憶されることに
なる。
する。フレームメモリ５からは基本クロックＣ１周期毎
各画素が順次走査され、画素データを出力する。今、第
ｎ番目の画素のデータを出力しているとする。ラッチＲ
０にラッチされているｎ−１番目の画素データの０ビッ
ト〜７ビットとフレームメモリから出力されている対応
する各ビットの値がイクスクルシブノアＥＸＮ０〜ＥＸ
Ｎ７でそれぞれ比較され、各イクスクルシブノアＥＸＮ
０〜ＥＸＮ７は入力された二つの値が異なる時ローレベ
ル（以下ローレベルをＬ、ハイレベルをＨと記す）の信
号を出力する。すなわち、入力が「１，１」若しくは
「０，０」のときには「Ｈ」、「１，０」若しくは
「０，１」のときには「Ｌ」の信号を出力する。その結
果、ナンド回路１４からは、ラッチＲ０に記憶する１基
本クロック前の画素データ（画素ｎ−１のデータ）と当
該周期のフレームメモリの出力（画素ｎのデータ）の各
ビットの値が同一のとき、すなわち、データが同一のと
きには各イクスクルシブノアＥＸＮ０〜ＥＸＮ７から
「Ｈ」信号が出力され、ナンド回路１４からは「Ｌ」信
号が出力され、インバータ１５を介してラッチＲ１の
「１」ビット目に「１」が記憶される。すなわち、ラッ
チＲ１には１０進法で「２」が記憶されることになる。
また、画素ｎ−１のデータと画素ｎのデータが一致せ
ず、イクスクルシブノアＥＸＮ０〜ＥＸＮ７の一つから
でも「Ｌ」信号が出力されると、ナンド回路１４からは
「Ｈ」信号が出力されてラッチＲ１の「０」ビット目に
「１」が記憶され１０進法で「１」が記憶されることに
なる。
【００１３】そして、基本クロックＣ１が立ち上がる
と、ラッチＲ０には画素ｎのデータが格納され、フレー
ムメモリ５からは次の画素ｎ＋１のデータが出力され、
画素ｎと画素ｎ＋１のデータが比較され、データが同一
であれば、ラッチＲ１に「２」、同一でなければ「１」
が記憶されることになる。以下順次アドレス比較器１１
は上記処理を繰り返し行なう。
と、ラッチＲ０には画素ｎのデータが格納され、フレー
ムメモリ５からは次の画素ｎ＋１のデータが出力され、
画素ｎと画素ｎ＋１のデータが比較され、データが同一
であれば、ラッチＲ１に「２」、同一でなければ「１」
が記憶されることになる。以下順次アドレス比較器１１
は上記処理を繰り返し行なう。
【００１４】次に、データ加算処理について説明する。
前述同様にフレームメモリ５からは図２ｇに示すように
画素ｎのデータが出力されているとする。クロックＣ５
が立ち上がると（Ｃ５−１）、このデータはラッチＲ２
にラッチされ、クロックＣ３が「Ｌ」の間、図２ｊに示
すように演算結果記憶用ＲＡＭ６のアドレスとされアド
レスバス１６に出力される。その結果、演算結果記憶用
ＲＡＭ６からデータバス１７に画素ｎのデータに対応す
るアドレスに記憶するデータが図２L に示すように出力
され、基本クロックＣ１の次の立ち上がり（Ｃ１−２）
でラッチＲ４にラッチされ図２ｍに示すように該ラッチ
Ｒ４から画素ｎのデータに対応するアドレスのデータが
出力される。
前述同様にフレームメモリ５からは図２ｇに示すように
画素ｎのデータが出力されているとする。クロックＣ５
が立ち上がると（Ｃ５−１）、このデータはラッチＲ２
にラッチされ、クロックＣ３が「Ｌ」の間、図２ｊに示
すように演算結果記憶用ＲＡＭ６のアドレスとされアド
レスバス１６に出力される。その結果、演算結果記憶用
ＲＡＭ６からデータバス１７に画素ｎのデータに対応す
るアドレスに記憶するデータが図２L に示すように出力
され、基本クロックＣ１の次の立ち上がり（Ｃ１−２）
でラッチＲ４にラッチされ図２ｍに示すように該ラッチ
Ｒ４から画素ｎのデータに対応するアドレスのデータが
出力される。
【００１５】そして、加算器１２でこのデータとラッチ
Ｒ１の出力データ（「１」若しくは「２」）が加算さ
れ、次の基本クロックＣ１の立ち上がり（Ｃ１−３）で
ラッチＲ５に図２ｎに示すようにラッチされデータバス
１７に出力される。また、ラッチＲ２はクロックＣ５の
先の立ち上がりＣ５−１から基本クロックＣ１が立ち上
がるＣ１−３までは、まだ立ち上がりがないので、先に
記憶した画素ｎのデータを記憶している。このデータの
アドレスをクロックＣ３が「Ｌ」のとき出力しているか
ら、図２L に示すようにラッチＲ５の出力は画素ｎのデ
ータによるアドレスに記憶されることになる。
Ｒ１の出力データ（「１」若しくは「２」）が加算さ
れ、次の基本クロックＣ１の立ち上がり（Ｃ１−３）で
ラッチＲ５に図２ｎに示すようにラッチされデータバス
１７に出力される。また、ラッチＲ２はクロックＣ５の
先の立ち上がりＣ５−１から基本クロックＣ１が立ち上
がるＣ１−３までは、まだ立ち上がりがないので、先に
記憶した画素ｎのデータを記憶している。このデータの
アドレスをクロックＣ３が「Ｌ」のとき出力しているか
ら、図２L に示すようにラッチＲ５の出力は画素ｎのデ
ータによるアドレスに記憶されることになる。
【００１６】すなわち、演算結果記憶ＲＡＭ６は画素ｎ
のデータがアドレスとされそのアドレスに記憶される値
に「１」若しくは「２」を加算して、そのアドレスに記
憶されることになり、演算結果記憶ＲＡＭ６の各アドレ
スには、画素の出力データが同じのものの数が記憶され
ることになる。なお、「２」を加算する理由は後述す
る。
のデータがアドレスとされそのアドレスに記憶される値
に「１」若しくは「２」を加算して、そのアドレスに記
憶されることになり、演算結果記憶ＲＡＭ６の各アドレ
スには、画素の出力データが同じのものの数が記憶され
ることになる。なお、「２」を加算する理由は後述す
る。
【００１７】上述のようにして、画素ｎのデータはその
データと同一のデータをカウントする演算結果記憶ＲＡ
Ｍ６のアドレスにカウントアップされ記憶されることに
なるが、基本クロックＣ１の１周期が経過し、フレーム
メモリ５から次の画素ｎ＋１のデータが出力され、クロ
ックＣ６が立ち上がると（Ｃ６−１）、このデータｎ＋
１をラッチＲ３にラッチし、クロックＣ４が「Ｌ」のと
き、図２ｊ，L に示すように出力する。そして、次の基
本クロックＣ１の立ち上がり（Ｃ１−３）で、この画素
ｎ＋１のデータをアドレスとした演算結果記憶用ＲＡＭ
６のアドレスよりデータを読みだしラッチＲ４にラッチ
し、該ラッチＲ４は図２ｍに示すように画素ｎ＋１のデ
ータと同一データの発生個数を加算器１２に出力し、加
算器１２はこのデータとラッチＲ１に記憶する「１」若
しくは「２」を加算し次の基本クロックの立ち上がりＣ
１−４でラッチＲ５にラッチされ、クロックＣ２が
「Ｌ」のとき出力され、その間クロックＣ４が「Ｌ」で
ラッチＲ３はラッチした画素ｎ＋１のデータを出力して
いるから、このデータに示されるアドレスに加算結果が
加算される（図２L 参照）。
データと同一のデータをカウントする演算結果記憶ＲＡ
Ｍ６のアドレスにカウントアップされ記憶されることに
なるが、基本クロックＣ１の１周期が経過し、フレーム
メモリ５から次の画素ｎ＋１のデータが出力され、クロ
ックＣ６が立ち上がると（Ｃ６−１）、このデータｎ＋
１をラッチＲ３にラッチし、クロックＣ４が「Ｌ」のと
き、図２ｊ，L に示すように出力する。そして、次の基
本クロックＣ１の立ち上がり（Ｃ１−３）で、この画素
ｎ＋１のデータをアドレスとした演算結果記憶用ＲＡＭ
６のアドレスよりデータを読みだしラッチＲ４にラッチ
し、該ラッチＲ４は図２ｍに示すように画素ｎ＋１のデ
ータと同一データの発生個数を加算器１２に出力し、加
算器１２はこのデータとラッチＲ１に記憶する「１」若
しくは「２」を加算し次の基本クロックの立ち上がりＣ
１−４でラッチＲ５にラッチされ、クロックＣ２が
「Ｌ」のとき出力され、その間クロックＣ４が「Ｌ」で
ラッチＲ３はラッチした画素ｎ＋１のデータを出力して
いるから、このデータに示されるアドレスに加算結果が
加算される（図２L 参照）。
【００１８】以上のように、ラッチＲ２，Ｒ３は基本周
期毎交互にフレームメモリ５から出力されるデータをラ
ッチし出力する。そして、ラッチＲ４は基本クロックＣ
１の立ち上がりで演算結果記憶ＲＡＭ６の出力データを
読み加算器に出力し、また、ラッチＲ５は基本クロック
Ｃ１の立ち上がりで加算器１２の出力をラッチしその後
のクロックＣ２の「Ｌ」のとき出力し、演算結果記憶用
ＲＡＭ６に記憶させる。そのため、基本クロックＣ１の
立ち上がりの前後でラッチＲ２，Ｒ３でアドレスされる
アドレス値は切り替わることになり、基本クロックＣ１
の立ち上がり直前は新しい画素データをアドレスとし、
立ち上がった直後では、２周期前の画素データをアドレ
スとしている。
期毎交互にフレームメモリ５から出力されるデータをラ
ッチし出力する。そして、ラッチＲ４は基本クロックＣ
１の立ち上がりで演算結果記憶ＲＡＭ６の出力データを
読み加算器に出力し、また、ラッチＲ５は基本クロック
Ｃ１の立ち上がりで加算器１２の出力をラッチしその後
のクロックＣ２の「Ｌ」のとき出力し、演算結果記憶用
ＲＡＭ６に記憶させる。そのため、基本クロックＣ１の
立ち上がりの前後でラッチＲ２，Ｒ３でアドレスされる
アドレス値は切り替わることになり、基本クロックＣ１
の立ち上がり直前は新しい画素データをアドレスとし、
立ち上がった直後では、２周期前の画素データをアドレ
スとしている。
【００１９】その結果、例えば、画素ｎ＋１のデータを
アドレスとして演算結果記憶用ＲＡＭ６からデータを読
み出し、このアドレスに加算結果を書き込む間に、一つ
前の画素ｎの加算結果が演算結果記憶用ＲＡＭ６に書き
込まれることになる。加算器１２が単に「１」しか加算
しないものであるとすると、画素ｎのデータと画素ｎ＋
１のデータが同一であるとき、画素ｎとｎ＋１は同一ア
ドレスを指定することになるので、画素ｎに対して当該
画素ｎのデータのアドレスに対して「１」加算された結
果を演算結果記憶用ＲＡＭ６に書き込まれた後、そのア
ドレスよりデータを読みだし加算しなければならない。
しかし、上述したように、同一アドレスからデータを読
みだした後に加算結果が書き込まれることになるので、
画素データが連続して同一である場合には、加算されな
いことになる。そこで、本発明では、前述したアドレス
比較器１１により画素データが連続して同一である場合
には、ラッチＲ１に「２」を記憶させてこの値を加算器
１２で加算することにより、上記加算不足を補ってい
る。
アドレスとして演算結果記憶用ＲＡＭ６からデータを読
み出し、このアドレスに加算結果を書き込む間に、一つ
前の画素ｎの加算結果が演算結果記憶用ＲＡＭ６に書き
込まれることになる。加算器１２が単に「１」しか加算
しないものであるとすると、画素ｎのデータと画素ｎ＋
１のデータが同一であるとき、画素ｎとｎ＋１は同一ア
ドレスを指定することになるので、画素ｎに対して当該
画素ｎのデータのアドレスに対して「１」加算された結
果を演算結果記憶用ＲＡＭ６に書き込まれた後、そのア
ドレスよりデータを読みだし加算しなければならない。
しかし、上述したように、同一アドレスからデータを読
みだした後に加算結果が書き込まれることになるので、
画素データが連続して同一である場合には、加算されな
いことになる。そこで、本発明では、前述したアドレス
比較器１１により画素データが連続して同一である場合
には、ラッチＲ１に「２」を記憶させてこの値を加算器
１２で加算することにより、上記加算不足を補ってい
る。
【００２０】以上の処理によって、演算結果記憶用ＲＡ
Ｍ６には、基本クロック周期毎画素データの同一データ
の発生個数がそれぞれ加算され記憶されることになる。
Ｍ６には、基本クロック周期毎画素データの同一データ
の発生個数がそれぞれ加算され記憶されることになる。
【００２１】要約すると、一つの画素データに対し演算
結果記憶用ＲＡＭ６からデータを読みだし加算処理し、
演算結果記憶用ＲＡＭ６に書き込む間に、一つ前の画素
データに対する加算結果を書き込み、一つ後の画素デー
タに対するアドレスからの読みだしを行なうことによっ
て結果的に１基本クロック間に一画素に対するヒストグ
ラム加算処理を終了するようにして処理時間の短縮を図
っている。
結果記憶用ＲＡＭ６からデータを読みだし加算処理し、
演算結果記憶用ＲＡＭ６に書き込む間に、一つ前の画素
データに対する加算結果を書き込み、一つ後の画素デー
タに対するアドレスからの読みだしを行なうことによっ
て結果的に１基本クロック間に一画素に対するヒストグ
ラム加算処理を終了するようにして処理時間の短縮を図
っている。
【００２２】
【発明の効果】本発明は、ヒストグラム処理を行なう装
置にアドレス比較器を追加し、処理タイミングを制御す
ることによって短い時間に画像の各画素に記憶する各明
るさの発生個数をカウントできるようにしたので、ヒス
トグラム処理を高速で安価にすることができる。
置にアドレス比較器を追加し、処理タイミングを制御す
ることによって短い時間に画像の各画素に記憶する各明
るさの発生個数をカウントできるようにしたので、ヒス
トグラム処理を高速で安価にすることができる。
【図１】本発明の一実施例を実施するのヒストグラム処
理器のブロック図である。
理器のブロック図である。
【図２】同実施例のタイミングチャートである。
【図３】同実施例を適用した画像処理装置のブロック図
である。
である。
【図４】従来のヒストグラム処理のカウント処理のブロ
ック図である。
ック図である。
１ ホストプロセッサ ２ 通信インターフェイス ３ ＲＡＭ ４ ＲＯＭ ５ フレームメモリ ６ 演算結果記憶用ＲＡＭ ７ ヒストグラム処理器 ８ カメラ ９ ＣＲＴ装置 １１ アドレス比較器 １２ 加算器 １３ クロック発生器 １４ ナンド回路 １５ インバータ Ｒ０〜Ｒ５ ラッチ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 7/00 G06T 1/00
Claims (1)
- 【請求項１】 画像処理装置における各明るさの画素数
をカウントするヒストグラム加算装置において、順次読
み出される画素データが連続して同一の場合には「２」
を記憶し、他の場合には「１」を順次記憶し、演算結果
記憶メモリの各画素データに対応するアドレスからデー
タを読みだし、読み出した値に上記記憶した値を加算
し、その結果を演算結果記憶メモリの上記アドレスに書
き込み、該データの読みだしと書き込みの間に、一つ前
の画素に対する加算結果を書き込み、かつ、一つ後の画
素に対するデータを読み出すようにした画像処理装置に
おけるヒストグラム加算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135727A JP3046093B2 (ja) | 1991-05-10 | 1991-05-10 | 画像処理装置におけるヒストグラム加算装置 |
| EP19920909666 EP0540749A4 (en) | 1991-05-10 | 1992-04-30 | Method and apparatus for addition in preparation of histogram in an image processor |
| PCT/JP1992/000569 WO1992021094A1 (en) | 1991-05-10 | 1992-04-30 | Method and apparatus for addition in preparation of histogram in an image processor |
| KR1019920703163A KR930701780A (ko) | 1991-05-10 | 1992-04-30 | 화상처리장치에 있어서의 히스토그램 가산방법 및 그 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3135727A JP3046093B2 (ja) | 1991-05-10 | 1991-05-10 | 画像処理装置におけるヒストグラム加算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04335482A JPH04335482A (ja) | 1992-11-24 |
| JP3046093B2 true JP3046093B2 (ja) | 2000-05-29 |
Family
ID=15158472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135727A Expired - Fee Related JP3046093B2 (ja) | 1991-05-10 | 1991-05-10 | 画像処理装置におけるヒストグラム加算装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0540749A4 (ja) |
| JP (1) | JP3046093B2 (ja) |
| KR (1) | KR930701780A (ja) |
| WO (1) | WO1992021094A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9165209B2 (en) | 2012-07-24 | 2015-10-20 | Samsung Electronics Co., Ltd. | Apparatus and method for calculating cumulative histogram of image |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6270971A (ja) * | 1985-09-24 | 1987-04-01 | Tech Res & Dev Inst Of Japan Def Agency | ヒストグラム計算装置 |
| JPH0799545B2 (ja) * | 1986-01-24 | 1995-10-25 | 富士通株式会社 | パイプラインヒストグラム算出回路 |
-
1991
- 1991-05-10 JP JP3135727A patent/JP3046093B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-30 WO PCT/JP1992/000569 patent/WO1992021094A1/ja not_active Application Discontinuation
- 1992-04-30 KR KR1019920703163A patent/KR930701780A/ko not_active Application Discontinuation
- 1992-04-30 EP EP19920909666 patent/EP0540749A4/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9165209B2 (en) | 2012-07-24 | 2015-10-20 | Samsung Electronics Co., Ltd. | Apparatus and method for calculating cumulative histogram of image |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0540749A4 (en) | 1993-09-15 |
| JPH04335482A (ja) | 1992-11-24 |
| EP0540749A1 (en) | 1993-05-12 |
| KR930701780A (ko) | 1993-06-12 |
| WO1992021094A1 (en) | 1992-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5381490A (en) | Image processing apparatus for emphasizing edge components of an image | |
| JP3046093B2 (ja) | 画像処理装置におけるヒストグラム加算装置 | |
| US5887079A (en) | Image processing apparatus | |
| US5856817A (en) | Display control method and display controller and display apparatus using the same | |
| JPH088647B2 (ja) | ランレングス符号化法および装置 | |
| JP2003316331A (ja) | 表示装置 | |
| JPS6061853A (ja) | 情報処理装置 | |
| JPS60118888A (ja) | ビデオ表示発生装置用の水平平滑化スクローリングシステム及び方法 | |
| JP3340449B2 (ja) | ラインメモリ回路及び、データ格納方法 | |
| JP2861435B2 (ja) | パイプライン形演算装置 | |
| JP2962148B2 (ja) | 画像処理装置 | |
| JPS628744A (ja) | 超音波診断装置 | |
| JPS5945577A (ja) | 画像メモリアドレシング方式 | |
| JPS6141273A (ja) | 画像処理装置 | |
| KR930011390B1 (ko) | 자동 전환장치의 어드레스 자동 리셋회로 | |
| JPH01195786A (ja) | 信号変換方式 | |
| JP3426271B2 (ja) | アドレス発生回路 | |
| JPS6045458B2 (ja) | 画像端末装置用外部メモリ制御方式 | |
| JPS5870276A (ja) | ビデオメモリの書込み，読出し方法 | |
| JPS5970319A (ja) | 計数装置 | |
| JPH0611356A (ja) | データ表示装置 | |
| JPS6391688A (ja) | 画像メモリ−装置 | |
| Russell | Computer vision system for applications in robotics education | |
| JPH103287A (ja) | ビデオメモリ | |
| JPS61214060A (ja) | 画像計測回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |