JPH103287A - ビデオメモリ - Google Patents
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- JPH103287A JPH103287A JP8156703A JP15670396A JPH103287A JP H103287 A JPH103287 A JP H103287A JP 8156703 A JP8156703 A JP 8156703A JP 15670396 A JP15670396 A JP 15670396A JP H103287 A JPH103287 A JP H103287A
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- 230000015654 memory Effects 0.000 title claims abstract description 93
- 230000006870 function Effects 0.000 claims abstract description 24
- 238000012935 Averaging Methods 0.000 claims abstract description 20
- 238000013500 data storage Methods 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 7
- 230000006835 compression Effects 0.000 abstract description 2
- 238000007906 compression Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
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- Controls And Circuits For Display Device (AREA)
- Image Processing (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】
【課題】単純平均処理や単純平均処理以外による画素数
の圧縮を高速に行う。 【解決手段】画素データをメモリＡ１ａ〜メモリＤ１ｄ
に予め格納する。演算機能をモード信号により指定し画
素データの格納場所を第１のアドレスにより指定する。
セレクタ４は、モード信号と第１のアドレスとを入力し
メモリＡ１ａ〜メモリＤ１ｄに第２のアドレスを出力す
る。メモリＡ１ａ〜メモリＤ１ｄは、モード信号と第２
のアドレスとを入力し、第２のアドレスで指定された格
納場所に格納してある画素データをそれぞれの第１の端
子２ａ〜２ｄよりそれぞれ出力する。演算器５は、メモ
リＡ１ａ〜メモリＤ１ｄより出力されたそれぞれの画像
データに応答しこれらのデータに予め指定された演算を
してこの結果を出力する。
の圧縮を高速に行う。 【解決手段】画素データをメモリＡ１ａ〜メモリＤ１ｄ
に予め格納する。演算機能をモード信号により指定し画
素データの格納場所を第１のアドレスにより指定する。
セレクタ４は、モード信号と第１のアドレスとを入力し
メモリＡ１ａ〜メモリＤ１ｄに第２のアドレスを出力す
る。メモリＡ１ａ〜メモリＤ１ｄは、モード信号と第２
のアドレスとを入力し、第２のアドレスで指定された格
納場所に格納してある画素データをそれぞれの第１の端
子２ａ〜２ｄよりそれぞれ出力する。演算器５は、メモ
リＡ１ａ〜メモリＤ１ｄより出力されたそれぞれの画像
データに応答しこれらのデータに予め指定された演算を
してこの結果を出力する。
Description
【０００１】
【発明の属する技術分野】本発明はビデオメモリに関
し、特に演算機能を付加したビデオメモリに関する。
し、特に演算機能を付加したビデオメモリに関する。
【０００２】
【従来の技術】従来、この種のビデオメモリは、画像セ
ンサから入力する画素数の多い画像データ信号を低分解
能の表示画素数の少ないディスプレイ上に画像として表
示するときに、画素数を圧縮するために使用されてい
る。
ンサから入力する画素数の多い画像データ信号を低分解
能の表示画素数の少ないディスプレイ上に画像として表
示するときに、画素数を圧縮するために使用されてい
る。
【０００３】従来のビデオメモリは、画像データをメモ
リに複数の画素データとして格納した様子を示す図であ
る図５に示すように、圧縮するための画像データを複数
の画素データとして一つのメモリに格納し、この格納し
たそれぞれの画素データを一画素データ毎に選択しこの
選択した画素データとこの画素データの近傍の画素デー
タとにより単純平均をとり、この平均値を平均を取った
画素データの代表値として一画素に圧縮する近傍画素平
均化処理等により画素数を圧縮している。
リに複数の画素データとして格納した様子を示す図であ
る図５に示すように、圧縮するための画像データを複数
の画素データとして一つのメモリに格納し、この格納し
たそれぞれの画素データを一画素データ毎に選択しこの
選択した画素データとこの画素データの近傍の画素デー
タとにより単純平均をとり、この平均値を平均を取った
画素データの代表値として一画素に圧縮する近傍画素平
均化処理等により画素数を圧縮している。
【０００４】
【発明が解決しようとする課題】上述した従来のビデオ
メモリは、一つのメモリに圧縮するための画像データを
複数の画素データとして格納しこの画素データを一つず
つ指定することにより圧縮対象の画素データを選択して
いたので、高速処理ができないという問題があった。ま
た、圧縮対象の画素データとこの画素データの近傍の画
素データとでこれらの画素データの値の単純平均のみの
演算をしていたので、単純平均による画素数の圧縮のみ
しかできないという問題がある。
メモリは、一つのメモリに圧縮するための画像データを
複数の画素データとして格納しこの画素データを一つず
つ指定することにより圧縮対象の画素データを選択して
いたので、高速処理ができないという問題があった。ま
た、圧縮対象の画素データとこの画素データの近傍の画
素データとでこれらの画素データの値の単純平均のみの
演算をしていたので、単純平均による画素数の圧縮のみ
しかできないという問題がある。
【０００５】本発明の目的はこのような従来の欠点を除
去するため、単純平均処理や単純平均処理以外による画
素数の圧縮も高速で処理できるビデオメモリを提供する
ことにある。
去するため、単純平均処理や単純平均処理以外による画
素数の圧縮も高速で処理できるビデオメモリを提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明のビデオメモリ
は、演算機能または通常アクセスを指定するモード信号
とデータの格納場所を指定する第１のアドレスとに応答
して、前記モード信号が前記演算機能を指定したときは
前記第１のアドレスにより前記データの格納場所を複数
指定しこの指定した複数の格納場所のそれぞれに格納さ
れたそれぞれのデータを演算して演算結果を出力し、前
記モード信号が前記通常アクセスを指定したときは前記
第１のアドレスにより前記データの格納場所を一つ指定
しこの指定した格納場所に格納されたデータを出力する
ようにしている。
は、演算機能または通常アクセスを指定するモード信号
とデータの格納場所を指定する第１のアドレスとに応答
して、前記モード信号が前記演算機能を指定したときは
前記第１のアドレスにより前記データの格納場所を複数
指定しこの指定した複数の格納場所のそれぞれに格納さ
れたそれぞれのデータを演算して演算結果を出力し、前
記モード信号が前記通常アクセスを指定したときは前記
第１のアドレスにより前記データの格納場所を一つ指定
しこの指定した格納場所に格納されたデータを出力する
ようにしている。
【０００７】本発明のビデオメモリは、予めデータを格
納し、この格納した前記データを出力する第１の端子と
第２の端子とを有し、前記データの格納場所を指定する
第２のアドレスにより指定された格納場所に格納してあ
る前記データを、前記モード信号が前記演算機能を指定
したときには前記第１の端子より出力し、前記モード信
号が前記通常アクセスを指定したときには前記第２の端
子より出力する複数のメモリと、前記モード信号と前記
第１のアドレスとを入力し、前記モード信号が前記演算
機能を指定したときには前記複数のメモリのすべてのメ
モリを指定しこれらのメモリに前記第１のアドレスから
作成した前記第２のアドレスを同時に出力し、前記モー
ド信号が前記通常アクセスを指定したときには前記第１
のアドレスの一部により前記複数のメモリのうちの一つ
のメモリを指定しこの指定したメモリに前記第２のアド
レスを出力するセレクタと、前記複数のメモリのそれぞ
れの前記第１の端子より出力されたそれぞれのデータに
応答しこれらのデータに予め指定された演算をしてこの
演算結果を出力する演算器と、前記モード信号を入力し
この信号が前記演算機能を指定する場合には前記演算器
の演算結果を受けてこれを出力し、前記入力したモード
信号が前記通常アクセスを指定する場合には前記セレク
タで指定されたメモリの前記第２の端子より出力された
前記データを受けてこれを出力するゲートと、を備えて
構成されている。
納し、この格納した前記データを出力する第１の端子と
第２の端子とを有し、前記データの格納場所を指定する
第２のアドレスにより指定された格納場所に格納してあ
る前記データを、前記モード信号が前記演算機能を指定
したときには前記第１の端子より出力し、前記モード信
号が前記通常アクセスを指定したときには前記第２の端
子より出力する複数のメモリと、前記モード信号と前記
第１のアドレスとを入力し、前記モード信号が前記演算
機能を指定したときには前記複数のメモリのすべてのメ
モリを指定しこれらのメモリに前記第１のアドレスから
作成した前記第２のアドレスを同時に出力し、前記モー
ド信号が前記通常アクセスを指定したときには前記第１
のアドレスの一部により前記複数のメモリのうちの一つ
のメモリを指定しこの指定したメモリに前記第２のアド
レスを出力するセレクタと、前記複数のメモリのそれぞ
れの前記第１の端子より出力されたそれぞれのデータに
応答しこれらのデータに予め指定された演算をしてこの
演算結果を出力する演算器と、前記モード信号を入力し
この信号が前記演算機能を指定する場合には前記演算器
の演算結果を受けてこれを出力し、前記入力したモード
信号が前記通常アクセスを指定する場合には前記セレク
タで指定されたメモリの前記第２の端子より出力された
前記データを受けてこれを出力するゲートと、を備えて
構成されている。
【０００８】また、本発明のビデオメモリの前記第１の
アドレスは、それぞれの組がｎビットを有するｍ組のビ
ット列で構成し、前記セレクタは、前記モード信号と前
記第１のアドレスとを入力し、前記モード信号が前記通
常セレクトを指定したときには前記第１のアドレスを構
成する前記それぞれの組のビット列のそれぞれの最下位
のビットにより前記複数のメモリのうち一つのメモリを
指定し、前記モード信号が前記演算機能を指定したとき
には前記それぞれの最下位のビットによらず前記複数の
メモリのすべてのメモリを指定し、前記指定したメモリ
に前記データの格納場所を指定する前記それぞれの組の
ビット列のそれぞれの最下位ビット以外のビットにより
構成した前記第２のアドレスを出力するようにしてい
る。
アドレスは、それぞれの組がｎビットを有するｍ組のビ
ット列で構成し、前記セレクタは、前記モード信号と前
記第１のアドレスとを入力し、前記モード信号が前記通
常セレクトを指定したときには前記第１のアドレスを構
成する前記それぞれの組のビット列のそれぞれの最下位
のビットにより前記複数のメモリのうち一つのメモリを
指定し、前記モード信号が前記演算機能を指定したとき
には前記それぞれの最下位のビットによらず前記複数の
メモリのすべてのメモリを指定し、前記指定したメモリ
に前記データの格納場所を指定する前記それぞれの組の
ビット列のそれぞれの最下位ビット以外のビットにより
構成した前記第２のアドレスを出力するようにしてい
る。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】図１は、本発明のビデオメモリの一つの実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【００１１】図１に示す本実施の形態は、予めデータを
格納し、この格納したデータを出力する第１の端子２ａ
〜２ｄと第２の端子３ａ〜３ｄとを有し、データの格納
場所を指定する第２のアドレスにより指定された格納場
所に格納してあるデータを、モード信号が演算機能を指
定したときには第１の端子２ａ〜２ｄより出力し、モー
ド信号が通常アクセスを指定したときには第２の端子３
ａ〜３ｄより出力する複数のメモリ（以後、メモリＡ１
ａ〜メモリＤ１ｄと記載する。）と、モード信号とデー
タの格納場所を指定する第１のアドレスとを入力し、モ
ード信号が演算機能を指定したときにはメモリＡ１ａ〜
メモリＤ１ｄのすべてのメモリを指定しこれらのメモリ
に第１のアドレスから作成した第２のアドレスを同時に
出力し、モード信号が通常アクセスを指定したときには
第１のアドレスの一部によりメモリＡ１ａ〜メモリＤ１
ｄのうちの一つのメモリを指定しこの指定したメモリに
第２のアドレスを出力するセレクタ４と、メモリＡ１ａ
〜メモリＤ１ｄのそれぞれの第１の端子２ａ〜２ｄより
出力されたそれぞれのデータに応答しこれらのデータに
予め指定した演算（以後、平均値を求める演算と記載す
る。この演算は単純平均や加重平均等を含む。）をして
この演算結果を出力する演算器５（以後、平均化器５と
記載する。）と、モード信号を入力しこの信号が演算機
能を指定する場合には平均化器５の演算結果を受けてこ
れを出力し、入力したモード信号が通常アクセスを指定
する場合にはセレクタ４で指定されたメモリの第２の端
子３ａ〜３ｄより出力されたデータを受けてこれを出力
するゲート６とにより構成されている。
格納し、この格納したデータを出力する第１の端子２ａ
〜２ｄと第２の端子３ａ〜３ｄとを有し、データの格納
場所を指定する第２のアドレスにより指定された格納場
所に格納してあるデータを、モード信号が演算機能を指
定したときには第１の端子２ａ〜２ｄより出力し、モー
ド信号が通常アクセスを指定したときには第２の端子３
ａ〜３ｄより出力する複数のメモリ（以後、メモリＡ１
ａ〜メモリＤ１ｄと記載する。）と、モード信号とデー
タの格納場所を指定する第１のアドレスとを入力し、モ
ード信号が演算機能を指定したときにはメモリＡ１ａ〜
メモリＤ１ｄのすべてのメモリを指定しこれらのメモリ
に第１のアドレスから作成した第２のアドレスを同時に
出力し、モード信号が通常アクセスを指定したときには
第１のアドレスの一部によりメモリＡ１ａ〜メモリＤ１
ｄのうちの一つのメモリを指定しこの指定したメモリに
第２のアドレスを出力するセレクタ４と、メモリＡ１ａ
〜メモリＤ１ｄのそれぞれの第１の端子２ａ〜２ｄより
出力されたそれぞれのデータに応答しこれらのデータに
予め指定した演算（以後、平均値を求める演算と記載す
る。この演算は単純平均や加重平均等を含む。）をして
この演算結果を出力する演算器５（以後、平均化器５と
記載する。）と、モード信号を入力しこの信号が演算機
能を指定する場合には平均化器５の演算結果を受けてこ
れを出力し、入力したモード信号が通常アクセスを指定
する場合にはセレクタ４で指定されたメモリの第２の端
子３ａ〜３ｄより出力されたデータを受けてこれを出力
するゲート６とにより構成されている。
【００１２】次に、本実施の形態のビデオメモリの動作
を図２、図３および図４を参照して詳細に説明する。
を図２、図３および図４を参照して詳細に説明する。
【００１３】図２は、画像センサよりメモリＡ〜メモリ
Ｄに入力する画素データの並び方の一例を示す図であ
り、画像センサより出力された画像データ信号を複数の
画素データとして空間的に画像を形成するように並べて
示している。ここで、ａはメモリＡ１ａに格納する画素
データ，ｂはメモリＢ１ｂに格納する画素データ，ｃは
メモリＣ１ｃに格納する画素データ及びｄはメモリＤ１
ｄに格納する画素データをそれぞれ示し、Ｘ方向にａと
ｂまたはｃとｄが、Ｙ方向にａとｃまたはｂとｄがそれ
ぞれ交互に並び、Ｘ方向のａとｂまたはｃとｄとの組が
０からｐ個（以後、たとえば、ｐ＝２５５とする。）ま
たＹ方向のａとｃまたはｂとｄとの組が０からｑ個（以
後、たとえば、ｑ＝２５５とする。）それぞれ並び、
ａ，ｂ，ｃ及びｄにｐとｑとで指定した添え字が付いて
いる。ａ，ｂ，ｃ及びｄに付けた添え字はメモリＡ１ａ
〜メモリＤ１ｄのそれぞれのメモリ内の格納する場所を
示し、同一の添え字の画素データは同一の格納場所に格
納されることを示している。
Ｄに入力する画素データの並び方の一例を示す図であ
り、画像センサより出力された画像データ信号を複数の
画素データとして空間的に画像を形成するように並べて
示している。ここで、ａはメモリＡ１ａに格納する画素
データ，ｂはメモリＢ１ｂに格納する画素データ，ｃは
メモリＣ１ｃに格納する画素データ及びｄはメモリＤ１
ｄに格納する画素データをそれぞれ示し、Ｘ方向にａと
ｂまたはｃとｄが、Ｙ方向にａとｃまたはｂとｄがそれ
ぞれ交互に並び、Ｘ方向のａとｂまたはｃとｄとの組が
０からｐ個（以後、たとえば、ｐ＝２５５とする。）ま
たＹ方向のａとｃまたはｂとｄとの組が０からｑ個（以
後、たとえば、ｑ＝２５５とする。）それぞれ並び、
ａ，ｂ，ｃ及びｄにｐとｑとで指定した添え字が付いて
いる。ａ，ｂ，ｃ及びｄに付けた添え字はメモリＡ１ａ
〜メモリＤ１ｄのそれぞれのメモリ内の格納する場所を
示し、同一の添え字の画素データは同一の格納場所に格
納されることを示している。
【００１４】図３は、第１のアドレスの構成の一例を示
す図であり、第１のアドレスは、ｎビット（たとえば、
９ビットとする。）を有するｍ組（たとえば、２組とす
る。）ビット列で構成され、この第１のアドレスを構成
する２組のビット列のそれぞれの組の最下位のビットを
示すＡ０とＡ９とのビット値によりメモリＡ１ａ〜メモ
リＤ１ｄのうちの一つのメモリが指定されることを示
し、また、Ａ０とＡ９以外のＡ１〜Ａ８とＡ１０〜Ａ１
７とにより第２のアドレスを構成することを示してい
る。
す図であり、第１のアドレスは、ｎビット（たとえば、
９ビットとする。）を有するｍ組（たとえば、２組とす
る。）ビット列で構成され、この第１のアドレスを構成
する２組のビット列のそれぞれの組の最下位のビットを
示すＡ０とＡ９とのビット値によりメモリＡ１ａ〜メモ
リＤ１ｄのうちの一つのメモリが指定されることを示
し、また、Ａ０とＡ９以外のＡ１〜Ａ８とＡ１０〜Ａ１
７とにより第２のアドレスを構成することを示してい
る。
【００１５】図４は、第２のアドレスの構成の一例を示
す図であり、Ａ１〜Ａ８とＡ１０〜Ａ１７とのそれぞれ
８ビットの２組のビット列により構成され、Ａ１〜Ａ８
により図２のＸ方向を指し、Ａ１０〜Ａ１７により図２
のＹ方向を指すことを示している。
す図であり、Ａ１〜Ａ８とＡ１０〜Ａ１７とのそれぞれ
８ビットの２組のビット列により構成され、Ａ１〜Ａ８
により図２のＸ方向を指し、Ａ１０〜Ａ１７により図２
のＹ方向を指すことを示している。
【００１６】図１において、図示しない画像センサより
図２に示すように画像データ信号を画素データとしてメ
モリＡ１ａ〜メモリＤ１ｄに予めそれぞれ格納する。
図２に示すように画像データ信号を画素データとしてメ
モリＡ１ａ〜メモリＤ１ｄに予めそれぞれ格納する。
【００１７】メモリＡ１ａ〜メモリＤ１ｄに格納された
画像データに対し単純平均や加重平均等により平均値を
求める演算を行うモードである演算機能またはメモリＡ
１ａ〜メモリＤ１ｄのそれぞれのメモリに格納されたそ
れぞれの画像データを個別に出力させるモードである通
常アクセスをモード信号により指定し、メモリＡ１ａ〜
メモリＤ１ｄに格納されている画素データの格納場所を
図３に示す第１のアドレスにより指定する。
画像データに対し単純平均や加重平均等により平均値を
求める演算を行うモードである演算機能またはメモリＡ
１ａ〜メモリＤ１ｄのそれぞれのメモリに格納されたそ
れぞれの画像データを個別に出力させるモードである通
常アクセスをモード信号により指定し、メモリＡ１ａ〜
メモリＤ１ｄに格納されている画素データの格納場所を
図３に示す第１のアドレスにより指定する。
【００１８】セレクタ４は、このモード信号と第１のア
ドレスとを入力し、モード信号が演算機能を指定したと
きには、図３に示す第１のアドレスのＡ０とＡ９とのビ
ット値によらずメモリＡ１ａ〜メモリＤ１ｄのすべての
メモリを指定し、モード信号が通常セレクトを指定した
ときには、図３に示すように第１のアドレスのＡ０とＡ
９とのビット値によりメモリＡ１ａ〜メモリＤ１ｄのう
ちの一つのメモリを指定し、この指定したメモリに画素
データの格納場所を指定する図４に示す第２のアドレス
を出力する。
ドレスとを入力し、モード信号が演算機能を指定したと
きには、図３に示す第１のアドレスのＡ０とＡ９とのビ
ット値によらずメモリＡ１ａ〜メモリＤ１ｄのすべての
メモリを指定し、モード信号が通常セレクトを指定した
ときには、図３に示すように第１のアドレスのＡ０とＡ
９とのビット値によりメモリＡ１ａ〜メモリＤ１ｄのう
ちの一つのメモリを指定し、この指定したメモリに画素
データの格納場所を指定する図４に示す第２のアドレス
を出力する。
【００１９】セレクタ４で指定されたメモリは、モード
信号と第２のアドレスとを入力し、第２のアドレスで指
定された格納場所に格納してある画素データを、モード
信号が演算機能を指定したときには第１の端子２ａ〜２
ｄよりそれぞれ出力し、モード信号が通常アクセスを指
定したときにはセレクタ４で指定されたメモリの第２の
端子３ａ，３ｂ，３ｃ，又は３ｄより出力する。
信号と第２のアドレスとを入力し、第２のアドレスで指
定された格納場所に格納してある画素データを、モード
信号が演算機能を指定したときには第１の端子２ａ〜２
ｄよりそれぞれ出力し、モード信号が通常アクセスを指
定したときにはセレクタ４で指定されたメモリの第２の
端子３ａ，３ｂ，３ｃ，又は３ｄより出力する。
【００２０】平均化器５は、メモリＡ１ａ〜メモリＤ１
ｄの４つのメモリのそれぞれの第１の端子２ａ〜２ｄよ
り出力されたそれぞれの画像データの平均値を求めこの
演算結果を出力する。
ｄの４つのメモリのそれぞれの第１の端子２ａ〜２ｄよ
り出力されたそれぞれの画像データの平均値を求めこの
演算結果を出力する。
【００２１】ゲート６は、モード信号を入力し、この信
号が演算機能を指定する場合には平均化器５の演算結果
を受けてこれを出力し、入力したモード信号が通常アク
セスを指定する場合にはセレクタ４で指定されたメモリ
の第２の端子３ａ，３ｂ，３ｃ，又は３ｄより出力され
たデータを受けてこれを出力する。
号が演算機能を指定する場合には平均化器５の演算結果
を受けてこれを出力し、入力したモード信号が通常アク
セスを指定する場合にはセレクタ４で指定されたメモリ
の第２の端子３ａ，３ｂ，３ｃ，又は３ｄより出力され
たデータを受けてこれを出力する。
【００２２】以上の説明では、演算器５を単純平均や加
重平均等の演算を行う平均化器５として述べたが、画像
にぼけを付加する関数であるガウス関数や対象の画素デ
ータのうちから最大値，最小値又は中位値を採る関数等
の特殊関数でも良い。また、第１のアドレスをそれぞれ
９ビットの２組のビット列として述べたが、画像センサ
より入力する画像データの違いによりこの９ビットを８
ビット〜１２ビット、すなわち図２に示したｐとｑとを
１２７〜２０４７としても良く、さらに、第１のアドレ
スをビット数の異なる２組のビット列とし、ｐを１２７
〜２０４７、ｑを１２７から２０４７（ｐ≠ｑ）として
も良い。また、縮小度をより大きくしたい場合には、メ
モリの数を４個以上にしても良い。このときには、第１
のアドレスのビット列の組を２組以上にしたり、あるい
は、この第１のアドレス内のメモリを指定するビットを
最下位ビットに限定せず複数ビットに拡張したりするこ
とによりこれらのメモリを指定する。
重平均等の演算を行う平均化器５として述べたが、画像
にぼけを付加する関数であるガウス関数や対象の画素デ
ータのうちから最大値，最小値又は中位値を採る関数等
の特殊関数でも良い。また、第１のアドレスをそれぞれ
９ビットの２組のビット列として述べたが、画像センサ
より入力する画像データの違いによりこの９ビットを８
ビット〜１２ビット、すなわち図２に示したｐとｑとを
１２７〜２０４７としても良く、さらに、第１のアドレ
スをビット数の異なる２組のビット列とし、ｐを１２７
〜２０４７、ｑを１２７から２０４７（ｐ≠ｑ）として
も良い。また、縮小度をより大きくしたい場合には、メ
モリの数を４個以上にしても良い。このときには、第１
のアドレスのビット列の組を２組以上にしたり、あるい
は、この第１のアドレス内のメモリを指定するビットを
最下位ビットに限定せず複数ビットに拡張したりするこ
とによりこれらのメモリを指定する。
【００２３】
【発明の効果】以上説明したように、本発明のビデオメ
モリによれば、複数のメモリと平均化器やぼけの関数等
の演算器とを有し、この複数のメモリの同一アドレスに
格納したそれぞれのデータを一つのアドレス指定により
同時に読み出しこの読み出したデータに平均化やぼけの
演算等の演算ができるので、単純平均処理や単純平均処
理以外による画素数の圧縮を高速に行うことができる。
モリによれば、複数のメモリと平均化器やぼけの関数等
の演算器とを有し、この複数のメモリの同一アドレスに
格納したそれぞれのデータを一つのアドレス指定により
同時に読み出しこの読み出したデータに平均化やぼけの
演算等の演算ができるので、単純平均処理や単純平均処
理以外による画素数の圧縮を高速に行うことができる。
【図１】本発明のビデオメモリの一つの実施の形態を示
すブロック図である。
すブロック図である。
【図２】画像センサよりメモリＡ〜メモリＤに入力する
画素データの並び方の一例を示す図である。
画素データの並び方の一例を示す図である。
【図３】第１のアドレスの構成の一例を示す図である。
【図４】第２のアドレスの構成の一例を示す図である。
【図５】画像データをメモリに複数の画素データとして
格納した様子を示す図である。
格納した様子を示す図である。
１ａ メモリＡ １ｂ メモリＢ １ｃ メモリＣ １ｄ メモリＤ ２ａ，２ｂ，２ｃ，２ｄ 第１の端子 ３ａ，３ｂ，３ｃ，３ｄ 第２の端子 ４ セレクタ ５ 演算器（平均化器） ６ ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/232 Ｈ０４Ｎ 5/262 5/262 5/907 Ｂ 5/907 Ｇ０６Ｆ 15/66 ３５５Ａ (72)発明者 勝野 有二 神奈川県横浜市神奈川区新浦島町 １丁目 １番地25 日本電気ロボットエンジニアリ ング株式会社内
Claims (4)
- 【請求項１】 演算機能または通常アクセスを指定する
モード信号とデータの格納場所を指定する第１のアドレ
スとに応答して、前記モード信号が前記演算機能を指定
したときは前記第１のアドレスにより前記データの格納
場所を複数指定しこの指定した複数の格納場所のそれぞ
れに格納されたそれぞれのデータを演算して演算結果を
出力し、前記モード信号が前記通常アクセスを指定した
ときは前記第１のアドレスにより前記データの格納場所
を一つ指定しこの指定した格納場所に格納されたデータ
を出力するようにしたことを特徴とするビデオメモリ。 - 【請求項２】 予めデータを格納し、この格納した前記
データを出力する第１の端子と第２の端子とを有し、前
記データの格納場所を指定する第２のアドレスにより指
定された格納場所に格納してある前記データを、前記モ
ード信号が前記演算機能を指定したときには前記第１の
端子より出力し、前記モード信号が前記通常アクセスを
指定したときには前記第２の端子より出力する複数のメ
モリと、 前記モード信号と前記第１のアドレスとを入力し、前記
モード信号が前記演算機能を指定したときには前記複数
のメモリのすべてのメモリを指定しこれらのメモリに前
記第１のアドレスから作成した前記第２のアドレスを同
時に出力し、前記モード信号が前記通常アクセスを指定
したときには前記第１のアドレスの一部により前記複数
のメモリのうちの一つのメモリを指定しこの指定したメ
モリに前記第２のアドレスを出力するセレクタと、 前記複数のメモリのそれぞれの前記第１の端子より出力
されたそれぞれのデータに応答しこれらのデータに予め
指定された演算をしてこの演算結果を出力する演算器
と、 前記モード信号を入力しこの信号が前記演算機能を指定
する場合には前記演算器の演算結果を受けてこれを出力
し、前記入力したモード信号が前記通常アクセスを指定
する場合には前記セレクタで指定されたメモリの前記第
２の端子より出力された前記データを受けてこれを出力
するゲートと、 を備えたことを特徴とする請求項１記載のビデオメモ
リ。 - 【請求項３】 前記第１のアドレスは、それぞれの組が
ｎビットを有するｍ組のビット列で構成し、前記セレク
タは、前記モード信号と前記第１のアドレスとを入力
し、前記モード信号が前記通常セレクトを指定したとき
には前記第１のアドレスを構成する前記それぞれの組の
ビット列のそれぞれの最下位のビットにより前記複数の
メモリのうち一つのメモリを指定し、前記モード信号が
前記演算機能を指定したときには前記それぞれの最下位
のビットによらず前記複数のメモリのすべてのメモリを
指定し、前記指定したメモリに前記データの格納場所を
指定する前記それぞれの組のビット列のそれぞれの最下
位ビット以外のビットにより構成した前記第２のアドレ
スを出力するようにしたことを特徴とする請求項１又は
２記載のビデオメモリ。 - 【請求項４】 前記演算器に平均値を求める演算を予め
指定し前記演算器を平均化器として使用することを特徴
とする請求項２記載のビデオメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156703A JP2845814B2 (ja) | 1996-06-18 | 1996-06-18 | ビデオメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156703A JP2845814B2 (ja) | 1996-06-18 | 1996-06-18 | ビデオメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH103287A true JPH103287A (ja) | 1998-01-06 |
| JP2845814B2 JP2845814B2 (ja) | 1999-01-13 |
Family
ID=15633498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8156703A Expired - Fee Related JP2845814B2 (ja) | 1996-06-18 | 1996-06-18 | ビデオメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845814B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4650948A (en) * | 1983-12-19 | 1987-03-17 | Joyal Products, Inc. | Fusing machine, method and electrode set |
-
1996
- 1996-06-18 JP JP8156703A patent/JP2845814B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4650948A (en) * | 1983-12-19 | 1987-03-17 | Joyal Products, Inc. | Fusing machine, method and electrode set |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2845814B2 (ja) | 1999-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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